JP2744456B2

JP2744456B2 - 半導体記憶装置

Info

Publication number: JP2744456B2
Application number: JP1045400A
Authority: JP
Inventors: 紳一郎木村; 直孝橋本; 芳男酒井; 得男久礼; 佳史川本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-02-28
Filing date: 1989-02-28
Publication date: 1998-04-28
Anticipated expiration: 2013-04-28
Also published as: JPH02226763A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、高集積化に好適なダイナミックランダムア
クセスメモリ（DRAM）の積層容量型セルとして、微細
で、かつ蓄積容量が大きい半導体記憶装置に関するもの
である。

〔従来の技術〕

DRAM（Dynamic Random Access Memory）は、３年で４
倍という集積度向上を実現してきており、既にメガビッ
トメモリの量産が始まっている。この高集積化は素子寸
法を微細化することで達成されてきた。しかし、微細化
に伴う蓄積容量の減少のために、信号対雑音（SN）比の
低下や、α線の入射による信号反転等の弊害が顕在化
し、信頼性の維持が課題となっている。

このため、蓄積容量を増加させることができるメモリ
セルとして、特公昭61−55528号に記載されているよう
に、蓄積容量部の一部をスイッチ用トランジスタや素子
間分離酸化膜上に積み上げた積層容量型セル（STC:S Ta
cked Capacitor cell）が、従来の平面型キャパシタセ
ルに代るものとして期待されるようになってきた。

従来のSTCセルの平面レイアウト図を第２図に示す。
ここで、2.1がスイッチ用トランジスタのチャネル領域
や不純物拡散層が作られるアクティブ領域であり、2.2
がスイッチ用トランジスタのゲート電極になるワード
線、2.3がビット線2.8と基板の拡散層とを接触させるた
めのコンタクト孔、2.4がビット線2.8と拡散層を接続さ
せるパッドになる導体層、2.5が蓄積容量下部電極2.6と
拡散層とを接続するためのコンタクト孔、2.7がプレー
ト電極、2.8はビット線である。上記STCセルは、蓄積容
量下部電極2.6をワード線2.2の上にまで延在させること
ができるため、基板表面だけを蓄積容量部として利用す
る平面型セルに較べて、はるかに大きな蓄積容量が実現
でき、メガビットDRAMに用いられる微小なセル面積でも
回路動作上充分な蓄積容量を確保することが可能にな
る。また、層間絶縁膜上に形成した容量体の側面容量成
分が、平面容量成分より大きくなるような形状としたも
のが、特開昭63−209157号に記載されている。一方、従
来の平面型セルでは、これと同じ大きさのセル面積で
は、キャパシタ絶縁膜を薄くしても容量の達成はむずか
しい。

〔発明が解決しようとする課題〕

しかし、上記STCセルにもつぎに説明するような様々
な問題がある。これを第４図の断面構造を用いて詳細に
説明する。このSTCセルは、つぎのような工程を経て作
製される。まず、単結晶半導体基板4.1上に、それぞれ
の素子を電気的に分離するための比較的厚い酸化膜4.2
を、公知の熱酸化法を用いて成長させる。膜厚は100〜1
000nm程度である。つぎに、スイッチ用トランジスタの
ゲート絶縁膜4.3を、これも公知の熱酸化法を用いて成
長させる。膜厚が素子寸法の微細化とともに薄くなり、
10〜50nmのものが使われている。ワード線4.4として不
純物を含む多結晶シリコンを堆積させ、それを公知のホ
トリソグラフ法やドライエッチ法を用いて加工する。さ
らに、この加工したワード線4.4をマスクとして、基板
4.1と導電型が違う不純物を公知のイオン打ち込み法で
導入し、不純物拡散層4.5を形成する。不純物拡散層を
活性化させるために熱処理が必要なのはいうまでもな
い。つぎに、電荷蓄積容量部4.7を形成するために、基
板内の不純物拡散層に接触するように、同じ導電型の多
結晶シリコン4.7を公知のCVD（Chemical Vapor Deposit
ion）法を用いて堆積する。上記多結晶シリコン4.7は、
第２図の平面図からも明らかなように、ワード線4.4や
素子間分離膜4.2上にも形成されるため、蓄積容量部4.7
の面積が増加し、その結果、大きな蓄積容量を確保する
ことができる。

また、この際多結晶シリコンは、ビット線4.11と不純
物拡散層とのコンタクト孔（第２図の2.3）が形成され
る場所にも同時に形成される。このため、ワード線間の
間隔が小さくても上記多結晶シリコン層（第２図の2.
4）を介することによって、ビット線4.11とワード線4.4
との電気的ショートの危険がなく、拡散層との接続が行
える。なお、ここで4.6および4.10は層間絶縁膜であ
る。

しかし、従来構造のSTCセルでは、プレート電極4.9の
加工時にパッド導体層2.4を露出させなければならな
い。このため、プレート電極の加工に際して、パッド導
体層が削られないようにするため、パッド導体層の表面
にも形成される非常に薄いキャパシタ絶縁膜4.8で、プ
レートのドライエッチング加工を止めるという高度な技
術が必要になる。このような製造上の問題に加えて、上
記セル構造ではセル面積を小さくするのは難しいという
本質的な問題がある。これはプレート電極4.9とパッド
導体層2.4とが接触しないようにするため、充分な間隔
を確保しておかなければならない点に起因している。上
記パッド導体層2.4を削除することも可能であるが、そ
の場合は、ビット線4.11とワード線4.4との短絡を防ぐ
ために、ワード線4.4の間隔を広げなければならず、同
様にセル面積の縮少は難しくなる。

上記のように、従来のSTC構造ではセル面積の縮少自
体が難しく、４メガビット以上の超高集積DRAMでは上記
従来STCで対応できない。

これらの問題を解決するSTC構造として、実開昭55−1
78894号に記されているものがある。第３図は上記記載
のSTCセルの平面レイアウト図を示したものである。簡
単化するために、メモリ部コンタクト孔3.4の上に配置
される蓄積容量下部電極やプレート電極は省略してあ
る。

この構造の特徴は、アクティブ領域3.1において、メ
モリ部コンタクト孔3.4が開口する部分の上には、ビッ
ト線3.5が配置されないようにしてある点である。もち
ろん、ビット線3.5はコンタクト孔3.3を通して基板の不
純物拡散層と接触している。そして、蓄積容量部はビッ
ト線の形成後に作るようにする。こうすると、プレート
電極の形成に当たり第２図および第４図に示したよう
な、ビット線コンタクト部を露出させる必要がない。す
なわち、プレート電極はメモリセル部を被うだけでよ
い。

上記のようなセル構造によってセル面積を小さくしな
がらも、蓄積容量下部電極の面積がプレート電極の加工
に制限されなくなるため、大きな蓄積容量を実現でき
る。

しかし、上記構造においても平行に配置されたビット
線3.5とアクティブ領域3.1とが単に重ならないようにし
ただけでは、ビット線間の距離を縮めるのは非常に困難
である。第３図に示すレイアウトではビット線間隔が広
くなり、セル面積の縮少には限界がある。

本発明の目的は、メガビット以上の超高集積DRAMに用
いる、さらに微細なSTC構造を得ることにある。

〔課題を解決するための手段〕

第１図（特開平１−179449号第１図に記載）は本発明
によるメモリセルの平面図を示したものである。本発明
では直交するワード線1.2とビット線1.4に対して、アク
ティブ領域1.1の主要部分はどちらとも平行にならない
ようになっている。本発明では最も稠密にアクティブ領
域を配置するため、ワード線とビット線に対して45度に
なるように配置し、かつ、メモリ部コンタクト孔1.5が
開口する部分だけを、ビット線1.4に対して平行に配置
した。しかも、１つのアクティブ領域に最隣接する４つ
のアクティブ領域とは、その主要部分が直交するように
した。すなわち、１つのアクティブ領域1.1のビット線
コンタクトホール1.3の中心を原点とし、それぞれのビ
ット線コンタクトホール間の距離で、ワード線1.2に平
行な成分をDp、ビット線1.4に平行な成分をWpとする
と、そのアクティブ領域に最隣接する４つのアクティブ
領域のビット線コンタクトホールの中心は（−Wp,D
p）、（−Wp,−Dp）、（Wp,Dp）、（Wp,−Dp）となり、
それぞれの形状は中心のアクティブ領域を反転したもの
になる。なお、この第１図に示した平面レイアウト図を
単位とし、これを多数回繰り返し配置することでメモリ
アレーが構成される。ここで1.3はビット線コンタクト
ホール、1.6は蓄積容量下部電極、1.7はプレート電極で
ある。

第５図は本発明のSTC構造の断面図を示したものであ
る。本発明ではアクティブ領域がワード線、ビット線に
対して斜めに配置されているため、その断面図として
は、一対のメモリ部コンタクト孔1.5の中心を結ぶ線で
切ったものを用いる。

本発明でのアクティブ領域は、単に斜めになっている
だけであり、その形成方法は従来と何ら変わる所がな
く、基板5.1上に5.2で示したような素子間分離酸化膜が
成長する。

第１図に示した本発明では、ワード線はアクティブ領
域に対して傾いているが、そのゲート長はワード線中の
最短距離で決まる。また、製造方法も従来と同じであ
る。

なお、このワード線は5.6に示した層間絶縁膜によっ
て、自己整合的に他の導体層から絶縁されるようにす
る。また、この断面図ではソース・ドレインは単純な不
純物拡散層構造となっているが、公知の電界緩和型のソ
ース・ドレイン拡散層構造にすることも可能である。拡
散層形成後にビット線5.7を形成し、これもワード線5.4
と同様に、絶縁膜5.8を用いて自己整合的に絶縁する。
第５図の断面図では、第４図のパッド導体層2.4と同じ
形状でビット線5.7が存在する。

このように、ワード線5.4とビット線5.7とで格子を作
ると、第１図の平面レイアウト図から明らかなように、
ワード線5.4とビット線5.7とが作る谷間に、アクティブ
領域1.1の一対の拡散層が表面を表すようになる。この
上に蓄積容量部の下部電極1.6および5.9を形成する。さ
らに上記下部電極1.6および5.9を加工したのち、キャパ
シタ絶縁膜5.10を作り、その上にプレート電極5.11を作
る。当然のことながらプレート電極5.11はメモリアレー
上では、第２図や第４図で示したような加工を行う必要
はない。なお、5.12はプレート電極5.11上の層間絶縁膜
であり、この上にAlなどが配線されるがここでは省略し
てある。

〔作用〕

上記のようなアクティブ領域形状と配列にすること
で、第３図に示した従来構造で問題となるビット線3.5
間のレイアウト上の干渉がなくなり、ビット線ピッチを
大幅に縮少できる。すなわち、従来構造ではメモリ部コ
ンタクト孔3.4の片側だけをビット線3.5が通っている
が、本発明の第１図では、メモリ部コンタクト孔1.5は
２本のビット線1.4に囲まれている。

また上記のように、ワード線1.2とビット線1.4の両方
を自己整合的に他の導体層と絶縁することにより、ワー
ド線ピッチが縮まるだけでなく、蓄積容量部1.6および
5.9が基板と接触するメモリ部コンタクト孔1.5は、自己
整合的に開口できるようになる。

上記メモリセルの構成により、４メガビット以上の超
高集積DRAMが構成できる微小面積のメモリセルが第１図
に示したように実現できる。しかも蓄積容量下部電極1.
6および5.9は、第２図に示す従来型STC構造と違って、
上層にくるプレート電極1.7および5.11の形状に面積的
な制限を受けないため、最小加工スペースで均等に配置
することができる。また、本発明のSTC構造では、ビッ
ト線1.4は電位が固定されたプレート電極1.7および5.11
や、蓄積容量下部電極1.6および5.9によって完全に被わ
れるため、ピット線間の線間容量が大幅に減少し、メモ
リのアレー雑音が従来構造に較べて減少するという効果
もある。

〔実施例〕

つぎに本発明の実施例を図面とともに説明する。第１
図は本発明による半導体記憶装置の第１実施例を示す平
面図、第５図は上記実施例に示したメモリセルの断面
図、第６図はアクティブ領域の形状およびチャネル領域
の形状を示すメモリセルの平面図、第７図は本発明の第
２実施例を示すメモリセルの平面図、第８図は本発明の
第３実施例を示すメモリセルの平面図、第９図は本発明
の第４実施例を示すメモリセルの平面図、第10図は本発
明の第５実施例を示すメモリセルの平面図である。

第１実施例第１実施例を示す第１図において、本発明を特徴づけ
る主要部の形状を示したのが第６図である。説明を簡単
にするために、アクティブ領域1.1とワード線1.2だけを
示している。ワード線1.2は十分なチャネル長を確保し
なければならないため、アクティブ領域上では幅が広
く、素子間分離酸化膜が形成される部分では細くなって
いるが、全体的には従来のメモリセルと同様に、メモリ
チップの長辺もしくは短辺に対して平行になっている。

本発明のメモリセル構造を実現しなが、レイアウトル
ールにしたがってアクティブ領域を最も稠密に配置しよ
うとすると、上記のように、その傾いた主要部分はワー
ド線1.2に対して45度になる。しかし、単にワード線に
対して45度に傾いた長方形のアクティブ領域を配置した
のでは、隣接するアクティブ領域が互いに干渉し合うた
め、素子間分離特性を満足しようとすると、セル面積を
大きくしなければならない。すなわち、セル面積が小さ
いままではビット線1.4を形成した後で、蓄積容量下部
電極1.6および5.9がアクティブ領域と接する部分を確保
することはできない。

これを解決するためには、第６図のようにアクティブ
領域1.1の一部がワード線1.2に対して45度になる領域
と、直角になる領域とから構成されるようにすればよ
い。その結果、ワード線1.2に対して直交しているビッ
ト線1.4に対しては、アクティブ領域は45度で交差する
領域と平行になる領域ができる。ところで、ビット線1.
4に平行になるアクティブ領域の部分が長くなるほど、
蓄積容量下部電極（例えば第１図の1.6もしくは第５図
の5.9）が基板と接する部分が大きくなり、両者の導通
特性の向上という点からは好ましい。しかし、隣接する
アクティブ領域との素子間分離特性を確保するために
は、レイアウトルールで許されたスペース以上を確保し
なければならない。ただし、レイアウトパタンの頂点
は、公知のホトリソグラフ法の制限から丸みを帯びるた
め、実際のレイアウトでは頂点と頂点、もしくは頂点と
直線とが向かい合うような所では、レイアウトルールよ
りもスペースを縮めることができる。第６図のアクティ
ブ領域では、平行なパタンどうしの間は0.7μｍ以上の
スペースになっているが、頂点と直線が対向する最も狭
いスペースは0.5μｍとなっている。しかし、レジスト
パターン上ではどの部分のスペースも0.7μｍ以上が確
保できている。また、厳密にレイアウトルールを守らな
ければならない場合は、頂点に切り欠きを入れることで
上記の導通特性を損なうことなく、十分なスペースを確
保することができる。

アクティブ領域とワード線とが重なっているメモリト
ランジスタのチャネル領域の形状は、ゲート長の設定、
すなわちワード線の幅をどの程度にするかによってきま
る。ゲード長が短くてもよい場合には、第６図のアクテ
ィブ領域1.1上の０点はワード線1.2の外にくるため、チ
ャネル領域は五角形になり、それぞれの頂点の内角は、
Ｃ＝45度、Ｅ＝135度、Ｆ＝90度、Ａ＝135度、Ｂ＝135
度になる。一方、ゲート長を長くするとチャネル領域は
六角形になり、頂点の内角は、Ｃ＝45度、Ｄ＝225度、
Ｅ＝90度、Ｆ＝90度、Ａ＝135度、Ｂ＝135度になる。第
６図に示した実施例では、アクティブ領域の幅を平行な
直線領域間で0.7μｍとし、アクティブ領域間のスペー
スも0.7μｍとした。ワード線の最も幅が広い部分も0.7
μｍである。ビット線コンタクトホールの中心が０点で
あり、この点を中心にして対向しているワード線のスペ
ースを、最小加工寸法の0.5μｍとすると、ゲー長が0.7
μｍの場合にはチャネル領域は六角形になる。また、ゲ
ート長が0.6μｍ未満になるとチャネル領域は五角形に
なる。

なお、上記議論はメモリセルのレイアウトに関するも
のであり、実際に基板上に転写されるパタンは公知のホ
トリソグラフ法の制限から、角頂点が丸くなったもので
あり、第６図に示した形状と違ってくるのはいうまでも
ない。

第２実施例第１図に示したメモリアレイでは、アクティブ領域の
形状が、ビット線コンタクトホールの中心を基準にして
180度の点対称になっている。しかし、全く同じワード
線ピッチとビット線ピッチのメモリアレイを、別のアク
ティブ領域を用いても実現できる。第７図はその例を示
したものである。第７図におけるアクティブ領域1.1
は、ビット線コンタクトホール1.3の中心を通り、か
つ、ワード線1.2に平行な線に対して鏡面対称になって
いる。この配置では１つのアクティブ領域のビット線コ
ンタクトホールの中心を原点にすると、それに最隣接す
る４つのアクティブ領域のビット線コンタクトホールの
中心は、（−Wp,Dp）、（−Wp,−Dp）、（Wp,Dp）、（W
p,−Dp）となり、それぞれの形状は中心のアクティブ領
域を平行移動したものになる。メモリアレーは、これを
１つの単位として繰り返し配置することで構成できる。

上記アクティブ領域形状でも、ワード線に対し傾いた
チャネル領域を実現しながら、本発明の特徴であるビッ
ト線1.4の形成後における蓄積容量部形成が可能であ
る。同じレイアウトルールを用いる限りでは、第１図に
示したメモリセルと同じワード線ピッチおよびビット線
ピッチのものができ、当然蓄積容量部の大きさも変わら
ない。また、第７図のようなアクティブ領域の配置にす
ると、第１図に示したのと同様に、２交点方式のメモリ
セルになる。メモリセルの作成方法も第１図に示した第
１実施例と全く同じである。

第３実施例ビット線ノイズによるSN比の低下を防ぐために、64ビ
ット以降は２交点方式が採用されている。この方式で
は、ワード線は常にペアになる２本のビット線下を通る
ため、カップリングノイズが２本のビット線に同相で発
生し、センシングの際には相殺されるという効果を生
む。一方、１交点方式ではペアとなるビット線の寄生容
量のばらつきが、そのままノイズになるため、雑音に弱
いという欠点がある。

第８図は本発明の半導体記憶装置を用いた１交点方式
のメモリアレーの一部である。なお、ここでは簡単化す
るためにプレート電極が除いてある。ただし、上記プレ
ート電極はこれまでの実施例と同様に、メモリアレー上
を被っているだけの導体層であり、少なくともメモリア
レー上では、穴などを有しない構造になっている。本実
施例ではビット線コンタクトホール1.5の中心を基準に
して、180度の点対称になるアクティブ領域の例を示し
た。

１交点方式のメモリアレーは、１つのアクティブ領域
1.1のビット線コンタクトホール1.5の中心を原点とした
座標を考え、それに最隣接する４つのアクティブ領域の
ビット線コンタクトホールの中心を、（−Wp,−Dp）、
（−Wp,O）、（Wp,O）、（Wp,Dp）とするように平行移
動することで構成できる。ここで、Wp,Dpはそれぞれビ
ット線コンタクトホール間の距離で、Wpはビット線1.4
に平行な成分、Dpはワード線1.2に平行な成分である。
１本のビット線に注目すると、それと交差するすべての
ワード線に蓄積容量があり、ペアビット線に交互に蓄積
容量がつく２交点方式とは違うことが判る。

上記実施例のメモリセルの作製方法は、本質的には第
１図に示したものと変わらない。ただし、第１図や第７
図に示したメモリセルでは、蓄積容量部コンタクトホー
ル1.5が２本のワード線1.2と２本のビット線1.4で囲ま
れていたため、蓄積容量下部電極はワード線およびビッ
ト線の上で加工することができた。これに対し、第８図
に示すメモリセルでは、ビット線のピッチが大きくなっ
たため、蓄積容量部コンタクトホール1.5の一方にはビ
ット線が配置されていない。このため、実際のメモリ段
差上で比較すると、蓄積容量下部電極1.6の形状は両者
で多少の差があるが、加工に際して大きな問題になるこ
とはない。

第４実施例第９図に示す第４実施例は、形状が鏡面対称であるア
クティブ領域を用いて、１交点方式のメモリアレーを実
現したものである。１つのアクティブ領域1.1に注目
し、そのビット線コンタクトホール1.3の中心を原点と
する座標系を考えると、それに最隣接する４つのアクテ
ィブ領域のビット線コンタクトホールの中心はそれぞ
れ、（−Wp,O）、（−Wp,−Dp）、（Wp,O）、（Wp,−D
p）になり、その向きは中心のアクティブ領域を180度回
転させるか、もしくは反転させたものになる。このアク
ティブ領域を用いても、第８図に示したものと全く同じ
ワード線ピッチとビット線ピッチのメモリセルが実現で
きる。

第５実施例本発明のメモリセルでは、ワード線とビット線が交差
し、その上に蓄積容量部が形成されるため、蓄積容量下
部電極には高い段差上での加工が必要になる。例えばワ
ード線の膜厚を200nm、ビット線の膜厚を200nm、それぞ
れの線を自己整合的に絶縁するための酸化膜の膜厚が25
0nmであるとすると、ワード線とビット線とが交差する
ところには、基板表面から900nmの段差ができる。蓄積
容量下部電極の加工に際しては、上記900nmの段差の側
壁についた電極層（多結晶シリコン）を取り除かなけれ
ばならない。特に、メモリセル内では２本のワード線と
２本のビット線に囲まれた領域は、深いトレンチのよう
になるため、この中の多結晶シリコンを完全に除去し、
それぞれの蓄積容量下部電極を分離するのは容易ではな
い。このため、第１図に示しような蓄積容量下部電極1.
6のレイアウトでは、上記のような問題があり、最悪の
場合には下部電極1.6がつながってしまう。

上記欠点を改善するためのレイアウトが第10図に示し
たものである。このメモリセルレイアウトでは、蓄積容
量下部電極1.6の配置が第１図に示したものと異なるだ
けで、他のパタン形状および配置は全く同じである。

上記実施例では、各例の下部電極1.6の配置を反対方
向にずらし、素子間分離酸化膜上で２本のワード線1.2
と２本のビット線1.4が作る深いトレンチは、上記下部
電極で埋まるようにしてある。この結果、少なくともメ
モリアレー内では、ワード線とビット線とが交差する所
にできる段差上での下部電極の加工はなくなり、上記下
部電極のショートという問題はなくなった。ところで、
メモリアレーの周辺では、この高い段差上での下部電極
の加工は必須であり、これを加工しきれないと、アレー
の周辺の段差に沿って多結晶シリコンが残るということ
になる。しかし周辺部では、深いトレンチになることは
ないので、メモリアレー内に較べれば多結晶シリコンの
除去は容易である。また、例え多結晶シリコンが周辺に
残ったとしても、メモリアレー内の下部電極と分極され
ている限り、メモリ動作上で問題になることはない。

〔発明の効果〕

上記のように本発明による半導体記憶装置は、ひとつ
のスイッチ用トランジスタと、第１配線層により形成さ
れるとともに連続して配置された第１、第２、第３およ
び第４のワード線と、上記第１配線層よりも上に形成さ
れた第２配線層とよりなり、上記第１、第２、第３およ
び第４のワード線に交差するとともに、連続して配置さ
れた第１、第２および第３のビット線と、第１、第２、
第３および第４のメモリセルとが、半導体基板の主表面
に形成された半導体記憶装置において、上記第１、第
２、第３および第４の各メモリセルはトランジスタと蓄
積容量とを有し、上記第１、第２、第３および第４のメ
モリセルのうち、２つのメモリセルの各トランジスタを
形成するアクティブ領域の一部が、ワード線に対して45
度になる領域と、直角になる領域とから構成されること
により、16メガビットレベルのDRAMで必要とされる微小
なメモリセルを、従来のホトリソグラフ法やドライエッ
チング法を用いて、容易に作製することが可能になる。
しかも、従来構造のSTCに較べてプレート電極の加工に
蓄積容量が影響されないため、最も稠密に蓄積容量部を
配置することができる。この結果、微小なセル面積でも
充分な容量を確保できるようになる。この容量値は、α
線によるソフトエラーや回路雑音等を考慮しても、充分
余裕がある値になる。

本発明の第２の特徴は、蓄積容量部がビット線の上に
形成されるため、蓄積容量やプレート電極が、シールド
線としての役割もはたす点である。このため、ビット線
の線間容量が減少しメモリアレー雑音が大幅に減少す
る。さらには、この構造を実現するためのマスク枚数は
従来構造のものとほとんど変わらないのも大きな特徴で
ある。

上記のように本発明を用いることによって、メガ〜数
十メガビットレベルのDRAMで必要とされる面積と容量値
とを満足するメモリセルが実現可能になる。

【図面の簡単な説明】

第１図は本発明による半導体記憶装置の第１実施例を示
す平面図、第２図は従来型STCセルの第１例を示す平面
図、第３図は従来型STCセルの第２例を示す平面図、第
４図は第２図に示したSTCセルの断面図、第５図は上記
第１実施例に示したメモリセルの断面図、第６図はアク
ティブ領域の形状およびチャネル領域の形状を示すメモ
リセルの平面図、第７図は本発明の第２実施例を示すメ
モリセルの平面図、第８図は本発明の第３実施例を示す
メモリセルの平面図、第９図は本発明の第４実施例を示
すメモリセルの平面図、第10図は本発明の第５実施例を
示すメモリセルの平面図である。 1.1……アクティブ領域 1.2,5.4……ワード線 1.3……ビット線コンタクトホール 1.4,5.7……ビット線 1.5……蓄積容量部コンタクトホール 1.6,5.9……電荷蓄積キャパシタ下部電極

フロントページの続き (72)発明者久礼得男東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者川本佳史東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (56)参考文献特開平２−192162（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】第１配線層により形成されるとともに連続
して配置された第１、第２、第３および第４のワード線
と、上記第１配線層よりも上に形成された第２配線層と
よりなり、上記第１、第２、第３および第４のワード線
に交差するとともに、連続して配置された第１、第２お
よび第３のビット線と、第１、第２、第３および第４の
メモリセルとが、半導体基板の主表面に形成された半導
体記憶装置において、上記第１、第２、第３および第４
の各メモリセルはトランジスタと蓄積容量とを有し、上
記第１、第２、第３および第４のメモリセルのうち、２
つのメモリセルの各トランジスタを形成するアクティブ
領域の一部が、ワード線に対して45度になる領域と、直
角になる領域とから構成されていることを特徴とする半
導体記憶装置。
【請求項２】上記アクティブ領域の一部は、ビット線が
コンタクトホールの中心を通り、かつ、ワード線に平行
な線に対して鏡面対称になっていることを特徴とする特
許請求の範囲第１項に記載した半導体記憶装置。
【請求項３】上記アクティブ領域の一部は、ビット線コ
ンタクトホールの中心を基準にして、180度の点対称で
あることを特徴とする特許請求の範囲第１項に記載した
半導体記憶装置。
【請求項４】上記アクティブ領域の一部は、鏡面対称で
あるアクティブ領域を用いて、１交点方式のメモリアレ
ーを実現したことを特徴とする特許請求の範囲第１項に
記載した半導体記憶装置。
【請求項５】ひとつのスイッチ用トランジスタと、ひと
つの電荷蓄積キャパシタを最小単位とする半導体記憶装
置において、上記スイッチ用トランジスタのチャネル領
域とソース・ドレイン領域とが形成されるアクティブ領
域の主部部分が、上記スイッチ用トランジスタを形成す
るワード線の主要部分、および情報の書き込みと読み出
しを行うためのビット線の主要部分のどちらに対して
も、平行にならないように配置されたことを特徴とする
半導体記憶装置。
【請求項６】上記アクティブ領域は、上記ワード線に対
して、傾いている領域と直角である領域とからなると同
時に、上記ビット線に対しても、傾いている領域と平行
になる領域とからなり、かつ、上記ワード線と上記アク
ティブ領域とが重なることでできるトランジスタのチャ
ネル領域は六角形であり、角頂点の内角はそれぞれ90
度、90度、135度、135度、45度、225度であることを特
徴とする特許請求の範囲第５項に記載した半導体記憶装
置。
【請求項７】上記ワード線と上記アクティブ領域とが重
なるトランジスタのチャネル領域は、五角形であり、各
頂点の内角はそれぞれ90度、135度、135度、45度、135
度であることを特徴とする特許請求の範囲第６項に記載
した半導体記憶装置。
【請求項８】上記アクティブ領域は、上記ビット線が上
記スイッチ用トランジスタの一方の拡散層に接触するた
めに、開口されたコンタクトホールの中心を基準にし
て、180度の点対称の形状であることを特徴とする特許
請求の範囲第５項に記載した半導体記憶装置。
【請求項９】上記アクティブ領域は、上記ビット線コン
タクトホールの中心を通り、かつ、上記ワード線に平行
な線に対し鏡面対称であることを特徴とする特許請求の
範囲第５項に記載した半導体記憶装置。
【請求項１０】上記アクティブ領域は、一方の拡散層で
電荷蓄積キャパシタの下部電極と接し、上記拡散層は常
に２本のワード線と２本のビット線とで囲まれた領域
に、配置されることを特徴とする特許請求の範囲第５項
に記載した半導体記憶装置。
【請求項１１】上記点対称の形状であるアクティブ領域
は、上記ビット線コンタクトホールの中心を原点とし、
かつ、上記ビット線コンタクトホール間の距離でワード
線に平行な成分をD_P、ビット線に平行な成分をW_Pとする
とき、上記アクティブ領域に最近接する４つのアクティ
ブ領域上のビット線コンタクトホールの中心は、（−
W_P、D_P）、（−W_P、−D_P）、（W_P、D_P）、（W_P、−D_P）
となり、それぞれは、中心にある上記アクティブ領域を
反転させて平行移動した配置をなす、２交点方式のメモ
リアレーであることを特徴とする特許請求の範囲第８項
に記載した半導体記憶装置。
【請求項１２】上記鏡面対称の形状であるアクティブ領
域は、該アクティブ領域に最隣接する４つのアクティブ
領域上のビット線コンタクトホールの中心は、各々（−
W_P、D_P）、（−W_P、−D_P）、（W_P、D_P）、（W_P、−D_P）
となり、それぞれは中心にある上記アクティブ領域を平
行移動した配置をなす、２交点方式のメモリアレイであ
ることを特徴とする特許請求の範囲第９項に記載した半
導体記憶装置。
【請求項１３】上記点対称の形状であるアクティブ領域
は、該アクティブ領域のビット線コンタクトホールの中
心を原点とすると、アクティブ領域に最隣接する４つの
アクティブ領域上のビット線コンタクトホールの中心
は、各々（−W_P、０）、（−W_P、D_P）、（W_P、０）、
（W_P、D_P）となり、それぞれは、中心にある上記アクテ
ィブ領域を平行移動した配置をなす、１交点方式のメモ
リアレーであることを特徴とする特許請求の範囲第８項
に記載した半導体記憶装置。
【請求項１４】上記鏡面対称の形状であるアクティブ領
域は、該アクティブ領域のビット線コンタクトホールの
中心を原点とすると、上記アクティブ領域に最隣接する
４つのアクティブ領域上のビット線コンタクトホールの
中心は、各々（−W_P、０）、（−W_P、−D_P）、（W_P、
０）、（W_P、D_P）となり、それぞれは、中心にある上記
アクティブ領域を180度回転させ、さらに平行移動した
配置をなす、１交点方式のメモリアレーであることを特
徴とする特許請求の範囲第９項に記載した半導体記憶装
置。
【請求項１５】上記一方の拡散層に接する電荷蓄積部の
下部電極は、上記ワード線とビット線とのどちらにも被
われていない素子間分離酸化膜上に、延在するように配
置されたことを特徴とする特許請求の範囲第10項に記載
した半導体記憶装置。
【請求項１６】上記電荷蓄積キャパシタは、少なくとも
メモリアレー上において一方の電極であるプレート電極
を、該プレート電極の下層および上層の導体層と接触さ
せることなく、また、電気的に接続させるのに必要な穴
などが存在しないことを特徴とする特許請求の範囲第５
項に記載した半導体記憶装置。