KR100280462B1

KR100280462B1 - 반도체 메모리의 배선구조

Info

Publication number: KR100280462B1
Application number: KR1019980012872A
Authority: KR
Inventors: 박이환
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1998-04-10
Filing date: 1998-04-10
Publication date: 2001-03-02
Also published as: KR19990079956A

Abstract

본 발명은 반도체메모리의 배선구조에 관한 것으로, 종래에는 워드라인 및 비트라인, 비트바 라인의 이격거리를 0.22㎛보다 줄이게 되면 배선간의 단락이 발생하여 반도체메모리의 신뢰성이 저하되는 문제점이 있었다. 이와같은 문제점을 감안한 본 발명은 일 실시예로 제1절연막상에 소정거리 이격되어 형성된 제1,제2워드라인과; 상기 제1,제2워드라인의 상부 제2절연막상에 각기 형성된 제3,제4워드라인과; 상기 제3,제4워드라인의 이격된 영역의 상부 제3절연막상에 형성된 제1비트라인 및 그 제1비트라인과 소정거리 이격되어 형성된 제2비트라인과; 상기 제1,제2비트라인의 상부 제4절연막상에 각기 형성된 제1,제2비트바 라인으로 구성되는 반도체메모리의 배선구조를 제공하여 워드라인 사이의 피치마진, 비트라인 사이의 피치마진 및 비트바 라인의 피치마진을 충분히 확보함으로써, 배선의 신뢰성을 향상시킬 수 있는 효과와 아울러 반도체메모리의 셀면적을 최소화할 수 있는 효과가 있다.

Description

반도체 메모리의 배선구조{WIRE STRUCTURE OF SEMICONDUCTOR MEMORY}

본 발명은 반도체메모리의 배선구조에 관한 것으로, 특히 워드라인 및 비트라인의 피치마진(pitch margin)을 확보하면서 반도체메모리의 셀면적을 최소화하기에 적당하도록 한 반도체메모리의 배선구조에 관한 것이다.

종래 반도체메모리의 배선구조를 도면을 참조하여 상세히 설명하면 다음과 같다.

도1은 종래 반도체메모리의 배선구조를 도시한 평면도로서, 이에 도시한 바와같이 각기 소정거리 이격되어 형성된 워드라인(WL0∼WL2)과; 각기 소정거리 이격되어 상기 워드라인(WL0∼WL2)과 수직방향으로 교번하여 형성된 비트라인(BL0,BL1) 및 비트바 라인()으로 구성된다.

그리고, 도2는 도1에 있어서 A-A선의 단면도로서, 이에 도시한 바와같이 제1절연막(1)상에 소정거리 이격되어 형성된 워드라인(WL0∼WL2)과; 그 워드라인(WL0∼WL2)의 이격된 영역의 상부 제2절연막(2)상에 교번형성된 비트라인(BL0,BL1) 및 비트바 라인()으로 구성된다.

이와같은 종래 반도체메모리에서 64M 디램의 경우 워드라인(WL0∼WL2)간의 이격거리는 0.22㎛, 폭은 0.27㎛로 구현하며, 비트라인(BL0,BL1) 및 비트바 라인()간의 이격거리와 폭은 0.22㎛로 구현하여 워드라인(WL0∼WL2) 및 비트라인(BL0,BL1), 비트바 라인()의 피치와 폭의 마진을 확보하고 있으며, 반도체메모리의 셀면적을 줄이기 위하여 이 피치마진을 최소화하는 것이 중요한 문제로 대두되고 있다.

그러나, 상기한 바와같은 종래 반도체메모리의 배선구조는 워드라인 및 비트라인, 비트바 라인의 이격거리를 0.22㎛보다 줄이게 되면 배선간의 단락(short)이 발생하여 반도체메모리의 신뢰성이 저하되는 문제점이 있었다.

본 발명은 상기한 바와같은 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 워드라인 및 비트라인의 피치마진을 확보하면서 반도체메모리의 셀면적을 최소화할 수 있는 반도체메모리의 배선구조를 제공하는데 있다.

도1은 종래 반도체메모리의 배선구조를 도시한 평면도.

도2는 도1에 있어서, A-A선의 단면도.

도3은 본 발명의 일 실시예에 따른 평면도.

도4는 도3에 있어서, B-B선의 단면도.

도5는 본 발명의 다른 실시예에 따른 평면도.

도6은 도5에 있어서, C-C선의 단면도.

*도면의 주요 부분에 대한 부호의 설명*

11∼14:제1∼제4절연막 WL11∼WL14:워드라인

BL11,BL12:비트라인,:비트바 라인

상기한 바와같은 본 발명의 목적을 달성하기 위한 일 실시예는 제1절연막상에 소정거리 이격되어 형성된 다수의 제1층 워드라인과; 상기 제1층 워드라인의 상부 제2절연막상에 이격 형성된 다수의 제2층 워드라인과; 상기 제2층 워드라인의 이격된 영역의 상부 제3절연막상에 이격 형성된 다수의 비트라인과; 상기 다수의 비트라인 상부의 제4절연막상에 이격 형성된 다수의 비트바 라인으로 구성된다.

또한 상기한 바와같은 본 발명의 목적을 달성하기 위한 다른 실시예는 제1절연막상에 소정거리 이격되어 형성된 다수의 제1층 워드라인과; 상기 제1층 워드라인의 이격된 영역의 상부 제2절연막상에 이격 형성된 다수의 제2층 워드라인과; 상기 다수의 제2층 워드라인의 이격된 영역의 상부 제3절연막상에 이격 형성된 다수의 비트라인과; 상기 다수의 비트라인의 이격된 영역의 상부 제4절연막상에 이격 형성된 다수의 비트바 라인으로 구성된다.

이와같은 본 발명의 실시예들을 도면을 참조하여 상세히 설명하면 다음과 같다.

먼저, 도3은 본 발명의 일 실시예에 따른 평면도로서, 이에 도시한 바와같이 적층된 워드라인(WL11,WL13) 및 그 워드라인(WL11,WL13)과 소정거리 이격되어 적층된 워드라인(WL12,WL14)과; 그 워드라인(WL11∼WL14)과 수직 교차하여 적층된 비트라인(BL11), 비트바 라인() 및 그 비트라인(BL11), 비트바 라인()과 소정거리 이격되어 적층된 비트라인(BL12), 비트바 라인()으로 구성된다.

그리고, 도4는 도3에 있어서 B-B선의 단면도로서, 이에 도시한 바와같이 제1절연막(11)상에 소정거리 이격 형성된 워드라인(WL11,WL12)과; 그 워드라인(WL11,WL12) 상부의 제2절연막(12)상에 형성된 워드라인(WL13,WL14)과; 그 워드라인(WL13,WL14)의 이격된 영역의 상부 제3절연막(13)상에 형성된 비트라인(BL11) 및 그 비트라인(BL11)과 소정거리 이격 형성된 비트라인(BL12)과; 그 비트라인(BL11,BL12) 상부의 제4절연막(14)상에 형성된 비트바 라인(,)으로 구성된다.

따라서, 워드라인(WL11,WL13)과 워드라인(WL12,WL14)을 제1,제2절연막(11,12)상에 적층형으로 이격 형성하고, 비트라인(BL11,BL12)과 비트바 라인(,)을 상기 워드라인(WL11,WL13),(WL12,WL14)의 이격된 영역의 상부 제3,제4절연막(13,14)상에 적층형으로 형성하여 피치마진을 충분히 확보함으로써 반도체메모리의 셀면적을 최소화할 수 있다.

그리고, 도5는 본 발명의 다른 실시예에 따른 평면도로서, 이에 도시한 바와같이 각기 소정거리 이격되어 형성된 워드라인(WL21∼WL24)과; 각기 소정거리 이격되어 상기 워드라인(WL21∼WL24)과 수직 교차하고 교번하여 형성된 비트라인(BL21,BL22) 및 비트바 라인()으로 구성된다.

그리고, 도6은 도5에 있어서 C-C선의 단면도로서, 이에 도시한 바와같이 제1절연막(21)상에 소정거리 이격되어 형성된 워드라인(WL21,WL23)과; 그 워드라인(WL21,WL23)의 이격된 영역의 상부 제2절연막(22)상에 형성된 워드라인(WL22) 및 그 워드라인(WL22)과 소정거리 이격되어 형성된 워드라인(WL24)과; 그 워드라인(WL22,WL24)의 이격된 영역의 상부 제3절연막(23)상에 형성된 비트라인(BL21) 및 그 비트라인(BL21)과 소정거리 이격되어 형성된 비트라인(BL22)과; 그 비트라인(BL21,BL22)의 이격된 영역의 상부 제4절연막(24)상에 형성된 비트바 라인() 및 그 비트바 라인()과 소정거리 이격되어 형성된 비트바 라인()으로 구성된다.

따라서, 워드라인(WL21,WL23)과 워드라인(WL22,WL24)을 제1,제2절연막(21,22)상에 엇갈리게 형성하고, 비트라인(BL21,BL22)과 비트바 라인()을 제3,제4절연막(23,24)상에 엇갈리게 형성하여 피치마진을 충분히 확보함으로써 반도체메모리의 셀면적을 최소화할 수 있다.

상기한 바와같은 본 발명에 의한 반도체메모리의 배선구조는 워드라인 사이의 피치마진, 비트라인 사이의 피치마진 및 비트바 라인의 피치마진을 충분히 확보함으로써, 배선의 신뢰성을 향상시킬 수 있는 효과와 아울러 반도체메모리의 셀면적을 최소화할 수 있는 효과가 있다.

Claims

제1절연막상에 소정거리 이격되어 형성된 다수의 제1층 워드라인과; 상기 제1층 워드라인의 상부 제2절연막상에 이격 형성된 다수의 제2층 워드라인과; 상기 제2층 워드라인의 이격된 영역의 상부 제3절연막상에 이격 형성된 다수의 비트라인과; 상기 다수의 비트라인 상부의 제4절연막상에 이격 형성된 다수의 비트바 라인으로 구성된 것을 특징으로 하는 반도체메모리의 배선구조.
제1절연막상에 소정거리 이격되어 형성된 다수의 제1층 워드라인과; 상기 제1층 워드라인의 이격된 영역의 상부 제2절연막상에 이격 형성된 다수의 제2층 워드라인과; 상기 다수의 제2층 워드라인의 이격된 영역의 상부 제3절연막상에 이격 형성된 다수의 비트라인과; 상기 다수의 비트라인의 이격된 영역의 상부 제4절연막상에 이격 형성된 다수의 비트바 라인으로 구성된 것을 특징으로 하는 반도체메모리의 배선구조.