JPS5818958A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5818958A JPS5818958A JP56116946A JP11694681A JPS5818958A JP S5818958 A JPS5818958 A JP S5818958A JP 56116946 A JP56116946 A JP 56116946A JP 11694681 A JP11694681 A JP 11694681A JP S5818958 A JPS5818958 A JP S5818958A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に関し、特にメモリセルを三次元配
列したメモリセル部の構造に関する。
列したメモリセル部の構造に関する。
半導体記憶装置のうち、需要者の要求する情報が予め書
き込まれた読み出し専用の記憶装置、即ちマスクＲＯＭ
のメモリセル部分は、メツシュ状に配設されたワード線
及びビット線の各交点位置において両者間を導通伏頗或
いは非導通状心とすることにより構成し得るので、必ず
しも能動素子を配設する必要がない。
き込まれた読み出し専用の記憶装置、即ちマスクＲＯＭ
のメモリセル部分は、メツシュ状に配設されたワード線
及びビット線の各交点位置において両者間を導通伏頗或
いは非導通状心とすることにより構成し得るので、必ず
しも能動素子を配設する必要がない。
そのため大面積を占めるメセリセｐｌＪ埴には牟結晶半
導体を用いる必要がなく、従ってこのメモリセル領域を
多層化することは比較的容易と目されていた。
導体を用いる必要がなく、従ってこのメモリセル領域を
多層化することは比較的容易と目されていた。
ところが従来装置においてはワード線及びビット線をそ
れぞれ同じ位置に積層していたため素子表面の凹凸が激
しくなシ、その段差による配線の断線や絶縁層の段差肩
部における膜切れが発生し易くなる等の問題があり、か
かる構造の多層メモリ装置を製作するのは必ずしも容易
ではなかった。
れぞれ同じ位置に積層していたため素子表面の凹凸が激
しくなシ、その段差による配線の断線や絶縁層の段差肩
部における膜切れが発生し易くなる等の問題があり、か
かる構造の多層メモリ装置を製作するのは必ずしも容易
ではなかった。
本発明は表面の凹凸を比較的小さくなし得るメモリセル
部の多層化構造を提供することを目的とし、そのため本
発明の半導体記憶装置においては。
部の多層化構造を提供することを目的とし、そのため本
発明の半導体記憶装置においては。
各メモリ七ル層のワード線及びビット線が、それぞれそ
の下層のワード線及びビット線の直上部とは異なる位置
に配設されてなることを特徴とする。
の下層のワード線及びビット線の直上部とは異なる位置
に配設されてなることを特徴とする。
以下本発明の一実施例を図面によシ説明する。
第１図〜第２図は本発明の一実施例を示す図で、第１図
は本発明の要部であるメモリセル部の構造を示す斬面図
、第２図は王妃メモリ七ル部と共にアドレス選択回路及
び層（ベージ）選択回路の構成例を示す斜視図である。
は本発明の要部であるメモリセル部の構造を示す斬面図
、第２図は王妃メモリ七ル部と共にアドレス選択回路及
び層（ベージ）選択回路の構成例を示す斜視図である。
第１図において、１は支持基板で例えばｐ型のシリコン
（Ｓｌ）基板、２１．２２．２８．２４は絶縁層、８１
、３２．８８はそれぞれ第１ＮＪ、第２層、第８層のワ
ード線、４１．４２．４８はそれぞれ第１層、第２層、
第８層のビット線、５１．５８．５１３はそれぞれ第１
Ｍ及び第２層のダイオードで、例えば下層のｎ型非晶質
Ｓｉ層６と上層のｐ型非晶質質Ｓ１層７（以下それぞれ
ｎ型Ｍ６．’１；１ｍ層７と略記する）とが接合されて
なる。
（Ｓｌ）基板、２１．２２．２８．２４は絶縁層、８１
、３２．８８はそれぞれ第１ＮＪ、第２層、第８層のワ
ード線、４１．４２．４８はそれぞれ第１層、第２層、
第８層のビット線、５１．５８．５１３はそれぞれ第１
Ｍ及び第２層のダイオードで、例えば下層のｎ型非晶質
Ｓｉ層６と上層のｐ型非晶質質Ｓ１層７（以下それぞれ
ｎ型Ｍ６．’１；１ｍ層７と略記する）とが接合されて
なる。
本実施例において支持基板としてｐ型シリコン基板ｌを
用いたのは、後述するＸアドレス選択回路０層選択回路
、センスアンプ等の周辺回路を同一基板上に形成するた
めであって、メモリ七ｐ部のみの支持基板としては単結
晶半導体基板を用いる必要はなく、多結晶半導体基板で
あっても（ガフス板のような絶縁に板であってもよい。
用いたのは、後述するＸアドレス選択回路０層選択回路
、センスアンプ等の周辺回路を同一基板上に形成するた
めであって、メモリ七ｐ部のみの支持基板としては単結
晶半導体基板を用いる必要はなく、多結晶半導体基板で
あっても（ガフス板のような絶縁に板であってもよい。
ワード線８及びビット線４は、金属、金属の硅化物或い
は多結ｉ半導体、ア七〜ファヌ半導体等の導電材料を例
えばスパッタ法、グロー放電法等により絶縁層２上に被
着せしめ、次いでこれをパターニングすることにより形
成し得る。
は多結ｉ半導体、ア七〜ファヌ半導体等の導電材料を例
えばスパッタ法、グロー放電法等により絶縁層２上に被
着せしめ、次いでこれをパターニングすることにより形
成し得る。
絶縁層２は、Ｓｌの酸化物（５ｉ−ＯＸ）をグロー放電
法により被着せしめる、或いはポリイミド樹脂、ポリラ
ダー・オルガノシロキサン樹脂等を回転塗布する尋の方
法により形成し得る。
法により被着せしめる、或いはポリイミド樹脂、ポリラ
ダー・オルガノシロキサン樹脂等を回転塗布する尋の方
法により形成し得る。
ダイオード５は、上紀ワード線８上を被覆する絶縁層２
を形成した後、各ワード線上の所望部分を開口し、次い
でグロー放電法により先ずｎ５不純物をドープした非晶
質シリコン層を形成し、その上にｐ型不純物をドープし
た非晶質シリコン層を形成し、次いでこれをパターニン
グして不要部を除去することにより形成し得る。
を形成した後、各ワード線上の所望部分を開口し、次い
でグロー放電法により先ずｎ５不純物をドープした非晶
質シリコン層を形成し、その上にｐ型不純物をドープし
た非晶質シリコン層を形成し、次いでこれをパターニン
グして不要部を除去することにより形成し得る。
以上述べた製造方法は通常の製造方法と何ら異なる点は
ないが、本実施例のメモリセル部はワード線及びビット
線の配設位置が従来のものとけ異なる。即ち第１図に見
られる如く、上層のワード線をその下層の隣接する２本
のワード線の略中央部の上方に配設した。ビット線につ
いても同様である。このようにワード線８及びビット線
４を高さ方向に対しては千鳥状に配置することにより、
各層ごとの厚い部分と薄い部分が相殺し合って、表面の
凹凸は著しく緩和される。
ないが、本実施例のメモリセル部はワード線及びビット
線の配設位置が従来のものとけ異なる。即ち第１図に見
られる如く、上層のワード線をその下層の隣接する２本
のワード線の略中央部の上方に配設した。ビット線につ
いても同様である。このようにワード線８及びビット線
４を高さ方向に対しては千鳥状に配置することにより、
各層ごとの厚い部分と薄い部分が相殺し合って、表面の
凹凸は著しく緩和される。
このように本実施例によれば、メモリセル部を多層化し
たにも拘らず表面の平担性が大幅に改善され、従ってワ
ード線８及びビット線４の断線や絶縁層２の膜切れを生
じる危険が除去された。
たにも拘らず表面の平担性が大幅に改善され、従ってワ
ード線８及びビット線４の断線や絶縁層２の膜切れを生
じる危険が除去された。
第８図は上記一実施例の一部を示す斜視図であって、メ
モリセル部と共に周辺回路の一部を示す。
モリセル部と共に周辺回路の一部を示す。
ワード線８１．８２．８８に接続するトランジスタ８は
Ｘアドレス選択回路（図示せず）からの信号により所望
アドレスのワード線をアクセスするトランジスタ、ビッ
ト線４１，４２．４８にそれぞれ接続するトランジスタ
９１．９２．９８は層選択回路からの１８号により所望
の層のビット線をセンスアンプ１０と接続状順とするだ
めのトランジスタである。
Ｘアドレス選択回路（図示せず）からの信号により所望
アドレスのワード線をアクセスするトランジスタ、ビッ
ト線４１，４２．４８にそれぞれ接続するトランジスタ
９１．９２．９８は層選択回路からの１８号により所望
の層のビット線をセンスアンプ１０と接続状順とするだ
めのトランジスタである。
なお図示していないが、トランジスタ８及びトランジス
タ９１．９２．９８は各アドレス及び各ビット線に対し
て設けられている。
タ９１．９２．９８は各アドレス及び各ビット線に対し
て設けられている。
今Ｘアドレヌ選択回路から所望のアドレスを指定する信
号が送出され、当該アドレスのトランジスタが作動した
とする。これを仮に図示せるトランジスタ８とする。ト
ランジスタ８にはすべての層の当該アドレスのワード線
８１．８２．８８が接続されているので、ワード線８１
．８２．８８は全部アクセスされ、該ワード線８１．８
２．８８上にダイオード接続の形で書き込まれている情
報がすべて銃み出し可能な状顔となる。
号が送出され、当該アドレスのトランジスタが作動した
とする。これを仮に図示せるトランジスタ８とする。ト
ランジスタ８にはすべての層の当該アドレスのワード線
８１．８２．８８が接続されているので、ワード線８１
．８２．８８は全部アクセスされ、該ワード線８１．８
２．８８上にダイオード接続の形で書き込まれている情
報がすべて銃み出し可能な状顔となる。
一方層選択回路からは情報を統み出すべき層を指定する
信号が送出される。これを仮に第ＬＭとすると、上記信
号により第１層のビット線に接続するトランジスタ９１
（トランジスタは１個のみを図示しである）がｆヤ動し
、第１層のビット線４１のみがセンスアンプに接続され
、その情報だけがセンスアンプ１０を介して読み出され
る。
信号が送出される。これを仮に第ＬＭとすると、上記信
号により第１層のビット線に接続するトランジスタ９１
（トランジスタは１個のみを図示しである）がｆヤ動し
、第１層のビット線４１のみがセンスアンプに接続され
、その情報だけがセンスアンプ１０を介して読み出され
る。
このように本実施例の多層化したメモリ装置においては
簡単な選択回路により所望の層の所望アドレスの情報を
読み出すことができる。しかもセンスアンプ１０は各層
について設ける必要はなく、一層分、即ち１個のみ設け
ればよい。従ってメモリセμ部を多層化しても周辺回路
は比較的簡単なものでよい。
簡単な選択回路により所望の層の所望アドレスの情報を
読み出すことができる。しかもセンスアンプ１０は各層
について設ける必要はなく、一層分、即ち１個のみ設け
ればよい。従ってメモリセμ部を多層化しても周辺回路
は比較的簡単なものでよい。
なお本発明は上記一実施例に限定されるものではなく、
櫨々変形して実施し得る。例えば、メモリセル部は８層
に限定されるものではなく、層数は任意に選んでよい。
櫨々変形して実施し得る。例えば、メモリセル部は８層
に限定されるものではなく、層数は任意に選んでよい。
まだ上巳−実施例においては、ワード線及びビット線を
その配役ピッチのｂずつずらして積層したが、配設位置
はくれに限定されるものではなく、要は上層のワード線
及びビット線がそれぞれ下層のワード線及びビット線の
直上部以外の場所に配設されればよい。
その配役ピッチのｂずつずらして積層したが、配設位置
はくれに限定されるものではなく、要は上層のワード線
及びビット線がそれぞれ下層のワード線及びビット線の
直上部以外の場所に配設されればよい。
以上説明りた如く、本発明により製作容易なメモリ七μ
構造が提供され、半導体装置のメモリ七μ部の配憶容量
が比躍的に増大する。しかも構造が牟純で、既存の技術
で製作可能という利点を有する。
構造が提供され、半導体装置のメモリ七μ部の配憶容量
が比躍的に増大する。しかも構造が牟純で、既存の技術
で製作可能という利点を有する。
第１図は本発明の一実施例を示す要部断面［−４、第２
図はその一部を周辺回路と共に示す要部斜視図である。 図において、１は基板、２１．２２．２８．２４は絶縁
層、ａｔ、８２．８８はワード線、４１，４２．４８は
ビット線、５１．５８．５８’はダイオードを示す。
図はその一部を周辺回路と共に示す要部斜視図である。 図において、１は基板、２１．２２．２８．２４は絶縁
層、ａｔ、８２．８８はワード線、４１，４２．４８は
ビット線、５１．５８．５８’はダイオードを示す。
Claims (1)
- 互いに平行に配列されたワード線群と、互いに平行に配
列されたビット線群とが、絶縁層内に相互に交差する方
向に交互に離隔して積層され、且つ所定のワード線及び
ビット線間にダイオードが接続されてなるメモリセル部
を具備する半導体装置において、上層のワード線及びビ
ット線はそれぞれその下層のワード線及びビット線の直
上部とは異なる位置に配設されたことを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56116946A JPS5847865B2 (ja) | 1981-07-24 | 1981-07-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56116946A JPS5847865B2 (ja) | 1981-07-24 | 1981-07-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5818958A true JPS5818958A (ja) | 1983-02-03 |
| JPS5847865B2 JPS5847865B2 (ja) | 1983-10-25 |
Family
ID=14699636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56116946A Expired JPS5847865B2 (ja) | 1981-07-24 | 1981-07-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5847865B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03229779A (ja) * | 1990-02-05 | 1991-10-11 | Sekisui Chem Co Ltd | 熱接着発泡シート |
| KR100280462B1 (ko) * | 1998-04-10 | 2001-03-02 | 김영환 | 반도체 메모리의 배선구조 |
| JP2004031948A (ja) * | 2002-06-21 | 2004-01-29 | Hewlett-Packard Development Co Lp | メモリ記憶装置 |
-
1981
- 1981-07-24 JP JP56116946A patent/JPS5847865B2/ja not_active Expired
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03229779A (ja) * | 1990-02-05 | 1991-10-11 | Sekisui Chem Co Ltd | 熱接着発泡シート |
| KR100280462B1 (ko) * | 1998-04-10 | 2001-03-02 | 김영환 | 반도체 메모리의 배선구조 |
| JP2004031948A (ja) * | 2002-06-21 | 2004-01-29 | Hewlett-Packard Development Co Lp | メモリ記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5847865B2 (ja) | 1983-10-25 |
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