KR20140072359A - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

반도체 장치 및 그 제조방법이 제공된다. 반도체 장치의 제조방법은, 기판 상에 콘택 몰드막을 형성하고, 상기 콘택 몰드막 상의 배선 몰드막을 형성한다. 상기 배선 몰드막 내에 제1 방향으로 연장되고, 상기 제1 방향에 수직한 제2 방향으로 이격된 트렌치들을 형성한다. 상기 콘택 몰드막 내에 상기 각 트렌치의 하부면의 일부분으로부터 아래로 연장되는 콘택 홀들을 형성한다. 상기 트렌치들 및 상기 콘택 홀들 내에, 배선들 및 상기 각 배선들에 연결되는 콘택들을 각각 형성한다. 상기 배선들을 형성하는 것은, 상기 트렌치들 내에, 제1 도전 패턴들 및 제2 도전 패턴들을 차례로 형성하는 것을 포함한다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICES AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 배선 구조체들을 포함하는 반도체 장치 및 그 제조방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다.
최근에 전자 기기의 고속화, 저 소비전력화에 따라 이에 내장되는 반도체 소자 역시 빠른 동작 속도 및/또는 낮은 동작 전압 등을 요구하고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자는 보다 고집적화 되고 있다. 반도체 소자의 고집적화가 심화될수록, 반도체 소자의 신뢰성이 저하될 수 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 소자의 높은 신뢰성에 대한 요구가 증가되고 있다. 따라서, 반도체 소자의 신뢰성을 향상시키기 위한 많은 연구가 진행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 우수한 신뢰성을 갖는 반도체 장치 및 그 제조방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화에 최적화된 반도체 장치 및 그 제조방법을 제공하는 데 있다.
본 발명에 따른 반도체 장치의 제조방법은, 기판 상에 콘택 몰드막을 형성하는 것, 상기 콘택 몰드막 상의 배선 몰드막을 형성하는 것, 상기 배선 몰드막 내에 제1 방향으로 연장되고, 상기 제1 방향에 수직한 제2 방향으로 이격된 트렌치들을 형성하는 것, 상기 콘택 몰드막 내에 상기 각 트렌치의 하부면의 일부분으로부터 아래로 연장되는 콘택 홀들을 형성하는 것, 상기 트렌치들 및 상기 콘택 홀들 내에, 배선들 및 상기 각 배선들에 연결되는 콘택들을 각각 형성하는 것을 포함하되, 상기 배선들을 형성하는 것은, 상기 트렌치들 내에, 제1 도전 패턴들 및 제2 도전 패턴들을 차례로 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 콘택 몰드막을 형성하는 것은, 상기 기판 상에 제1 막 및 제2 막을 순차로 증착하는 것을 포함하고, 상기 제2 막은 상기 제1 막에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 배선 몰드막을 형성하는 것은 상기 콘택 몰드막을 관통하는 예비 홀들을 형성하는 것, 및 상기 예비 홀들 내부에 에어 갭(Air gap)이 형성되도록, 상기 콘택 몰드막 상에 배선 몰드막을 증착하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 트렌치들을 형성하는 것은 상기 배선 몰드막 상에 상기 제1 방향으로 연장되고, 상기 제2 방향으로 이격된 마스크 패턴들을 형성하는 것, 및 상기 마스크 패턴들을 식각 마스크로 하여 상기 제2 막이 노출될 때까지 상기 배선 몰드막을 식각하는 것을 포함하되, 상기 식각 공정은 상기 제2 막에 대하여 식각 선택비를 갖는 조건으로 수행될 수 있다.
일 실시예에 따르면, 상기 콘택 홀들을 형성하는 것은 상기 트렌치들을 형성한 후, 상기 예비 홀들의 내부에 개재되고, 상기 에어 갭을 정의하는 상기 배선 몰드막을 연속적으로 식각하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 콘택들은 상기 제1 도전 패턴들과 동시에 형성되고, 상기 콘택들 및 상기 제1 도전 패턴들을 형성하는 것은 상기 콘택 홀들 및 상기 트렌치들을 채우는 제1 도전막을 형성하는 것, 및 상기 제1 도전막의 일부를 선택적으로 제거하여 상기 트렌치들의 측벽들을 노출하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제2 도전 패턴들을 형성하는 것은 상기 노출된 트렌치들을 채우는 제2 도전막을 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제2 도전 패턴은 상기 제1 도전 패턴보다 낮은 저항을 갖는 도전 물질을 포함할 수 있다.
본 발명에 따른 반도체 장치는, 기판 상의 콘택 몰드막, 상기 콘택 몰드막 상에 배치되고, 일 방향으로 연장된 배선들, 상기 각 배선의 하부면의 일부분으로부터 아래로 연장되어 상기 콘택 몰드막을 관통하는 콘택들을 포함하되, 상기 배선들은 제1 도전 패턴들 및 상기 제1 도전 패턴들 상의 제2 도전 패턴들을 포함하고, 상기 콘택들은 상기 제1 도전 패턴들과 경계면 없이 접촉하고, 상기 제1 도전 패턴들과 동일한 도전 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 제2 도전 패턴들은 상기 제1 도전 패턴들보다 낮은 저항을 갖는 도전 물질을 포함할 수 있다.
본 발명의 개념에 따르면, 낮은 저항을 갖는 배선 구조체들이 용이하게 형성될 수 있다. 따라서, 우수한 신뢰성을 갖고, 고집적화에 최적화된 반도체 장치 및 그 제조방법이 제공될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 장치의 평면도이다.
도 1b는 도 1a의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 1c는 도 1a의 Ⅱ-Ⅱ'에 따른 단면도이다.
도 2a 내지 도 8a는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 평면도들이다.
도 2b 내지 도 8b는 각각 도 2a 내지 도 8a의 Ⅰ-Ⅰ'에 따른 단면도들이다.
도 2c 내지 도 8c는 각각 도 2a 내지 도 8a의 Ⅱ-Ⅱ'에 따른 단면도들이다.
도 9는 본 발명의 개념에 따른 반도체 장치를 포함하는 전자 장치의 일 예를 나타내는 개략 블록도이다.
도 10은 본 발명의 개념에 따른 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 장치의 평면도이고, 도 1b 및 도 1c는 각각 도 1a의 Ⅰ-Ⅰ'및 Ⅱ-Ⅱ'에 따른 단면도들이다.
도 1a 내지 도 1c를 참조하면, 기판(100) 상에 하부 층간 유전막(103)이 배치될 수 있고, 상기 하부 층간 유전막(103) 상에 콘택 몰드막(110)이 배치될 수 있다. 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다. 상기 하부 층간 유전막(103)은 단일층 또는 다층일 수 있고, 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 상기 콘택 몰드막(110)은 상기 하부 층간 유전막(103) 상의 제1 막(105), 및 상기 제1 막(105) 상의 제2 막(107)을 포함할 수 있다. 상기 제2 막(107)은 상기 제1 막(105)에 대하여 식각 선택비를 가지는 물질을 포함할 수 있다. 상기 제1 막(105)은 산화물을 포함할 수 있고, 상기 제2 막(107)은 질화물을 포함할 수 있다. 일 예로, 상기 제1 막(105)은 PE-TEOS(Plasma Enhanced-Tetraethylorthosilicate)를 포함할 수 있고, 상기 제2 막(107)은 SiN을 포함할 수 있다.
상기 콘택 몰드막(110) 상에 제1 방향(일 예로, X방향)으로 연장되고, 상기 제1 방향에 교차하는 제2 방향(일 예로, Y방향)으로 이격된 배선들(150)이 배치될 수 있다. 제3 방향(일 예로, Z방향)은 상기 제1 및 상기 제2 방향 모두에 수직한 방향으로, 도 1b 및 도 1c는 각각 Z-Y 단면, Z-X 단면을 나타낸다. 상기 배선들(150)은 제1 도전 패턴들(151)과 상기 제1 도전 패턴들(151) 상의 제2 도전 패턴들(152)을 포함할 수 있다. 상기 제1 도전 패턴들(151)과 상기 제2 도전 패턴들(152)은 서로 다른 도전 물질을 포함할 수 있다. 상기 제2 도전 패턴들(152)은 상기 제1 도전 패턴들(151)보다 낮은 저항을 갖는 도전 물질을 포함할 수 있다. 일 예로, 상기 제1 도전 패턴들(151)은 텅스텐을 포함할 수 있고, 상기 제2 도전 패턴들(152)은 구리를 포함할 수 있다.
상기 콘택 몰드막(110) 내에, 상기 배선들(150)에 각각 연결되는 콘택들(160)이 배치될 수 있다. 상기 각 콘택(160)은 상기 각 배선(150)의 하부면의 일부분으로부터 아래로 연장되어, 상기 콘택 몰드막(110)을 관통할 수 있다. 구체적으로, 상기 각 콘택(160)은 상기 각 배선(150)의 상기 제1 도전 패턴(151)의 하부면의 일부분으로부터 아래로 연장되어, 상기 콘택 몰드막(110)을 관통할 수 있다. 상기 각 콘택(160)과 상기 제1 도전 패턴(151)은 하나의 바디(body)를 이룰 수 있다. 즉, 상기 각 콘택(160)과 상기 제1 도전 패턴(151)은 경계면 없이 서로 접촉될 수 있다. 상기 각 콘택(160)은 상기 제1 도전 패턴(151)과 동일한 도전 물질을 포함할 수 있다. 일 예로, 상기 각 콘택(160)과 상기 제1 도전 패턴(151)은 텅스텐을 포함할 수 있다.
일 실시예에 따르면, 상기 하부 층간 유전막(103) 내에 도전 필라들(104)들이 배치될 수 있다. 상기 각 콘택(160)은 상기 각 도전 필라(104)와 연결될 수 있다. 상기 도전 필라들(104)은 상기 하부 층간 유전막(103)을 관통하여 상기 기판(100)과 연결될 수 있다. 도시되지 않았지만, 상기 기판(100)은 트랜지스터들을 포함할 수 있고, 상기 도전 필라들(104)은 상기 트랜지스터들의 소스/드레인 영역 또는 게이트 패턴들에 연결될 수 있다. 다른 실시예에 따르면, 도 1a 내지 도 1c에 도시된 바와 달리, 상기 하부 층간 유전막(103) 내에 하부 배선들이 배치될 수 있다. 상기 각 하부 배선은 상기 각 도전 필라(104)와 상기 각 콘택(160) 사이에 배치될 수 있다. 상기 도전 필라들(104)은 도전 물질을 포함할 수 있다. 일 예로, 상기 도전 물질은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐 등), 도전성 금속 질화물(ex, 질화 티타늄 또는 질화 탄탈늄 등), 전이 금속(ex, 티타늄, 탄탈늄 등), 및 도전성 금속-반도체 화합물(ex, 금속 실리사이드 등) 중 적어도 하나일 수 있다. 도 1a 내지 도 1c에 도시된 바와 달리, 상기 하부 층간 유전막(103) 내에 상기 하부 배선들이 배치되는 경우, 상기 하부 배선들은 상술한 바와 같은 도전 물질을 포함할 수 있다.
일 실시예에 따르면, 도 1a에 도시된 바와 같이, 서로 인접하는 배선들(150)에 각각 연결된 콘택들(160)은 상기 제1 방향(일 예로, X방향)으로 이격될 수 있다. 상기 각 콘택(160)은 상기 각 배선(150)의 측벽들의 일부분으로부터 연장되는 제1 측벽(S1) 및 제2 측벽(S2)을 포함할 수 있다. 상기 제1 측벽(S1)은 상기 기판(100)에 수직한 방향으로 상기 각 배선(150)의 일 측벽(S3)과 하나의 평면을 이룰 수 있다. 상기 제2 측벽(S2)은 라운드 형태를 가질 수 있다. 그러나, 상기 제1 측벽(S1) 및 상기 제2 측벽(S2)의 형태는 이에 한정되지 않고, 다양한 형태를 가질 수 있다.
상기 콘택 몰드막(110) 상에 배선 몰드막(120)이 배치될 수 있다. 상기 배선들(150)은 상기 배선 몰드막(120)을 관통하여 상기 콘택들(160)과 연결될 수 있다. 또한, 상기 배선 몰드막(120)은 상기 콘택 몰드막(110)과 상기 콘택들(160) 사이에 배치될 수 있다. 상기 배선 몰드막(120)은 산화물을 포함할 수 있고, 일 예로, 상기 산화물은 PE-TEOS 일 수 있다.
상기 배선 몰드막(120) 상에 상기 배선들(150)을 덮는 패시베이션 막(passivation layer, 200)막이 배치될 수 있다. 상기 패시베이션 막(200)은, 일 예로, SiN을 포함할 수 있다.
도 2a 내지 도 8a는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 평면도들이다. 도 2b 내지 도 8b는 각각 도 2a 내지 도 8a의 Ⅰ-Ⅰ'에 따른 단면도들이고, 도 2c 내지 도 8c는 각각 도 2a 내지 도 8a의 Ⅱ-Ⅱ'에 따른 단면도들이다.
도 2a 내지 도 2c를 참조하면, 기판(100) 상에 하부 층간 유전막(103)이 형성될 수 있고, 상기 하부 층간 유전막(103) 상에 콘택 몰드막(110)이 형성될 수 있다. 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다. 상기 하부 층간 유전막(103)은 단일층 또는 다층으로 형성될 수 있고, 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 상기 하부 층간 유전막(103) 내에 도전 필라들(104)들이 형성될 수 있다. 상기 도전 필라들(104)은 상기 하부 층간 유전막(103)을 관통하여 상기 기판(100)과 연결되도록 형성될 수 있다. 상기 도전 필라들(104)은 도전 물질을 포함할 수 있다. 일 예로, 상기 도전 물질은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐 등), 도전성 금속 질화물(ex, 질화 티타늄 또는 질화 탄탈늄 등), 전이 금속(ex, 티타늄, 탄탈늄 등), 및 도전성 금속-반도체 화합물(ex, 금속 실리사이드 등) 중 적어도 하나를 포함할 수 있다.
상기 콘택 몰드막(110)은 상기 하부 층간 유전막(103) 상의 제1 막(105), 및 상기 제1 막(105) 상의 제2 막(107)을 포함할 수 있다. 상기 제2 막(107)은 상기 제1 막(105)에 대하여 식각 선택비를 가지는 물질로 형성될 수 있다. 상기 제1 막(105)은 산화물을 포함할 수 있고, 상기 제2 막(107)은 질화물을 포함할 수 있다. 일 예로, 상기 제1 막(105)은 PE-TEOS(Plasma Enhanced- Tetraethylorthosilicate)를 포함할 수 있고, 상기 제2 막(107)은 SiN을 포함할 수 있다. 상기 제1 및 제2 막들(105 및 107)은 화학 기상 증착(Chemical Vapor Deposition, CVD) 방법으로 형성될 수 있다. 상기 제2 막(107)은 상기 제1 막(105)보다 상대적으로 얇은 두께를 가질 수 있다.
도 3a 내지 도 3c를 참조하면, 상기 콘택 몰드막(110) 내에 예비 홀들(111)이 형성될 수 있다. 구체적으로, 상기 제2 막(107) 상에 제1 마스크 패턴들(미도시)이 형성될 수 있다. 상기 제1 마스크 패턴들은 상기 예비 홀들(111)이 형성될 영역을 정의할 수 있다. 일 예로, 상기 제1 마스크 패턴들은 포토 레지스트를 포함할 수 있다. 상기 제1 마스크 패턴들을 식각 마스크로 하여, 상기 제2 막(107) 및 상기 제1 막(105)을 연속적으로 식각함으로써, 상기 예비 홀들(111)이 형성될 수 있다. 상기 예비 홀들(111)은 상기 도전 필라들(104)의 상부면들을 노출하도록 형성될 수 있다. 이 후, 상기 제1 마스크 패턴들은 애싱 공정 등을 이용하여 제거될 수 있다.
도 4a 내지 도 4c를 참조하면, 상기 각 예비 홀(111)의 내부에 에어 갭(113)이 형성되도록, 상기 콘택 몰드막(110) 상에 배선 몰드막(120)이 형성될 수 있다. 상기 배선 몰드막(120)은 상기 예비 홀들(111)의 일부를 채울 수 있다. 상기 에어 갭(113)은 상기 예비 홀들(111)의 일부를 채우는 상기 배선 몰드막(120)에 의해 정의될 수 있다. 상기 에어 갭(113)은 상기 배선 몰드막(120)에 의해 둘러싸인 형태일 수 있다. 상기 배선 몰드막(120)은 상기 제2 막(107)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 배선 몰드막(120)은 산화물을 포함할 수 있고, 일 예로, PETEOS를 포함할 수 있다. 상기 배선 몰드막(120)은 단차 도포성(step coverage)이 낮은 조건으로 형성될 수 있다. 상기 배선 몰드막(120)은 일 예로, 화학 기상 증착(CVD) 방법으로 형성될 수 있다.
도 5a 내지 도 5c를 참조하면, 상기 배선 몰드막(120) 내에 상기 제1 방향(일 예로, X방향)으로 연장되고, 상기 제2 방향(일 예로, Y방향)으로 이격된 트렌치들(125)이 형성될 수 있다. 상기 트렌치들(125)은 배선들이 형성될 영역을 정의할 수 있다. 구체적으로, 상기 배선 몰드막(120) 상에 상기 트렌치들(125)이 형성될 영역을 정의하는 제2 마스크 패턴들(미도시)이 형성될 수 있다. 일 예로, 상기 제2 마스크 패턴들은 포토 레지스트 패턴 또는 하드 마스크 패턴일 수 있다. 상기 제2 마스크 패턴들을 식각 마스크로 상기 배선 몰드막(120)을 식각하여 상기 트렌치들(125)이 형성될 수 있다. 상기 식각 공정 동안, 상기 제2 막(107)은 식각 정지층으로 사용될 수 있다. 상기 트렌치들(125)은 상기 제2 막(107) 및 상기 예비 홀들(111)을 노출하도록 형성될 수 있다.
상기 트렌치들(125)이 형성된 후, 상기 콘택 몰드막 내(110)에 상기 각 트렌치(125)의 하부면(125L)의 일부분으로부터 아래로 연장되는 콘택 홀들(115)이 형성될 수 있다. 상기 콘택 홀들(115)은 콘택들이 형성될 영역을 정의할 수 있다. 구체적으로, 상기 트렌치들(125)이 형성된 후, 상기 예비 홀들(111)의 일부를 채우고, 상기 에어 갭(113)을 정의하는 상기 배선 몰드막(120)이 연속적으로 식각될 수 있다. 상기 식각 공정 동안, 상기 예비 홀들(111)의 내부에 상기 배선 몰드막(120)의 일부가 남을 수 있다. 상기 식각 공정은 상기 제2 막(107)에 대하여 식각 선택비를 갖는 조건으로 수행될 수 있다. 상기 콘택 홀들(115)은 상기 도전 필라들(104)의 상부면을 노출하도록 형성될 수 있다. 상기 예비 홀들(111) 내부에 형성된 상기 에어 갭(113)에 의해, 상기 도전 필라들(104)의 상부면을 노출하는 상기 콘택 홀들(115)이 용이하게 형성될 수 있다. 이에 따라, 후속 공정에서, 상기 콘택 홀들(115) 내에 형성되는 콘택들이 하부의 도전 필라들(104)과 용이하게 연결되어, 우수한 신뢰성을 가지는 반도체 장치를 구현할 수 있다. 또한, 상기 트렌치들(125)의 하부면(125L)의 일부분으로부터 아래로 연장되는 상기 콘택 홀들(115)이, 상기 트렌치들(125)과 동시에 형성됨에 따라, 후속 공정에서 상기 트렌치들(125) 및 상기 콘택 홀들(115) 내에 형성되는 배선들 및 콘택들의 오정렬에 의한 불량이 최소화될 수 있다. 이에 따라, 고집적화에 최적화된 반도체 소자가 구현될 수 있다.
도 6a 내지 도 6c를 참조하면, 상기 기판(100) 상에 제1 도전막(140)이 형성될 수 있다. 상기 제1 도전막(140)은 상기 콘택 홀들(115) 및 상기 트렌치들(125)을 채우도록 형성될 수 있다. 상기 제1 도전막(140)은 일 예로, 화학 기상 증착(CVD) 방법으로 형성될 수 있다. 상기 제1 도전막(140)은 제1 도전 물질을 포함할 수 있다. 일 예로, 상기 제1 도전막(140)은 텅스텐(W)을 포함할 수 있다.
도 7a 내지 도 7c를 참조하면, 상기 제1 도전막(140) 상에 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정이 수행되어, 상기 제1 도전막(140)이 평탄화될 수 있다. 상기 연마 공정은 상기 배선 몰드막(120)이 노출될 때까지 수행될 수 있다.
도 8a 내지 도 8c를 참조하면, 상기 연마 공정 후, 상기 제1 도전막(140)의 일부를 선택적으로 제거하여 상기 트렌치들(125)의 측벽들이 노출될 수 있다. 일 예로, 상기 제1 도전막(140)의 일부는 건식 식각 공정에 의해 제거될 수 있다. 상기 제1 도전막(140)의 일부가 선택적으로 제거됨에 따라, 상기 콘택 홀들(115) 및 상기 트렌치들(125) 내에 각각 콘택들(160) 및 제1 도전 패턴들(151)이 형성될 수 있다. 상기 각 콘택(160)은 상기 각 제1 도전 패턴(151)의 하부면의 일부분으로부터 아래로 연장되고, 상기 콘택 몰드막(110)을 관통하여, 상기 각 도전 필라(104)와 연결될 수 있다. 상기 각 콘택(160)은 상기 각 제1 도전 패턴(151)과 하나의 바디(body)를 이룰 수 있다. 즉, 상기 각 콘택(160)과 상기 각 제1 도전 패턴(151)은 경계면 없이 서로 접촉될 수 있다. 상기 콘택들(160) 및 상기 제1 도전 패턴들(151)은 제1 도전 물질을 포함할 수 있다. 일 예로, 상기 제1 도전 물질은 텅스텐일 수 있다.
도 1a 내지 도 1c를 다시 참조하면, 상기 노출된 트렌치들(125) 내에 제2 도전 패턴들(152)이 형성될 수 있다. 구체적으로, 상기 배선 몰드막(120) 상에 상기 노출된 트렌치들(125)을 채우는 제2 도전막(미도시)이 형성될 수 있다. 상기 제2 도전막은 제2 도전 물질을 포함할 수 있고, 상기 제2 도전 물질은 상기 제1 도전 물질보다 저항이 낮은 물질일 수 있다. 일 예로, 상기 제2 도전막은 구리(Cu)를 포함할 수 있다. 상기 제2 도전막 상에 화학적 기계적 연마(CMP) 공정이 수행되어, 상기 제2 도전 패턴들(152)이 형성될 수 있다. 상기 연마 공정은 상기 배선 몰드막(120)이 노출될 때까지 수행될 수 있다. 상기 제2 도전 패턴들(152)은 상기 제1 도전 패턴들(151) 상에 형성될 수 있고, 상기 제1 도전 패턴들(151) 및 상기 제2 도전 패턴들(152)은 배선들(150)을 형성할 수 있다. 즉, 상기 각 배선(150)은 상기 제1 및 제2 도전 패턴들(151 및 152)를 포함할 수 있고, 상기 제1 및 제2 도전 패턴들(151 및 152)은 서로 다른 도전 물질을 포함할 수 있다. 상기 제2 도전 패턴들(152)은 상기 제1 도전 패턴들(151)보다 낮은 저항을 갖는 도전 물질을 포함할 수 있다. 일 예로, 상기 제1 도전 패턴들(151)은 텅스텐을 포함할 수 있고, 상기 제2 도전 패턴들(152)은 구리를 포함할 수 있다. 상기 제1 도전 패턴들(151)이, 상기 제1 도전 패턴들(151)의 하부면의 일부분으로부터 아래로 연장되는 상기 콘택들(160)과 동시에 형성됨에 따라, 상기 배선들(150)과 상기 각 배선(150)에 연결되는 상기 콘택들(160) 사이의 오정렬에 의한 불량이 최소화될 수 있다. 또한, 상기 배선들(150)이 상기 제1 도전 패턴들(151)보다 낮은 저항을 갖는 상기 제2 도전 패턴들(152)을 포함함에 따라, 상기 배선들(150)의 전체 저항이 낮아질 수 있다.
상기 배선 몰드막(120) 상에 상기 배선들(150)을 덮는 패시베이션 막(200)이 형성될 수 있다. 상기 패시베이션 막(200)은, 일 예로, SiN을 포함할 수 있다.
본 발명의 개념에 따르면, 상기 배선들(150)은 제1 도전 패턴들(151), 및 상기 제1 도전 패턴들(151)보다 낮은 저항을 갖는 제2 도전 패턴들(152)을 포함할 수 있다. 상기 제1 도전 패턴들(151)이 상기 콘택들(160)과 동시에 형성됨에 따라, 상기 배선들(150)과 상기 각 배선(150)에 연결되는 상기 콘택들(160) 사이의 오정렬에 의한 불량이 최소화될 수 있다. 또한, 상기 제2 도전 패턴들(152)에 의해, 상기 배선들(150)의 전체 저항이 낮아질 수 있다. 따라서, 낮은 저항을 갖는 배선 구조체들이 용이하게 형성됨으로써, 우수한 신뢰성을 가지고, 고집적화에 최적화된 반도체 장치가 구현될 수 있다.
도 9는 본 발명의 개념에 따른 반도체 장치를 포함하는 전자 장치의 일 예를 나타내는 개략 블록도이다.
도 9를 참조하면, 본 발명의 개념에 따른 전자 장치(1100)는 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 본 발명의 개념에 따른 반도체 장치를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치 등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다.
상기 전자 장치(1100)는 랩탑 컴퓨터, 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 다른 전자 제품에 적용될 수 있다.
도 10은 본 발명의 개념에 따른 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 10을 참조하면, 상기 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 본 발명의 개념에 따른 반도체 장치를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host, 1230)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 기판 111: 예비 홀들
103: 하부 층간 유전막 113: 에어 갭
104: 도전 필라들 115: 콘택 홀들
105: 제1 막 125: 트렌치들
107: 제2 막 125L: 트렌치들의 하부면
110: 콘택 몰드막 140: 제1 도전막
120: 배선 몰드막
150: 배선들
151: 제1 도전 패턴들
152: 제2 도전 패턴들
160: 콘택들
200: 패시베이션 막

Claims (10)

  1. 기판 상에 콘택 몰드막을 형성하는 것;
    상기 콘택 몰드막 상의 배선 몰드막을 형성하는 것;
    상기 배선 몰드막 내에 제1 방향으로 연장되고, 상기 제1 방향에 수직한 제2 방향으로 이격된 트렌치들을 형성하는 것;
    상기 콘택 몰드막 내에 상기 각 트렌치의 하부면의 일부분으로부터 아래로 연장되는 콘택 홀들을 형성하는 것; 및
    상기 트렌치들 및 상기 콘택 홀들 내에, 배선들 및 상기 각 배선들에 연결되는 콘택들을 각각 형성하는 것을 포함하되,
    상기 배선들을 형성하는 것은, 상기 트렌치들 내에, 제1 도전 패턴들 및 제2 도전 패턴들을 차례로 형성하는 것을 포함하는 반도체 장치의 제조방법.
  2. 청구항 1에 있어서,
    상기 콘택 몰드막을 형성하는 것은, 상기 기판 상에 제1 막 및 제2 막을 순차로 증착하는 것을 포함하고,
    상기 제2 막은 상기 제1 막에 대하여 식각 선택비를 갖는 물질을 포함하는 반도체 장치의 제조방법.
  3. 청구항 2에 있어서,
    상기 배선 몰드막을 형성하는 것은:
    상기 콘택 몰드막을 관통하는 예비 홀들을 형성하는 것; 및
    상기 예비 홀들 내부에 에어 갭(Air gap)이 형성되도록, 상기 콘택 몰드막 상에 배선 몰드막을 증착하는 것을 포함하는 반도체 장치의 제조방법.
  4. 청구항 3에 있어서,
    상기 트렌치들을 형성하는 것은:
    상기 배선 몰드막 상에 상기 제1 방향으로 연장되고, 상기 제2 방향으로 이격된 마스크 패턴들을 형성하는 것; 및
    상기 마스크 패턴들을 식각 마스크로 하여 상기 제2 막이 노출될 때까지 상기 배선 몰드막을 식각하는 것을 포함하되,
    상기 식각 공정은 상기 제2 막에 대하여 식각 선택비를 갖는 조건으로 수행되는 반도체 장치의 제조방법.
  5. 청구항 4에 있어서,
    상기 콘택 홀들을 형성하는 것은,
    상기 트렌치들을 형성한 후, 상기 예비 홀들의 내부에 개재되고, 상기 에어 갭을 정의하는 상기 배선 몰드막을 연속적으로 식각하는 것을 포함하는 반도체 장치의 제조방법.
  6. 청구항 1에 있어서,
    상기 콘택들은 상기 제1 도전 패턴들과 동시에 형성되고,
    상기 콘택들 및 상기 제1 도전 패턴들을 형성하는 것은:
    상기 콘택 홀들 및 상기 트렌치들을 채우는 제1 도전막을 형성하는 것; 및
    상기 제1 도전막의 일부를 선택적으로 제거하여 상기 트렌치들의 측벽들을 노출하는 것을 포함하는 반도체 장치의 제조방법.
  7. 청구항 6에 있어서,
    상기 제2 도전 패턴들을 형성하는 것은:
    상기 노출된 트렌치들을 채우는 제2 도전막을 형성하는 것을 포함하는 반도체 장치의 제조방법.
  8. 청구항 1에 있어서,
    상기 제2 도전 패턴은 상기 제1 도전 패턴보다 낮은 저항을 갖는 도전 물질을 포함하는 반도체 장치의 제조방법.
  9. 기판 상의 콘택 몰드막;
    상기 콘택 몰드막 상에 배치되고, 일 방향으로 연장된 배선들;
    상기 각 배선의 하부면의 일부분으로부터 아래로 연장되어 상기 콘택 몰드막을 관통하는 콘택들을 포함하되,
    상기 배선들은 제1 도전 패턴들 및 상기 제1 도전 패턴들 상의 제2 도전 패턴들을 포함하고,
    상기 콘택들은 상기 제1 도전 패턴들과 경계면 없이 접촉하고, 상기 제1 도전 패턴들과 동일한 도전 물질을 포함하는 반도체 장치.
  10. 청구항 9에 있어서,
    상기 제2 도전 패턴들은 상기 제1 도전 패턴들보다 낮은 저항을 갖는 도전 물질을 포함하는 반도체 장치.
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