KR102502870B1 - 표준 셀 블록용 파워 레일 - Google Patents

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마크 에스. 로더
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Abstract

반도체 집적 회로가 제공된다. 반도체 집적 회로는, 기판, 복수의 금속층, 상기 기판 상의 스택 내에 상기 복수의 금속층과 교대로 적층되는 복수의 절연층, 상기 기판 내에 배치되는 적어도 2개의 표준 셀, 및 상기 적어도 2개의 표준 셀의 경계를 가로지르는 적어도 하나의 파워 레일을 포함하되, 상기 적어도 하나의 파워 레일은 상기 스택의 적어도 2개의 수직 레벨(level)을 통해 연속적으로 연장되는 도전성 물질의 수직 섹션(section)을 포함하고, 상기 적어도 2개의 수직 레벨은 상기 복수의 금속층 중 하나의 금속층 및 상기 복수의 절연층 중 하나의 절연층을 포함하고, 상기 하나의 금속층은 상기 하나의 절연층 상에 배치된다.

Description

표준 셀 블록용 파워 레일{POWER RAIL FOR STANDARD CELL BLOCK}
본 발명은 표준 셀 블록용 파워 레일에 관한 것이다.
파워 레일은 집적 회로의 표준 셀에 파워(예컨대, VSS, VDD)를 공급하기 위한 저 저항 연결이다.　관련 기술의 파워 레일에서, 파워 레일은 금속 레벨 사이에서 연장되는 접촉 또는 비아와의 연결을 필요로 하는 제1 또는 제2 금속 레벨(또는 둘 다)을 포함한다. 예를 들어, 도 1a 및 도 1b는 종래의 파워 레일을 포함하는 반도체 집적 회로를 도시한다. 도 1a 및 도 1b 에 도시 된 종래의 파워 레일은 최하부 금속층(M0) 내의 하부 파워 공급 트레이스(trace)(101), 중간 금속층(M1) 내의 금속 스터브(stub)(102), 상부 금속층(M2) 내의 상부 파워 공급 트레이스(103), 하부 전원 공급 트레이스(101)에 연결된 기판(104) 내의 콘택(CA), 하부 전원 공급 트레이스(101)와 금속 스터브(102) 사이에 연장되어 상호 연결하는 제1 절연층(105) 내의 하부 비아(V0), 및 금속 스터브(102)와 상부 파워 공급 트레이스(103) 사이에 연장되어 상호 연결하는 제2 절연층(106) 내의 상부 비아(V1)를 포함한다. 트랜지스터는 기판(104)에 형성될 수 있고, 콘택(CA)은 트랜지스터의 단자, 예를 들어 FET 소스 단자에 연결될 수 있다.
최근 기술에서 금속 라인의 높은 저항으로 인해 종래 기술의 파워 레일의 제조가 점점 어려워지고 있다.　금속 라인에서의 이러한 높은 저항은 작은 단면 금속 영역, 에지 스케터링(scattering) 및/또는 금속 라인의 유효 단면적을 감소시키는 라이너 또는 배리어의 존재에 의해 야기될 수 있다. 관련 기술 파워 레일의 저항이 증가함에 따라 집적 회로 설계자는 파워 그리드에 상당한 양의 귀금속 자원을 투입하거나(예를 들어, 사용 가능한 신호 라우팅 트랙이 작아짐에 따라 다이 크기를 늘리거나) 또는 더 높은 저항 파워 그리드를 설계해야 하므로 제품 주파수에 영향을 주게된다. 또한, 비아에 의해 연결된 컨덕터의 여러 개별 레벨을 사용하는 것은 모든 듀얼 다마신 레벨에서 고 저항 좁은 비아 및 멀티 고 저항 라이너로 인해 효율적이지 않다. 또한, 각각의 듀얼 다마신 레벨의 배리어 및 라이너는 레일 폭을 좁히고 벌크 도전성 물질 손실을 증가시킨다.
이러한 배경 기술 분야에서 개시된 상기 정보는 본 발명의 배경 지식을 향상시키기 위해 제공되며, 따라서 종래 기술을 구성하지 않는 정보를 포함할 수 있다.
본 발명이 해결하고자 하는 과제는, 표준 셀 기반 논리 블록에 파워를 공급하기 위한 파워 레일 구조를 포함하는 반도체 집적 회로를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 표준 셀 기반 논리 블록에 파워를 공급하기 위한 파워 레일의 형성 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명은 반도체 집적 회로의 다양한 실시예에 관한 것이다. 일 실시 예에서, 반도체 집적 회로는 기판, 일련의 금속층 및 일련의 절연층을 포함한다. 금속층과 절연층은 기판 상에 교대로 적층 배치된다. 반도체 집적 회로는 또한 적어도 2개의 표준 셀을 기판에 포함하고, 적어도 하나의 파워 레일은 적어도 2개의 표준 셀의 경계를 가로 지른다. 파워 레일은 적어도 2개의 수직 레벨의 스택을 통해 연속적으로 연장되는 도전성 물질의 수직 섹션을 포함한다. 스택의 2개의 수직 레벨은 하나의 금속층 및 하나의 절연층을 포함한다. 하나의 절연층은 하나의 금속층 상에 있다.
몇몇 실시예에서, 적어도 2개의 수직 레벨은 적어도 3개의 수직 레벨의 스택을 포함할 수 있다. 3개의 수직 레벨은 일련의 금속층의 2개의 금속층과 2개의 금속층 사이의 일련의 절연층의 하나의 절연층을 포함한다. 2개의 금속층은 금속층(M0)과 금속층(M1)을 포함할 수 있다.　반도체 집적 회로는 또한 금속층(M2)의 상부 파워 공급 트레이스 및 상부 파워 공급 트레이스와 파워 레일의 수직 섹션 사이에 연장되는 비아를 포함할 수 있다. 2개의 금속층은 금속층(M1) 및 금속층(M2)을 포함할 수 있다. 반도체 집적 회로는 금속층(M0) 내의 하부 파워 공급 트레이스 및 파워 레일의 수직 섹션과 하부 파워 공급 트레이스 사이에서 연장하는 비아를 포함할 수 있다. 스택의 3개 이상의 수직 레벨은 3개의 금속층 및 2개의 절연층을 포함할 수 있으며, 3개의 금속층은 금속층(M0), 금속층(M1) 및 금속층(M2)을 포함할 수 있다.
몇몇 실시예에서, 적어도 하나의 파워 레일의 도전성 물질의 수직 섹션은 비아를 포함하지 않을 수 있다.
몇몇 실시예에서, 반도체 집적 회로는 또한 도전성 물질의 수직 섹션의 둘레로 연장되는 라이너를 포함할 수 있다. 라이너는 도전성 물질의 수직 섹션을 통해 연장되지 않는다.
몇몇 실시예에서, 파워 레일의 수직 섹션은 도전성 물질의 벌크 저항과 실질적으로 동일한 저항을 나타낼 수 있다.
몇몇 실시예에서, 적어도 하나의 파워 레일의 도전성 물질은 금속을 포함할 수 있다. 적어도 하나의 파워 레일의 필링(filling) 컨덕터는 구리(Cu), 코발트(Co), 루테늄(Ru) 또는 이들의 조합물을 포함하는 금속 일 수 있다.
본 발명은 또한 반도체 집적 회로용 파워 레일을 형성하는 다양한 방법에 관한 것이다. 일 실시예에서, 상기 방법은 스택 상에 공동(cavity)을 형성하기 위해 기판 상에 교대로 적층된 금속층과 절연층의 스택을 식각하는 단계와, 공동에 도전성 물질을 증착시켜 파워 레일을 형성하는 단계를 포함한다. 파워 레일은 적어도 3개의 수직 레벨의 스택을 통해 연속적으로 연장되는 도전성 물질의 수직 섹션을 포함한다. 적어도 3개의 수직 레벨은 2개의 금속층과 2개의 금속층 사이의 하나의 절연층을 포함한다.
몇몇 실시예에서, 스택을 식각하는 것은 단일 식각 공정을 포함할 수 있다.
몇몇 실시예에서, 상기 방법은 또한 도전성 물질을 증착하기 전에 라이너를 형성하는 단계를 포함할 수 있다.
몇몇 실시예에서, 파워 레일을 형성하는 공정은 도전성 물질을 증착한 후에 화학적 기계적 평탄화(chemical-mechanical planarization) 공정을 수행하는 것을 포함할 수 있다.
몇몇 실시예에서, 파워 레일을 형성하는 단계는 마스킹 공정을 포함할 수 있다.
몇몇 실시예에서, 파워 레일의 형성은 단일 패터닝 공정 또는 리소-식각, 리소-식각(litho-etch, litho-etch)(LELE) 공정, 자기 정렬 듀얼-패터닝(self-aligned double-patterning)(SADP) 공정 또는 자기 정렬 쿼드-패터닝(self-aligned quad-patterning)(SAQP) 공정을 포함할 수 있다.
몇몇 실시예에서, 도전성 물질은 구리(Cu), 코발트(Co), 루테늄(Ru) 또는 이들의 조합물로 구성된 금속 그룹으로부터 선택된 금속을 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 집적 회로용 파워 레일을 형성하는 방법은 스택 상에 공동(cavity)을 형성하기 위해 기판 상에 교대로 적층된 금속층과 절연층의 스택을 식각하는 단계와, 공동에 도전성 물질을 증착시켜 파워 레일을 형성하는 단계를 포함한다. 파워 레일은 적어도 2개의 수직 레벨의 스택을 통해 연속적으로 연장되는 도전성 물질의 수직 섹션을 포함한다. 적어도 2개의 수직 레벨은 하나의 금속층 및 하나의 절연층을 포함한다. 스택의 식각은 단일 리소그래피 공정을 포함한다.
이러한 요약은 이하의 상세한 설명에서 더 설명되는 본 발명의 실시예의 특징 및 개념의 선택을 소개하기 위해 제공된다. 이러한 요약은 청구된 기술적 사상의 핵심 또는 필수적인 특징을 식별하기 위한 것이 아니며 청구된 기술적 사상의 범위를 제한하는데 사용되도록 의도되지 않는다. 설명된 특징들 중 하나 이상은 작동 가능한 장치를 제공하기 위해 하나 이상의 다른 설명된 특징과 결합될 수 있다.
본 발명의 실시예의 이들 및 다른 특징들 및 이점들은 아래의 도면들과 관련하여 고려될 때 아래의 상세한 설명을 참조함으로써 더욱 명백해질 것이다. 도면에서, 동일한 참조 번호는 동일한 특징 및 구성 요소를 참조하기 위해 도면 전체에 걸쳐 사용된다. 이 숫자는 반드시 비율에 맞게 그려지는 것은 아니다.
도 1a 및 도 1b는 불연속 금속 레벨들을 상호 연결하는 일련의 비아들을 포함하는 종래의 파워 레일을 포함하는 반도체 집적 회로의 개략적인 단면도이다.
또한, 도 2a 및 2b는 본 발명의 일 실시예에 따른 파워 레일을 포함하는 반도체 집적 회로의 개략적인 평면도 및 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 파워 레일을 포함하는 반도체 집적 회로의 개략적인 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 파워 레일을 포함하는 반도체 집적 회로의 개략적인 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 파워 레일을 포함하는 반도체 집적 회로의 개략적인 단면도이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 파워 레일을 갖는 반도체 집적 회로를 형성하는 방법을 설명하기 위한 개략적인 단면도들이다.
본 발명은 집적 회로의 표준 셀 기반 논리 블록에 파워(예를 들어, VSS, VDD, GND)을 공급하기 위한 파워 레일 구조를 포함하는 반도체 집적 회로의 다양한 실시예에 관한 것이다. 본 발명의 파워 레일 구조는 제품 주파수를 향상 시키도록 구성된 일렉트로 마이그레이션(electromigration)(EM) 저하 및 전압(IR) 강하를 감소시키도록 구성된다. 본 발명의 파워 레일 구조는 스택의 적어도 2개의 수직 레벨(예를 들어, 금속층(M0 및 M1)과 같은 2개의 금속층을 통해 연속적으로 연장되는 도전성 물질의 수직 섹션 및 2개의 금속층 사이에 하나의 절연층)을 통해 연속적으로 연장되는 도전성 물질의 수직 섹션을 포함한다. 따라서, 본 발명의 다양한 실시예에 따른 파워 레일 구조는 집적 회로의 적어도 2개의 수직 레벨을 통해 연속적으로 연장되는 단일 벌크 금속 충진 구조로 하나 이상의 트레이스 및 하나 이상의 비아를 대체한다.
적어도 2개의 수직 레벨을 통해 연속적으로 연장되는 파워 레일 구조를 제공함으로써 고밀도 비아의 이용을 감소시킨다. 고밀도 비아의 사용을 줄이면 전체 레일 저항이 감소되고 집적 회로 제작 중에 적극적인 패터닝 요구 사항이 완화된다.　또한, 적어도 2개의 수직 레벨을 통해 연속적으로 연장되는 파워 레일 구조를 제공하는 것은 종래의 파워 레일 구조에서 인접한 금속 및 비아층을 통상적으로 둘러싸는 고 저항 라이너의 이용을 감소시킨다(예를 들어, 종래의 파워 레일 구조에서, 금속층(M2) 및 비아(V1) 또는 금속층(M1) 및 비아(V0)에서 파워 레일 구조의 전체 저항을 증가시키는 트레이스와 같이, 고 저항 라이너가 각각의 듀얼 다마신 레벨을 둘러싸고 있다). 또한, 적어도 2개의 수직 레벨을 통해 연속적으로 연장되는 파워 레일 구조를 제공하는 것은 종래의 파워 레일 구조에 비해 파워 레일 구조의 기하학적 크기를 증가시키고, 파워 레일 구조의 기하학적 크기를 증가시키면 도전성 물질이 도전성 물질(예를 들어, 구리)의 벌크 저항 특성과 같거나 실질적으로 동일한 저항을 제공한다. 대조적으로, 종래의 파워 레일 구조에서 이용되는 도전성 물질의 비교적 작은 기하학적 구조는 도전성 물질이 도전성 물질의 벌크 저항 특성보다 큰 저항 (예를 들어, 도전성 물질의 벌크 저항의 약 2배)을 나타낼 수 있게 한다.
본 발명의 파워 레일 구조를 포함하는 반도체 집적 회로는, 파워 레일을 더 좁게 만들 수 있고 파워 레일에 연결하는 수직 스트랩(strap)을 종래의 파워 레일을 포함하는 반도체 집적 회로에 비해 안정된 간격으로 만들 수 있기 때문에, 신호 라우팅을 위해 이용 가능한 공간이 증가하도록 구성된다. 또한, 본 발명의 파워 레일 구조는 셀 높이 감소 및/또는 개선된 AC FOM 및 DC FOM(예를 들어, 더 높은 Ieff)을 가능하게 할 수 있다.
이하에서, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세히 설명한다. 그러나, 본 발명의 기술적 사상은 다양한 다른 형태로 구체화될 수 있으며, 본 설명에 도시된 실시예만으로 제한되는 것으로 해석되어서는 안된다. 오히려, 이러한 실시예는 본 발명의 기술적 사상이 철저하고 완전하게 될 수 있도록 예로서 제공되며, 본 발명의 기술적 사상의 양상 및 특징을 당업자에게 충분히 전달할 것이다. 따라서, 본 발명의 기술적 사상의 양상들 및 특징들의 완전한 이해를 위해 당업자에게 필요하지 않은 공정들, 요소들 및 기술들은 설명되지 않을 수 있다. 다른 언급이 없는 한, 동일한 도면 부호는 첨부된 도면 및 상세한 설명 전반에 걸쳐 동일한 요소를 나타내므로, 그 설명은 반복되지 않을 수 있다.
도면에서, 구성 요소, 층 및 영역의 상대적인 크기는 명확성을 위해 과장되거나 및/또는 간략화 될 수 있다. "아래(beneath)", "아래(below)", "아래(lower)", "하부(under)", "위(above)" "상부(upper)"등과 같은 공간적으로 상대적인 용어는 본 명세서에서 설명의 편의를 위해 하나의 요소 또는 특징 도면에 도시된 바와 같이 구성 요소(들) 또는 특징(들)과의 관계를 용이하게 기술하기 위해 사용될 수 있다. 이러한 공간적으로 관련된 용어는 도면에 도시된 방위에 추가하여, 사용 또는 작동시 장치의 다른 방위를 포함하도록 의도된 것으로 이해될 것이다. 예를 들어, 도면의 장치가 뒤집힌다면, 다른 요소 또는 특징의 "아래(beneath)" 또는 "아래(below)" 또는 "하부(under)"로 기술된 구성 요소는 다른 구성 요소 또는 특징의 "위(above)"에 배향될 것이다. 따라서, "아래(below)" 및 "하부(under)"의 예시적인 용어는 위와 아래의 방향 모두를 포함 할 수 있다. 따라서, 장치는 다른 방향으로 배향될 수 있고(예를 들어, 90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 기술어는 그에 따라 해석되어야 한다.
비록 "제1", "제2", "제3" 등의 용어가 본 명세서에서 다양한 구성 요소들, 구성들, 영역들, 층들 및/또는 섹션들을 설명하기 위해 사용될 수 있지만, 이들 구성 요소들, 구성들, 영역들, 층들 및/또는 섹션들은 이들 용어들에 의해 제한되어서는 안된다. 이들 용어는 하나의 구성 요소, 구성, 영역, 층 또는 섹션을 다른 구성 요소, 구성, 영역, 층 또는 섹션과 구별하기 위해서만 사용된다. 따라서, 이하에서 논의되는 제1 구성 요소, 구성, 영역, 층 또는 섹션은 본 발명의 사상 및 범위를 벗어나지 않고 제2 구성 요소, 구성, 영역, 층 또는 섹션으로 지칭될 수 있다.
구성 요소 또는 층이 다른 구성 요소 또는 층의 "위에(on)", "연결된(connected to)" 또는 "결합된(coupled to)" 것으로 지칭될 때, 그것은 다른 구성 요소 또는 층에 직접적으로 연결될 수 있고, 연결되거나 또는 결합될 수 있거나, 하나 이상의 중간에 있는 구성 요소 또는 층이 존재할 수 있다. 또한, 하나의 구성 요소 또는 층이 2 개의 구성 요소 또는 층의 "사이에(between)" 있다고 언급 될 때, 2 개의 구성 요소 또는 층 사이의 유일한 구성 요소 또는 층, 또는 하나 이상의 개재하는 구성 요소 또는 층이 존재할 수도 있다.
본 명세서에서 사용되는 용어는 특정 실시 예를 설명하기 위한 것이며, 본 발명을 제한하려는 것은 아니다. 본 명세서에 사용 된 바와 같이, 단수 형태는 문맥에 달리 명시되지 않는 한 복수 형태를 포함하는 것으로 의도된다. 본 명세서에서 사용되는 "포함하는(comprises)" 및/또는 "포함하는(comprising)"이라는 용어는 명시된 특징, 정수, 단계, 동작, 구성 요소 및/또는 구성의 존재를 나타내지만, 존재를 배제하지는 않는다는 것이 더 이해될 것이다. 또는 하나 이상의 다른 특징, 정수, 단계, 동작, 요소, 구성 요소 및/또는 구성의 추가를 포함할 수 있다. 본 명세서에 사용된 바와 같이, "및/또는"이라는 용어는 하나 이상의 관련 열거된 항목의 임의 및 모든 조합을 포함한다. "적어도 하나"와 같은 표현식은 구성 요소 목록 앞에서 구성 요소의 전체 목록을 수정하고 목록의 개별 요소를 수정하지 않는다.
본 명세서에 사용된 용어 "실질적으로", "약" 및 유사한 용어는 근사의 용어로서 사용되며 학위의 용어로서 사용되지 않으며, 이들에 의해 인식되는 측정 또는 계산된 값의 고유한 편차를 설명하기 위한 것이다. 또한, 본 발명의 개념의 실시예를 기술할 때 "할 수 있다"를 사용하는 것은 "본 발명의 하나 이상의 실시예"를 의미한다. 본 명세서에 사용된 바와 같이, 용어 "사용하는(use)", "사용(using)"및 "사용된(used)"은 각각 "이용하는(utilize)", "이용(utilizing)"및 "이용된(utilized)"과 동의어로 간주될 수 있다. 또한, "예를 들어"라는 용어는 예 또는 설명을 의미한다.
달리 정의되지 않는 한, 본 명세서에서 사용된 모든 용어(기술 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술 및/또는 본 명세서와 관련하여 그 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의되지 않은 이상 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
도 2a 및 도 2b를 참조하면, 본 발명의 일 실시예에 따른 반도체 집적 회로(200)는 적어도 2개의 표준 셀(202, 203)을 포함하는 표준 셀 블록(201) 및 2개의 표준 셀(202, 203)의 경계를 가로질러 또는 경계 상에 연장되는 파워 레일 (204)을 포함한다.　파워 레일(204)은 집적 회로(200) 내의 적어도 2개의 표준 셀들(202, 203)에 파워(예컨대, VSS, VDD, GND)을 공급하도록 구성된다. 표준 셀들(202, 203)은 예를 들어, 인버터, NAND 게이트, NOR 게이트, 카운터, 플립 플롭, 또는 다른 논리 회로들과 같은 임의의 유형의 셀일 수 있다. 표준 셀들(202, 203)은 예를 들어, 핀 또는 시트 기반 장치들(예를 들어, 수평 나노 시트 FET들 또는 수직 FET들과 같은 finFET들 또는 나노 시트 FET들)과 같은 상이한 장치 구조를 가질 수 있다. 도면 전체에 걸쳐, 표준 셀(202, 203)은 개략적으로 도시되고, 표준 셀(202, 203)의 구성 요소(예를 들어, 소오스/드레인 전극 및 게이트)는 간략화를 위해 생략된다.
도시된 실시예에서, 반도체 집적 회로(200)는 기판(206) 상의 스택(205) 내에 교대로 배열된 일련의 금속층 및 일련의 절연성 비아층을 포함한다. 도시된 실시예에서, 스택(205)은 기판(206) 상의 최하부 금속층(M0), 최하부 금속층(M0) 상의 하부 절연층(207), 하부 절연층(207) 상의 제2 금속층(M1), 제2 금속층(M1) 상의 제2 절연층(208), 및 제2 절연층(208) 상의 제3 금속층(M2)을 포함한다.
파워 레일(204)은 스택(205)의 적어도 2개의 수직층을 통해 연속적으로 연장되는 도전성 물질의 연속적인 수직 섹션(209)을 포함한다. 도 2a 및 도 2b에 도시된 바와 같이, 파워 레일(204)의 연속적인 수 섹션(209)은 최하부 금속층(M0), 하부 절연층(207) 및 제2 금속층(M1)을 통해 연속적으로 연장한다(즉, 파워 레일(204)의 연속적인 수직 섹션(209)은 2개의 금속층과 하나의 절연 비아층을 통해 연속적으로 연장한다). 또한, 도시된 실시 예에서, 반도체 집적 회로(200)는 파워 레일(204)의 도전성 물질의 연속적인 수직 섹션(209)의 둘레로 연장되는 라이너(210)를 포함한다. 라이너(210)는 파워 레일(204)의 연속적인 수직 섹션(209)을 통해 연장하지 않는다(예를 들어, 2 등분하지 않는다.).
따라서, 도 2a 및 도 2b에 도시된 파워 레일(204)의 실시예의 연속적인 수직 섹션(209)은 예를 들어, 도 1a 및 도 1b에 도시된 종래의 파워 레일 구조에서 하부 금속층(M0)의 하부 파워 공급 트레이스, 금속층(M1)의 금속 스터브, 및 하부 파워 공급 트레이스와 금속 스터브 사이에 연장되는 하부 비아(V0)를 대체한다. 또한, 도 2a 및 도 2b에 도시된 파워 레일(204)의 실시예의 연속적인 수직 섹션(209)은 종래의 파워 레일 구조에서 하부 파워 공급 트레이스를 비아(V0)를 통해 하부로부터 분리하는 라이너 부분을 제거한다. 이러한 방식으로, 스택(205)의 3개의 수직 층을 통해 연속적으로 연장되는 파워 레일(204)의 도전성 물질의 연속적인 수직 섹션(209)은 예를 들어, 도 1a 및 도 1b에 도시된 종래 기술의 집적 회로와 같이 개별 금속 레벨을 연결하는 라이너 및 비아의 이용을 감소시킨다.
고 저항 비아 및 라이너의 일부를 제거하는 것은 종래의 파워 레일과 비교하여 본 발명의 파워 레일(204)의 전체 저항을 감소시킨다. 또한, 비아를 제거하는 것은 종래의 파워 레일 구조와 비교하여 파워 레일(204)의 기하학적 크기(예를 들어, 부피)를 증가시키고, 파워 레일(204)의 기하학적 크기(예를 들어, 부피)의 증가는 연속적인 수직 섹션(209)이 연속적인 수직 섹션(209)의 도전성 물질의 벌크 저항 특성과 동일하거나 실질적으로 동일한 비저항을 나타내도록 한다. 대조적으로, 종래의 전력 레일 구조에서 이용되는 하부 금속층(M0)에서의 금속 스터브 및 하부 파워 공급 트레이스의 상대적으로 작은 기하학적 구조는 도전성 물질이 금속 스터브 및 하부 파워 공급 트레이스의 도전성 물질의 벌크 저항 특성보다 큰 저항을 나타낼 수 있게 한다(예들 들어, 도전성 물질의 벌크 저항의 약 2배). 고밀도 비아의 이용을 감소시키면 집적 회로의 제조 중에 적극적인 패터닝의 필요성이 완화된다.
또한, 도시된 실시예에서, 파워 레일(204)은 상부 금속층(M2)의 상부 파워 공급 트레이스(211)(예를 들어, 최상위 트레이스) 및 파워 레일(204)의 연속적인 수직 섹션(209)과 상부 파워 공급 트레이스(211) 사이에 연장되는 제2 비아(V1)(예를 들어, 최상위 비아)를 포함한다.　도시된 실시예에서, 집적 회로(200)는 또한 상부 파워 공급 트레이스(211) 및 제2 비아(V1)의 듀얼 다마신 레벨을 둘러싸는 라이너(212)를 포함한다. 고밀도(HD) 표준 셀과 같은 하나 이상의 실시예에서, 제2 비아(V1) 및 상부 파워 공급 트레이스(211)는 파워 레일(204)에서 생략되어 상부 금속층(M2)에서의 라우팅을 자유롭게 할 수 있다.
파워 레일(204)의 연속적인 수직 섹션(209)의 도전성 물질은 금속 일 수 있다. 하나 이상의 실시예에서, 파워 레일(204)의 연속적인 수직 섹션(209)의 도전성 물질(즉, 필링(filling) 컨덕터)는 구리(Cu), 코발트(Co), 루테늄(Ru) 또는 이들의 조합물 일 수 있다.
하나 이상의 실시예에서, 파워 레일의 연속적인 수직 섹션은 스택의 임의의 다른 개수의 금속층 및 절연층을 통해 연속적으로 연장될 수 있다. 예를 들어, 도 3은 파워 레일(301)이 최하부 금속층(M0), 최하부 금속층(M0) 상의 하부 절연층(303), 하부 절연층(303) 상의 제2 금속층(M1), 제2 금속층(M1) 상의 제2 절연층(304), 및 제2 절연층(304) 상의 제3 금속층(M2)을 통해 연속적으로 연장되는(즉, 파워 레일(301)의 연속적인 수직 섹션(302)은 3개의 금속층 및 2개의 절연 비아층을 통해 연속적으로 연장된다.) 도전성 물질(예를 들어, 구리(Cu), 코발트(Co), 루테늄(Ru) 또는 이들의 조합물)의 연속적인 수직 섹션(302)을 포함하는 반도체 집적 회로의 실시예를 도시한다. 또한, 도시된 실시예에서, 파워 레일(301)은 파워 레일(301)의 도전성 물질의 연속적인 수직 섹션(302) 둘레로 연장되는 라이너(305)를 포함한다. 라이너(305)는 파워 레일(301)의 연속적인 수직 섹션(302)을 통해 연장하지 않는다(예를 들어, 2등분 하지 않는다).
따라서, 도 3에 도시된 파워 레일(301)의 실시예의 연속적인 수직 섹션(302)은 예를 들어, 도 1a 및 도 1b에 도시된 종래의 파워 레일 구조에서 하부 금속층(M0)의 하부 파워 공급 트레이스, 금속층(M1)의 금속 스터브, 상부 금속층(M2)의 상부 파워 공급 트레이스, 하부 파워 공급 트레이스와 금속 스터브 사이에 연장되는 하부 비아(V0), 및 금속 스터브와 상부 파워 공급 트레이스 사이에 연장되는 상부 비아(V1)를 대체한다. 또한, 도 3에 도시된 파워 레일(301)의 실시예의 연속적인 수직 섹션(302)은 종래의 파워 레일 구조에서 하부 비아(V0)로부터 하부 파워 공급 트레이스를 분리하고 상부 비아(V1)로부터 금속 스터브를 분리하는 라이너의 일부를 제거한다. 이러한 방식으로, 스택의 5개의 수직 층을 통해 연속적으로 연장되는 파워 레일(301)의 도전성 물질의 연속적인 수직 섹션(302)은 예를 들어, 도 1a 및 도 1b에 도시된 종래의 집적 회로와 같은 개별 금속 레벨을 연결하는 라이너 및 비아의 이용을 감소시킨다.
고 저항 비아 및 라이너의 일부를 제거하는 것은 종래의 파워 레일과 비교하여 본 발명의 파워 레일(301)의 전체 저항을 감소시킨다. 또한, 비아를 제거하는 것은 종래의 파워 레일 구조와 비교하여 파워 레일(301)의 기하학적 크기(예를 들어, 부피)를 증가시키고, 파워 레일(301)의 기하학적 크기(예를 들어, 부피)의 증가는 연속적인 수직 섹션(302)이 연속적인 수직 섹션(302)의 도전성 물질의 벌크 저항 특성과 동일하거나 실질적으로 동일한 비저항을 나타내도록 한다.
대조적으로, 종래의 전력 레일 구조에서 이용되는 하부 파워 공급 트레이스, 금속 스터브 및 상부 파워 공급 트레이스의 비교적 작은 기하학적 구조는 도전성 물질이 하부 파워 공급 트레이스, 금속 스터브, 및 상부 파워 공급 트레이스의 도전성 물질의 벌크 저항 특성보다 큰 저항을 나타낼 수 있게 한다(예들 들어, 도전성 물질의 벌크 저항의 약 2배). 고밀도 비아의 이용을 감소시키면 집적 회로의 제조 중에 적극적인 패터닝의 필요성이 완화된다.
도 4는 파워 레일(401)이 제2 금속층(M1), 제2 금속층(M1) 상의 상부 절연층(403), 및 상부 절연층(403) 상의 제3 금속층(M2)을 통해 연속적으로 연장되는(즉, 파워 레일(401)의 연속적인 수직 섹션(402)은 2개의 금속층 및 하나의 절연 비아층을 통해 연속적으로 연장된다.) 도전성 물질(예를 들어, 구리(Cu), 코발트(Co), 루테늄(Ru) 또는 이들의 조합물)의 연속적인 수직 섹션(402)을 포함하는 반도체 집적 회로의 실시예를 도시한다. 파워 레일(401)은 또한 연속적인 수직 섹션(402)에 연결된 하부 절연층(404)에 비아(V0)를 포함한다.
도시된 실시예에서, 반도체 집적 회로는 또한 파워 레일(401)의 도전성 물질의 연속적인 수직 섹션(402) 둘레로 연장되는 라이너(405)를 포함한다. 라이너(405)는 파워 레일(401)의 연속적인 수직 섹션(402)을 통해 연장하지 않는다.　또한, 도시된 실시예에서, 파워 레일(401)은 최하부 금속층(M0)의 하부 파워 공급 트레이스(406)(예를 들어, 최하부 트레이스)와, 하부 파워 공급 트레이스(406)의 다마신 레벨을 둘러싸는 라이너(407)와, 하부 파워 공급 트레이스(406)에 연결된 콘택(CA)을 포함한다.
도 4에 도시된 파워 레일(401)은 최하부 금속층(M0) 상에 파워 레일 없이 이용될 수도 있다. 이 경우, 증가된 금속층(M0) 신호 라우팅 리소스(resource)가 이용될 수 있다.
따라서, 도 4에 도시된 파워 레일(401)의 실시예의 연속적인 수직 섹션(402)은 예를 들어, 도 1a 및 도 1b에 도시된 종래의 파워 레일 구조에서 금속층(M1)의 금속 스터브, 상부 금속층(M2)의 상부 파워 공급 트레이스, 및 금속 스터브와 상부 파워 공급 트레이스 사이에 연장되는 상부 비아(V1)를 대체한다. 또한, 도 4에 도시된 파워 레일(401)의 실시예의 연속적인 수직 섹션(402)은 종래의 파워 레일 구조에서 상부 비아(V1)로부터 금속 스터브를 분리하는 라이너의 일부를 제거한다. 이러한 방식으로, 스택의 3개의 수직 층을 통해 연속적으로 연장되는 파워 레일(401)의 도전성 물질의 연속적인 수직 섹션(402)은 예를 들어, 도 1a 및 도 1b에 도시된 종래의 집적 회로와 같은 개별 금속 레벨을 연결하는 라이너 및 비아의 이용을 감소시킨다.
상술한 바와 같이, 고 저항 비아 및 라이너의 일부를 제거하는 것은 종래의 파워 레일과 비교하여 본 발명의 파워 레일(401)의 전체 저항을 감소시킨다. 또한, 비아를 제거하는 것은 종래의 파워 레일 구조와 비교하여 파워 레일(401)의 기하학적 크기(예를 들어, 부피)를 증가시키고, 파워 레일(401)의 기하학적 크기(예를 들어, 부피)의 증가는 연속적인 수직 섹션(402)이 연속적인 수직 섹션(402)의 도전성 물질의 벌크 저항 특성과 동일하거나 실질적으로 동일한 비저항을 나타내도록 한다. 대조적으로, 종래의 전력 레일 구조에서 이용되는 금속 스터브 및 상부 파워 공급 트레이스의 비교적 작은 기하학적 구조는 도전성 물질이 금속 스터브 및 상부 파워 공급 트레이스의 도전성 물질의 벌크 저항 특성보다 큰 저항을 나타낼 수 있게 한다(예들 들어, 도전성 물질의 벌크 저항의 약 2배). 고밀도 비아의 이용을 감소시키면 집적 회로의 제조 중에 적극적인 패터닝의 필요성이 완화된다.
도 5는 파워 레일(501)이 하부 절연층(503) 및 하부 절연층(503) 상의 금속층(M1)을 통해 연속적으로 연장되는(즉, 파워 레일(501)의 연속적인 수직 섹션(502)은 하나의 금속층 및 하나의 절연 비아층을 통해 연속적으로 연장된다.) 도전성 물질(예를 들어, 구리(Cu), 코발트(Co), 루테늄(Ru) 또는 이들의 조합물)의 연속적인 수직 섹션(502)을 포함하는 반도체 집적 회로의 실시예를 도시한다.
도시된 실시예에서, 반도체 집적 회로는 또한 파워 레일(501)의 도전성 물질의 연속적인 수직 섹션(502) 둘레로 연장되는 라이너(504)를 포함한다. 라이너(504)는 파워 레일(501)의 연속적인 수직 섹션(502)을 통해 연장하지 않는다(예를 들어, 2등분 하지 않는다). 또한, 도시된 실시예에서, 파워 레일(501)은 최하부 금속층(M0)의 하부 파워 공급 트레이스(505)(예를 들어, 최하부 트레이스)와, 하부 파워 공급 트레이스(505)의 다마신 레벨을 둘러싸는 라이너(506)와, 하부 파워 공급 트레이스(505)에 연결된 콘택(CA)을 포함한다. 도시된 실시예에서, 파워 레일(501)은 또한 상부 금속층(M2)의 상부 파워 공급 트레이스(507)(예를 들어, 최상부 트레이스)와, 상부 파워 공급 트레이스(507)의 듀얼 다마신 레벨을 둘러싸는 라이너(508)와, 상부 절연층(509) 내에 상부 파워 공급 트레이스(507)와 연결된 상부 비아(V1)를 포함한다.
따라서, 도 5에 도시된 파워 레일(501)의 실시예의 연속적인 수직 섹션(502)은 예를 들어, 도 1a 및 도 1b에 도시된 종래의 파워 레일 구조에서 금속층(M1)의 금속 스터브, 및 금속 스터브에 연결된 하부 비아(V0)를 대체한다. 이러한 방식으로, 스택의 2개의 수직 층을 통해 연속적으로 연장되는 파워 레일(501)의 도전성 물질의 연속적인 수직 섹션(502)은 예를 들어, 도 1a 및 도 1b에 도시된 종래의 집적 회로와 같은 개별 금속 레벨을 연결하는 비아의 이용을 감소시킨다.
상술한 바와 같이, 고 저항 비아 및 라이너의 일부를 제거하는 것은 종래의 파워 레일과 비교하여 본 발명의 파워 레일(501)의 전체 저항을 감소시킨다. 또한, 비아를 제거하는 것은 종래의 파워 레일 구조와 비교하여 파워 레일(501)의 기하학적 크기(예를 들어, 부피)를 증가시키고, 파워 레일(501)의 기하학적 크기(예를 들어, 부피)의 증가는 연속적인 수직 섹션(502)이 연속적인 수직 섹션(502)의 도전성 물질의 벌크 저항 특성과 동일하거나 실질적으로 동일한 비저항을 나타내도록 한다. 대조적으로, 종래의 전력 레일 구조에서 이용되는 금속 스터브의 비교적 작은 기하학적 구조는 도전성 물질이 금속 스터브의 도전성 물질의 벌크 저항 특성보다 큰 저항을 나타낼 수 있게 한다(예들 들어, 도전성 물질의 벌크 저항의 약 2배). 고밀도 비아의 이용을 감소시키면 집적 회로의 제조 중에 적극적인 패터닝의 필요성이 완화된다.
본 명세서에 설명된 파워 레일(예를 들어, 도 2a, 도 2b, 도 3, 도 4 또는 도 5에 도시된 파워 레일의 실시예)을 구현하는 셀 구조는 상부 레벨 라우팅 트랙(예를 들어, 제3 금속층(M2))이 신호 라우팅에만 사용될 수 있게 함으로써 종래의 파워 레일 구조(예를 들어, 도 1a 및 도 1b에 도시된 종래의 파워 레일 구조)를 통합하는 셀들과 비교하여 집적 회로 크기의 감소를 가능하게 할 수 있다. 여기에 설명된 파워 레일의 실시예를 통합하는 셀 구조는 파워 레일과 소오스/드레인(S/D) 영역 사이의 낮은 기생 저항으로 인해 개선된 DC FOM(예를 들어, 더 높은 Ieff) 및/또는 AC FOM(iso 파워에서 더 높은 주파수)을 가능하게 하고, 및/또는 감소된 셀 높이를 가능하게 하고, 백-엔드-오브-라인(back-end-of-line)(BEOL) 런(run) 길이 감소 및 셀들 사이에서 백-엔드-오브-라인(BEOL) 런 길이와 관련된 기생 커패시턴스(Cpara) 또는 기생 저항(Rpara)의 상응하는 감소를 가능하게 한다. 여기에 설명된 파워 레일의 실시예를 통합하는 셀 구조는 종래의 파워 레일과 비교하여 상대적으로 좁은 간격을 갖는 신호 라우팅만을 위해 사용되는 더 많은 라우팅 트랙을 가질 수 있으며, 이는 종래의 셀 구조와 비교하여 라우팅 트랙의 간격을 증가시키는 반면 종래의 셀 구조와 동일하거나 감소된 셀 높이를 달성한다. 여기에 설명된 파워 레일의 실시예를 통합하는 셀 구조는 증가된 라인 폭 및/또는 라우팅 트랙의 증가된 간격으로 인해 종래의 셀 구조와 비교하여 라우팅 트랙의 간격을 증가시킬 수 있어, 라우팅 트랙들 내부 또는 사이의 물질과 관련하여 기생 커패시턴스(Cpara) 또는 기생 저항(Rpara)의 감소를 가능하게 할 수 있다. 여기에 설명된 파워 레일의 실시예를 통합하는 셀 구조는 비아가 없는 큰 표면 파워 레일 구조 연결과 관련된 종래의 셀 구조보다 낮은 기생 저항(Rpara)으로 인해 개선된 DC FOM 및/또는 개선된 AC FOM을 가능하게 한다. 여기에 설명된 파워 레일의 실시예를 통합하는 셀 구조는 신호 라우팅의 감소된 혼잡(congestion)으로 인해 종래의 셀 구조보다 낮은 기생 커패시턴스(Cpara) 및/또는 기생 저항(Rpara)로 인해 개선된 DC FOM 및/또는 개선된 AC FOM을 가능하게 한다. 여기에 설명된 파워 레일의 실시예를 통합하는 셀 구조는 파워 레일과 소오스/드레인 영역 사이의 낮은 기생 저항(Rpara) 및/또는 감소된 셀 높이뿐만 아니라 라우팅 트랙들과 관련된 종래의 셀 구조보다 낮은 기생 커패시턴스(Cpara) 및/또는 기생 저항(Rpara)로 인해 개선된 DC FOM 및 개선된 AC FOM을 가능하게 하고, 셀들 사이의 백-엔드-오브-라인(BEOL) 런 길이의 감소를 가능하게 한다. 여기에 설명된 파워 레일의 실시예를 통합하는 셀 구조는 예를 들어, 감소된 셀 높이, 파워 분배에 사용되는 상부 레벨 라우팅 트랙의 개수의 감소, 및/또는 종래의 셀 구조와 비교하여 상부 레벨 라우팅 트랙의 간격의 증가로 인해 개선된 DC FOM 및/또는 개선된 AC FOM을 가능하게 한다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 반도체 집적 회로에 대한 도 3의 파워 레일(301)의 제조 방법을 설명하기 위한 도면들이다. 도 6a에 도시된 바와 같이, 상기 방법은 기판(604) 상에 금속층들(M0, M1, M2) 및 절연 비아층들(602, 603)이 교대로 적층된 스택(601)에 깊은 트렌치 또는 공동(cavity)(605)을 형성하기 위해 스택(601)을 식각하는 것을 포함한다. 스택(601)을 식각하는 것은 예를 들어, 리소그래피, 측벽-이미지 전사 또는 건식 식각과 같은 임의의 적절한 프로세스 또는 기술에 의해 수행될 수 있다. 공동(605)을 형성하기 위해 스택(601)을 식각하는 것은 단일 식각 공정 또는 2개 이상의 식각 공정을 포함할 수 있다. 하나 이상의 실시예에서, 교대로 적층된 금속층들의 스택(601)을 식각하는 것은 금속층 내의 절연 물질을 식각하고, 금속이 식각된 공동에 금속이 나중에 증착될 수 있음을 나타낼 수 있다. 트렌치 또는 공동(605)은 스택(601)의 둘 이상의 층을 통해 수직으로 연장한다. 공동(605)의 깊이(즉, 공동(605)이 연장되는 층들)는 파워 레일의 원하는 구성에 따라 선택될 수 있다. 예를 들어, 도시된 실시예에서, 공동(605)은 상부 금속층(M2), 상부 절연 비아층(603), 중간 금속층(M1), 하부 절연 비아층(602) 및 하부 금속층(M0)을 통해 연장된다(즉, 공동(605)은 기판(604)까지 연장된다.). 하나 이상의 실시예에서, 공동(605)은 상부 금속층(M2), 상부 절연 비아층(603) 및 중간 금속층(M1)만을 관통하여 연장될 수 있다. 하나 이상의 실시예에서, 공동(605)은 하부 금속층(M0), 하부 절연 비아층(602) 및 중간 금속층(M1)만을 관통하여 연장될 수 있다. 하나 이상의 실시예에서, 공동(605)은 중간 금속층(M1) 및 하부 절연 비아층(602)만을 관통하여 연장될 수 있다.
도 6b를 참조하면, 상기 방법은 또한 공동(605)에 도전성 물질을 증착시킴으로써 도 3의 파워 레일(301)을 형성하는 것을 포함한다. 공동(605)에 도전성 물질을 증착하는 것은 단일 증착 공정을 포함할 수 있고, 당업계에 공지되거나 후술되는 임의의 적합한 기술 또는 공정에 의해 수행될 수 있다. 하나 이상의 실시예에서, 파워 레일(301)을 형성하는 것은 추가적인 마스킹 작업을 포함할 수 있다. 하나 이상의 실시예에서, 도전성 물질은 예를 들어, 구리(Cu), 코발트(Co), 루테늄(Ru) 또는 이들의 조합물과 같은 금속 일 수 있다.
하나 이상의 실시예에서, 파워 레일(301)을 형성하는 것은 공동(605) 내에 도전성 물질(606)을 증착하기 전에 라이너(607)를 형성(예를 들어, 라이너를 증착)하는 것을 포함할 수 있다. 또한, 하나 이상의 실시예에서, 파워 레일(301)을 형성하는 것은 공동(605) 내에 도전성 물질(606)을 증착한 후에 화학적 기계적 평탄화(chemical-mechanical planarization)(CMP) 공정을 수행하는 것을 포함할 수 있다.　도시된 실시예에서, 화학적 기계적 평탄화(CMP) 공정은 상부 금속층(M2)과 동일한 토폴로지(topology)(상부 표면 레벨)를 갖도록 공동(605)에 증착된 도전성 물질(606)을 처리하도록 구성된다.
하나 이상의 실시예에서, 파워 레일(301)을 형성하는 것은 단일 패턴층으로 수행될 수 있다. 하나 이상의 실시예에서, 파워 레일(301)을 형성하는 것은 예를 들어, 다중 패터닝 공정(예를 들어, 리소-식각, 리소-식각(litho-etch, litho-etch)(LELE) 공정), 자기 정렬 듀얼-패터닝(self-aligned double-patterning)(SADP) 공정 또는 자기 정렬 쿼드-패터닝(self-aligned quad-patterning)(SAQP) 공정과 같은 자기 정렬 패터닝 공정 일 수 있다. 하나 이상의 실시예에서, 파워 레일(301)을 형성하는 것은 파워 레일(301)에 의해 덮인 최상부 금속층(예를 들어, M2)과 동일한 증착/충진 공정 및/또는 동일한 화학적 기계적 평탄화(CMP) 공정을 공유할 수 있다.
도 6b에 도시된 바와 같이, 도 3의 파워 레일(301)은 하부 금속층(M0), 하부 절연층(602), 중간 금속층(M1), 상부 절연층(603), 및 상부 금속층(M2)을 통해 연속적으로 연장되는(즉, 파워 레일(301)의 연속적인 수직 섹션(608)은 3개의 금속층(M0, M1, M2) 및 2개의 절연층(602, 603)을 통해 연속적으로 연장된다.) 도전성 물질(예를 들어, 구리(Cu), 코발트(Co), 루테늄(Ru) 또는 이들의 조합물)의 연속적인 수직 섹션(608)을 포함한다. 하나 이상의 실시예에서, 파워 레일의 연속적인 수직 섹션(608)은 스택(601)의 식각 공정 동안 형성된 공동(605)의 구조(예를 들어, 깊이)에 따라 임의의 다른 개수의 금속층 및 절연층을 통해 연속적으로 연장될 수 있다. 예를 들어, 하나 이상의 실시예에서, 증착된 물질(606)의 연속적인 수직 섹션(608)은 하부 금속층(M0), 하부 절연 비아층(602) 및 중간 금속층(M1)을 통해 연속적으로 연장될 수 있다(즉, 파워 레일의 연속적인 수직 섹션(608)은 2개의 금속층(M0, M1) 및 하나의 절연층(602)을 통해 연장한다.). 하나 이상의 실시예에서, 증착된 물질(606)의 연속적인 수직 섹션(608)은 중간 금속층(M1), 상부 절연 비아층(603) 및 상부 금속층(M2)을 통해 연속적으로 연장될 수 있다(즉, 파워 레일의 연속적인 수직 섹션(608)은 2개의 금속층(M1, M2) 및 하나의 절연층(603)을 통해 연장한다.). 또한, 하나 이상의 실시예에서, 증착된 물질(606)의 연속적인 수직 섹션(608)은 중간 금속층(M1) 및 하부 절연층(602)만을 통해 연속적으로 연장될 수 있다(즉, 파워 레일의 연속적인 수직 섹션(608)은 하나의 금속층(M1) 및 하나의 절연층(602)을 통해 연장한다.). 본 발명의 방법에 따라 형성된 파워 레일은 예를 들어, 도 2a 내지 도 5에 도시된 실시예를 참조하여 상술한 파워 레일의 임의의 구성과 같은 임의의 적절한 구성을 가질 수 있다. 하나 이상의 실시예에서, 예를 들어, 전압(IR) 강하 및 일렉트로 마이그레이션(electromigration)(EM) 요구 조건을 만족시키기 위해, 2개 이상의 파워 레일이 형성될 수 있고 상이한 파워 레일 구조가 상이한 깊이로 형성될 수 있다.
본 발명은 예시적인 실시예를 참조하여 설명되었지만, 당업자라면 본 발명의 기술적 사상 및 범위를 벗어나지 않고 상술된 실시예에 대한 다양한 변경 및 수정이 수행될 수 있음을 인식할 것이다. 또한, 다양한 기술 분야의 당업자는 여기에 설명된 본 발명이 다른 애플리케이션에 대한 다른 태스크 및 적응에 대한 해결책을 제안함을 인식 할 것이다. 본 명세서의 청구 범위, 본 명세서의 모든 사용 및 본원의 개시 내용을 위해 선택된 본 발명의 예시적인 실시예에 대해 행해질 수 있는 변경 및 수정이 모두 본 출원인의 의도이며, 본 발명의 기술적 사상 및 범위를 벗어나지 않는다. 따라서, 본 개시의 예시적인 실시예들은 모든 점에서 예시적인 것으로서 제한적이지 않게 고려되어야 하며, 본 개시의 사상 및 범위는 첨부된 청구 범위 및 그 등가물에 의해 표시되어야 한다.
202, 203: 표준 셀 204: 파워 레일
205: 스택 206: 기판
207: 하부 절연층 208: 상부 절연층
209: 연속적인 수직 섹션 210, 212: 라이너
211: 상부 파워 공급 트레이스 M0: 하부 금속층
M1: 중간 금속층(제2 금속층) M2: 상부 금속층(제3 금속층)
V0: 상부 비아 V1: 하부 비아

Claims (20)

  1. 기판;
    순차적으로 서로 이격되어 적층된 금속층(M0), 금속층(M1) 및 금속층(M2)를 포함하는 복수의 금속층;
    상기 기판 상의 스택 내에 상기 복수의 금속층과 교대로 적층되는 복수의 절연층;
    상기 기판 내에 배치되는 적어도 2개의 표준 셀;
    상기 적어도 2개의 표준 셀 사이의 경계를 가로지르는 적어도 하나의 파워 레일을 포함하되,
    상기 적어도 하나의 파워 레일은 상기 스택의 적어도 3개의 수직 레벨(level)을 연속적으로 관통하여 연장되는 도전성 물질의 수직 섹션(section)을 포함하고, 상기 적어도 3개의 수직 레벨은 상기 금속층(M0), 상기 금속층(M1) 및 상기 금속층(M2) 중 2개의 금속층 및 상기 복수의 절연층 중 하나의 절연층을 포함하고, 상기 하나의 절연층은 상기 2개의 금속층 사이에 배치되고,
    상기 수직 섹션은 일체형으로 형성되고, 상기 2개의 금속층 각각의 내부에 배치된 상기 수직 섹션 및 상기 하나의 절연층의 내부에 배치된 상기 수직 섹션 각각은 상기 적어도 2개의 표준 셀 사이의 경계를 따라 서로 동일한 방향으로 연장되고,
    상기 하나의 절연층의 내부에 배치된 상기 수직 섹션은 상기 2개의 금속층 각각의 내부에 배치된 상기 수직 섹션과 전체적으로 오버랩되는 반도체 집적 회로.
  2. 삭제
  3. 제 1항에 있어서,
    상기 적어도 하나의 파워 레일의 상기 도전성 물질의 상기 수직 섹션은 비아를 포함하지 않는 반도체 집적 회로.
  4. 제 1항에 있어서,
    상기 도전성 물질의 상기 수직 섹션의 둘레로 연장되는 라이너를 더 포함하고,
    상기 라이너는 상기 도전성 물질의 상기 수직 섹션을 관통하여 연장되지 않는 반도체 집적 회로.
  5. 제 1항에 있어서,
    상기 파워 레일의 상기 수직 섹션은 상기 도전성 물질의 벌크 저항과 실질적으로 동일한 저항을 나타내는 반도체 집적 회로.
  6. 제 1항에 있어서,
    상기 적어도 하나의 파워 레일의 상기 도전성 물질은 금속을 포함하는 반도체 집적 회로.
  7. 제 5항에 있어서,
    상기 적어도 하나의 파워 레일의 필링(filling) 컨덕터는 구리(Cu), 코발트(Co), 루테늄(Ru) 또는 이들의 조합물을 포함하는 금속인 반도체 집적 회로.
  8. 제 1항에 있어서,
    상기 2개의 금속층은 금속층(M0) 및 금속층(M1)을 포함하는 반도체 집적 회로.
  9. 제 8항에 있어서,
    금속층(M2) 내의 상부 파워 공급 트레이스(trace) 및 상기 상부 파워 공급 트레이스와 상기 파워 레일의 상기 수직 섹션 사이에 연장되는 비아를 더 포함하는 반도체 집적 회로.
  10. 제 1항에 있어서,
    상기 2개의 금속층은 금속층(M1) 및 금속층(M2)을 포함하는 반도체 집적 회로.
  11. 제 10항에 있어서,
    금속층(M0) 내의 하부 파워 공급 트레이스 및 상기 파워 레일의 상기 수직 섹션과 상기 하부 파워 공급 트레이스 사이에 연장되는 비아를 더 포함하는 반도체 집적 회로.
  12. 제 1항에 있어서,
    상기 적어도 3개의 수직 레벨은 상기 스택의 적어도 5개의 수직 레벨을 포함하고,
    상기 스택의 상기 적어도 5개의 수직 레벨은 3개의 금속층 및 상기 복수의 절연층 중 상기 3개의 금속층 각각 사이에 배치되는 2개의 절연층을 포함하고,
    상기 3개의 금속층은 금속층(M0), 금속층(M1) 및 금속층(M2)을 포함하는 반도체 집적 회로.
  13. 기판 상에 복수의 금속층 및 복수의 절연층이 교대로 적층된 스택에 공동(cavity)을 형성하기 위해 상기 스택을 식각하고,
    상기 공동에 도전성 물질을 증착하여, 상기 스택의 적어도 3개의 수직 레벨을 연속적으로 관통하여 연장되는 상기 도전성 물질의 수직 섹션을 포함하는 적어도 하나의 파워 레일을 형성하는 것을 포함하되,
    상기 복수의 금속층은 순차적으로 서로 이격되어 적층된 금속층(M0), 금속층(M1) 및 금속층(M2)을 포함하고,
    상기 적어도 3개의 수직 레벨은 상기 금속층(M0), 상기 금속층(M1) 및 상기 금속층(M2) 중 2개의 금속층 및 상기 복수의 절연층 중 하나의 절연층을 포함하고,
    상기 하나의 절연층은 상기 2개의 금속층 사이에 형성되고,
    적어도 2개의 표준 셀은 상기 기판 내에 형성되고,
    상기 적어도 하나의 파워 레일은 상기 적어도 2개의 표준 셀 사이의 경계를 가로지르고,
    상기 수직 섹션은 일체형으로 형성되고, 상기 2개의 금속층 각각의 내부에 배치된 상기 수직 섹션 및 상기 하나의 절연층의 내부에 배치된 상기 수직 섹션 각각은 상기 적어도 2개의 표준 셀 사이의 경계를 따라 서로 동일한 방향으로 연장되고,
    상기 하나의 절연층의 내부에 배치된 상기 수직 섹션은 상기 2개의 금속층 각각의 내부에 배치된 상기 수직 섹션과 전체적으로 오버랩되는, 반도체 집적 회로용 적어도 하나의 파워 레일의 형성 방법.
  14. 제 13항에 있어서,
    상기 스택을 식각하는 것은 단일 식각 공정을 포함하는, 반도체 집적 회로용 적어도 하나의 파워 레일의 형성 방법.
  15. 제 13항에 있어서,
    상기 도전성 물질을 증착하기 전에 라이너를 형성하는 것을 더 포함하는, 반도체 집적 회로용 적어도 하나의 파워 레일의 형성 방법.
  16. 제 13항에 있어서,
    상기 파워 레일을 형성하는 것은 상기 도전성 물질을 증착한 후에 화학적 기계적 평탄화(chemical-mechanical planarization) 공정을 수행하는 것을 더 포함하는, 반도체 집적 회로용 적어도 하나의 파워 레일의 형성 방법.
  17. 제 13항에 있어서,
    상기 파워 레일을 형성하는 것은 마스킹 공정을 수행하는 것을 더 포함하는, 반도체 집적 회로용 적어도 하나의 파워 레일의 형성 방법.
  18. 제 13항에 있어서,
    상기 파워 레일을 형성하는 것은 단일 패터닝 공정 또는 리소-식각, 리소-식각(litho-etch, litho-etch)(LELE) 공정, 자기 정렬 듀얼-패터닝(self-aligned double-patterning)(SADP) 공정 또는 자기 정렬 쿼드-패터닝(self-aligned quad-patterning)(SAQP) 공정을 포함하는, 반도체 집적 회로용 적어도 하나의 파워 레일의 형성 방법.
  19. 제 13항에 있어서,
    상기 도전성 물질은 구리(Cu), 코발트(Co), 루테늄(Ru) 또는 이들의 조합물로 구성된 금속 그룹으로부터 선택된 금속을 포함하는, 반도체 집적 회로용 적어도 하나의 파워 레일의 형성 방법.
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