CN105575884B - 一种混合互连结构及其制造方法、电子装置 - Google Patents
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Abstract
本发明提供一种混合互连结构及其制造方法、电子装置。所述方法包括：提供半导体衬底；在所述半导体衬底上形成第一层间介电层；以及在所述第一层间介电层中分别形成铝互连线和铜互连线，其中，所述铝互连线用作信号线，所述铜互连线用作电源线。与单纯的铜互连结构相比，这种混合互连结构整体上具有较低的电阻，同时电迁移可靠性也没有下降，其可以适用于越来越小的半导体工艺尺寸。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种混合互连结构及其制造方法、电子装置。
背景技术
在半导体集成电路中，半导体器件之间的信号传输需要高密度的金属互连线。传统的金属互连是由铝金属制作实现的，但随着半导体工艺的发展，传统的铝互连技术已逐渐被铜互连技术所取代。随着集成电路中CMOS器件的尺寸缩小到14nm及以下，铜互连技术中的RC延迟成为制约集成电路性能进一步提高的关键性因素，其吸引了越来越多的关注。其中，电阻R极大地取决于晶粒尺寸和固有电阻。据预计，尺寸效应，包括表面和晶界散射，将大幅度增加铜互连结构的有效电阻率。此外，扩散阻挡层是非常差的导体，其所占的金属线体积的分数也越来越大。
因此，为解决上述问题，有必要提出一种改进的互连结构的制造方法。
发明内容
针对现有技术的不足，本发明提供一种混合互连结构及其制造方法、电子装置，该互连结构具有较低的电阻以及较好的电迁移可靠性。
根据本发明的一个方面，提供一种混合互连结构的制造方法，所述方法包括：提供半导体衬底；在所述半导体衬底上形成第一层间介电层；以及在所述第一层间介电层中分别形成铝互连线和铜互连线，其中，所述铝互连线用作信号线，所述铜互连线用作电源线。
可选地，在所述第一层间介电层上分别形成铝互连线和铜互连线包括：刻蚀所述第一层间介电层，以在所述第一层间介电层中形成铜互连通孔和铝互连通孔；在所述铜互连通孔和所述铝互连通孔中以及所述第一层间介电层上沉积铝金属层；刻蚀所述铝金属层，以形成所述铝互连线；在所述第一层间介电层和所述铝互连线上沉积第二层间介电层；刻蚀所述第二层间介电层，以在所述第二层间介电层中形成铜互连沟槽；在所述铜互连沟槽中以及所述第二层间介电层上沉积扩散阻挡层；在所述扩散阻挡层上沉积铜金属层；以及采用化学机械抛光工艺对所述铜金属层、所述扩散阻挡层和所述第二层间介电层进行研磨，以暴露所述铜互连线和所述铝互连线。
可选地，所述扩散阻挡层的材料为石墨烯。
可选地，采用激光直写技术沉积所述扩散阻挡层。
根据本发明的另一方面，提供一种根据上述方法制造的混合互连结构。
根据本发明的又一方面，提供一种电子装置，包括根据上述方法制造的所述混合互连结构。
根据本发明提供的混合互连结构的制造方法，以铝互连线作为信号线，以铜互连线作为电源线。由于信号线传导的是双向电流，其不受电迁移效应的影响，因此可以采用抗电迁移性能较差的铝互连结构。并且铝互连结构不需要加入扩散阻挡层，因此可以在纳米级尺度下减小互连线的体积，从而减小互连结构的电阻。电源线传导的是单向电流(直流)，其受电迁移效应的影响较大，因此以抗电迁移性能较好的铜互连结构作为电源线。与单纯的铜互连结构相比，这种混合互连结构整体上具有较低的电阻，同时电迁移可靠性也没有下降，其可以适用于越来越小的半导体工艺尺寸。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1a至图1i示出根据本发明一个实施例的混合互连结构的制造方法的关键步骤中所获得的半导体器件的剖面示意图；以及
图2示出根据本发明实施例的混合互连结构的制造方法的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的混合互连结构的制造方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。
实施例一
图1a至图1i示出根据本发明一个实施例的混合互连结构的制造方法的关键步骤中所获得的半导体器件的剖面示意图。现结合图1a至图1f详细描述本发明所提供的混合互连结构的制造方法。
参考图1a，提供半导体衬底101。所述半导体衬底101的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。在所述半导体衬底101中可以形成有隔离槽、埋层、各种阱(well)结构或者下部互连结构，为了简化，图示中予以省略。
继续参考图1a，在所述半导体衬底101上形成第一层间介电层102。所述第一层间介电层102可以是低k或超低k介电层，其材料可以为例如碳氧化硅(SiOC)。
之后，所述方法包括：在所述第一层间介电层102上分别形成铝互连线和铜互连线，其中，所述铝互连线用作信号线，所述铜互连线用作电源线。本领域技术人员可以理解，本文所描述的“电源线”可以包括接地线。由于信号线传导的是双向电流，其不受电迁移效应的影响，因此可以采用抗电迁移性能较差的铝互连结构。并且铝互连结构不需要加入扩散阻挡层，因此可以在纳米级尺度下减小互连线的体积，从而减小互连结构的电阻。电源线传导的是单向电流(直流)，其受电迁移效应的影响较大，因此以抗电迁移性能较好的铜互连结构作为电源线。与单纯的铜互连结构相比，这种混合互连结构整体上具有较低的电阻，同时电迁移可靠性也没有下降，其可以适用于越来越小的半导体工艺尺寸。该步骤具体包括下述步骤。
参考图1b，刻蚀所述第一层间介电层102，以在所述第一层间介电层102中形成铜互连通孔104和铝互连通孔103。所述刻蚀可以为干法刻蚀工艺，所使用的刻蚀气体可以包括含氟气体(CF4、CHF3、CH2F2等)、稀释气体(He、N2等)以及氧气。
参考图1c，在所述铜互连通孔104和所述铝互连通孔103中以及所述第一层间介电层102上沉积铝金属层105。所述铝金属层105的沉积可以采用可流动性铝沉积工艺沉积。具体可以采用Amber金属沉积技术实现。其通过选择性的物理气相沉积法来沉积金属层，使得在沟槽和/或通孔的底部沉积比其顶部更厚的金属。这可以避免沟槽和/或通孔的上方在沉积过程中被金属堵塞，导致在沟槽和/或通孔的下方留下空洞。之后在回流的过程中，由于毛细效应使得金属从沟槽和/或通孔的底部到顶部方向填充，因此可以实现无缺陷、无空洞的填充。沟槽和/或通孔的纵宽比越大，填充效果越好。因此，所述Amber金属沉积技术能够适应越来越小的半导体器件尺寸以及随之而越来越大的互连线的纵宽比。
参考图1d，刻蚀所述铝金属层105，以形成铝互连线106。此处可以采用减去法图形化(subtractive patterning)的方式来刻蚀所述铝金属层105。采用减去法图形化获得的金属互连结构中的晶粒比较大，因此电子散射作用小，电阻率也比较小。
参考图1e，在所述第一层间介电层102和所述铝互连线106上沉积第二层间介电层107。所述第二层间介电层107的材料可以为例如氧化硅等。
参考图1f，刻蚀所述第二层间介电层107，以在所述第二层间介电层107中形成铜互连沟槽108。铜互连沟槽108可以定义铜互连线的位置。
参考图1g，在所述铜互连沟槽108中以及所述第二层间介电层107上沉积扩散阻挡层109。在一个实施例中，所述扩散阻挡层109的材料为石墨烯。采用石墨烯作为铜互连结构的扩散阻挡层，可以减少铜金属的氧化以及铜离子的表面扩散，因此可以改进互连结构的电迁移电阻。在一个实施例中，可以采用激光直写技术沉积所述扩散阻挡层109。
参考图1h，在所述扩散阻挡层109上沉积铜金属层110。根据本发明的一个实施例，所述铜金属层110的沉积可以采用可流动性铜沉积工艺沉积。具体可以采用如上所述的Amber金属沉积技术，在此不再赘述。
参考图1i，采用化学机械抛光工艺对所述铜金属层110、所述扩散阻挡层109和所述第二层间介电层107进行研磨，以暴露铜互连线111和铝互连线106。
图2示出根据本发明实施例的混合互连结构的制造方法200的流程图。如图2所示，所述方法200包括：
步骤S201：提供半导体衬底。
步骤S202：在所述半导体衬底上形成第一层间介电层。
步骤S203：在所述第一层间介电层上分别形成铝互连线和铜互连线，其中，所述铝互连线用作信号线，所述铜互连线用作电源线。
根据本发明提供的混合互连结构的制造方法，以铝互连线作为信号线，以铜互连线作为电源线。与单纯的铜互连结构相比，这种混合互连结构整体上具有较低的电阻，同时电迁移可靠性也没有下降，其可以适用于越来越小的半导体工艺尺寸。
实施例二
本发明还提供了一种混合互连结构，所述混合互连结构选用上述实施例所述的方法制造。根据本发明提供的混合互连结构，以铝互连线作为信号线，以铜互连线作为电源线。与单纯的铜互连结构相比，这种混合互连结构整体上具有较低的电阻，同时电迁移可靠性也没有下降，其可以适用于越来越小的半导体工艺尺寸。
实施例三
本发明还提供了一种电子装置，包括实施例二所述的混合互连结构。其中，混合互连结构为实施例二所述的混合互连结构，或根据实施例一所述的制造方法得到的混合互连结构。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括所述混合互连结构的中间产品。本发明实施例的电子装置，由于使用了上述的混合互连结构，因而具有更好的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (5)
1.一种混合互连结构的制造方法，包括：
提供半导体衬底；
在所述半导体衬底上形成第一层间介电层；以及
在所述第一层间介电层上分别形成铝互连线和铜互连线，其中，所述铝互连线用作信号线，所述铜互连线用作电源线，在所述第一层间介电层上分别形成铝互连线和铜互连线包括：
刻蚀所述第一层间介电层，以在所述第一层间介电层中形成铜互连通孔和铝互连通孔；
在所述铜互连通孔和所述铝互连通孔中以及所述第一层间介电层上沉积铝金属层；
刻蚀所述铝金属层，以形成所述铝互连线；
在所述第一层间介电层和所述铝互连线上沉积第二层间介电层；
刻蚀所述第二层间介电层，以在所述第二层间介电层中形成铜互连沟槽；
在所述铜互连沟槽中以及所述第二层间介电层上沉积扩散阻挡层；
在所述扩散阻挡层上沉积铜金属层；以及
采用化学机械抛光工艺对所述铜金属层、所述扩散阻挡层和所述第二层间介电层进行研磨，以暴露所述铜互连线和所述铝互连线。
2.根据权利要求1所述的方法，其特征在于，所述扩散阻挡层的材料为石墨烯。
3.根据权利要求1所述的方法，其特征在于，采用激光直写技术沉积所述扩散阻挡层。
4.一种根据权利要求1-3之一所述的制造方法制造的混合互连结构。
5.一种电子装置，包括权利要求4所述的混合互连结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105575884A CN105575884A (zh) | 2016-05-11 |
| CN105575884B true CN105575884B (zh) | 2018-11-16 |
Family
ID=55885873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410538594.1A Active CN105575884B (zh) | 2014-10-13 | 2014-10-13 | 一种混合互连结构及其制造方法、电子装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105575884B (zh) |
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| US6777320B1 (en) * | 1998-11-13 | 2004-08-17 | Intel Corporation | In-plane on-chip decoupling capacitors and method for making same |
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| CN101383333A (zh) * | 2007-09-05 | 2009-03-11 | 台湾积体电路制造股份有限公司 | 半导体封装 |
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