KR100829385B1 - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR100829385B1
KR100829385B1 KR1020060117458A KR20060117458A KR100829385B1 KR 100829385 B1 KR100829385 B1 KR 100829385B1 KR 1020060117458 A KR1020060117458 A KR 1020060117458A KR 20060117458 A KR20060117458 A KR 20060117458A KR 100829385 B1 KR100829385 B1 KR 100829385B1
Authority
KR
South Korea
Prior art keywords
polymer material
insulating
conductive polymer
substrate
poly
Prior art date
Application number
KR1020060117458A
Other languages
English (en)
Inventor
홍지호
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020060117458A priority Critical patent/KR100829385B1/ko
Priority to US11/932,013 priority patent/US20080124554A1/en
Priority to CN2007101964038A priority patent/CN101192593B/zh
Application granted granted Critical
Publication of KR100829385B1 publication Critical patent/KR100829385B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B27/00—Layered products comprising a layer of synthetic resin
    • B32B27/06—Layered products comprising a layer of synthetic resin as the main or only constituent of a layer, which is next to another layer of the same or of a different material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5387—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/31504—Composite [nonstructural laminate]
    • Y10T428/31533—Of polythioether
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/31504—Composite [nonstructural laminate]
    • Y10T428/31855—Of addition polymer from unsaturated monomers

Abstract

유연성 있는 반도체 소자 및 그 제조 방법이 개시된다.
본 발명의 반도체 소자는, 다수의 소자 모듈을 포함하고, 유연성과 절연성을 갖는 제1 절연성 고분자 물질로 이루어진 기판; 다수의 비아홀을 가지며 유연성과 절연성을 갖는 제2 절연성 고분자 물질로 이루어진 제1 절연층; 상기 각 비아홀에 형성되며 유연성과 도전성을 갖는 제1 전도성 고분자 물질로 이루어진 다수의 컨택 플러그; 상기 제1 절연층 상에 상기 컨택 플러그와 전기적으로 연결되도록 형성되며 유연성과 도전성을 갖는 제2 도전성 고분자 물질로 이루어진 다수의 금속 배선; 및 상기 금속 배선 상에 형성되며 유연성과 절연성을 갖는 제3 절연성 고분자 물질로 이루어진 제2 절연층을 포함한다.
따라서, 본 발명에 의하면, 반도체 소자를 구성하는 절연층이나 금속 배선을 유연성을 갖는 고분자 물질로 형성함으로써, 외부의 충격에 의해 깨지는 것을 방지할 수 있고 휨이 필요한 어떠한 장소에도 적용이 가능하므로 제품 적용 가능성을 향상시킬 수 있으며, 나아가 제품에 대한 품질을 향상시킬 수 있다.
반도체 소자, 유연성, 고분자 물질

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method of manufacturing the same}
도 1은 본 발명에 따른 반도체 소자를 개략적으로 도시한 도면.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 제조 공정을 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
1: 기판 3: 소자 모듈
5: PMD층 7: 컨택 플러그
9: 금속 배선 11: IMD층
본 발명은 반도체 소자에 관한 것으로, 특히 유연성 있는(flexible) 반도체 소자 및 그 제조 방법에 관한 것이다.
정보 기술의 발달에 따라 반도체 소자는 널리 사용되고 있다. 특히, 디스플 레이 분야나 모바일 분야에서는 유연성 있는 반도체 소자가 널리 요구된다. 즉, 유연성 있는 반도체 소자는 휨이 가능한 소자로서, 소자를 휘어지게 실장하거나 접어서 실장하는 경우에 널리 사용될 수 있다.
유연성 있는 반도체 소자는 충격에 의해 깨지지 않아야 하고 원 상태로 복원이 되는 성질을 가져야 한다.
하지만, 통상의 반도체 소자는 실리콘(Si)을 기반으로 하는 기판 상에 금속 물질을 기반으로 하는 배선이 형성된다. 이러한 경우, 기판이나 배선이 모두 유연성이 없는 재질로 형성됨에 따라 충격에 의해 깨지거나 원 상태로 복원되지 않게 되는 문제가 있다.
따라서, 본 발명은 유연성 있는 물질을 기반으로 반도체 소자를 형성하여, 깨짐을 방지하고 원 상태로 복원될 수 있는 반도체 소자 및 그 제조 방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 제1 실시예에 따르면, 반도체 소자는, 다수의 소자 모듈을 포함하고, 유연성과 절연성을 갖는 제1 절연성 고분자 물질로 이루어진 기판; 다수의 비아홀을 가지며 유연성과 절연성을 갖는 제2 절연성 고분자 물질로 이루어진 제1 절연층; 상기 각 비아홀에 형성되며 유연성과 도전성을 갖 는 제1 전도성 고분자 물질로 이루어진 다수의 컨택 플러그; 상기 제1 절연층 상에 상기 컨택 플러그와 전기적으로 연결되도록 형성되며 유연성과 도전성을 갖는 제2 도전성 고분자 물질로 이루어진 다수의 금속 배선; 및 상기 금속 배선 상에 형성되며 유연성과 절연성을 갖는 제3 절연성 고분자 물질로 이루어진 제2 절연층을 포함한다.
본 발명의 제2 실시예에 따르면, 반도체 소자의 제조 방법은, 유연성과 절연성을 갖는 제1 절연성 고분자 물질로 이루어진 기판을 형성하는 단계; 유연성과 절연성을 갖는 제2 절연성 고분자 물질로 이루어진 제1 절연층을 형성하는 단계; 상기 제1 절연층을 패터닝하여 다수의 비아홀을 형성하는 단계; 상기 각 비아홀 내에 유연성과 도전성을 갖는 제1 전도성 고분자 물질로 이루어진 다수의 컨택 플러그을 형성하는 단계; 상기 제1 절연층 상에 유연성과 도전성을 갖는 제2 도전성 고분자 물질을 증착하고 패터닝하여 다수의 금속 배선을 형성하는 단계; 및 상기 금속 배선 상에 유연성과 절연성을 갖는 제3 절연성 고분자 물질로 이루어진 제2 절연층을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1은 본 발명에 따른 반도체 소자를 개략적으로 도시한 도면이다.
도 1을 참조하면, 기판(1)에 다수의 소자 모듈(3)이 형성된다. 기판(1)은 유연성과 절연성을 갖는 제1 절연성 고분자 물질로 이루어질 수 있다. 상기 제1 절연성 고분자 물질은 폴리이미드(polyimide)일 수 있다. 본 발명에서는 상기 제1 절연성 고분자 물질로 폴리이미드를 예로 들어 설명하였지만, 상기 제1 절연성 고분자 물질은 유연성과 절연성을 갖는 어떠한 고분자 물질이 사용되어도 상관없다. 폴리이미드는 절연성과 유연성이 우수한 물질로 널리 알려져 있다. 소자 모듈(3)은 소정의 기능을 갖는 모듈로서, 예컨대 메모리나 로직 회로일 수 있다. 이러한 메모리나 로직 회로에는 다수의 트랜지스터나 저항기나 캐패시터 등이 포함될 수 있다.
상기 소자 모듈(3)을 포함하는 기판(1) 상에 PMD(pr-metallic dielectric)층(5)이 형성되고, 상기 PMD층(5)을 관통하여 상기 각 소자 모듈(3)과 전기적으로 연결된 다수의 컨택 플러그(7)가 형성된다. 상기 PMD층(5)은 유연성과 절연성을 갖는 제2 절연성 고분자 물질로 이루어질 수 있다. 상기 제2 절연성 고분자 물질은 폴리이미드일 수 있다. 본 발명에서는 상기 제2 절연성 고분자 물질로 폴리이미드를 예로 들어 설명하였지만, 상기 제2 절연성 고분자 물질은 유연성과 절연성을 갖는 어떠한 고분자 물질이 사용되어도 상관없다. 상기 콘택 플러그는 유연성과 도전성을 갖는 제1 전도성 고분자 물질로 이루어질 수 있다. 상기 제1 전도성 고분자 물질은 폴리아세틸렌(polyacetylene), 폴리아닐린(polyaniline), 폴리p페닐렌(poly(p-phenylene)), 폴리피롤(polypyrole), 폴리티오펜(polythiophene), 폴리p페닐렌비닐렌(poly(p-phenylene vinylene)), 폴리3,4에틸렌디옥시티오펜(poly(3,4 ethylenedioxy thiophene)), 폴리티에닐렌비닐렌(poly(thienylene vinylene))으로부터 선택된 어느 하나의 물질로 이루어질 수 있다. 이 이외에 상기 제1 전도성 고분자 물질은 유연성과 전도성을 갖는 어떠한 물질이 사용되어도 상관없다.
상기 컨택 플러그(7)를 포함하는 상기 PMD층(5) 상에 각 소자 모듈(3)을 전기적으로 연결하기 위해 각 컨택 플러그(7)를 전기적으로 연결한 다수의 금속 배 선(9)이 형성된다. 상기 금속 배선(9)은 유연성과 전도성을 갖는 제2 전도성 고분자 물질로 이루어질 수 있다. 상기 제2 전도성 고분자 물질은 폴리아세틸렌(polyacetylene), 폴리아닐린(polyaniline), 폴리p페닐렌(poly(p-phenylene)), 폴리피롤(polypyrole), 폴리티오펜(polythiophene), 폴리p페닐렌비닐렌(poly(p-phenylene vinylene)), 폴리3,4에틸렌디옥시티오펜(poly(3,4 ethylenedioxy thiophene)), 폴리티에닐렌비닐렌(poly(thienylene vinylene))으로부터 선택된 어느 하나의 물질로 이루어질 수 있다. 이 이외에 상기 제2 전도성 고분자 물질은 유연성과 전도성을 갖는 어떠한 물질이 사용되어도 상관없다.
상기 금속 배선(9) 상에 IMD(inter-metallic dielectric)층(11)이 형성된다. 상기 IMD층(11)은 상기 금속 배선(9)을 보호할 수 있다. 필요에 따라, 상기 IMD층(11)을 관통하여 상기 금속 배선(9)이 노출될 수 있다. 이와 같이 노출된 금속 배선(9)은 외부의 다른 소자와 전기적으로 연결되어, 상기 다른 소자로부터 전기적인 신호를 전달받아 금속 배선(9)으로 공급될 수 있다. 상기 IMD층(11)은 유연성과 절연성을 갖는 제3 절연성 고분자 물질로 이루어질 수 있다. 상기 제3 절연성 고분자 물질은 폴리이미드일 수 있다.상기 제3 절연성 고분자 물질은 유연성과 절연성을 갖는 어떠한 물질이 사용되어도 상관없다.
따라서, 본 발명의 반도체 소자는 기판(1), PMD층(5) 및 IMD층(11)이 유연성과 절연성을 갖는 고분자 물질로 형성되고, 컨택 플러그(7)와 금속 배선(9)이 유연성과 전도성을 갖는 고분자 물질로 형성됨으로써, 종래와 동일한 소자 기능을 가지면서 유연성을 가짐에 따라, 원하는 동작을 수행할 수 있고 나아가 외부의 충격에 의해 소자가 깨지지 않게 되어 제품에 대한 품질을 향상시킬 수 있다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 제조 공정을 도시한 도면이다.
도 2a에 도시된 바와 같이, 유연성과 절연성을 갖는 제1 절연성 고분자 물질로 이루어진 기판(1)이 마련된다. 상기 제1 절연성 고분자 물질은 폴리이미드일 수 있다. 상기 절연성 제1 고분자 물질은 유연성과 절연성을 갖는 어떠한 고분자 물질을 사용해도 상관없다.
상기 기판(1) 상에 소정의 기능을 갖는 다수의 소자 모듈(3)이 형성된다. 소자 모듈(3)은 예컨대 메모리나 로직 회로일 수 있다. 상기 소자 모듈(3)은 통상의 반도체 제조 공정에 의해 형성될 수 있다.
도 2b에 도시된 바와 같이, 상기 소자 모듈(3)을 포함하는 기판(1) 상에 유연성과 절연성을 갖는 제2 절연성 고분자 물질을 증착하여 PMD층(5)을 형성한다. 상기 제2 절연성 고분자 물질은 폴리이미드일 수 있다. 상기 절연성 제2 고분자 물질은 유연성과 절연성을 갖는 어떠한 고분자 물질을 사용해도 상관없다.
상기 PMD층(5)을 패터닝하여 상기 각 소자 모듈(3)을 노출시켜 다수의 비아홀(6)을 형성한다. 상기 PMD층(5)은 스핀 코팅 공정, CVD 공정 및 공중합 공정 중 어느 하나의 공정을 이용하여 증착될 수 있다.
스핀 코팅 공정은 점성을 갖는 액체 상태의 제2 절연성 고분자 물질을 기판(1) 상에 적하한 다음, 상기 기판(1)을 회전시켜 원심력에 의해 기판(1)의 전면에 PMD층(5)을 형성한다. 이와 같이 형성된 PMD층(5)은 경화 공정에 의해 경화될 수 있다.
공중합 공정은 모노머(monomer)로 이루어진 제2 고분자 물질을 전해액에 혼합하고, 전기 도금 공정(ECP: electoplating chemical polishing)을 이용한 환원 반응에 의하여 기판(1) 상에 중합 반응을 일으켜 제2 고분자 물질을 형성할 수 있다.
상기 PMD 층은 건식 식각 공정, 습식 식각 공정 및 산소(O2)를 이용한 애싱 공정 중 어느 하나의 공정을 이용하여 패터닝될 수 있다. 건식 식각 공정, 습식 식각 공정 및 애싱 공정은 널리 공지된 바 있다. 이와 같은 패터닝에 의해 다수의 비아홀(6)이 형성될 수 있다.
도 2c에 도시된 바와 같이, 비아홀(6)(7) 내에 다수의 컨택 플러그(7)를 형성한다. 이를 상세히 설명하면, 소정의 제1 전도성 고분자 물질을 상기 PMD층(5) 상에 형성한다. 제1 전도성 고분자 물질은 스핀 코팅 공정, CVD 공정 및 공중합 공정 중 어느 하나의 공정을 이용하여 상기 PMD층(5) 상에 형성될 수 있다. 화학적 기계적 연마(CMP:chemical mechanical polishing) 공정을 PMD층(5)이 노출될 때까지 진행한다. 이에 따라, 컨택 플러그(7)는 PMD층(5) 상에는 형성되지 않고 비아홀(6) 내에만 형성될 수 있다. 상기 제1 전도성 고분자 물질은 폴리아세틸렌(polyacetylene), 폴리아닐린(polyaniline), 폴리p페닐렌(poly(p-phenylene)), 폴리피롤(polypyrole), 폴리티오펜(polythiophene), 폴리p페닐렌비닐렌(poly(p-phenylene vinylene)), 폴리3,4에틸렌디옥시티오펜(poly(3,4 ethylenedioxy thiophene)), 폴리티에닐렌비닐렌(poly(thienylene vinylene))으로부터 선택된 어 느 하나의 물질로 이루어질 수 있다. 이 이외에 상기 제1 전도성 고분자 물질은 유연성과 전도성을 갖는 어떠한 물질이 사용되어도 상관없다.
도 2d에 도시된 바와 같이, 컨택 플러그(7)를 포함하는 PMD층(5) 상에 제2 전도성 고분자 물질(8)을 스핀 코팅 공정, CVD 공정 및 공중합 공정 중 어느 하나의 공정을 이용하여 증착한다. 상기 제2 전도성 고분자 물질(8)은 폴리아세틸렌(polyacetylene), 폴리아닐린(polyaniline), 폴리p페닐렌(poly(p-phenylene)), 폴리피롤(polypyrole), 폴리티오펜(polythiophene), 폴리p페닐렌비닐렌(poly(p-phenylene vinylene)), 폴리3,4에틸렌디옥시티오펜(poly(3,4 ethylenedioxy thiophene)), 폴리티에닐렌비닐렌(poly(thienylene vinylene))으로부터 선택된 어느 하나의 물질로 이루어질 수 있다. 이 이외에 상기 제2 전도성 고분자 물질(8)은 유연성과 전도성을 갖는 어떠한 물질이 사용되어도 상관없다.
이어서, 도 2e에 도시된 바와 같이, 상기 제2 전도성 고분자 물질(8)을 패터닝하여 상기 컨택 플러그(7)와 전기적으로 연결된 다수의 금속 배선(9)을 형성한다. 상기 PMD층(5) 상에 증착된 제2 전도성 고분자 물질(8)은 건식 식각 공정, 습식 식각 공정 및 산소(O2)를 이용한 애싱 공정 중 어느 하나의 공정을 이용하여 패터닝될 수 있다.
도 2f에 도시된 바와 같이, 상기 금속 배선(9) 상에 제3 절연성 고분자 물질을 증착하여 IMP층을 형성한다. 상기 제3 절연성 고분자 물질은 스핀 코팅 공정, CVD 공정 및 공중합 공정 중 어느 하나의 공정을 이용하여 상기 금속 배선(9) 상에 증착될 수 있다. 상기 IMD층(11)은 유연성과 절연성을 갖는 제3 절연성 고분자 물 질로 이루어질 수 있다. 상기 제3 절연성 고분자 물질은 폴리이미드일 수 있다.상기 제3 절연성 고분자 물질은 유연성과 절연성을 갖는 어떠한 물질이 사용되어도 상관없다.
이상의 설명은 금속 배선을 패터닝 공정에 의해 형성하는 subtractive 방식이다. 이와 같은 subtractive 방식은 종래에 알루미늄(Al)과 같이 패터닝이 용이한 물질을 패터닝하여 금속 배선을 형성하는 경우에 널리 사용되었다.
하지만, 본 발명은 다마신 방식에도 동일하게 적용될 수 있다. 다마신(damascene) 방식은 종래에 패턴 형성이 용이하지 않은 구리(Cu)와 같은 물질을 트렌치 내에 갭필(gapfill)시킨 후 화학적 기계적 연마 공정을 이용하여 금속 배선을 형성하는 경우에 널리 사용되었다.
따라서, 본 발명의 반도체 소자는 subtractive 방식이나 다마신 방식의 어느 경우에도 용이하게 적용할 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 의하면, 기판이나 절연성을 갖는 층 그리고 컨택 플러그나 금속 배선 모두를 유연성을 갖는 고분자 물질로 형성함으로써, 외부의 충격에 의해 깨지는 것을 방지할 수 있고 휨이 필요한 어떠한 장소에도 적용이 가능하므로 제품 적용 가능성을 향상시킬 수 있으며, 나아가 제품에 대한 품질을 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니 하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (9)

  1. 다수의 소자 모듈들을 포함하고, 절연체인 제1 절연성 고분자 물질로 이루어진 기판;
    상기 기판상에 형성되고, 비아홀을 가지며, 절연체인 제2 절연성 고분자 물질로 이루어진 제1 절연층;
    상기 비아홀에 형성되며, 도전체인 제1 전도성 고분자 물질로 이루어진 컨택 플러그;
    상기 제1 절연층 상에 상기 컨택 플러그와 전기적으로 연결되도록 형성되며, 도전체인 제2 도전성 고분자 물질로 이루어진 배선; 및
    상기 배선상에 형성되며, 절연체인 제3 절연성 고분자 물질로 이루어진 제2 절연층을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 제1 내지 제3 절연성 고분자 물질은 폴리이미드인 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 제1 전도성 고분자 물질 및 제2 도전성 고분자 물질은 폴리아세틸렌(polyacetylene), 폴리아닐린(polyaniline), 폴리p페닐렌(poly(p-phenylene)), 폴리피롤(polypyrole), 폴리티오펜(polythiophene), 폴리p페닐렌비닐렌(poly(p-phenylene vinylene)), 폴리3,4에틸렌디옥시티오펜(poly(3,4 ethylenedioxy thiophene)), 폴리티에닐렌비닐렌(poly(thienylene vinylene))으로부터 선택된 어느 하나의 물질인 것을 특징으로 하는 반도체 소자.
  4. 절연체인 제1 절연성 고분자 물질로 이루어진 기판을 형성하는 단계;
    상기 기판 상에 절연체인 제2 절연성 고분자 물질로 이루어진 제1 절연층을 형성하는 단계;
    상기 제1 절연층을 패터닝하여 비아홀을 형성하는 단계;
    상기 비아홀 내에 도전체인 제1 전도성 고분자 물질로 이루어진 컨택 플러그를 형성하는 단계;
    상기 제1 절연층 상에 도전체인 제2 도전성 고분자 물질을 증착하고 패터닝하여 배선을 형성하는 단계; 및
    상기 배선상에 절연체인 제3 절연성 고분자 물질로 이루어진 제2 절연층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제4항에 있어서, 상기 제1 내지 제3 절연성 고분자 물질은 폴리이미드인 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제4항에 있어서, 상기 제1 전도성 고분자 물질 및 제2 도전성 고분자 물질은 폴리아세틸렌(polyacetylene), 폴리아닐린(polyaniline), 폴리p페닐렌(poly(p-phenylene)), 폴리피롤(polypyrole), 폴리티오펜(polythiophene), 폴리p페닐렌비닐렌(poly(p-phenylene vinylene)), 폴리3,4에틸렌디옥시티오펜(poly(3,4 ethylenedioxy thiophene)), 폴리티에닐렌비닐렌(poly(thienylene vinylene))으로부터 선택된 어느 하나의 물질인 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제4항에 있어서, 상기 제1 및 제2 절연층 및 상기 배선은 스핀 코팅 방식, CVD 방식 및 공중합 방식 중 어느 하나의 방식을 이용하여 증착되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제4항에 있어서, 상기 제1 절연층과 상기 배선은 건식 식각 공정, 습식 식각 공정 및 산소(O2)를 이용한 애싱 공정 중 어느 하나의 공정을 이용하여 패터닝되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제4항에 있어서, 상기 배선은 subtractive 방식 및 다마신 방식 중 어느 하나의 방식을 이용하여 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
KR1020060117458A 2006-11-27 2006-11-27 반도체 소자 및 그 제조 방법 KR100829385B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020060117458A KR100829385B1 (ko) 2006-11-27 2006-11-27 반도체 소자 및 그 제조 방법
US11/932,013 US20080124554A1 (en) 2006-11-27 2007-10-31 Semiconductor device and method for manufacturing the same
CN2007101964038A CN101192593B (zh) 2006-11-27 2007-11-27 半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060117458A KR100829385B1 (ko) 2006-11-27 2006-11-27 반도체 소자 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR100829385B1 true KR100829385B1 (ko) 2008-05-13

Family

ID=39464058

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060117458A KR100829385B1 (ko) 2006-11-27 2006-11-27 반도체 소자 및 그 제조 방법

Country Status (3)

Country Link
US (1) US20080124554A1 (ko)
KR (1) KR100829385B1 (ko)
CN (1) CN101192593B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160110007A (ko) * 2015-03-11 2016-09-21 삼성전자주식회사 스택된 다마신 구조를 포함하는 반도체 장치 및 이의 제조 방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090032087A1 (en) * 2007-02-06 2009-02-05 Kalejs Juris P Manufacturing processes for light concentrating solar module

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000269335A (ja) * 1999-03-19 2000-09-29 Matsushita Electric Ind Co Ltd ビアホール及びビアホールコンタクトの達成方法
JP2001217528A (ja) * 2000-02-01 2001-08-10 Sumitomo Bakelite Co Ltd 感光性絶縁樹脂フィルムを用いたソルダーレジストの形成方法
JP2002083809A (ja) * 2000-09-06 2002-03-22 Hitachi Ltd 半導体装置及びその製造方法
JP2006024641A (ja) * 2004-07-06 2006-01-26 Renesas Technology Corp 半導体装置およびその製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5384691A (en) * 1993-01-08 1995-01-24 General Electric Company High density interconnect multi-chip modules including embedded distributed power supply elements
US6210537B1 (en) * 1995-06-19 2001-04-03 Lynntech, Inc. Method of forming electronically conducting polymers on conducting and nonconducting substrates
JP2820132B2 (ja) * 1996-09-09 1998-11-05 日本電気株式会社 半導体装置およびその製造方法
US5847419A (en) * 1996-09-17 1998-12-08 Kabushiki Kaisha Toshiba Si-SiGe semiconductor device and method of fabricating the same
US6030706A (en) * 1996-11-08 2000-02-29 Texas Instruments Incorporated Integrated circuit insulator and method
TW331021B (en) * 1997-04-29 1998-05-01 United Microelectronics Corp Manufacturing method of utilizing chemical mechanical polishing planarization pre-metal dielectric
JPH1154658A (ja) * 1997-07-30 1999-02-26 Hitachi Ltd 半導体装置及びその製造方法並びにフレーム構造体
US6239980B1 (en) * 1998-08-31 2001-05-29 General Electric Company Multimodule interconnect structure and process
SE517455C2 (sv) * 1999-12-15 2002-06-11 Ericsson Telefon Ab L M Effekttransistormodul, effektförstärkare samt förfarande för framställning därav
US6420262B1 (en) * 2000-01-18 2002-07-16 Micron Technology, Inc. Structures and methods to enhance copper metallization
US6821888B2 (en) * 2000-07-07 2004-11-23 Chartered Semiconductor Manufacturing Ltd. Method of copper/copper surface bonding using a conducting polymer for application in IC chip bonding
US6368952B1 (en) * 2000-08-15 2002-04-09 Taiwan Semiconductor Manufacturing Company, Ltd Diffusion inhibited dielectric structure for diffusion enhanced conductor layer
JP2004256788A (ja) * 2002-11-29 2004-09-16 Sekisui Chem Co Ltd 加熱消滅性材料
JP2005136383A (ja) * 2003-10-09 2005-05-26 Canon Inc 有機半導体素子、その製造方法および有機半導体装置
CN100336174C (zh) * 2003-12-04 2007-09-05 中国科学院兰州化学物理研究所 图案化导电聚苯胺薄膜的制备方法
US7321496B2 (en) * 2004-03-19 2008-01-22 Matsushita Electric Industrial Co., Ltd. Flexible substrate, multilayer flexible substrate and process for producing the same
US7608855B2 (en) * 2004-04-02 2009-10-27 Spansion Llc Polymer dielectrics for memory element array interconnect
KR100643756B1 (ko) * 2004-09-10 2006-11-10 삼성전자주식회사 유연소자, 유연압력센서, 및 이들의 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000269335A (ja) * 1999-03-19 2000-09-29 Matsushita Electric Ind Co Ltd ビアホール及びビアホールコンタクトの達成方法
JP2001217528A (ja) * 2000-02-01 2001-08-10 Sumitomo Bakelite Co Ltd 感光性絶縁樹脂フィルムを用いたソルダーレジストの形成方法
JP2002083809A (ja) * 2000-09-06 2002-03-22 Hitachi Ltd 半導体装置及びその製造方法
JP2006024641A (ja) * 2004-07-06 2006-01-26 Renesas Technology Corp 半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160110007A (ko) * 2015-03-11 2016-09-21 삼성전자주식회사 스택된 다마신 구조를 포함하는 반도체 장치 및 이의 제조 방법
KR102412190B1 (ko) 2015-03-11 2022-06-22 삼성전자주식회사 스택된 다마신 구조를 포함하는 반도체 장치 및 이의 제조 방법

Also Published As

Publication number Publication date
CN101192593B (zh) 2010-06-09
US20080124554A1 (en) 2008-05-29
CN101192593A (zh) 2008-06-04

Similar Documents

Publication Publication Date Title
US7508079B2 (en) Circuit substrate and method of manufacturing the same
CN102569173B (zh) 制造半导体装置的方法
KR100889553B1 (ko) 시스템 인 패키지 및 그 제조 방법
KR100388830B1 (ko) 백 엔드 오브 라인 구조물의 강성도 향상을 위한하이브리드 유전체 구조물
TWI685938B (zh) 跳孔結構
US20050260822A1 (en) Method of manufacturing semiconductor device
US7074716B2 (en) Method of manufacturing a semiconductor device
WO2002080272A2 (en) Insulated bond wire assembly process technology for integrated circuits
KR100829385B1 (ko) 반도체 소자 및 그 제조 방법
JPH10290059A (ja) 配線基板
US6054389A (en) Method of forming metal conducting pillars
KR20010062477A (ko) 전기 와이어링 평면의 유전체 충전
KR100582156B1 (ko) 반도체 소자 및 반도체 패키지
KR20130074786A (ko) 반도체 장치
US20210167007A1 (en) Redistribution structure and semiconductor package including the same
US20150145055A1 (en) High voltage devices and method of manufacturing the same
JP2006278930A (ja) 半導体装置
US20130153275A1 (en) Printed circuit board and method for manufacturing the same
CN101853855B (zh) 具有穿导孔的硅晶片的制造方法
US7763521B2 (en) Metal wiring and method for forming the same
KR100723253B1 (ko) 반도체 장치의 금속 배선 형성 방법
KR20090068571A (ko) 다층 배선 구조를 구비한 반도체 소자 및 그 제조 방법
KR101085696B1 (ko) 도전성 패턴 형성 방법
JP5701835B2 (ja) 相互接続構造体を有するチップ
KR100628222B1 (ko) 구리 다마신 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110418

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee