CN109313726A - 使用电介质减薄来减少量子设备中的表面损耗和杂散耦合 - Google Patents

使用电介质减薄来减少量子设备中的表面损耗和杂散耦合 Download PDF

Info

Publication number
CN109313726A
CN109313726A CN201580085786.4A CN201580085786A CN109313726A CN 109313726 A CN109313726 A CN 109313726A CN 201580085786 A CN201580085786 A CN 201580085786A CN 109313726 A CN109313726 A CN 109313726A
Authority
CN
China
Prior art keywords
coplanar structure
coplanar
substrate
quantum
quantum devices
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201580085786.4A
Other languages
English (en)
Other versions
CN109313726B (zh
Inventor
安东尼·爱德华·梅格兰特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Google LLC
Original Assignee
Google LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Google LLC filed Critical Google LLC
Publication of CN109313726A publication Critical patent/CN109313726A/zh
Application granted granted Critical
Publication of CN109313726B publication Critical patent/CN109313726B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/80—Constructional details
    • H10N60/83—Element shape
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N10/00—Quantum computing, i.e. information processing based on quantum-mechanical phenomena
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P3/00—Waveguides; Transmission lines of the waveguide type
    • H01P3/003—Coplanar lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/80—Constructional details
    • H10N60/81—Containers; Mountings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/80—Constructional details
    • H10N60/85—Superconducting active materials

Abstract

一种量子设备包括：衬底；以及布置在所述衬底的表面上的至少三个共面结构，所述至少三个共面结构中的每个共面结构包括超导体，其中在第一共面结构与第二共面结构之间的第一有效电介质常数大于第一阈值，所述第二共面结构是所述第一共面结构的最靠近的相邻者，在所述第一共面结构与第三共面结构之间的第二有效电介质常数小于第二阈值，所述第三共面结构是所述第一共面结构的下一个最靠近的相邻者，以及所述第二阈值小于所述第一阈值。

Description

使用电介质减薄来减少量子设备中的表面损耗和杂散耦合
技术领域
本公开涉及使用电介质减薄来减少量子设备中的表面损耗和杂散耦合。
背景技术
量子计算是一种相对较新的计算方法，这种计算方法运用量子效应，诸如基态叠加和纠缠，比典型数字计算机更有效地执行某些计算。与采用比特(例如，“1”或“0”)形式存储和操纵信息的数字计算机相对照，量子计算体系能够使用量子位来操纵信息。量子位可指能够叠加多个状态(例如，“0”态和“1”态的数据)和/或叠加多个状态数据本身的量子设备。根据常用术语，量子体系中“0”态和“1”态的叠加可以例如被表示为α|0>+β|0>。数字计算机的“0”态和“1”态相应类似于量子位的|0>基态和|1>基态。值|α|2表示量子位处于|0>态的概率，而值|β|2表示量子位处于|1>基态的概率。
发明内容
一般而言，在一些方面，本公开的主题能够体现为一个或多个量子设备，其包括：衬底；以及布置在所述衬底的表面上的至少三个共面结构，所述至少三个共面结构中的每个共面结构包括超导体，其中在第一共面结构与第二共面结构之间的第一有效电介质常数大于第一阈值，所述第二共面结构是所述第一共面结构的最靠近的相邻者，在所述第一共面结构与第三共面结构之间的第二有效电介质常数小于第二阈值，所述第三共面结构是所述第一共面结构的下一个最靠近的相邻者，以及所述第二阈值小于所述第一阈值。
所述一个或多个设备的实施方式能够包括以下特征或本文所述其他特征中的一个或多个。例如，所述第一有效电介质常数能够包括所述衬底的电介质常数和与所述衬底相邻的环境区域的电介质常数的第一加权平均值，以及所述第二电介质常数能够包括所述衬底的电介质常数和与所述衬底相邻的环境区域的电介质常数的第二加权平均值。
在一些实施方式中，所述第一阈值约为8。
在一些实施方式中，所述第二阈值约为2。
在一些实施方式中，所述衬底包括硅。
在一些实施方式中，所述衬底包括蓝宝石。
在一些实施方式中，所述超导体包括铝。
在一些实施方式中，所述超导体包括铌。
在一些实施方式中，所述至少三个共面结构中的至少一个共面结构包括对应的量子位。
在一些实施方式中，所述至少三个共面结构中的至少一个共面结构包括对应的共面波导。
在一些实施方式中，所述至少三个共面结构中的至少一个共面结构包括交指型电容器的对应臂。
在一些实施方式中，所述第一共面结构与所述第二共面结构间隔第一间隙，以及所述第二共面结构与所述第三共面结构间隔第二间隙。
在一些实施方式中，所述至少三个共面结构呈一维阵列排列。
在一些实施方式中，所述至少三个共面结构呈二维阵列排列。
在一些实施方式中，所述环境区域包括真空。
在一些实施方式中，所述衬底包括第一区域，其薄于所述衬底的第二区域。所述第一区域能够与衬底表面上的第一共面结构对齐(例如，直线轴延伸穿过第一共面结构和第一区域)，使得与第一共面结构的电容耦合低于与不同共面结构的电容耦合，这个不同的共面结构与衬底的第二区域对齐(例如，直线轴延伸穿过第二共面结构和第二区域)。
一般而言，在另一方面，本公开的主题能够体现为一个或多个量子设备，其包括：衬底；以及布置在所述衬底的表面上的至少三个共面结构，所述至少三个共面结构中的每个共面结构包括超导体，其中在所述至少三个共面结构中的第一共面结构与所述至少三个共面结构中的第二共面结构之间的第一有效电介质常数大于第一阈值，在所述第一共面结构与所述至少三个共面结构中的第三共面结构之间的第二有效电介质常数小于第二阈值，在所述第一共面结构与所述第二共面结构之间的第一距离小于在所述第一共面结构与所述第三共面结构之间的第二距离，以及所述第二阈值小于所述第一阈值。
所述一个或多个量子设备的实施方式能够包括以下特征或本文所述其他特征中的一个或多个。例如，在一些实施方式中，所述第一有效电介质常数包括所述衬底的电介质常数和与所述衬底相邻的环境区域的电介质常数的第一平均值，以及所述第二电介质常数包括所述衬底的电介质常数和与所述衬底相邻的环境区域的电介质常数的不同的第二平均值。
在一些实施方式中，所述衬底的第一平均电介质常数被加权为第一值，以及所述衬底的第二平均电介质常数被加权为不同的第二值。
在一些实施方式中，所述第一距离介于所述第一共面结构的质心与所述第二共面结构的质心之间，以及所述第二距离介于所述第一共面结构的质心与所述第三共面结构的质心之间。
在一些实施方式中，所述至少三个共面结构中的每个共面结构包括对应的量子位、共面波导或交指型电容器。
在一些实施方式中，所述衬底包括第一区域，其薄于所述衬底的第二区域。所述第一区域能够与衬底表面上的第一共面结构对齐(例如，直线轴延伸穿过第一共面结构和第一区域)，使得与第一共面结构的电容耦合低于与不同共面结构的电容耦合，这个不同共面结构与衬底的第二区域对齐(例如，直线轴延伸穿过第二共面结构和第二区域)。
出于本公开的目的，超导体(替选地，超导)材料能够被理解为在超导临界温度以下表现出超导特性的材料。超导体材料的示例包括铝(超导临界温度为1.2开尔文)和铌(超导临界温度为9.3开尔文)。
出于本公开的目的，当第一共面结构与第二共面结构之间不存在中间共面结构时，第一共面结构与第二相邻共面结构可以被理解为“最靠近的相邻者”。
出于本公开的目的，当第一共面结构与第二共面结构之间存在第三共面结构时，第一共面结构与第二共面结构可以被理解为“下一个最靠近的相邻者”。
利用本公开的一个或多个方面和/或实施方式能够实现各种优势。例如，在一些实施方式中，能够减少量子设备中的表面损耗和杂散耦合。例如，通过减薄形成共面量子电路元件的下方电介质衬底的厚度，能够减小与非期望量子电路元件的杂散电容耦合相关联的有效电介质常数以及杂散电容耦合的强度，而基本上不改变与期望量子电路元件的电容耦合。通过放大一个或多个共面结构的尺寸，能够减少这些结构经历表面损耗。
在附图和以下描述中对一个或多个实施例的细节予以阐述。参阅说明书、附图和权利要求，其他特征和优势将显而易见。
附图说明
图1是示出示例性共面结构的截面示意图。
图2是示出示例性量子处理设备的俯视示意图。
图3是示出具有多个共面结构的示例性设备的截面示意图。
图4是示出具有多个共面结构的示例性设备的截面示意图。
图5是示出已移除共面结构下方的一部分衬底的结构的示例的示意图。
具体实施方式
量子计算需要相干地处理存储在量子计算机的量子位中的量子信息。在某些类型的量子计算处理器中，诸如量子退火器，量子处理器的量子位以可控方式耦合，使得每个量子位的量子态影响其耦合的其他量子位的对应量子态。在某些量子计算设计中，量子位由于与两级体系相互作用而可能遭受能量损耗和退相干。在使用由超导体材料形成的量子位的量子计算机中，这样的两级体系通常出现在用于制造量子位和计算机其他组件的材料的表面和界面上。采用超导组件制造量子集成电路元件通常涉及沉积并图案化电介质和金属层。诸如量子位(qubit)、基于电感的光子探测器和线性谐振器等超导量子电路元件依赖于低损耗的无功微波组件来实现高品质因数Q。然而，沉积的电介质经常因存在两级状态(TLS)缺陷所致的低温低功率状态而表现出明显的损耗，这会限制它们在量子电路中的效用。虽然具有相对较大平面设计的量子电路元件结构能够降低对有损表面电介质的灵敏度，但这种大平面结构也会更强烈地耦合到其他非期望量子位和模式。这样的非期望耦合会对量子处理器的性能产生负面影响，因为经常需要精心设置和调整量子位、谐振器与控制电路之间的电容耦合。
本公开涉及使用电介质减薄来减少量子设备中的表面损耗和杂散耦合。通过减薄形成共面量子电路元件的下方电介质衬底的厚度，能够减小与非期望量子电路元件的杂散电容耦合相关联的有效电介质常数以及杂散电容耦合的强度，而基本上不改变与期望量子电路元件的电容耦合。
首先了解损耗如何出现并影响平面结构中的品质因数Q，这有助于理解电介质减薄如何改善表面损耗，同时减少杂散电容耦合。图1是示出通常见于采用超导电路的量子处理器中的示例性共面结构100(未按比例绘制)的截面示意图。特别地，共面结构100是超导共面波导。例如，超导共面波导能够用作电路量子电动力学(电路QED)的谐振设备、用作量子计算元件、用于建立和退相干量子光子态以及其他用途。出于讨论共面谐振结构中如何出现损耗的目的，呈现如图1所示的共面波导100作为示例性设备。然而，关于共面波导100所述的相同损耗源同样适用于量子处理器的超导电路中可能使用的其他共面结构，诸如量子位或交指型电容器。
共面波导100包括信号承载中心线102，其侧面是两个接地面104，其中每个接地面由诸如铝(Al)或铌(Nb)的超导体材料形成。图1呈现出结构100的侧视图，因此可以理解，接地面104和中心线102进入纸面和/或离开纸面(例如，沿y方向)延伸。平面超导结构通常通过光刻工艺布置于电介质衬底106(例如，硅(Si)或蓝宝石(Al2O3))上。中心线102具有宽度w并且在任一侧与接地面104分开距离g的间隙。
诸如共面波导100的共面结构的品质因数Q是结构损耗的倒数。共面结构的总损耗等于由结构体和界面引起的所有损耗的总和。例如，鉴于图1所示结构的谐振器的总损耗(1/Qtotal)能够被表示为1/Qtotal＝1/Qsubstrate+1/Qsc+1/Qsc-air+1/Qsub-air+1/Qsub-sc，其中1/Qsubstrate是由体电介质衬底引起的损耗，1/Qsc是由体超导体层引起的损耗，1/Qsc-air是在超导体与空气界面108处的损耗，1/Qsub-air是在衬底与空气界面110处的损耗，并且1/Qsub-sc是在衬底与超导体界面112处的损耗。电介质和超导体是高质量的低损耗材料，使得主导损耗机理是通过界面，这些界面相对于块体材料往往具有高损耗角正切(例如，可以假设相对于针对块体材料的处于低几个数量级的损耗角正切，这些界面的tanδ处于2*10-3的范围内)。一种进一步减少有损界面中存储能量的方法包括放大共面结构。例如，能够增加结构100的中心线的宽度(w+2g)，使得超导线之间延伸的电场的强度减弱。对于共面波导，诸如图1所示的结构，增加中心线102的宽度，那么对于迹线宽度w≤g，按照w2/3减少损耗，而对于w>g，趋于平缓，其中g固定。一般而言，对于图1所示的共面波导以外的共面结构，能够实现类似的减少损耗。
然而，增加共面结构的尺寸的某些困难在于，它会减少用于放置附加组件的在晶片上可用的空间量，同时增加与非期望组件的杂散耦合电容量。特别地，任意形状的两个共面电极之间的耦合电容C能够被表示为：
其中ε是电场穿过的电介质的有效电介质常数，A1和A2是电极1和2的面积(例如，沿图1中的xy平面来测量)，并且r12是每个电极的质心之间(例如，接地面104的质心与中心线102的质心之间)的距离。因此，随着共面结构尺寸的增大，A1和A2的值增大，这导致设备内的电路元件之间的耦合电容增加。
当将更多数目的量子电路元件合并到量子处理器内时，增加的杂散耦合可能成为重大挑战。这是因为杂散耦合可能引起量子位控制信号之间的串扰以及各个量子位之间的串扰。图2中示出可能发生这种串扰的示例性量子处理设备200的俯视图。设备200包括以一维阵列排列的多个共面结构(例如，Xmon量子位)202，其中每个量子位被耦合到对应的控制元件204(用于修改量子位态并调谐量子位频率)以及用于读取量子位态的测量装置206。该设备的操作需要诱导相邻的量子位202通过量子纠缠进行相互作用。例如，激励第一量子位208和第二最靠近的相邻者量子位210，以使跃迁频率分开约5至6GHz，然后使用控制元件204使频率靠近，以便发生量子位之间的纠缠。出于本公开的目的，当不存在介于其间的共面结构引发两个共面结构(例如，两个量子位或两个共面波导以及其他结构)之间的杂散耦合时，这两个共面结构能够被理解为“最靠近的相邻者”。共面结构不必包括单个连续的材料层(例如，超导材料)，而结构的不同部分之间没有间隙。例如，共面结构能够包括共面波导，该共面波导具有中心信号线以及通过对应的间隙与中心线分开的两个接地线。这些间隙可以填以空气、真空和/或电介质。替选地，共面结构能够包括量子位，诸如超导持续电流量子位，其包括由三个约瑟夫森结中断的超导环。此外，当第一共面结构的组件形成为或可视为与第二共面结构的组件分开的不同操作单元时，第一共面结构能够被理解为与第二共面结构间隔，第二共面结构的组件形成为或可视为它们自身的操作单元。在一些实施方案中，间隔的最靠近的相邻者共面结构之间的区域可以填以空气、真空和/或电介质。在某些实施方式中，诸如当采用表面码量子纠错时，优选地，在该过程期间只有最靠近的相邻者量子位发生纠缠。例如，设备的操作可能需要第一量子位208与第二量子位210之间或者第二量子位210与第三量子位212之间的电容耦合，但不需要第一量子位208与第三量子位212之间的电容耦合。
然而，存在显著的杂散耦合电容会导致非期望地耦合到下一个最靠近的相邻者量子位，而不仅仅耦合到最靠近的相邻者量子位。出于本公开的目的，当两个共面结构之间存在另外的共面结构时，这两个共面结构能够被理解为“下一个最靠近的相邻者”。例如，在图2所示的示例中，杂散电容耦合会引起第一量子位208与第三量子位212之间的非期望纠缠，以及通过来自第一量子位208的控制信号的串扰引起第三量子位212的非期望激励，反之亦然。这样的非期望纠缠和串扰导致相位误差和退相干，使得设备200的操作低效且困难。在一些情况下，对非期望杂散耦合的补偿可能成为具有大量量子位的设备的棘手问题。与一维相比，在量子位阵列扩展成二维(例如，二维阵列)的设备中，杂散耦合尤其成问题，使得对于单个量子位而言，可能在四个不同方向上发生与下一个最靠近的相邻者量子位的杂散电容耦合。
根据等式(1)，通过减小电极的面积A1或A2和/或增加电极之间的距离r12，能够减小非期望杂散电容的范围和影响。然而，减小电极面积会导致表面损耗增加。而且，如上所述，增加距离r12能够减少用于放置附加组件的在晶片上可用的空间量。
第三种用于减小杂散耦合电容影响的选择是降低有效电介质常数S。有效电介质常数是共面导电结构的平面上方和下方的电介质的加权平均值。对于具有有限厚度t的相对较厚的衬底，其中该衬底的厚度远大于所考虑的电极之间的距离，由于衬底很厚，有效电介质常数ε的值基本上等于真空电介质常数(假设共面结构上方是真空)和衬底电介质常数的平均值。例如，对于由蓝宝石形成的厚(例如，t>>电极之间的距离r)电介质衬底，有效电介质常数ε约等于块体蓝宝石的电介质常数，εs≈10.3(在50mK的温度且4至6GHz的施加频率下测量)。(硅，一种能够使用的替选电介质衬底，其具有约11.6的电介质常数，在50mK的温度且约4至6GHz的施加频率下测量)。这是因为基本上从第一共面结构延伸到最靠近的相邻者共面结构和下一个最靠近的相邻者共面结构的全部电场线皆包含在体衬底内。然而，通过减薄衬底厚度，部分电场线穿过衬底以及衬底下方的区域。当衬底下方的区域是电介质常数为1的空气或真空时，与两个共面结构之间的耦合相关联的有效电介质常数变为介于1至εs之间的某个值，这取决于衬底厚度t和共面结构的质心之间的间隔距离r。
参照图3和4说明前述概念。图3是示出设备300的侧视示意图，包含电介质衬底308上形成的三个超导共面结构：第一共面结构302、第二共面结构304和第三共面结构306。每个共面结构与其最靠近的相邻者结构间隔间隙距离g并且还进入纸面或离开纸面(例如，沿y方向)延伸。虽然每个共面结构在衬底308上显示为单个矩形固态层，但这些共面结构不限于这种形式。相反，图3中示出的结构302、304和306旨在是代表性示例，并且其他结构形状和构造也可行。例如，每个共面结构能够对应于全部或部分量子位。替选地，每个共面结构能够对应于具有中心线和两个接地面的共面波导，诸如图1所示的结构。其他超导结构构造也可行。
如图3所示，从第一共面结构302延伸到其最靠近的相邻者结构304的电场线310以及从第一共面结构302延伸到其下一个最靠近的相邻者306的电场线312皆包含在具有第一厚度t1的电介质衬底308内。因此，用于电容耦合到最靠近的相邻者结构304的有效电介质常数εNN以及用于电容耦合到下一个最靠近的相邻者结构306的有效电介质常数εNNN约等于衬底308的电介质常数εS和共面结构上方的真空区域的电介质常数的加权平均值。
图4是示出如图3所示的相同设备的截面示意图，只是衬底已基本上减薄到厚度t2，其中t2<t1。对于这种新的设备400，从第一共面结构302延伸到下一个最靠近的相邻者结构306的一部分电场线314穿过衬底308下方的空气或真空区域。结果，用于电容耦合到下一个最靠近的相邻者共面结构的有效电介质常数εNNN减小到小于衬底308的电介质常数SS和共面结构上方区域的加权平均值。在一些实施方案中，衬底308变薄能够足以使有效电介质常数εNNN更接近真空或空气的电介质常数(即，ε≈1)。同时，用于电容耦合到最靠近的相邻者共面结构的有效电介质常数εNN能够保持在更接近衬底的电介质常数的更高值。因此，通过减薄衬底的厚度，在一些实施方式中，能够降低第一共面结构与一个或多个下一个最靠近的相邻者共面结构之间的杂散电容耦合的强度，同时保持与最靠近的相邻者结构的更强期望电容耦合。
换而言之，通过减薄设备中的衬底厚度，能够将有效电介质常数设定为大于在第一共面结构与第一结构的最靠近的相邻者第二共面结构之间的第一阈值并且小于在第一共面结构与第一结构的下一个最靠近的相邻者第三共面结构之间的第二阈值，其中第二阈值小于第一阈值，并且相对于第二阈值所表示的耦合强度，第一阈值对应于高耦合强度(相对于第一阈值所表示的耦合强度，第二阈值所表示的耦合强度较低)。在一些实施方案中，第一阈值与第二阈值能够相差约一个数量级。在一些实施方案中，第一阈值与第二阈值能够相差小于一个数量级。例如，在第一共面结构与最靠近的相邻者的第二共面结构之间的有效电介质常数能够被设定为大于或等于约8的第一阈值，并且在第一共面结构与下一个最靠近的相邻者的第三共面结构之间的有效电介质常数能够被设定为小于或等于约2的第二阈值的某个值。在其他示例中，第一阈值能够大于或等于约7并且第二阈值能够小于或等于约5，第一阈值能够大于或等于约8并且第二阈值能够小于或等于约4，第一阈值能够大于或等于约9并且第二阈值能够小于或等于约3，第一阈值能够大于或等于约10并且第二阈值能够小于或等于约2，第一阈值能够大于或等于约11并且第二阈值能够小于或等于约2，或者第一阈值能够大于或等于约10或11并且第二阈值能够等于约1。基于确定有效电介质常数的计量技术的精确度和/或精密度限制，近似的有效电介质常数可能在不确定的范围内。
对于图3和图4中所示的构造，其中假设衬底308下方的区域是空气或真空，有效电介质常数ε能够使用以下等式来表示：
其中εα是空气或真空区域的电介质常数，εs是衬底的电介质常数，r是所关注的共面结构的质心之间的距离，f(r)是基于衬底的厚度用作衬底电介质常数的加权因子的屏蔽因子。屏蔽因子f(r)能够被表示为：
其中α＝(εa-εs)/(εa+εs)，t是衬底厚度，n是z方向的像偶极子数。因此，通过使用等式(2)和(3)，如果衬底厚度t、电极质心之间的距离r以及对应的衬底和环境区域电介质常数已知，则能够确定两个共面结构之间的有效电介质常数。然后，根据这些等式确定的有效电介质常数能够与等式(1)一起用来确定产生的耦合电容。类似地，等式(1)至(3)能够用来识别所选择的共面结构之间的预定或预期的耦合电容，然后确定能够使用何种衬底厚度t和/或距离r来实现预期/预定的耦合电容。对于r>>t的特殊情况，有效电介质常数应接近环境区域(例如，空气或真空)的有效电介质常数。
作为示例，假设设备300和设备400中的共面结构皆对应于具有类似于图1所示的共面波导构造的高品质因数的量子位，其中中心线和间隙宽度w+2g小于约100μm并且第一共面结构302的质心与下一个最靠近的相邻者共面结构306的质心之间的距离约为500μm。假设设备300的衬底厚度t1等于约500μm，与第一共面结构与第三共面结构之间的电容耦合相关联的有效电介质常数εNN约等于衬底的电介质常数。对于由蓝宝石形成的衬底，有效电介质常数εNNN则等于约10(在50mK的温度且约4至6GHz的施加频率下测量)。因此，由于衬底向外远离第一共面结构3mm的距离(例如，图3中沿x方向)，有效电介质常数相对于真空被增强。
相比之下，如果使用诸如设备400的减薄设备作为替代，其中衬底厚度t2约为100μm，但其他参数保持不变(即，假设w+2g小于约100μm，质心之间的距离为500μm，以及空气或真空的环境区域中)，则有效电介质常数εNNN能够减小到约1。εNNN的减小能够导致下一个最靠近的相邻者杂散电容减少500％以上。这是因为有效电介质常数从约(1+10)/2＝5.5减小到约(1+1)/2＝1。此外，εNNN的减小还能导致量子位之间的失谐相互作用减少(特别地，对于本示例，减少约25倍)。这是因为量子位之间的这种失谐相互作用与耦合电容的平方成比例。换而言之，由失谐相互作用引发的相位误差ΩZZ能够被表示为：
ΩZZ＝-2g2(η1+η2)/(Δ-η1)(Δ+η2)，其中g是交换速率，其与电容呈线性关系，η1和η2是量子位非线性，并且Δ是量子位跃迁频率之间的失谐。另外，由于图4中的示例的共面结构具有小于约100μm的w+2g(因此屏蔽因子约为1)，减薄的晶片不会影响量子位性能。因此，能够增加共面结构的面积(例如，图4中沿x和/或y方向)，以便进一步减少与表面电介质相关联的损耗，如上参照图1所解释。
本文公开的设备的制造能够包括常规的光刻和沉积技术。例如，衬底可以包括硅或蓝宝石晶片，在其上沉积并图案化用于形成共面结构的超导体材料。能够使用例如物理气相沉积工艺(例如溅射、热蒸发或电子束沉积)来执行沉积。作为替代可以使用其他沉积工艺。可以使用剥离工艺对沉积的超导体进行图案化，例如，在图案化的光致抗蚀剂上沉积超导体，然后仅在衬底表面上存在抗蚀剂的那些位置移除超导体。替选地，可以使用光刻法对超导体材料进行图案化，以在超导体表面上用抗蚀剂限定图案，随后对超导体的暴露区域进行湿法和/或干法蚀刻。能够基于超导体的最终期望用途来选择沉积的超导体层的厚度(例如，该层是否将是接地面、电容器板、排线、微带、谐振器或其他组件的一部分)。举例而言，超导体层的厚度能够在约1纳米至约1微米的范围内，但其他厚度也可行。在一些实施方案中，衬底具备能够获取期望有效电介质常数阈值的厚度。在其他实施方案中，减薄衬底以获得能够获取期望有效电介质常数阈值的厚度。在晶片上面制造电路元件之前或之后，可以对晶片背面执行这样的减薄。晶片背面研磨(也称为“倒磨(backlap)”或“晶片减薄”)是一种研磨晶片背面的工艺。例如，大多数硅晶片以约750μm的厚度制成，但通过背面研磨能够将厚度缩减到薄至50μm以下。还可使用其他减薄晶片的方法，包括化学机械抛光、化学湿法蚀刻和等离子体干法蚀刻工艺。
为减少杂散耦合电容而修改有效电介质常数不必限于减薄整个晶片背面。例如，在一些实施方案中，能够移除一部分衬底背面，其小于整个背面，以选择性地改善一个或一个共面结构的电容隔离。例如，在一些实施方式中，能够选择性移除位于衬底上形成的一个或多个相应共面结构下方的衬底的一个或多个部分，产生的衬底区域相对于未曾移除衬底材料的其他衬底区域更薄。为了选择性移除部分衬底，能够利用图案化的蚀刻阻挡层(例如，光致抗蚀剂或其他材料)涂覆晶片或芯片的背面，然后能够适当使用湿法或干法蚀刻来移除衬底的暴露部分。图5是示出结构500的示例的示意图，其中已移除共面结构506正下方的一部分衬底504。减薄的区域502相对于邻近结构508的有效电介质常数为结构506提供更低的有效电介质常数，从而减少与结构506的杂散电容耦合。衬底的减薄量能够取决于要达成的期望电容耦合。尽管移除的部分在图5中示为位于共面结构的正下方，但在一些实施方式中，移除的衬底部分能够相对于共面结构506的位置沿横向(例如，沿正负x方向)偏移。替选地或附加地，在一些实施方案中，能够在衬底的不同区域中移除衬底的多个不同部分，以便改善多个共面结构的电容隔离。
本说明书所述的量子主题和量子操作能够以合适的量子电路或者更一般地以量子计算体系实现，包括本说明书公开的结构及其等同结构，或者其中一个或多个的组合。术语“量子计算体系”可以包括但不限于量子计算机、量子信息处理体系、量子加密体系或量子模拟器。
术语“量子信息”和“量子数据”是指量子体系中携带、保留或存储的信息或数据，其中最小的非平凡体系是量子位，即定义量子信息单位的体系。应当理解，术语“量子位”包含在相应上下文中可适当近似为两级体系的所有量子体系。这样的量子体系可以包括多级体系，例如，具有两个以上级别。举例而言，这样的体系能够包括原子、电子、光子、离子或超导量子位。在许多实施方式中，计算基态用基础和第一激发态来标识，但应当理解，计算状态用高级激励态来标识的其他设置也可行。可以理解，量子存储器是能够以高保真度和高效率长时间存储量子数据的设备，例如，光-物质界面，其中光用于传输，并且物质用于存储和保留量子数据的量子特征，诸如叠加或量子相干。
虽然本说明书包含许多具体实施方式细节，但这些细节不应被解释为对可能要求保护的内容的范围的限制，而应被解释为对具体到特定实施例的特征的描述。本说明书中在各个实施例上下文中描述的某些特征也能够单个实施例中以组合实现。反之，在单个实施例上下文中描述的各种特征也能够在多个实施例中单独实现或者以任何适当的子组合实现。而且，尽管上文可能将一些特征描述为在某些组合中发挥作用，甚至最初如此要求保护，但在一些情况下，能够从所要求保护的组合删除该组合中的一个或多个特征，并且所要求保护的组合可以涉及子组合或者子组合的变型。
类似地，虽然附图中以特定顺序描绘出一些操作，但不应将此理解为必须以所示的特定顺序或相继顺序来执行这些操作或者必须执行全部图示的操作才能实现预期结果。例如，权利要求中所述的动作能够以不同的顺序来执行并仍然实现预期结果。在某些情况下，多任务与并行处理可能十分有利。而且，上述实施例中的各种部件的分立不应被理解为在全部实施例中皆需这样分立。
本文已针对数个实施例予以描述。然而，应理解到，在不脱离本发明的精神和范围的情况下，可以作出各种修改。其他实施例落入所附权利要求的范围内。

Claims (18)

1.一种量子设备，包括：
衬底；以及
布置在所述衬底的表面上的至少三个共面结构，所述至少三个共面结构中的每个共面结构包括超导体，
其中，在第一共面结构与第二共面结构之间的第一有效电介质常数大于第一阈值，所述第二共面结构是所述第一共面结构的最靠近的相邻者，
在所述第一共面结构与第三共面结构之间的第二有效电介质常数小于第二阈值，所述第三共面结构是所述第一共面结构的下一个最靠近的相邻者，以及
所述第二阈值小于所述第一阈值。
2.根据权利要求1所述的量子设备，其中，所述第一有效电介质常数包括所述衬底的电介质常数和与所述衬底相邻的环境区域的电介质常数的第一加权平均值，以及所述第二电介质常数包括所述衬底的电介质常数和与所述衬底相邻的环境区域的电介质常数的第二加权平均值。
3.根据权利要求1所述的量子设备，其中，所述衬底包括硅。
4.根据权利要求1所述的量子设备，其中，所述衬底包括蓝宝石。
5.根据权利要求1所述的量子设备，其中，所述超导体包括铝。
6.根据权利要求1所述的量子设备，其中，所述超导体包括铌。
7.根据权利要求1所述的量子设备，其中，所述至少三个共面结构中的至少一个共面结构包括对应的量子位。
8.根据权利要求1所述的量子设备，其中，所述至少三个共面结构中的至少一个共面结构包括对应的共面波导。
9.根据权利要求1所述的量子设备，其中，所述至少三个共面结构中的至少一个共面结构包括交指型电容器的对应臂。
10.根据权利要求1所述的量子设备，其中，所述第一共面结构与所述第二共面结构间隔第一间隙，以及所述第二共面结构与所述第三共面结构间隔第二间隙。
11.根据权利要求1所述的量子设备，其中，所述至少三个共面结构呈一维阵列排列。
12.根据权利要求1所述的量子设备，其中，所述至少三个共面结构呈二维阵列排列。
13.根据权利要求1所述的量子设备，其中，所述环境区域包括真空。
14.一种量子设备，包括：
衬底；以及
布置在所述衬底的表面上的至少三个共面结构，所述至少三个共面结构中的每个共面结构包括超导体，
其中，在所述至少三个共面结构中的第一共面结构与所述至少三个共面结构中的第二共面结构之间的第一有效电介质常数大于第一阈值，
在所述第一共面结构与所述至少三个共面结构中的第三共面结构之间的第二有效电介质常数小于第二阈值，
在所述第一共面结构与所述第二共面结构之间的第一距离小于在所述第一共面结构与所述第三共面结构之间的第二距离，以及
所述第二阈值小于所述第一阈值。
15.根据权利要求14所述的量子设备，其中，所述第一有效电介质常数包括所述衬底的电介质常数和与所述衬底相邻的环境区域的电介质常数的第一平均值，以及所述第二电介质常数包括所述衬底的电介质常数和与所述衬底相邻的环境区域的电介质常数的不同的第二平均值。
16.根据权利要求15所述的量子设备，其中，所述第一平均值的所述衬底电介质常数被加权为第一值，以及所述第二平均值的所述衬底电介质常数被加权为不同的第二值。
17.根据权利要求14所述的量子设备，其中，所述第一距离介于所述第一共面结构的质心与所述第二共面结构的质心之间，以及所述第二距离介于所述第一共面结构的质心与所述第三共面结构的质心之间。
18.根据权利要求14所述的量子设备，其中，所述至少三个共面结构中的每个共面结构包括对应的量子位、共面波导或交指型电容器。
CN201580085786.4A 2015-12-30 2015-12-30 使用电介质减薄来减少量子设备中的表面损耗和杂散耦合 Active CN109313726B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2015/068102 WO2017116439A1 (en) 2015-12-30 2015-12-30 Reducing surface loss and stray coupling in quantum devices using dielectric thinning

Publications (2)

Publication Number Publication Date
CN109313726A true CN109313726A (zh) 2019-02-05
CN109313726B CN109313726B (zh) 2023-07-11

Family

ID=55178354

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580085786.4A Active CN109313726B (zh) 2015-12-30 2015-12-30 使用电介质减薄来减少量子设备中的表面损耗和杂散耦合

Country Status (3)

Country Link
US (1) US10930836B2 (zh)
CN (1) CN109313726B (zh)
WO (1) WO2017116439A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110672923A (zh) * 2019-09-02 2020-01-10 宁波大学 一种硅波导导纳的检测系统
CN113394535A (zh) * 2021-06-07 2021-09-14 山东浪潮科学研究院有限公司 量子计算芯片读出谐振腔的设计方法及谐振腔

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190131511A1 (en) * 2016-06-30 2019-05-02 Intel Corporation Superconductor-silicon interface control
JP7317180B2 (ja) 2018-03-26 2023-07-28 グーグル エルエルシー 量子ビットシステムの寄生容量の低減
CA3093358A1 (en) * 2018-03-26 2019-10-03 Google Llc Reducing parasitic capacitance in a qubit system
US10546992B2 (en) 2018-06-28 2020-01-28 International Business Machines Corporation Buried electrode geometry for lowering surface losses in superconducting microwave circuits
US11552236B2 (en) * 2020-01-24 2023-01-10 International Business Machines Corporation Superconducting qubit capacitance and frequency of operation tuning
US11289638B2 (en) 2020-06-22 2022-03-29 International Business Machines Corporation Superconducting qubit lifetime and coherence improvement via backside etching
US11621387B2 (en) 2021-03-11 2023-04-04 International Business Machines Corporation Quantum device with low surface losses
CN114021519B (zh) * 2021-11-04 2022-11-29 北京百度网讯科技有限公司 链状量子芯片的布线方法、装置、电子设备及存储介质

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1278967A (zh) * 1997-09-17 2001-01-03 单一检索有限公司 量子计算机
US20040012407A1 (en) * 2001-12-18 2004-01-22 Amin Mohammad H. S. Multi-junction phase qubit
CN102714272A (zh) * 2010-01-15 2012-10-03 D-波系统公司 用于超导集成电路的系统和方法
CN103050439A (zh) * 2012-12-19 2013-04-17 上海宏力半导体制造有限公司 互连线结构及互连线结构的形成方法
CN103762302A (zh) * 2014-01-24 2014-04-30 中国科学院上海微系统与信息技术研究所 一种纳米超导量子干涉器件及其制作方法
US20140264286A1 (en) * 2013-03-15 2014-09-18 International Business Machines Corporation Suspended superconducting qubits
CN104134931A (zh) * 2011-05-17 2014-11-05 佳能株式会社 波导、包括该波导的装置及制造该波导的方法
WO2014190189A2 (en) * 2013-05-22 2014-11-27 Shih-Yuan Wang Microstructure enhanced absorption photosensitive devices
CN104584226A (zh) * 2012-09-27 2015-04-29 英特尔公司 具有带有多电介质栅极堆叠体的ⅲ-ⅴ族材料有源区的非平面半导体器件
CN104733319A (zh) * 2013-12-20 2015-06-24 中国科学院微电子研究所 一种mos晶体管结构及其制造方法
CN104835773A (zh) * 2014-02-08 2015-08-12 中芯国际集成电路制造(上海)有限公司 一种制作半导体器件的方法
CN105140292A (zh) * 2009-03-06 2015-12-09 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1278967A (zh) * 1997-09-17 2001-01-03 单一检索有限公司 量子计算机
US20040012407A1 (en) * 2001-12-18 2004-01-22 Amin Mohammad H. S. Multi-junction phase qubit
CN105140292A (zh) * 2009-03-06 2015-12-09 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
CN102714272A (zh) * 2010-01-15 2012-10-03 D-波系统公司 用于超导集成电路的系统和方法
CN104134931A (zh) * 2011-05-17 2014-11-05 佳能株式会社 波导、包括该波导的装置及制造该波导的方法
CN104584226A (zh) * 2012-09-27 2015-04-29 英特尔公司 具有带有多电介质栅极堆叠体的ⅲ-ⅴ族材料有源区的非平面半导体器件
CN103050439A (zh) * 2012-12-19 2013-04-17 上海宏力半导体制造有限公司 互连线结构及互连线结构的形成方法
US20140264286A1 (en) * 2013-03-15 2014-09-18 International Business Machines Corporation Suspended superconducting qubits
WO2014190189A2 (en) * 2013-05-22 2014-11-27 Shih-Yuan Wang Microstructure enhanced absorption photosensitive devices
CN104733319A (zh) * 2013-12-20 2015-06-24 中国科学院微电子研究所 一种mos晶体管结构及其制造方法
CN103762302A (zh) * 2014-01-24 2014-04-30 中国科学院上海微系统与信息技术研究所 一种纳米超导量子干涉器件及其制作方法
CN104835773A (zh) * 2014-02-08 2015-08-12 中芯国际集成电路制造(上海)有限公司 一种制作半导体器件的方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110672923A (zh) * 2019-09-02 2020-01-10 宁波大学 一种硅波导导纳的检测系统
CN113394535A (zh) * 2021-06-07 2021-09-14 山东浪潮科学研究院有限公司 量子计算芯片读出谐振腔的设计方法及谐振腔

Also Published As

Publication number Publication date
WO2017116439A1 (en) 2017-07-06
US20200127187A1 (en) 2020-04-23
CN109313726B (zh) 2023-07-11
US10930836B2 (en) 2021-02-23

Similar Documents

Publication Publication Date Title
CN109313726A (zh) 使用电介质减薄来减少量子设备中的表面损耗和杂散耦合
AU2020217399B2 (en) Integrating circuit elements in a stacked quantum computing device
JP6802383B2 (ja) 寄生容量を減少させ、誘導性結合器モードに結合するデバイスおよび方法
US20160104073A1 (en) Radiation Suppression of Superconducting Quantum Bits Using a Conductive Plane
WO2019032114A1 (en) QUANTIC BIT DEVICES HAVING CONTAMINATED CONDUCTOR CIRCUIT ELEMENTS
AU2021201519B2 (en) Hybrid kinetic inductance devices for superconducting quantum computing
KR102241971B1 (ko) 양자 비트 디페이징을 감소시키기 위한 선택적 캡핑
AU2020324398B2 (en) Parametric amplifier for qubits

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant