JP6802383B2 - 寄生容量を減少させ、誘導性結合器モードに結合するデバイスおよび方法 - Google Patents

Description

本開示は、寄生容量を減少させること、および誘導性結合器モードに結合することに関する。

量子計算は、基底状態ともつれとの重ね合わせなどの量子効果を利用して、古典的なデジタルコンピュータよりも効率的にある種の計算を実施する、比較的新しい計算方法である。ビット（たとえば、「１」または「０」）の形で情報を記憶および操作するデジタルコンピュータとは対照的に、量子計算システムは、量子ビットを使用して情報を操作する。量子ビットは、複数の状態（たとえば、「０」と「１」の状態の両方でのデータ）の重ね合わせ、および／または、複数の状態におけるデータ自体の重ね合わせを可能にする量子デバイスのことをいうことができる。通常の用語によれば、量子システムにおける「０」と「１」の状態の重ね合わせは、たとえば、α│０＞ ＋β│１＞として表すことができる。デジタルコンピュータの「０」と「１」の状態は、それぞれ、量子ビットの│０＞および│１＞基底状態に類似する。│α│^２の値は、量子ビットが│０＞状態にある確率を表し、│β│^２の値は、量子ビットが│１＞基底状態にある確率を表す。

本開示の主題は、寄生容量を減少させるため、および結合器モードに結合するための技法に関する。

一般的に、本明細書に記載される主題の革新的な態様は、量子ビット結合デバイスで具体化することができ、量子ビット結合デバイスは、トレンチを有する誘電体基板および誘電体基板の面上の第１の超伝導体層を含み、第１の超伝導体層の縁部は、誘電体基板の面上の第１の方向に沿って延びる。少なくとも超伝導体層の一部は、誘電体基板の面と接触する。超伝導体層は、対応する臨界温度以下で超伝導特性を呈する超伝導体材料から形成される。誘電体基板内のトレンチの長さが、第１の超伝導体層の縁部に隣接して縁部に沿って第１の方向に延びる。加えて、トレンチは、誘電体基板の誘電率よりも低い誘電率を有する。

いくつかの実装形態では、トレンチの幅が、第１の超伝導体層の下には延びることなく、超伝導体層の縁部に延びる。トレンチの幅が、第１の超伝導体層の下に、少なくとも部分的に延びることができ、または完全に延びることができる。

いくつかの実装形態では、基板は、トレンチ内に１つまたは複数のピラーを含み、第１の超伝導体層を支持する。

超伝導体層は、量子計算回路デバイスの構成要素の中でもとりわけ、誘導性もしくは容量性結合器の部分、または量子ビットの部分を形成することができる。いくつかの実装形態では、量子ビット結合デバイスは、少なくとも調整可能な結合器ネットワーク、および少なくとも１つの結合器制御線を含む。いくつかの実装形態では、量子ビット結合デバイスは、量子ビットデバイスに結合され、量子ビットデバイスは、誘電体基板の面上に第２の超伝導体層を含み、第２の超伝導体層の少なくとも一部は誘電体基板の面と接触し、超伝導体材料を含む。量子ビットデバイスは、たとえば、ｇｍｏｎ量子ビット、ｘｍｏｎ量子ビット、または磁束量子ビットであってよい。

超伝導体層に隣接するトレンチは、その壁が超伝導体層に隣接するトレンチを含む、多くの形状を有する場合がある。別のトレンチは、トレンチが超伝導体層の少なくとも部分的に下にあるように、超伝導体層をアンダーカットすることを含む場合がある。トレンチの第３の事例では、超伝導体層の一部が誘電体基板に対してピラー間に浮かんでいるように、完全に超伝導体層をアンダーカットすることを含むことができる。

いくつかの実装形態では、２つの超伝導体層に隣接するトレンチは、少なくとも、２つの超伝導体層が離れる深さとなる場合がある。たとえば、２ミクロンの間隔を有する２つの平行な超伝導体ストリップでは、２つの平行な超伝導体ストリップ間に配置される誘電体基板中のトレンチの深さは、少なくとも２ミクロンの深さとなる。

一般的に、いくつかの態様では、本開示の主題は、誘電体基板を設けるステップと、誘電体基板の面上に第１の超伝導体層を堆積するステップとを含み、第１の超伝導体層の縁部が第１の方向に沿って延び、第１の超伝導体層の少なくとも一部が、誘電体基板の面と接触して、対応する臨界温度以下で超伝導体特性を呈する超伝導体材料を含む、量子結合デバイスを製造するための方法で具体化することができる。トレンチは、誘電体基板内でエッチングされ、誘電体基板内のトレンチの長さが、第１の超伝導体層の縁部に隣接して縁部に沿って第１の方向に延び、トレンチの誘電率は、誘電体基板の誘電率よりも低い。

いくつかの実装形態では、トレンチをエッチングするステップが、誘電体基板の異方性エッチングを実施するステップを含む。

いくつかの実装形態では、トレンチをエッチングするステップが、超伝導体層の上面から誘電体基板に延びる１つまたは複数の孔を含むために第１の超伝導体層をパターン形成するステップと、エッチャントが１つまたは複数の孔を通して誘電体基板をエッチングするように量子ビット結合デバイスをエッチャントにさらすステップと、第１の超伝導体層を支持する誘電体基板中の複数のピラーを残すためにエッチャントを取り除くステップとを含む。

本明細書に記載される主題の特定の実施形態は、以下の利点のうちの１つまたは複数を実現するように実装することができる。誘電体基板内で、超伝導体層に隣接する、および／または超伝導体層の下にトレンチを形成することによって、領域の実効誘電率を著しく下げることができる。たとえば、いくつかの実装形態では、領域の実効誘電率は、シリコンウェハ内に形成されるトレンチの場合、最大約６．２分の１に下げることができる。いくつかの実装形態では、領域中の実効誘電率の完全な６．２分の１の低減を達成するため、基板により支持される超伝導体層の端部が除去される必要があるということは例外として、トレンチを、超伝導体層の下に完全に形成することができる。実効誘電率を低減させることによって、寄生容量を同じように６．２分の１に低減させることができる。寄生容量の低減は、寄生モードの周波数において、量子ビットデバイスの遷移周波数からはるかに離れた周波数へと移動を生じさせることができる。

本明細書に記載される技法は、調節可能な誘導性結合ネットワークに結合されるｇｍｏｎ量子ビットを含む様々な量子計算デバイスのために実装することができ、インダクタンス結合ネットワーク中に配置される伝送線路と量子ビットの間の寄生モードを抑制することができる。さらに、超伝導体層に隣接して、および／または超伝導体層の下にトレンチを追加することによって、（誘電体基板よりも低い誘電率を有するトレンチに起因して）領域の有効誘電率を低減させ、一方（誘電体基板と真空が同じ透磁率を有することに起因して）領域の透磁率を同じに維持する。超伝導体層に隣接して、および／または超伝導体層の下にトレンチを追加することによって、単位長当たり同じインダクタンスを実現する一方で、容量を最小化させることができる。この特徴が、新規の設計パラメータおよびレイアウトのためのさらなるフレキシビリティ（たとえば、デバイス近接度およびサイズ）を生じさせることになる。たとえば、６．２分の１に寄生容量を低減させることによって、共平面導波路は、同じ周波数を保つ一方で、長さを２．５倍に増加させ、潜在的に、２．５倍以上の量子ビットのための追加の物理的な空間を生じさせることができる。さらに、寄生容量を低減させることによって、量子ビットの他のパラメータを一定に保つ一方で、磁束ノイズに対する量子ビット（たとえば、ｆｌｕｘｍｏｎ量子ビット）のコヒーレンス時間の感度を低下させることができる。加えて、伝送線路は、欠陥密度を減少させることができ、加えて、より低いバックグラウンド損失レベルを有することができる。本明細書に記載される技法は、ｘｍｏｎ量子ビットおよび磁束量子ビットにも適用することができる。

本明細書に記載される主題の１つまたは複数の実施形態の詳細は、添付図面および下の記載に記載される。本主題の他の特徴、態様、および利点は、記載、図面、および請求項から明らかとなろう。

誘電体基板上の超伝導体層に隣接する例示的なトレンチの上面図を図示する概略図である。 誘電体基板上の超伝導体層に隣接する例示的なトレンチの断面図を図示する概略図である。 誘電体基板上の超伝導体層に隣接する例示的なトレンチの断面図を図示する概略図である。 誘電体基板上の超伝導体層に隣接する例示的なトレンチの断面図を図示する概略図である。 例示的な浮かんでいる超伝導体層の図を図示する概略図である。 例示的な浮かんでいる超伝導体層の図を図示する概略図である。 例示的な浮かんでいる超伝導体層の図を図示する概略図である。 例示的な浮かんでいる超伝導体層の図を図示する概略図である。 トレンチを製造するための例示的なプロセスの流れ図である。 トレンチおよび浮かんでいる超伝導体層を製造するための例示的なプロセスの流れ図である。 ２つのＧｍｏｎ量子ビットおよび調節可能な結合器ネットワークを含むＧｍｏｎ結合器の例示的なレイアウトを図示する概略図である。 図４Ａの調節可能な結合器ネットワークを図示する概略図である。 トレンチのシミュレーションしたレイアウトを描く図である。 様々なトレンチ構造上の容量／長さにおける改善を描くシミュレーション結果のプロットである。

様々な図における同様の参照番号および記号は、同様の要素を示す。

量子計算は、量子コンピュータの量子ビット（ｑｕｂｉｔ）に記憶された量子情報をコヒーレントに処理することをともなう。超伝導体量子計算は、量子計算技術の有望な実装形態であり、超伝導体量子計算では、量子計算回路要素は、部分的に超伝導体材料から形成される。超伝導体量子コンピュータは、典型的にはマルチレベルのシステムであって、計算の基礎として、最初の２つのレベルだけが使用される。ある種の実装形態では、量子ビットなどの量子計算回路要素は、超伝導を達成でき、熱ゆらぎがエネルギーレベル間の遷移を引き起こさないように、非常に低い温度で動作する。加えて、量子計算回路要素が、低いエネルギー損失および放散で動作する（たとえば、量子計算回路要素が高い品質係数、Ｑを示す）ことが好ましい可能性がある。低いエネルギー損失および放散は、たとえば量子デコヒーレンスを回避するのを助ける可能性がある。

超伝導体構成要素と集積化した量子計算回路要素の製造は、典型的には超伝導体材料、誘電体、および金属層を堆積することおよびパターン形成することを含む。超伝導体材料は、たとえば、とりわけ、ジョセフソン接合、超伝導体共平面導波路、量子ＬＣ発振器、量子ビット（たとえば、磁束量子ビットまたは電荷量子ビット）、超伝導量子干渉デバイス（ＳＱＵＩＤ）（たとえば、ＲＦ−ＳＱＵＩＤまたはＤＣ−ＳＱＵＩＤ）、インダクタ、キャパシタ、伝送線路、接地平面などの様々な量子計算回路要素および構成要素を形成するために使用することができる。

いくつかの実装形態では、量子計算回路要素は、不要な寄生モードへの量子ビットデバイスの結合を引き起こす寄生容量を呈する場合がある。特に、ある場合には、寄生容量によって量子ビットデバイスの遷移周波数に近い周波数で動作する１つまたは複数のモードが生じる場合があり、その結果、励起されると、量子ビットデバイスが寄生モードに結合して、デコヒーレンスをもたらす。Ｇｍｏｎ結合器は、いくつかの実装形態で、不要な寄生モードへの量子ビットデバイスの結合をもたらす場合がある、量子計算回路要素の例である。Ｇｍｏｎ結合器は、調節可能な結合ネットワークを通して結合される、少なくとも２つの量子ビットデバイスを含むと理解することができる。Ｇｍｏｎ結合器は、誘電体基板上のパターン形成された超伝導体層が量子ビットデバイスおよび結合ネットワークを形成する平面構造を有することができる。結合ネットワークは、特に、量子ビットデバイス間の結合強度を制御するための、調節可能なインダクタとして働く接合を有する超伝導体線から形成することができる。例示的なＧｍｏｎ結合器は、以下のように動作することができる。Ｇｍｏｎ結合器の第１の量子ビットデバイス（Ｑ１）が励起される。次いで、共鳴相互作用が生じるまで、第２の量子ビットデバイス（Ｑ２）の周波数が固定される一方で、Ｑ１の周波数が変えられる。Ｑ１からの励起状態がＱ２に結合される。いくつかの実装形態では、結合器ネットワークは、励起した量子ビットが他の量子ビットデバイスの代わりに結合する寄生モードを呈する。結合器ネットワークの寄生モードは、たとえば、ゼロバイアスにおいて約１２ＧＨｚの周波数に近い、量子ビットデバイスの、｜０＞ − ｜２＞遷移周波数に近い場合がある。いくつかの実装形態では、基底状態｜０＞の量子ビットが、結合器ネットワーク中の１つまたは複数の結合器によって、寄生モードへと励起される。寄生結合器モードは、結合器ネットワークのための制御線からの外部結合に起因して励起される場合がある。寄生結合は上でＧｍｏｎ結合器に関して記載されているが、そのような寄生結合は、他のタイプの量子ビットデバイス（たとえば、とりわけ、Ｘｍｏｎ量子ビット、Ｆｌｕｘｍｏｎ量子ビット、ｔｒａｎｓｍｏｎ量子ビット）および他のタイプの量子ビット結合器で生じる場合がある。

本開示は、回路要素に隣接する区域で誘電率を低減させることによって、寄生容量、および、回路要素の不要な寄生モードへの結合を低減させることに関する。たとえば、誘電率を低減させるため、回路要素に隣接する誘電体基板中にトレンチを形成することができる。トレンチは、トレンチが置き替わる誘電体の誘電率より低い（たとえば、大幅に低い）誘電率を有することができる。結果として、回路要素の寄生容量は、同じように低減することができる。寄生容量の低減によって、量子ビットデバイスの共鳴周波数から離れる、寄生モードの周波数の移動をもたらすことができる。量子ビットデバイスの共鳴周波数から離れた寄生モードの周波数に移動することによって、寄生モードに不要に結合する可能性を低減し、したがって、量子ビットデコヒーレンスの確率を低減することができる。

本明細書に記載される異なるトレンチおよび製造技法は、様々な量子計算回路要素のための様々な構成で利用することができ、本明細書で議論される、議論の例示的な構造は、可能な実装形態の全範囲は表さない。

図１Ａ〜図１Ｄは、量子計算回路要素中の寄生容量を低減させるための例示的な構造の、上面図および異なる可能な断面図を図示する概略図である。図１Ａ〜図１Ｄに示される構造は、誘電体基板１０４の面上に形成される超伝導体材料１０２の層を含む。超伝導体材料１０２およびいくつかの場合では基板１０４は、回路要素の中でもとりわけ、量子ビットデバイス（たとえば、ｆｌｕｘｍｏｎ量子ビット、ｇｍｏｎ量子ビット、ｘｍｏｎ量子ビット、または他の量子ビットデバイス）、ジョセフソン接合、量子ＬＣ発振器、ＳＱＵＩＤ、または共平面導波路などといった、量子計算回路要素の一部または全部を形成することができる。

図１Ａ〜図１Ｄ（および図２Ａ〜図２Ｄ）に描かれる超伝導体層１０２は、一緒に堆積される構造物、別個のステップで堆積される、単一の層に堆積されて別個の構造物を製造するために後処理される、などであってよい。図１Ｂ〜図１Ｄの各々は、誘電体基板１０４内で超伝導体層１０２に隣接して形成されるトレンチ領域の異なる可能な構成を描き、そこでは、トレンチ領域は、基板１０４の比誘電率よりも低い（たとえば、大幅に低い）比誘電率を有する。たとえば、トレンチ領域は、たとえば、真空または空気から構成されてよい。典型的な真空状態（たとえば、超高真空（ＵＨＶ）状態）は、約１０^−９トルより下の圧力を含むことができる。超伝導体層１０２に隣接しより低い比誘電率を有するトレンチ領域の存在によって、いくつかの実装形態では、超伝導体層１０２が属する量子計算回路要素により呈される寄生容量を減少させることができる。

図１Ａは、誘電体基板１０４上の超伝導体層１０２−１、１０２−２、および１０２−３の上面図を図示する概略図１００である。超伝導体層１０２−１は、第１の距離１０８−１だけ超伝導体層１０２−２から離される。超伝導体層１０２−２は、第２の距離１０８−２だけ超伝導体層１０２−３から離される。第１のトレンチ１０６−１は、超伝導体層１０２−１と超伝導体層１０２−２の間で超伝導体層１０２−１および超伝導体層１０２−２に隣接した領域に形成される。第２のトレンチ１０６−２は、超伝導体層１０２−２と超伝導体層１０２−３の間で超伝導体層１０２−２および超伝導体層１０２−３に隣接した領域に形成される。

図１Ｂは、トレンチ１０６−１および１０６−２の第１の構成にしたがった、横断線Ａ−Ａに沿った、図１Ａに描かれた超伝導体層１０２−１、１０２−２、および１０２−３の断面図を図示する概略図１１０である。この構成では、第１のトレンチ１０６−１および第２のトレンチ１０６−２は、超伝導体層１０２に隣接して配置され、それぞれ、幅１０８−１および１０８−２を有する。すなわち、第１のトレンチ１０６−１の幅は、超伝導体層１０２−１と超伝導体層１０２−２の間の第１の距離１０８−１とほぼ同じである。第２のトレンチ１０６−２の幅は、超伝導体層１０２−２と超伝導体層１０２−３の間の第２の距離１０８−２とほぼ同じである。各トレンチについて、その幅のトレンチが、超伝導体層１０２の下に延びることなく、超伝導体層１０２の縁部と共平面である平面に延びる。各トレンチ１０６−１および１０６−２は、深さ１１２を有する。図１Ｂに描かれるように、深さ１１２は、超伝導体層１０２の下面と共平面である平面から誘電体基板へと延びる。トレンチ１０６−１および１０６−２は、同じ深さ１１２を有するものとして図１Ｂに描かれるが、いくつかの実装形態では、トレンチは、異なる深さを有する場合がある。いくつかの実装形態では、トレンチの深さは、エッチングプロセスによって除去される誘電体基板の量によって確立することができ、このことは、下で図３Ａおよび図３Ｂを参照してより詳細に議論されることになる。

図１Ｃは、第２の異なる構成にしたがった、図１Ａの横断線Ａ−Ａに沿った、超伝導体層１０２−１、１０２−２、および１０２−３の断面図を図示する概略図１２０である。第２の構成では、第１のトレンチ１１４−１および第２のトレンチ１１４−２は、それぞれ、幅１１６−１および１１６−２、ならびにトレンチの深さ１１２を有する。また、第１のトレンチ１１４−１は、超伝導体層１０２−１および１０２−２に隣接して配置され、第２のトレンチ１１４−２は、超伝導体層１０２−２および１０２−３に隣接して配置される。この構成では、第１のトレンチ１１４−１および１１４−２の各々の一部が、部分的に、少なくとも１つの超伝導体層の下に延びる。たとえば、トレンチ１１４−１の幅の少なくとも一部が超伝導体層１０２−１の下に延び、トレンチ１１４−２の幅の少なくとも一部が超伝導体層１０２−２の下に延びる。超伝導体層の下に延びるトレンチ幅の量は変わってよい。

図１Ｄは、第３の異なる構成にしたがった、図１Ａの横断線Ａ−Ａに沿った、超伝導体層１０２−１、１０２−２、および１０２−３の断面図を図示する概略図１３０である。また、２つのトレンチ１２２−１および１２２−２が、それぞれの超伝導体層に隣接して配置される。図１Ｂ〜図１Ｃに示されるトレンチと対照的に、トレンチ１２２−１および１２２−２は、矩形の断面を有さない。トレンチ１２２−１および１２２−２は、変化するトレンチ幅および深さを有する（たとえば、トレンチ１２２−２の幅は、第１の幅１２４−１から第２の幅１２４−２に変化する場合がある）。各トレンチは、同様に変化する深さを有する場合がある（たとえば、トレンチ１２２−１の深さは、第１の深さ１２６−１から第２の異なる深さ１２６−２に変化する場合がある）。いくつかの実装形態では、不規則なトレンチ形状は、製造の容易さを含む様々な理由で好ましい場合がある。たとえば、いくつかの誘電体基板（たとえば、オフアクシスシリコンウェハ）では、誘電体基板は、特定の結晶方位に沿って優先的にエッチングし、その結果、形成されるトレンチは、結晶方位にしたがう不規則な幾何形状を有することになる。

トレンチ幅、深さ、および長さは、トレンチのタイプおよびトレンチが組み込まれる量子計算回路要素に依存する値の範囲にある場合がある。たとえば、トレンチは、約１ミクロンと約５ｍｍの間の長さを有する場合がある。いくつかの実装形態では、トレンチの長さは、トレンチが形成される隣接する回路要素と同じ長さに延びる場合がある。たとえば、共平面導波路量子ビット結合器要素として形成される超伝導体層では、トレンチは、共平面導波路量子ビット結合器要素の全長に沿って延びる長さを有する場合がある（たとえば、トレンチが共平面導波路量子ビット結合器要素と同じ長さを有する場合がある）。トレンチは、数ナノメートル（たとえば、５〜１０ｎｍ）から数ミクロンまたは数十ミクロンの間の幅を有する場合がある。いくつかの実装形態では、トレンチの深さは、トレンチの幅と同様のスケールのものとなり、たとえば、共平面導波路の特徴間のトレンチの幅が５〜１０ｎｍである共平面導波路では、トレンチの深さは、やはり５〜１０ｎｍの程度となる。加えて、いくつかの実装形態では、トレンチは、最大数百ミクロンの深さを有する場合がある。

図２Ａ〜図２Ｄは、例示的な、誘電体基板上に浮かんでいる超伝導体層の異なる図を図示する概略図である。

図２Ａは、誘電体基板２０４の上方の超伝導体層２０２−１、２０２−２、および２０２−３の上面図を図示する概略図２００である。誘電体基板２０４内のトレンチ２０６は、超伝導体層２０２−１、２０２−２、および２０２−３に隣接して配置される。この概略図では、トレンチ２０６の幅２０８が、超伝導体層２０２−１および２０２−３の縁部と共平面である平面に延びる。加えて、トレンチ２０６は、完全に、超伝導体層２０２−２の下に延び、その結果、超伝導体層２０２−２の部分は、２つのピラー２１０−１と２１０−２の間に浮かんでいる。いくつかの実装形態では、ピラーは、トレンチ２０６を形成するために除去されなかった誘電体基板２０４の部分である。いくつかの実装形態では、超伝導体層は、超伝導体層の下面と誘電体基板２０４との間に、１つ、２つ、またはそれ以上のピラー２１０を有する場合がある。

図２Ｂは、図２Ａの線Ａ−Ａに沿った、サンプル２００の断面図を図示する。図２Ｃは、図２Ａの線Ｂ−Ｂに沿った、サンプル２００の断面図を図示する。

図２Ｂに示されるように、トレンチ２０６は、幅２０８を有し、完全に超伝導体層２０２−２の下に延びる。この概略図では、トレンチ２０６の幅２０８が、超伝導体層２０２−１および２０２−３の下に延びることなく、超伝導体層２０２−１および２０２−３の縁部と共平面である平面に延びる。描かれるように、超伝導体層２０２−２は、横断線Ａ−Ａで、トレンチ２０６の上方に少なくとも部分的に浮かんでいる。ピラー２１０は、点線で描かれており、図２ＢのＺ軸に沿った平面内にある。トレンチ２０６は、誘電体基板２０４内に深さ２１２を有する。いくつかの実装形態では、深さ１１２は、超伝導体層２０２の下面と共平面である平面から誘電体基板へと延びる。いくつかの実装形態では、トレンチの深さは、エッチングプロセスによって除去される誘電体基板の量によって確立することができ、このことは、下で図３Ａおよび図３Ｂを参照してより詳細に議論されることになる。

図２Ｃは、横断線Ｂ−Ｂに沿った、図２Ａに描かれた超伝導体層２０２−２の断面図を図示する概略図２４０である。概略図２４０は、超伝導体層２０２−２の長さ２１６に沿った超伝導体層２０２−２を描いており、その結果、２つのピラー２１０−１および２１０−２が見える。長さ２１６は、超伝導体層を含む量子回路要素に依存して、１００ｎｍから数百ミクロン（たとえば、１２０ミクロン）の範囲にわたる場合がある。ピラー２１０−１および２１０−２は、距離２１４だけ離される。いくつかの実装形態では、２つ以上のピラーが、ピラー間に、周期的またはランダムな距離を有する。加えて、ピラーは、様々な幾何形状または不規則な形状のものであってよく、すべてが同一である必要はない。たとえば、ピラーは、形状の中でもとりわけ、円筒形、立方形、または矩形プリズム形状を有する場合がある。

いくつかの実装形態では、ピラー間の間隔は、数ミクロンから数百ミクロンの範囲である場合がある。加えて、ピラーは、寸法が変わる場合がある。ピラーは、トレンチの上面（たとえば、床）から延びて、超伝導体層の下面に延びるように規定される高さを有することができる。ピラーは、高さに垂直な面に沿って延びる１つまたは複数のさらなる寸法（たとえば、幅、長さ、または直径）を有することができ、高さに垂直な面に沿って延びる１つまたは複数の寸法のサイズは、数十ナノメートルと数ミクロンの間であってよい。浮かんでいる層構成でのトレンチ寸法（たとえば、長さ、幅、および深さ）は、図１Ａ〜図１Ｄを参照して上で議論したトレンチ寸法と同様であってよい。いくつかの実装形態では、トレンチ寸法（たとえば、長さ、幅、および深さ）のうちの１つまたは複数は、トレンチが組み込まれるものに隣接する量子計算回路要素（たとえば、共平面導波路）の１つまたは複数の寸法（たとえば、長さまたは幅）に基づいて選択することができる。

本明細書に記載されるように、ピラーは、除去されずに超伝導体層を支持する基板の部分である。ピラーを形成するためのプロセスは、図３Ｂを参照して、下でさらに詳細に記載される。

図２Ｄは、図２Ａに描かれる、超伝導体層２０２−１および２０２−２の斜視図を図示する概略図２６０である。概略図２６０は、距離２１４だけ離されたピラー２１０−１と２１０−２を有する部分的に浮かんでいる超伝導体層２０２−２を描く。ピラー２１０−１および２１０−２は、超伝導体層２０２−２を支持し、いくつかの実装形態では、誘電体基板２０４から形成することができる。ピラーは高さ２１２を有しており、高さ２１２は、トレンチ２０６の高さと等しくてよい。ピラー間の距離２１４は、可変、周期的、またはランダムであってよい。ピラーは、図２Ａ〜図２Ｄでは円柱状として描かれるが、様々な幾何形状または不規則な形状のものであってよく、すべてが同一である必要はない。

いくつかの実装形態では、上述の特徴（たとえば、超伝導体層に隣接するトレンチ、超伝導体層の部分的に下のトレンチ、部分的に浮かんでいる超伝導体層）の一部または全部が、量子結合デバイスを含む量子計算回路要素の部分となることができる。

トレンチの製造
誘電体基板の中で基板の上部の超伝導体層に隣接するトレンチを製造するために、たとえば、乾式化学エッチング（プラズマあり、またはプラズマなしの気相エッチング）、湿式エッチング、物理エッチング（誘導結合プラズマエッチングまたはイオンビームミリング）、物理化学エッチング（反応性イオンビームエッチングまたは化学反応併用イオンビームエッチング）、またはそれらの組合せを含む、様々な製造プロセスを使用することができる。

トレンチのサイズ、ならびに超伝導体層および誘電体基板の材料に依存して、他のものよりある種の製造プロセスが好ましい場合がある。たとえば、ＳＦ_６／Ｏ_２は、シリコン誘電体基板上に堆積されるアルミニウム超伝導体層用の、シリコンの異方性エッチャントである。ＳＦ_６／Ｏ_２は、異なる誘電体および／または超伝導体層材料（たとえば、サファイア、ニオブチタン）用のエッチャントとして使用することもできる。

加えて、いくつかの製造プロセスおよび／またはトレンチは、製造プロセスおよび／またはトレンチに誘起されるデコヒーレンスに起因して、１つまたは複数の量子回路要素の性能の低下をもたらす場合がある。たとえば、量子ビットのデコヒーレンスをもたらす１つの要因は、磁束ノイズである。いくつかの実装形態では、磁束ノイズは、製造期間に、量子回路要素中の超伝導体層のさらなる面が環境汚染物（たとえば、酸素）にさらされることから生じる場合がある。結果として、量子ビットデバイスに含まれる超伝導体層に隣接するトレンチは、超伝導体層にだけ隣接すること（しかし、超伝導体層の下にないこと）ができる。

図３Ａは、図１Ｂに図示された構造を形成するための例示的なプロセス３０の流れ図である。シリコンまたはサファイアなどの誘電体基板が設けられ（３０２）、誘電体基板の面上に、第１の超伝導体層が堆積されてパターン形成される（３０４）。超伝導体層は、アルミニウム、ニオブチタン、または臨界温度未満で超伝導特性を有する他の材料もしくは合金を含むことができる。超伝導体層は、誘電体基板上に直接堆積すること、１つまたは複数のマスクを通して堆積すること、別個のエッチングプロセスで後処理することなどができる。超伝導体層は、平面の幾何形状（たとえば、配線、ループ、平行な配線、または矩形）を有し、１つまたは複数のデバイス（たとえば、デバイスの中でも、共平面導波路、量子ビットデバイス、量子ビット結合器）の一部または全部を形成することができる。エッチングプロセスは、誘電体基板内で、１つまたは複数の超伝導体層に隣接する１つまたは複数のトレンチをエッチングするために実施される（３０６）。トレンチ側壁が超伝導体層の下に延びない図１Ｂに示されるトレンチ構造を形成するため、異方性エッチングプロセスを選択することができる。さらに、超伝導体は、エッチングマスクとして機能して、超伝導体層の下の基板の部分をエッチングから保護することができる。たとえば、シリコン基板上のアルミニウム超伝導体層では、５００Ｗである比率のＳＦ_６：Ｏ_２の乾式エッチングＩＣＰを使用して、超伝導体層のアンダーカットがほとんどない、シリコン基板中の超伝導体層に対して隣接するトレンチを製造することができる。酸素（Ｏ_２）を使用し、数パスカルの範囲にわたるＯ_２圧力で超伝導体層のアンダーカットを防止することができる。いくつかの実装形態では、エッチングプロセスで、ＳＦ_６：Ｏ_２について２：１の割合を使用する。いくつかの実装形態では、エッチング速度は約１１０ｎｍ／分であるが、プロセスパラメータに依存して変わる場合がある。加えて、基板は、エッチングプロセス期間に（たとえば、５０Ｗで）バイアスされる場合がある。

図３Ｂは、図１Ｃまたは図２Ａ〜図２Ｄに図示された構造を形成するための例示的なプロセス３５０の流れ図を図示する概略図である。シリコンまたはサファイアなどの誘電体基板が設けられ（３５２）、誘電体基板の面上に、第１の超伝導体層が堆積される（３５４）。第１の異方性エッチングプロセスが、誘電体基板内で、第１の超伝導体層に隣接する１つまたは複数のトレンチをエッチングするために実施される（３５６）。誘電体基板内で超伝導体層に隣接したトレンチの形成の後に、第２の等方性エッチングプロセスが実施される（３５８）。たとえば、シリコン基板内で１つまたは複数の隣接トレンチを有するアルミニウム超伝導体層では、ＸｅＦ_２のプラズマレスドライエッチングを使用して、基板から超伝導体層をリリースすることができる。ＸｅＦ_２エッチングは、シリコンにとっては等方性エッチャントであり、シリコンはアルミニウムに対して非常に選択的であり、したがって、本開示にしたがったトレンチを形成するためにシリコンを除去するのに必要な時間の間、アルミニウム層は、事実上ほとんどエッチングされない。むしろ、アルミニウム層は、シリコンのエッチングのためのマスクとして機能する。トレンチの一部が超伝導体層の下にあるように、第２の等方性エッチングプロセスをトレンチを延ばすためさらに使用することができる。図１Ｃおよび図１Ｄに描かれるように、超伝導体層の下にトレンチが延びる程度は変わってよい。超伝導体層の少なくとも一部について、トレンチが、完全に超伝導体層の下にあり、浮かんでいる超伝導体層を形成するように、等方性エッチングプロセスを継続することができる（３６０）。図２Ａ〜図２Ｄに描かれるように、浮かんでいる超伝導体層は、１つまたは複数のピラーを含む。

いくつかの実装形態では、ＸｅＦ_２エッチングステップは、等方性であり、超伝導体層ならびに誘電体基板を（より遅い速度ではあるが）エッチングすることができ、そのため、ＸｅＦ_２が、超伝導体層をアンダーカットすると、ＸｅＦ_２は超伝導体層の部分をやはりエッチングすることになる。等方性エッチングを補正するために、設計上の調節（たとえば、超伝導体層がエッチング後に所望の寸法となるように超伝導体層にバイアスをかけること）を実施することができる。

いくつかの実装形態では、１つまたは複数のエッチングプロセス以前に、１つまたは複数のマスクが超伝導体層を覆って堆積することができる。１つまたは複数のマスクを使用して、基板の特定の領域で、トレンチのエッチング、または特定の超伝導体層もしくは超伝導体層の部分をアンダーカットすること防止することができる。たとえば、誘導性結合デバイスに隣接する量子ビットデバイスでは、誘導性結合デバイスを形成し量子ビットデバイスを形成しない超伝導体層に隣接するトレンチをエッチングすることが求められる場合がある。露出された区域だけがエッチングされるように、マスク（たとえば、パターンレジストマスク層）を利用して、誘電性結合デバイスを形成する超伝導体層に隣接する誘電体基板を選択的に露出することができる。別の例では、第１の異方性エッチングプロセスで製造されたある種のトレンチだけが第２の異方性エッチングプロセスによってさらにエッチングされるように、マスクを１つまたは複数のエッチングプロセス間で利用することができる。

いくつかの実装形態では、浮かんでいる超伝導体層を支持するピラーを、以下のように形成することができる。第１のステップでは、パターン形成した超伝導体層を有する誘電体基板が設けられる。たとえば、超伝導体層がエッチングされ、矩形、配線、または他のパターンが形成されていてよい。超伝導体層がやはりパターン形成され、超伝導体層内に、１つもしくは複数の開口または孔が含まれていてよい。開口または孔は、超伝導体層の上面から、超伝導体層の厚みを通って、誘電体基板まで延びてよい。複数の開口または孔が設けられるとき、開口または孔は、決まった距離だけ、互いに周期的に離間してよい。パターン形成した超伝導体層を有する基板は、次いで、ＸｅＦ_２などのエッチャントにさらすことができ、エッチャントは、開口または孔を通過して、下にある基板をエッチングする。下にある基板の大部分がエッチングされるが、超伝導体層を支持し続けるピラーが残るように、エッチングプロセスを計時することができる。

プロセス３００および３５０は、トレンチを形成するために、可能な多くの異なる製造プロセスのうちの２つと考えるべきであり、図１Ａ〜図１Ｄおよび図２Ａ〜図２Ｄを参照して記載されるトレンチを製造するのに可能な製造技法の全範囲を限定するべきではない。

異なる量子回路要素（たとえば、量子回路要素の中でもとりわけ、量子ビット結合器要素、量子ビットデバイス）に実装されるトレンチは、異なる最適なトレンチおよび製造プロセスを必要とする場合がある。たとえば、比較的広い（たとえば、約１５ミクロン）配線を有する量子回路要素では、隣接するトレンチをエッチングするため、および超伝導体配線の下をエッチングするための製造プロセスは、追加の製造ステップを必要とする場合がある。第１のステップは、第１の製造技法（たとえば、乾式エッチングＩＣＰ）を使用してトレンチをエッチングするステップを含み、エッチングされるトレンチの壁は、超伝導体層の上面に対して垂直である。第２のステップは、下にある基板の大部分がエッチングされるように超伝導体層をアンダーカットするために、第２のエッチングによって、超伝導体層の下の誘電体基板を均一にエッチングすることができるため超伝導体層に孔を形成するステップを必要とする場合がある。

いくつかの実装形態では、トレンチが一度製造されると、真空のままで残されるのではなく、異なる材料でトレンチを満たすことができる。たとえば、トレンチを、（誘電体基板に対して）低い誘電率を有する材料で満たすことができ、これは、量子回路要素の製造プロセスとやはり互換性がある。たとえば、二酸化ケイ素、または二酸化ケイ素のドープした変異体（たとえば、フッ素ドープした二酸化ケイ素、炭素ドープした二酸化ケイ素）を、化学的気相堆積によって堆積することができる。二酸化ケイ素は、さらに、何らかの電子ビーム蒸着またはスパッタリング技法、ならびにスピンオングラス技法によって堆積することができる。化学的気相堆積ならびにスピンオン方法で堆積できるテフロン（登録商標）および様々なポリマー（たとえば、フォトレジスト、ポリイミド）を含む低い誘電率を有する他の材料を使用して、トレンチを満たすことができる。

様々な量子計算回路要素および構成要素は、量子計算回路要素を形成する超伝導体層に隣接する１つまたは複数のトレンチから恩恵を受けることができる。量子計算回路要素の例としては、とりわけ、ジョセフソン接合、超伝導体共平面導波路、量子ＬＣ発振器、量子ビット（たとえば、磁束量子ビットまたは電荷量子ビット）、超伝導量子干渉デバイス（ＳＱＵＩＤ）（たとえば、ＲＦ−ＳＱＵＩＤまたはＤＣ１０ＳＱＵＩＤ）、インダクタ、キャパシタ、伝送線路、接地平面が挙げられる。

量子計算回路要素の例は、調整可能な結合器ネットワークおよび１つまたは複数の結合器制御線を含む量子ビット結合デバイスであってよい。図４Ａおよび図４Ｂは、２つのＧｍｏｎ量子ビット４０２−１、４０２−２および調節可能な結合器ネットワーク４０４を含むＧｍｏｎ結合器４００の例示的なレイアウトを図示する概略図である。図４Ａおよび図４Ｂでは、白で描かれる図の区域は、露出した誘電体基板であり、白くない区域は、面上に少なくとも超伝導体層および／または誘電体層を有することを理解することができる。いくつかの実装形態において、白で描かれる区域は、本明細書に議論される技法を使用してトレンチを製造できる場所である。

Ｇｍｏｎ結合器４００は、調節可能な結合器ネットワーク４０４を通して結合される少なくとも２つの量子ビットデバイス４０２−１および４０２−２を含むと理解することができる。Ｇｍｏｎ結合器４００は、誘電体基板上の１つまたは複数のパターン形成された超伝導体層が量子ビットデバイスおよび結合ネットワークを形成する平面構造を有することができる。結合器ネットワーク４０４は、特に、量子ビットデバイス４０２−１、４０２−２間の結合強度を制御するための、調節可能なインダクタとして働く接合を有する超伝導体線から形成することができる。

量子ビット４０２−２の記載をここで提供することになるが、両方の量子ビット４０２−１、４０２−２は同じ構造を有する。量子ビット４０２−２は、２つの共平面導波路制御線４０６−１および４０６−２を有する。制御線４０６−１および４０６−２は、量子ビット４０２−２における励起状態のための１つの制御線、および量子ビットの周波数を調節するための１つの制御線を含む。結合器ネットワーク４０４は、ループ状に配置される２つの超伝導体配線４０８を含む。さらに、結合器ネットワーク４０４は、結合器４０８のインダクタンスを調節するための結合器制御線４１０を含む。各量子ビットデバイスは、誘電体基板（たとえば、シリコン）の上にある、超伝導体層（たとえば、超伝導温度以下で動作するアルミニウム）から製造される。少なくとも量子ビットの超伝導体層の一部は、誘電体基板と接触する。量子ビット４０２−１、４０２−２のためＧｍｏｎ量子ビットが描かれるが、量子ビットデバイス４０２−１および４０２−２は、異なるタイプの量子ビット（たとえば、ｘｍｏｎ量子ビット、ｔｒａｎｓｍｏｎ量子ビット、および磁束量子ビット）を含むことができる。各量子ビット（たとえば、量子ビット４０２−２）は、図４Ｂを参照してより詳細に記載される、結合ネットワーク４０４に量子ビットを誘導的に結合する、超伝導体配線４１１を含む。

図４Ｂは、結合器４０８のレイアウトを図示する概略図である。本明細書に記載されるように、白くないよう描かれる区域は、少なくとも超伝導体材料および／または誘電体材料の層（たとえば、結合器内の接地平面４１６、および結合器の配線４１４）に対応し、白で描かれる区域４１２は、誘電体基板が露出され、本明細書に議論される技法を使用してトレンチを製造できる区域に対応する。たとえば、トレンチの幅が超伝導体層の縁部にまで延びるが縁部を越えない図１Ｂに描かれるように、またはトレンチの一部が隣接する超伝導体層の下に部分的に、しかし完全にではなく延びる図１Ｃのように、またはトレンチの一部が隣接する超伝導体層の下に、完全に延びる図２Ａ〜図２Ｄのように、トレンチを形成することができる。

誘導性結合器４０８は、３つの配線（たとえば、約１．５ミクロン幅の配線）４１４−１、４１４−２、および４１４−３を含む。いくつかの実装形態では、各配線が互いの配線に近く、強度（最大）の誘導性結合が達成されるように、配線間の距離４１７に対して各配線の幅４１５は小さい。量子ビットは、結合ネットワーク４０４内で誘導性結合器４０８の結合器配線４１４−２の両側にループを形成する超伝導体配線４１４−１および４１４−３を、各々が含む。配線４１４−２は、量子ビットの配線４１４−１および４１４−３を通して誘導性結合器を量子ビットに誘導的に結合する。配線４１４−１、４１４−２、４１４−３は、各々、それぞれのループ４１９（たとえば、図４Ｂに描かれるような矩形ループ）を形成する。２つの配線４１４−１および４１４−３によって形成されるそれぞれのループ間に配線４１４−２がループ４１９を形成する配線４１４−２の長さは、量子ビットと誘導性結合器の間に相互インダクタンスが生じることができる長さである。また、白で描かれる区域は、本明細書に議論される技法を使用してトレンチを製造できる場所である。それらの区域にトレンチを形成することによって、ｇｍｏｎ結合器４００の寄生容量を減らすことが可能な場合がある。たとえば、量子ビット４０２−１、４０２−２、および結合器ネットワーク４０４の寄生容量を減らすことができる。

図５Ａは、トレンチの例示的なシミュレーションしたレイアウトを描き、図５Ｂは、様々なトレンチ構造上の容量／長さにおける改善を描くシミュレーション結果のプロットを描く。図５Ａは、超伝導体層５０４を有する誘電体基板５０２のシミュレーションした例示的なレイアウト５００を描く。トレンチ幅５０６−１および５０６−２は、超伝導体層５０４に隣接し、超伝導体層５０４の下に延びるある長さの幅を有する。

図５Ｂは、超伝導体層（たとえば、配線）に隣接するトレンチの誘電体基板の中への深さについて、誘電体基板上の超伝導体層（たとえば、配線）の容量／長さの依存性を描くシミュレーション結果のプロットである。４つの異なるそれぞれのパラメータ掃引を使用して、４つの異なるトレンチがシミュレーションされている。図５Ｂのシミュレーションプロットでは、超伝導体層５０４は、幅が１．５ミクロンであって、１．５ミクロンの間隙（５０６−１および５０６−２）によって互いに分離される。図５Ｂのプロットでは、超伝導体層５０４の単位長当たりの容量が描かれ、各曲線は、超伝導体層５０４間のトレンチ幅（たとえば、アンダーカット幅）および／またはトレンチ深さを変えた異なる例を表す。各曲線５１０、５２０、５３０、および５４０は、それぞれのｘ軸（たとえば、アンダーカット幅および／またはトレンチの深さ）に対応するものとして図５Ｂに示される。曲線５１０は、最大で超伝導体層の縁部にまで延びるが、それ以上延びない幅を有するトレンチに対応する（たとえば、（図１Ｂに描かれるように）トレンチは、超伝導体層の下に延びない）。曲線５２０は、（たとえば、図１Ｃおよび図５Ａに描かれるように）隣接する超伝導体配線の下に少なくとも部分的に延びる幅を有する、シミュレーションしたトレンチに対応する。曲線５３０は、（たとえば、図２Ａ〜図２Ｄに描かれるように）１．５ミクロンの固定のトレンチ深さを有し、超伝導体層が十分にリリースされてピラー上に浮かぶように、トレンチが超伝導体層の下に完全に延びるよう超伝導体層が十分にアンダーカットされる点まで、変化させた量の幅のトレンチが超伝導体層の下にある、シミュレーションしたトレンチに対応する。曲線５４０は、トレンチが形成される誘電体面上ではない誘電体基板面の上に浮かんでいる超伝導体層をシミュレーションすることによって生成されており、トレンチの深さは、超伝導体層と誘電体基板面の間の距離としてシミュレーションされている。点線５５０は、点線５３０と曲線５１０の間の交点および点線５５０と曲線５３０の間の交点が、１．５ミクロンのトレンチの深さおよび超伝導体層のアンダーカットなしを含む同じシミュレーション構造を表すように、曲線５１０と５３０について２つの異なるパラメータ掃引についての同じ結果を強調している。

曲線５１０は、トレンチ幅（約１．５ミクロン）と同様のトレンチの深さに近いロールオーバ点５５２に達する。曲線５３０は、曲線５１０を越える、容量／長さのより著しい減少をさらに示し、超伝導体層をアンダーカットすることによって寄生容量効果をさらに減少させることを示唆している。

本開示では、超伝導（あるいは「超伝導体」）材料は、超伝導臨界温度以下で、超伝導特性を呈する材料として理解することができる。超伝導体材料の例としては、アルミニウム（１．２ケルビンの超伝導臨界温度）およびニオブ（９．３ケルビンの超伝導臨界温度）が挙げられる。

さらに、本開示では、誘電体基板または誘電体材料とは、印可した電場によって分極することができる電気絶縁体である材料と理解することができる。誘電体基板の例としては、シリコン（１１．７のバルク誘電率）およびサファイア（１１．５のバルク誘電率）が挙げられる。

量子計算回路要素の形成で使用できる超伝導体材料の例はアルミニウムである。アルミニウムは、誘電体と組み合わせて使用して、量子計算回路要素の一般的な構成要素であるジョセフソン接合を確立することができる。アルミニウムで形成することができる量子計算回路要素の例としては、とりわけ、超伝導体共平面導波路、量子ＬＣ発振器、量子ビット（たとえば、磁束量子ビットまたは電荷量子ビット）、超伝導量子干渉デバイス（ＳＱＵＩＤ）（たとえば、ＲＦ−ＳＱＵＩＤまたはＤＣ−ＳＱＵＩＤ）、インダクタ、キャパシタ、伝送線路、接地平面などの回路要素が挙げられる。

アルミニウムは、超伝導体量子計算回路要素ならびに相補型金属酸化物半導体（ＣＭＯＳ）回路に基づいた他の伝統的な回路要素と相互動作可能な、超伝導体伝統的回路要素の形成でやはり使用することができる。アルミニウムで形成することができる伝統的回路要素の例としては、高速単一磁束量子（ＲＳＦＱ）デバイス、レシプロカル量子論理（ＲＱＬ）デバイス、およびバイアス抵抗器を使用しないＲＳＦＱのエネルギー効率的なバージョンであるＥＲＳＦＱデバイスが挙げられる。他の伝統的回路要素が、同様にアルミニウムで形成することができる。伝統的回路要素は、データがアナログまたはデジタル形式で表されるデータに基本的算術演算、論理演算、および／または入出力動作を実施することによって、コンピュータプログラムの命令をまとめて実行するように構成することができる。

本明細書に記載されるプロセスは、超伝導体、誘電体、および／または金属など、１つまたは複数の材料の堆積をともなう場合がある。選択される材料に依存して、堆積プロセスの中でもとりわけ、化学的気相堆積、物理的気相堆積（たとえば、蒸着またはスパッタリング）、またはエピタキシャル技法といった堆積プロセスを使用して、これらの材料を堆積することができる。本明細書に記載されるプロセスは、製造期間にデバイスから１つまたは複数の材料を除去することもともなう場合がある。除去される材料に依存して、除去プロセスとしては、たとえば、湿式エッチング技法、乾式エッチング技法、またはリフトオフプロセスが挙げられる。

本明細書に記載される量子の主題および量子の動作の実装形態は、好適な量子回路で、またはより一般的には、本明細書に開示される構造物およびそれらの構造的な等価物を含む量子計算システム、またはそれらのうちの１つまたは複数の組合せで実装することができる。「量子計算システム」という用語は、限定しないが、量子コンピュータ、量子情報処理システム、量子暗号化システム、または量子シミュレータを含むことができる。

量子情報および量子データという用語は、量子システムによって搬送され、保持され、または記憶される情報またはデータのことをいい、ここで、最小の重要なシステムは、量子ビット、たとえば、量子情報の単位を規定するシステムである。「量子ビット」という用語は、対応する文脈中の２レベルシステムとして好適に近似することができるすべての量子システムを包含すると理解される。そのような量子システムは、たとえば、２つ以上のレベルを有する多レベルシステムを含むことができる。例として、そのようなシステムとしては、原子、電子、光子、イオン、または超伝導量子ビットが挙げられる。多くの実装形態では、計算の基底状態は、基底および第１の励起状態で識別されるが、計算の状態がより高いレベルの励起状態で識別される他の設定が可能であることが理解される。量子メモリとは、高い忠実度および効率で長時間量子データを記憶できるデバイスであり、たとえば、光が、伝送のために使用され、物体が重ね合わせまたは量子コヒーレンスなどといった量子データの量子特徴を記憶および保存するためのものである光−物体インターフェースと理解される。

量子計算回路要素は、量子処理演算を実施するために使用することができる。すなわち量子計算回路要素は、非決定論的方法でデータに演算を実施する、重ね合わせおよびもつれなどといった、量子力学現象を使用するように構成することができる。量子ビットなどのある種の量子計算回路要素は、同時に１つよりも多い状態における情報を表し、その情報に基づいて演算するように構成することができる。本明細書に開示されたプロセスで形成することができる超伝導量子計算回路要素の例としては、とりわけ、共平面導波路、量子ＬＣ発振器、量子ビット（たとえば、磁束量子ビットまたは電荷量子ビット）、超伝導量子干渉デバイス（ＳＱＵＩＤ）（たとえば、ＲＦ−ＳＱＵＩＤまたはＤＣ−ＳＱＵＩＤ）などの回路要素が挙げられる。

対照的に、伝統的な回路要素は、一般的に決定論的方法でデータを処理する。伝統的な回路要素は、データがアナログまたはデジタル形式で表されるデータに、基本的算術演算、論理演算、および／または入出力動作を実施することによって、コンピュータプログラムの命令をまとめて実行するように構成することができる。いくつかの実装形態では、伝統的な回路要素を使用して、電気接続または電磁接続を通して、量子計算回路要素にデータを送信し、および／または量子計算回路要素からデータを受信することができる。本明細書で開示されるプロセスで形成できる伝統的な回路要素の例としては、高速単一磁束量子（ＲＳＦＱ）デバイス、レシプロカル量子論理（ＲＱＬ）デバイス、およびバイアス抵抗器を使用しないＲＳＦＱのエネルギー効率的なバージョンである、ＥＲＳＦＱデバイスが挙げられる。他の伝統的な回路要素が、同様に本明細書で開示されるプロセスで形成することができる。

本明細書に記載される回路要素などの、超伝導量子計算回路要素および／または超伝導の伝統的な回路要素を使用する量子計算システムの動作期間に、超伝導回路要素は、超伝導材料が超伝導特性を呈することができる温度に、低温維持装置内で冷却される。

本明細書は多くの特有の実装上の詳細を含むが、これらは、特許請求できる範囲に対する制限と考えるべきでなく、むしろ、特定の実装形態に特有であってよい特徴の記述と考えるべきである。別個の実装形態の文脈で本明細書に記載されるいくつかの特徴を、単一の実装形態で組み合わせて実装することもできる。逆に、単一の実装形態の文脈で記載される様々な特徴を、複数の実装形態で別個に、または任意の好適な下位の組合せで実装することもできる。さらに、特徴は、ある種の組合せで機能すると上で記載された場合があり、そのように最初に主張さえされるが、特許請求される組合せからの１つまたは複数の特徴は、いくつかの場合に、組合せから削除することができ、特許請求される組合せは、下位の組合せまたは下位の組合せの変形形態に向けられてよい。

同様に、動作は特定の順番で図面に描かれるが、これは、所望の結果を実現するために、そのような動作が示された特定の順番もしくは順次順番で実施されるべきである、またはすべての図示された動作が実施されるべきであると要求していると理解するべきでない。たとえば、請求項に述べられた行為は、異なる順番で実施して、依然として所望の結果を実現することができる。ある環境では、マルチタスクおよび並列処理が有利な場合がある。さらに、上に記載された実装形態中の様々な構成要素の区切りは、すべての実装形態でそのような区切りが必要であると理解するべきでない。

いくつかの実装形態を記載してきた。それにもかかわらず、本発明の精神および範囲から逸脱することなく、様々な変更形態を行うことができると理解されよう。他の実装形態は、以下の請求項の範囲内である。

３０ プロセス
１００ 概略図
１０２ 超伝導体材料、超伝導体層
１０２−１ 超伝導体層
１０２−２ 超伝導体層
１０２−３ 超伝導体層
１０４ 誘電体基板
１０６−１ 第１のトレンチ
１０６−２ 第２のトレンチ
１０８−１ 第１の距離、幅
１０８−２ 第２の距離、幅
１１０ 概略図
１１２ 深さ
１１４−１ 第１のトレンチ
１１４−２ 第２のトレンチ
１１６−１ 幅
１１６−２ 幅
１２０ 概略図
１２２−１ トレンチ
１２２−２ トレンチ
１２４−１ 第１の幅
１２４−２ 第２の幅
１２６−１ 第１の深さ
１２６−２ 第２の深さ
１３０ 概略図
２００ 概略図、サンプル
２０２−１ 超伝導体層
２０２−２ 超伝導体層
２０２−３ 超伝導体層
２０４ 誘電体基板
２０６ トレンチ
２０８ 幅
２１０ ピラー
２１０−１ ピラー
２１０−２ ピラー
２１２ 深さ、高さ
２１４ 距離
２１６ 長さ
２４０ 概略図
２６０ 概略図
３００ プロセス
３５０ プロセス
４１１ 超伝導体配線
４００ Ｇｍｏｎ結合器
４０２−１ Ｇｍｏｎ量子ビット
４０２−２ Ｇｍｏｎ量子ビット
４０４ 結合器ネットワーク
４０６−１ 制御線
４０６−２ 制御線
４０８ 超伝導体配線、結合器、誘導性結合器
４１０ 結合器制御線
４１２ 白で描かれる区域
４１４ 配線
４１４−１ 配線
４１４−２ 配線
４１４−３ 配線
４１５ 配線の幅
４１６ 接地平面
４１７ 配線間の距離
４１９ ループ
５００ レイアウト
５０２ 誘電体基板
５０４ 超伝導体層
５０６−１ トレンチ幅
５０６−２ トレンチ幅
５１０ 曲線
５２０ 曲線
５３０ 曲線
５４０ 曲線
５５０ 点線
５５２ ロールオーバ点

Claims (12)

1. 超伝導量子ビットを調整可能な結合器ネットワークに結合するための量子ビット結合デバイスであって、
   トレンチ（２０６）を備える誘電体基板（２０４）であって、前記トレンチの誘電率が前記誘電体基板の誘電率よりも低い誘電体基板と、
   前記誘電体基板の面上の第１の超伝導体層（２０２−２）であって、前記第１の超伝導体層の縁部が第１の方向に沿って延び、前記第１の超伝導体層の少なくとも一部が前記誘電体基板の前記面と接触し、対応する臨界温度以下で超伝導体特性を呈する超伝導体材料から前記第１の超伝導体層が形成され、前記誘電体基板内の前記トレンチの長さが、前記第１の超伝導体層の前記縁部に隣接して前記縁部に沿って前記第１の方向に延び、前記トレンチの幅が、前記第１の超伝導体層の幅に及び、前記誘電体基板が、前記トレンチ内に前記第１の超伝導体層を支持する１つまたは複数のピラー（２１０）を備える、第１の超伝導体層（２０２−２）と、
   前記誘電体基板の前記面上の第２の超伝導体層（２０２−１）であって、前記第２の超伝導体層の少なくとも一部が前記誘電体基板の前記面と接触し、前記誘電体基板内の前記トレンチに隣接しており、前記第２の超伝導体層が超伝導体材料を含む、第２の超伝導体層（２０２−１）と、を備え、
   前記第１の超伝導体層は、前記第２の超伝導体層に誘導的に結合され、前記超伝導量子ビットと前記調整可能な結合器ネットワークとの間の結合を提供する、量子ビット結合デバイス。
2. 前記トレンチ（２０６）は、前記第１の超伝導体層（２０２−２）の下に少なくとも部分的に延びる、請求項１に記載のデバイス。
3. 前記トレンチ（２０６）は、前記第１の超伝導体層（２０２−２）の下に完全に延びる、請求項１に記載のデバイス。
4. 前記量子ビット結合デバイスが、少なくとも１つの結合器制御線を備える、請求項１から３のいずれか一項に記載のデバイス。
5. さらに、前記量子ビット結合デバイスが、前記第２の超伝導体層（２０２−１）を備える、請求項４に記載のデバイス。
6. 前記調整可能な結合器ネットワークに結合されるように配置されるさらなる超伝導量子ビットをさらに備え、前記さらなる超伝導量子ビットが、
   前記誘電体基板（２０４）の前記面上の第３の超伝導体層（２０２−３）を含み、前記第３の超伝導体層の少なくとも一部が前記誘電体基板の前記面と接触し、前記超伝導体材料を含み、前記第３の超伝導体層は、前記第１の超伝導体層（２０２−２）に誘導的に結合される、請求項１から５のいずれか一項に記載のデバイス。
7. 前記超伝導量子ビットが、ｇｍｏｎ量子ビット、ｘｍｏｎ量子ビット、または磁束量子ビットを備える、請求項１から６のいずれか一項に記載のデバイス。
8. 前記第１の超伝導体層（２０２−２）、前記第２の超伝導体層（２０２−１）および前記第３の超伝導体層（２０２−３）は、共平面である、請求項６に記載のデバイス。
9. 超伝導量子ビットを調整可能な結合器ネットワークに結合するための量子ビット結合デバイスを製造するための方法であって、
   誘電体基板を設けるステップ（３５２）と、
   前記誘電体基板の面上に第１の超伝導体層および第２の超伝導体層を堆積するステップ（３５４）であって、それにより前記第１の超伝導体層および前記第２の超伝導体層は誘導的に結合されて前記超伝導量子ビットと前記調整可能な結合器ネットワークとの間の結合を提供し、前記第１の超伝導体層の縁部が第１の方向に沿って延び、前記第１の超伝導体層の少なくとも一部が、前記誘電体基板の前記面と接触し、対応する臨界温度以下で超伝導体特性を呈する超伝導体材料を含む、ステップ（３５４）と、
   前記誘電体基板内のトレンチをエッチングするステップ（３５６，３５８）であって、前記誘電体基板内の前記トレンチの長さが、前記第１の超伝導体層の前記縁部に隣接して前記縁部に沿って前記第１の方向に延び、前記トレンチの誘電率が前記誘電体基板の誘電率よりも低く、前記トレンチの幅が、前記第１の超伝導体層の幅に及び、前記第２の超伝導体層の少なくとも一部が前記誘電体基板内の前記トレンチに隣接している、ステップ（３５６，３５８）とを含み、
   前記トレンチをエッチングするステップが、
   前記第１の超伝導体層の上面から前記誘電体基板に延びる１つまたは複数の孔を含むように前記第１の超伝導体層をパターン形成するステップと、
   エッチャントが前記１つまたは複数の孔を通して前記誘電体基板をエッチングするように前記量子ビット結合デバイスを前記エッチャントにさらすステップと、
   前記誘電体基板における前記トレンチ内に前記第１の超伝導体層を支持する複数のピラーを残すために前記エッチャントを取り除くステップとを含む、量子ビット結合デバイスを製造するための方法。
10. 前記トレンチをエッチングするステップが、前記誘電体基板の異方性エッチングを実施するステップ（３５６）を含む、請求項９に記載の方法。
11. 前記トレンチは、前記第１の超伝導体層の下に少なくとも部分的に延びる、請求項９に記載の方法。
12. 前記トレンチは、前記第１の超伝導体層の下に完全に延びる、請求項９に記載の方法。