KR102241971B1 - 양자 비트 디페이징을 감소시키기 위한 선택적 캡핑 - Google Patents

양자 비트 디페이징을 감소시키기 위한 선택적 캡핑 Download PDF

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KR102241971B1
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Abstract

소자는 기판; 상기 기판의 상부 표면상에 배치되고, 초전도체 트레이스의 경로를 차단하는 적어도 하나의 조셉슨 접합체를 갖는 초전도체 트레이스를 포함하는 초전도 양자 간섭 소자(SQUID) -상기 초전도체 트레이스는 해당 초전도 임계 온도 이하에서 초전도 특성을 나타내는 제1 초전도체 물질을 포함함 -; 그리고 상기 SQUID의 상부 표면상의 유전체 캡핑(capping)층을 포함하며, 상기 유전체 캡핑층은 상기 SQUID의 초전도체 트레이스의 대부분을 커버하고, 상기 캡핑층은 상기 SQUID의 제1 영역이 노출되는 개구부를 포함하고, 상기 SQUID의 상기 제1 영역은 제1 조셉슨 접합체를 포함한다.

Description

양자 비트 디페이징을 감소시키기 위한 선택적 캡핑
본 발명은 양자 비트(큐비트)의 디페이징을 감소시키기 위한 선택적 캡핑에 관한 것이다.
양자 컴퓨팅은 기저 상태의 중첩 및 클래식컬(classical)한 디지털 컴퓨터보다 특정 연산을 효율적으로 수행하기 위한 얽힘(entanglement)과 같은 양자 효과를 이용하는 비교적 새로운 컴퓨팅 방법이다. 양자 컴퓨팅 시스템은 비트 형태(예를 들어, "1" 또는 "0")로 정보를 저장하고 조작하는 디지털 컴퓨터와 달리 큐비트(qubit)를 사용하여 정보를 조작할 수 있다. 큐 비트는 다중 상태(예를 들어, "0" 및 "1" 상태의 데이터)의 중첩(superposition) 및/또는 다중 상태의 데이터의 중첩을 가능하게 하는 양자 컴퓨팅 장치를 지칭할 수 있다. 통상적인 용어에 따라, 양자 시스템에서 "0" 및 "1" 상태의 중첩은, 예를 들어,
Figure 112019071126146-pct00001
로 표현될 수 있다. 디지털 컴퓨터의 "0" 및 "1" 상태는 각각 큐 비트의
Figure 112019071126146-pct00002
및
Figure 112019071126146-pct00003
기반 상태와 유사하다. 값
Figure 112019071126146-pct00004
Figure 112019071126146-pct00005
은 큐비트가
Figure 112019071126146-pct00006
상태에 있을 확률을 나타내며, 값
Figure 112019071126146-pct00007
Figure 112019071126146-pct00008
은 큐비트가
Figure 112019071126146-pct00009
기반 상태에 있을 확률을 나타낸다.
본 발명은 양자 비트의 디페이징을 감소시키기 위한 선택적 캡핑(capping)에 관한 것이다
일반적으로, 일부 양태들에서, 양자 비트의 유도성 부분은 캡핑층에 의해 부분적으로 커버(덮혀지고)되고 캡핑층의 존재로 인한 손실은 감소된다.
일반적으로, 일부 양태들에서, 본 발명의 요지는 장치로 구현될 수 있으며, 그 장치는, 기판; 상기 기판의 상부 표면상에 배치되고 초전도체 트레이스의 경로를 차단하는 적어도 하나의 조셉슨 접합체를 갖는 초전도체 트레이스를 포함하는 초전도 양자 간섭 소자(SQUID, Superconducting Quantum Interference Device) -상기 초전도체 트레이스는 대응하는 초전도 임계 온도 이하에서 초전도 특성을 나타내는 제1 초전도 부재를 포함함 -; 그리고 상기 SQUID의 상부 표면상의 유전체 캡핑층을 포함하며, 상기 유전체 캡핑층은 SQUID의 초전도체 트레이스의 대부분을 커버하고, 상기 캡핑층은 SQUID의 제1 영역이 노출되는 개구부(opening)를 포함하며, 상기 SQUID의 제1 영역은 제1 조셉슨 접합체를 포함한다.
소자의 구현예들은 다음 특징 중 하나 이상을 포함할 수 있다. 예를 들어, 일부 구현 예에서, SQUID의 제1 영역은 제2 조셉슨 접합체를 포함하고, 제2 조셉슨 접합체는 유전체 캡핑층의 개구부를 통해 노출된다.
일부 구현 예에서, SQUID는 링 내에 배열되며, 상기 유전체 캡핑층은 제1 캡핑층 부분, 제2 캡핑층 부분, 및 상기 제1 캡핑층 부분과 상기 제2 캡핑층 부분을 연결하는 연결부를 포함하며, 유전체 캡핑 층의 연결부는 상기 링에 의해 둘러싸인 내부 영역 내에서 상기 기판의 상부 표면을 커버한다.
일부 구현 예에서, 유전체 캡핑층의 연결부는 링에 의해 둘러싸인 내부 영역 내에서 기판의 상부 표면 전체를 커버한다. 상기 개구부 영역은 연결부의 제1 측면상의 제1 섹션 및 연결부의 제2 반대 측면상의 제2 섹션을 포함할 수 있으며, 제1 조셉슨 접합체는 개구부 영역의 제1 부분을 통해 노출되며, 상기 SQUID는 상기 개구부 영역의 제2 부분을 통해 노출되는 제2 조셉슨 접합체를 포함한다.
일부 구현 예에서, SQUID는 링 내에 배치되고, 링 내부의 기판의 상부 표면은 유전체 캡핑층의 개구부를 통해 노출된다. 일부 구현 예에서, 유전체 캡핑층은 제1 부분과 유전체 캡핑층의 제1 부분과 분리된 제2 부분을 포함하고, 유전체 캡핑층의 개구부는 유전체 캡핑층의 제1 부분과 유전체 캡핑층의 제2 부분 사이에 위치한다. 유전체 캡핑층의 제1 부분의 전체 에지는 균일한 이격 거리만큼 유전체 캡핑층의 제2 부분의 전체 에지로부터 분리될 수 있다. 유전체 캡핑층의 제1 부분의 에지 및 유전체 캡핑층의 제2 부분의 에지는 제1 조셉슨 접합체까지 연장되지만 제1 조셉슨 접합체를 커버하지 않을 수 있다. 상기 소자는 유전체 캡핑층의 개구부에 노출된 제2 조셉슨 접합체를 포함할 수 있고, 유전체 캡핑층의 제1 부분의 에지 및 유전체 캡핑층의 제2 부분의 에지는 제2 조셉슨 접합체까지 연장될 수 있지만 제2 조셉슨 접합체를 커버하지는 않을 수 있다. 유전체 캡핑층의 제1 부분의 에지 및 유전체 캡핑층의 제2 부분의 에지는 제1 조셉슨 접합체로부터 이격(set back)될 수 있다. 상기 소자는 유전체 캡핑층의 개구부에 노출된 제2 조셉슨 접합체를 포함할 수 있으며, 유전체 캡핑층의 제1 부분의 에지 및 유전체 캡핑층의 제2 부분의 에지는 제2 조셉슨 접합부로부터 이격될 수 있다.
일부 구현 예에서, 유전체 캡핑층은 유전체 캡핑층의 하부 표면으로부터 유전체 캡핑층의 상부 표면까지 연장되는 1미크론 이하의 두께를 갖는다.
일부 구현 예에서, 캡핑층은 실리콘 산화물, 실리콘 질화물 또는 실리콘이다.
일부 구현 예에서, 유전체 캡핑층의 폭은 초전도체 트레이스의 폭보다 넓어서, 유전체 캡핑층은 초전도체 트레이스의 대향 에지 위로 연장된다. 캡핑층은 초전도 트레이스의 외측 에지 위로 약 2 미크론까지 연장될 수 있다.
일부 구현 예에서, SQUID는, 상기 초전도체 트레이스가 제1 폭을 갖는 제1 섹션; 상기 초전도체 트레이스가 제1 폭보다 작은 제2 폭을 갖는 제2 섹션을 포함하며, 제2 섹션은 제1 조셉슨 접합체를 포함하고, 상기 유전체 캡핑층은 상기 제1 섹션에서 상기 초전도체 트레이스의 상부 표면을 커버하고, 제2 섹션의 초전도체 트레이스의 상부 표면은 유전체 캡핑층의 개구부를 통해 노출된다.
일부 구현 예에서, 상기 소자는 큐비트이거나 상기 SQUID는 상기 큐비트의 일부를 형성한다.
일부 구현 예에서, 기판은 실리콘 또는 사파이어이다.
이들 및 다른 구현들 및 양태들은 다음의 장점들 중 하나 이상을 가질 수 있다. 예를 들어, 일부 구현 예에서, 캡핑층은 흡착물(adsorbates)에 의해 야기된 디페이싱을 감소시킬 수 있다. 일부 구현 예에서, 손실은 캡핑층에 개구부를 형성함으로써 감소될 수 있다. 특히, 하나 이상의 조셉슨 접합체가 개구부를 통해 노출되도록 개구부를 위치시킴으로써 손실이 감소될 수 있다.
하나 이상의 실시 예의 세부 사항은 첨부된 도면 및 이하의 설명에서 설명된다. 다른 특징 및 장점은 상세한 설명 및 도면 및 청구 범위로부터 명백해질 것이다.
도 1은 예시적인 초전도 간섭 소자(SQUID)의 상면도를 도시하는 개략도이다.
도 2a는 SQUID 기하구조의 예시적인 다중 물리 시뮬레이션 모델에 대한 전류 밀도의 히트 맵 플롯(heat map plot)을 나타내는 개략도이다.
도 2b는 도 2a에 도시된 모델에 대한 자기장 세기의 히트 맵 플롯이다.
도 2c는 캡핑층대 캡핑층 두께가 없는 경우의 노이즈 기여로 정규화된 노이즈에 대한 기여도를 나타내는 플롯이다.
도 3a는 디페이징(dephasing)을 감소시키기 위한 예시적인 유형의 구조를 도시하는 개략도이다.
도 3b는 도 3a에 도시된 시뮬레이션 모델에 대한 손실(dB) 대 주파수의 플롯이다.
도 4a는 디페이징을 감소시키기 위한 캡핑층 구조의 제2 유형을 도시하는 개략도이다.
도 4b는 디페이징을 감소시키기 위한 제3 예시적인 캡핑층 구조의 유형을 도시하는 개략도이다.
도 4c는 디페이징을 감소시키기 위한 캡핑층 구조의 제4 유형을 도시하는 개략도이다.
도 5a는 디페이징을 감소시키기 위한 캡핑 유전체층 구조의 제5 유형을 도시하는 개략도이다.
도 5b는 캡핑층의 두께(기판 표면에서 z = 0.6㎛에서)의 절반보다 약간 더 큰 위치에서 도 5a의 구조의 캡핑층을 통해 연장하는 평면에서 전계의 크기(|E|)를 나타내는 히트 맵의 예를 도시하는 개략도이다.
도 5c는 캡핑층없이 노출된 조셉슨 접합 리드의 양의 함수로서 노이즈 또는 손실에 대한 기여도를 나타내는 플롯이다.
디페이징은 양자 비트(큐비트라고도 함)의 일관성(coherence)을 유지하는 데 중요한 장벽이다. 디페이징은 양자 상태의 위상이 확산되는 노이즈 프로세스이다. 디페이징은 위상의 랜덤 점프 또는 큐비트의 주파수에서의 지터로 인한 랜덤 위상의 누적으로부터 발생하는 것으로 이해된다. 초전도 큐비트의 잠재적인 저주파 노이즈 소스는 큐비트의 유도 요소의 간섭과 표면에 있는 원자와 분자의 스핀을 포함한다. 많은 경우, 초전도 큐비트의 유도 요소에는 초전도 양자 간섭 소자(SQUID)가 포함된다. 원자와 분자의 스핀이 무작위로 방향을 전환함에 따라, SQUID의 자기 환경이 변화하여 큐비트 주파수가 변경되어 디페이징으로 이어진다.
예시적인 SQUID 기하구조는 도 1에 도시된다. SQUID는 2개의 조셉슨 접합체(접합부)(102)에 의해 교차된 사각 링형 구조(100)를 포함한다. 링형 구조(100)는 초전도체 재료로 형성되고, 조셉슨 접합체는 유전체(예를 들어, SiOx)와 같은 비-초전도체 물질로 형성되거나 초전도체 트레이스의 경로를 차단하거나 초전도체 물질의 두 부분 사이에 접촉하여 배치된다. 구조(100)는 실리콘 또는 사파이어와 같은 유전체 기판상에 형성될 수 있다. 본 명세서에 개시된 SQUID들을 포함하는 SQUID들은 다른 큐비트 유형 중에서도, 플럭몬(fluxmon) 큐비트, 트랜스몬(transmon) 큐비트 및 g-몬(g-mon) 큐비트와 같은 초전도 큐비트에서 사용될 수 있다.
표면 스핀 밀도는 SQUID의 표면의 흡착물 층에서 발생하는 것으로 생각된다. 이러한 흡착물은 예를 들어 물 및 산소를 포함할 수 있으며, 전형적으로 제조 도중 또는 제조 후에 진공으로부터 큐비트 소자를 제거할 때 SQUID 표면에 도입된다. 이들 흡착물에 의해 야기된 디페이징을 감소시키기 위해, 고품질 유전체(예를 들어, 불순물이 비교적 적음)이 SQUID의 초전도 물질을 캡핑하도록 형성될 수 있다. 고품질의 유전체는 예를 들어 진공으로부터 큐비트를 제거하지 않고 인-시츄(in-situ)로 또는 인-시츄 세정 후에 엑스-시츄(ex-situ)로 형성될 수 있어 SQUID의 계면에 흡착물이 형성되지 않도록 할 수 있다. 이러한 방식으로, 일단 큐비트가 진공으로부터 제거되면, 흡착물은 SQUID의 표면 대신 캡핑층의 표면상에 형성된다. 따라서, 흡착물은 SQUID의 초전도 표면 근처에 존재하는 고 자기장으로부터 더 멀리 떨어져 위치하여 자기장과의 간섭을 감소시키고 따라서 디페이징을 감소시킨다. 그러나, 유전체 캡핑층이 디페이징을 감소시키지만, 유전체를 도입하는 것은 또한 마이크로파 에너지 손실 소스를 생성한다.
본 명세서에 기술된 기술들은 실질적으로 에너지 손실을 증가시키지 않고, 단일 평면(co-planar) 도파관 공진기를 포함하는 큐비트 또는 평면 공진기와 같은 회로 요소들의 디페이징을 감소시키는 방법 및 소자(장치)를 포함한다. 일반적으로, 본원에 기술된 기술들은 유전체 캡핑층으로 큐비트의 초전도체 물질을 선택적으로 커버하는 단계, 예를 들어 유전체 캡핑층으로 큐비트의 유도성 요소(inductive element)를 선택적으로 커버하는 것을 포함한다. 특정 구현 예에서, 본원에 기술된 기술은 기판 및 기판상에 배치되고 초전도체 트레이스의 경로를 차단하는 적어도 하나의 조셉슨 접합체를 갖는 초전도체 트레이스를 갖는 소자(장치)를 포함하며, 상기 초전도체 트레이스는 대응하는 초전도 임계 온도 또는 그 이하에서 초전도 특성을 나타내는 제1 초전도체 물질을 포함한다. 유전체 캡핑층은 초전도체 트레이스 상에 형성되고, 적어도 하나의 조셉슨 접합체의 제1 조셉슨 접합체까지 초전도체 트레이스의 대부분을 커버(cover)한다. 예를 들어, 유전체 캡핑층은 초전도 트레이스의 상부 표면의 영역의 초전도체 트레이스의 상부 표면의 영역의 적어도 절반(예를 들어, 50% 초과, 60% 초과, 70% 초과, 80% 초과 또는 90% 초과)을 커버할수 있다. 제1 조셉슨 접합체는 캡핑층에 의해 커버되지 않는다. 오히려, 제1 조셉슨 접합체는 캐핑층의 개구부를 통해 노출될 수 있다. 추가적인 조셉슨 접합치가 초전도 트레이스의 경로에 포함된다면, 하나 또는 그 이상의 추가 조셉슨 접합체는 또한 캡핑층의 개구부를 통해 노출될 수 있다.
보다 상세하게는, 본원에 기술된 기술들은 자기장이 전기장에 비하여 높고(접합부의 자기장에 비해 낮음), 전기장에 비해 자기장이 낮은(SQUID의 다른 영역의 자기장에 비해 상대적으로 높음) 다른 영역들(커버되지 않음, 예를 들어, 캡핑 층이 존재하지 않음)을 남기는 큐비트의 영역들 상에 유전체 캡핑층을 선택적으로 제공하는 것에 관한 것이다. 이는 예를 들어, 초전도 물질을 포함하는 큐비트의 부분들(예를 들어, 큐비트의 SQUID의 부분들) 상에 유전체 캡핑층을 형성하고, 조셉슨 접합체를 포함하는 큐비트의 부분들(예를 들어, 큐비트의 SQUID의 부분들)을 커버되지 않은 채로 남겨둘 수 있다. 이렇게 함으로써 실제로 적은 손실 파라미터를 가진 유전체 층들이 사용될 수 있다.
캡핑층이 노이즈에 미치는 영향을 확인하기 위해, SQUID와 유사한 예시적인 사각 링 구조의 자기장 분포가 컴퓨팅되었다. 도 2a는 초전도 큐비트에서 사용되는 SQUID 기하구조(200)의 예시적인 프리미티브(primitive) 다중 물리 시뮬레이션 모델을 도시하는 개략도이다. 구조(200)는 실제 SQUID 장치 내의 초전도체 영역에 각각 대응하는 영역(202a, 202b, 202c)을 포함한다. 구조(200)는 또한 실제 SQUID 소자에서 조셉슨 접합 리드들에 대응하는 영역들(204a, 204b)을 포함한다.
도 2a에 도시된 SQUID 구조는 2개의 조셉슨 접합체를 포함하는 경우, 본 발명의 요지는 예를 들어, 1-접합(one-junction) SQUIDS 또는 3-접합(three-junction) SQUID와 같은 다른 수의 접합체를 갖는 SQUID들에 적용된다. 도 2a에 도시된 링 구조의 기하학적 구조(기하구조)는 정사각형이며 내부 반경이 약 4μm이고 외부 반경이 약 8μm이다. 따라서, 구조(200)의 외주에 의해 한정된 정사각형은 16㎛ x 16㎛이다. 각 접합체(접합부)(204a, 204b)는 길이가 2㎛이고 폭이 0.25㎛이다. 초전도체 영역들과 조셉슨 접합체들은 유전체 기판상에 0.1㎛의 두께를 갖는 것으로 정의된다. 전극들 사이의 바닥에 있는 영역(210)은 COMSOL 포트가 정의된 곳을 나타내며, 여기서 전류는 모델 시뮬레이션을 위해 주입된다. 이 포트는 작고 전극의 전체 폭에 걸쳐 있기 때문에 시뮬레이션에 대한 포트의 영향은 미미하다. 그러나 금속에 대한 전류 밀도 플롯은 모델 시뮬레이션의 포트 영역에 실제 금속이 없기 때문에 이 영역(210)을 흰색으로 나타낸다. 전극들 사이의 간격 또는 포트 폭(너비)은 상기 모델의 경우 0.5um이다. 구조(200)의 상이한 영역을 통한 전류 밀도를 나타내는 히트 맵(heat map)이 또한 도 2a에 도시되어 있다. 상기 히트 맵은이 특정 구조에 대해 전류 밀도가 조셉슨 접합 영역(204a, 204b)에서 가장 높다는 것을 나타낸다.
기판과 초전도체 층 형성 영역(202a, 202b, 202c) 사이의 계면의 평면에서의 자기장 세기(|B|)는 구조(구조체)(200)에 대해 컴퓨팅되었고, 도 2b의 히트 맵 플롯으로 도시된다. 도 2b의 플롯으로부터 알 수 있는 바와 같이, |B| 또한 조셉슨 접합(접합체) 영역(204a, 204b)이 위치하는 영역에서 가장 높지만, SQUID의 다른 영역에서는 상대적으로 낮다.
도 2a에 도시된 구조(200)에 대한 자기장 에너지로도 지칭되는 |B|2의 면적분(surface integral)은 컴퓨팅(계산)되어 구조(200)의 노이즈 "핑거프린트"를 제공한다. 자기장 에너지의 계산은 유전체 캡핑층이 구조(200)의 표면상에 제공되는 구조(200)의 변형에 대해서도 수행된다. 유전체 캡핑층은 링형 구조(200) 바로 위에 떠있는 표면으로 모델링된다. 캡핑층은 도 2a에 도시된 구조의 전체를 커버하도록 모델링되고, 캡핑층이 없는 구조(200)와 동일한 흡착물의 표면 밀도에 의해 영향을 받는 상부층(top layer)을 갖는다.
계산 결과는 도 2c에 도시된다. 특히, 도 2c는 캡핑층 대 캡핑층 두께가 없는 경우의 노이즈 기여(contribution)로 정규화된 노이즈(예를 들어, 진공 또는 공기에 노출된 모든 표면에 대한 |B|2의 적분)에 대한 기여도를 보여주는 플롯이다. 따라서, 캡핑층이 존재하지 않는 조건에서, 조셉슨 접합 영역(204a, 204b) 및 초전도체 영역(202a, 202b, 202c)의 표면이 노출된다. 시뮬레이션된 캡핑층의 상대 투자율은 1, 예를 들어 진공과 같게 설정되었고, 이는 SiOx와 같은 유전체 재료(물질)에 적절하다. 실리콘 질화물 또는 실리콘과 같은 다른 유전체 재료도 유전체에 사용될 수 있다. 플롯에 나타난 바와 같이, 시뮬레이션된 기하구조는 0.5μm 두께의 캡핑층이 약 3배 정도의 디페이징 노이즈 기여를 감소시킬 수 있음을 나타낸다. 더욱이, 1㎛의 두께를 갖는 캡핑층은 약 5 배 정도의 노이즈에 대한 기여를 감소시킬 수 있다. 따라서, 시뮬레이션의 결과는 SQUID 구조상의 캡핑층 두께를 증가시키는 것이 SQUID 구조와 관련된 총 표면 에너지를 감소시키는 것을 도울 수 있다고 제안하지만, 감소의 정도는 결국 두께가 증가함에 따라 감소할 수 있다. 즉, 캡핑층이 두꺼울수록, 노출된 상부층은 자기장이 높은 곳에 있으므로 노이즈(잡음)에 대한 기여가 감소된다.
다음으로, 선택적 부분들이 제거된 캡핑층의 상이한 기하구조(geometries)가 다중 물리 시뮬레이션 모델을 사용하여 조사(investigated)되었다. 도 3a는 시뮬레이션 모델들로 조사된 디페이징을 감소시키는 구조(300)의 예시적인 유형을 도시하는 개략도이다. 구조(구조체, 구조물)(300)는 유전체 기판(320) 상에 형성된 초전도체 물질(재료)(310)의 층을 포함한다. 초전도체 물질(310)은 예를 들어 알루미늄을 포함할 수 있다. 초전도체 물질(310)은 공동 평면(단일 평면) 도파관 섹션(302a), 그라운드 평면 섹션(302b) 및 SQUID 섹션(302c)을 형성하도록 패터닝된다. SQUID 섹션(302c) 내의 초전도체 물질은 정사각형 링으로 패터닝되고, 2개의 조셉슨 접합체(304)를 포함하는데, 초전도체 물질의 폭은 실질적으로 좁아지고 상기 접합체를 형성하는 산화물층에 의해 차단된다. 즉, 상기 초전도체 트레이스는 상기 초전도체 트레이스가 상기 조셉슨 접합체와 접촉하는 영역에서 제1 폭에서 제2 폭으로 전이하며, 상기 제1 폭은 제2 폭보다 크다. 도 3a에 도시된 SQUID 섹션(302c)이 2개의 조셉슨 접합체를 포함하는 경우, 본 발명의 요지는 예를 들어, 1-접합 SQUIDS 또는 3-접합 SQUID와 같은 다른 수의 접합체를 갖는 SQUID들에 적용된다.
SQUID 섹션(302c) 내의 초전도체 물질의 상부 상에는 제1 예시적인 유형의 유전체 캡핑층 구조(306)가 형성된다. 도 3a에 도시된 예에서, 캡핑층(306)은 2개의 물리적으로 분리된 부분들(306a, 306b)에 제공된다. 도 3a의 캡핑층(306)의 배열은 링이 반으로 분리된 것을 제외하고는, 링 또는 대략 원형 밴드와 유사한 형상을 갖기 때문에 링형 형상(모양)으로 지칭된다. 도 3a의 링의 2개의 절반 부(two halves)(306a, 306b)는 (전기장에 상대적으로) 높은 자기장과 (자기장에 상대적으로) 낮은 전기장이 발생할 것으로 예상되는(예컨대, SQUID의 인덕터 부분) 면적들을 커버한다. 캡핑층이 존재하지 않는 영역들은 (전기장에 상대적으로) 낮은 자기장 및 (자기장에 상대적으로) 높은 전기장이 발생할 것으로 예상되는 면적들(예를 들어, SQUID의 조셉슨 접합체들과 기판만 위치한 링의 내부 영역)에 대응한다. 캡핑층이 존재하지 않는 (예를 들어, 캡핑층에 개구부가 존재하는) SQUID의 영역들은 그 표면 상에 어떠한 물질도 형성되지 않을 수 있다. 예를 들어, 캡핑층이 없고 개구부가 형성되는 SQUID의 영역들은 큐비트의 오퍼레이션 중에 진공에 노출될 수 있다.
전형적인 오퍼레이션을 위해 큐비트를 바이어스(biasing)할 때, 본 발명에 걸쳐 도시된 SQUID와 같은 SQUID에 의해 둘러싸인 자기장은 일반적으로
Figure 112019071126146-pct00010
이며,
Figure 112019071126146-pct00011
는 자속 양자(flux quantum)이다. 도 3a에 도시된 모델에 대해, 여기서 내부 영역은 8μm x 8μm(내경 4 ㎛)로 표현될 수 있으므로, SQUID 루프 내부의 일반적인 B 필드(typical B field)는
Figure 112019071126146-pct00012
또는 약 10μT로 표현될 수 있다.
도 3a에 도시된 바와 같이, 캡핑층은 초전도체 물질의 에지들을 넘어 연장될 수 있으며, 또한 기판의 일부분을 커버할 수 있다. 예를 들어, 캡핑층은 유전체 기판과 약 0.1 내지 약 10미크론을 겹치도록 초전도체 층의 에지를 넘어 연장될 수 있다. 또한, 도 3a에 도시된 바와 같이, 유전체 캡핑층은 제1 폭이 넓은 초전도체 트레이스의 부분들을 커버(덮고)하고, 제2 좁은 폭을 갖는 조셉슨 접합체에 직접 연결된 초전도체 트레이스의 부분들은 커버하지 않는다. 도 3a에 도시된 구조(300)는 큐비트와 같은 회로 소자에서 에너지 손실을 크게 증가시키지 않으면서 디페이징을 감소시키도록 형성될 수 있는 단지 하나의 유형의 캡핑층 구조이다. 다양한 다른 구조가 분석되어 도 4a-4c에 도시된다.
공진기의 저장 에너지에 대한 에너지 손실의 비율을 나타내는 품질 인자(quality factor)(Q)도 도 3a에 도시된 구조(300)에 대해 계산되었다. 품질 인자는 회로 구조의 전송에서 추출되었다. 도 3b는 도 3a에 도시된 시뮬레이션 모델에 대한 예시적인 전송 손실(dB)(큐비트 커플러의 삽입 손실에 대해 정규화됨) 대 주파수를 도시하는 플롯이다. 상기 품질 인자를 계산하기 위해, 유전체 캡핑층의 두께는 1미크론으로 가정하였고 손실 탄젠트는 1*10-3으로 가정했다. 일부 구현 예에서, Q 인자는
Figure 112019071126146-pct00013
로 표현될 수 있으며, 여기서, fpeak는 피크 전송 값에서의 주파수이고,
Figure 112019071126146-pct00014
는 fpeak에서의 피크 전송 값보다 3dB 낮은 전송 플롯의 포인트들 사이의 주파수 분리(separation)이다. 도 3b에 도시된 바와 같이, 링형 캡핑층을 이용하는 구조(300)는 fpeak = 5.3 GHz에 대해 5MHz 미만에서 발생하는 f3dB를 갖는다.
또한, 도 4a 내지 도 4c는 큐비트 디페이징을 감소시키기 위해 평가된 다른 캡핑층 구조의 예를 예시하는 개략도이다. 각각의 예에서, 유전체 캡핑층은 아래(beneath)에 위치한 SQUID 구조의 적어도 일부분을 커버한다. 도 4a 내지 도 4c에 도시된 치수(dimensions) 및 SQUID 구조는 도 2a 및 도 3a에 도시된 바와 같이 동일하지만, 여기에 설명된 캡핑층은 다른 유형의 SQUID 구조에도 사용될 수 있다.
도 4a는 시뮬레이션 모델들로 조사된 디페이징을 감소시키기 위한 캡핑층 구조(400)의 제2 유형을 도시하는 개략도이다. 상기 캡핑층 구조(400)는 유전체 캡핑층(400)이 초전도체 링 및 조셉슨 접합체를 포함하는 SQUID를 완전히 커버하는 "완전(full)" 구조로 지칭된다. 도 4a에 도시된 바와 같이, 캡핑층은 SQUID의 초전도체 링 구조의 외측 에지들을 2㎛만큼 연장한다. "전체" 캡핑층 설계의 다른 구현예도 또한 가능하다. 예를 들어, 일부 구현 예에서, 캡핑층의 어떤 부분도 하부(underlying)의 초전도체 층의 에지를 넘어 연장하지 않는다. 예를 들어, 유전체 캡핑층은 하부의 초전도체 층의 에지들까지 바로 연장될 수 있다. 일부 구현 예에서, 캡핑층은 하부 초전도체 층의 외측 에지를 넘어서는 다른 거리들 중에서 1㎛, 4㎛, 8㎛, 10㎛, 15㎛, 20㎛, 25㎛ 또는 50㎛로 연장된다.
도 4b는 디페이징을 감소시키기 위한 캡핑층 구조(410)의 제3 유형을 도시하는 개략도이다. 캡핑층 구조(410)는 "중심부를 갖는 링형"구조로 지칭된다. 이 설계에서, 캡핑층(410)은 초전도체 물질을 포함하는 SQUID의 제1 섹션 및 초전도체 물질을 포함하는 SQUID의 제2 섹션을 각각 커버하는 2개의 직사각형 영역(412, 414)으로서 제공된다. 따라서, 영역(412, 414)은 낮은 전기장에 비해 자기장이 높지만 접합체 영역의 자기장에 비해 상대적으로 낮은 영역(예를 들어, SQUID의 인덕터 부분)을 커버한다. 캡핑층(410)의 2개의 직사각형 영역(412, 414)은 그 중심에서 유전체 재료의 연결부(416)에 의해 서로 연결된다. 캡핑층 연결부(416)는 SQUID 링 내에 둘러싸인 기판의 상부 표면만을 커버하지만, 어떠한 초전도체 영역도 커버하지는 않는다. 이 구조는 SQUID의 조셉슨 접합체가 중심 유전체 부분(416)의 양 측면상의 개구부를 통해 노출되게 한다. 즉, 폭이 좁은 초전도체 콘택트들(contacts)과 접합 산화물을 포함하는 영역뿐만 아니라 접합 콘택트들 사이에서 연장되는 기판의 얇은 부분이 노출/비커버(uncovered)된다. 이 영역은 상대적으로 높은 전기장으로 인한 노이즈에 대한 기여가 마이크로웨이브 손실에 대한 기여보다 적다. 이들 면적(areas)에서 영역들(412, 414) 사이의 거리는 2마이크론이다. 도시된 바와 같이, SQUID 링으로 둘러싸인 하부 기판 영역의 일부만을 커버하지만, 중앙 부분(416)은 상이한 영역들을 가질 수 있다. 예를 들어, 중앙 부분의 면적은 각 조셉슨 접합체까지 연장될 수 있을 정도로 클 수 있다.
도 4c는 디페이징을 감소시키기 위한 캡핑층 구조(420)의 제4 유형을 도시하는 개략도이다. 캡핑층 구조(420)는 "풀-백(pull-back)"구조로 지칭된다. 이 구조(420)에서, 캡핑 유전체층은 두 개의 분리된 부분(422, 424)으로 다시 형성되며, 각각의 부분은 자기장이 전기장에 비해 높지만 접합체의 자기장에 비하여 상대적으로 낮은 영역(예컨대, SQUID의 인덕터 부분)을 각각 커버한다. 캡핑층이 존재하지 않는 영역(예를 들어, 캡핑층의 개구부가 형성되는 곳)은 주로 자기장이 전기장에 비해 낮지만 SQUID의 다른 면적에서는 자기장에 비해 상대적으로 높을 것으로 예상되는 면적(areas)에 해당한다(예를 들어, SQUID의 조셉슨 접합체와 기판만 위치한 링의 내부 영역). 그러나, 링형 구조와는 달리, 상기 풀-백 구조는 조셉슨 접합체 근처의 에지들로부터 풀-백된 캡핑층을 갖으며, 예를 들어, 초전도체 물질이 상대적으로 넓어지는 것에서 비교적 좁은 것으로 전이하는 경우, 넓은 초전도체 층의 말단 부분(terminal portion)이 커버되지 않은 상태로 남는다. 또한, 제1(one) 부분(422)은 사각형의 형상으로 도시되어 있고, 제2 부분(424)은 노치(영역(306a 또는 306b)와 유사함)를 갖는 직사각형 형태로 도시되어 있지만, "풀-백(pull-back)" 캡핑 층 설계는 이들 특정 형상에 제한되지 않는다. 예를 들어, 일부 구현 예에서, 풀-백 디자인은 다른 디자인 중에서 서로 마주하는 2개의 직사각형 형상 섹션 또는 서로 마주하는 2개의 절반-링(half-ring) 형상 섹션을 사용할 수 있다.
풀-백 구조의 예시적인 구성에서, 조셉슨 접합체로부터 떨어진 넓은 면적(영역)에서 약 1 내지 약 5마이크론의 캡핑층 밑에 있는 초전도체 물질은 초전도체 층을 통하는 전류 이동 방향에 대해 대략 직교하는 것으로 이해되는 폭을 가지며, 조셉슨 접합체 근처의 좁은 면적에서 약 0.4 미크론 내지 약 0.05 미크론을 가진다. 풀-백된 구성에서, 초전도체 층이 넓은 곳에서 좁은 곳으로 전이하는 곳으로부터 캡핑층이 풀-백된 거리(426)는 예를 들어 약 0.05 미크론 내지 약 10미크론 일 수 있으며, 예를 들어 거리(426)는 약 6 미크론일 수 있다.
상이한 캡핑층 구조(예를 들어, 도 3 및 도 4a-4c에 도시된 구조)의 시뮬레이션을 위해, 다양한 증착된 유전체에 대한 손실 탄젠트의 현실적인 값으로 스케일링될 수 있는 10-3의 유전체 손실이 사용되었다. 캡핑층 두께는 1μm에서 각 구조에 대해 일정한 것으로 가정되었다. T1 값은 5GHz의 주파수 및 상이한 손실 탄젠트에 대해 상이한 구조에 대해 계산되었다. T1은 큐비트에서 발견되는 것과 같은 공진기 구조의 에너지 코히어런스(coherence) 시간을 나타내는 것으로 이해될 수 있다.
250 마이크로 초와 같이 30-50 마이크로 초보다 T1 시간이 더 빠른 것은 양자 컴퓨팅 시스템 구축에 유리하다. 상이한 탄젠트(tangents)는 캡핑층으로서 사용되는 상이한 유전체 물질을 나타낸다. 예를 들어, 1*10-3의 손실 탄젠트는 실리콘 산화물을 나타내고, 2*10-4의 손실 탄젠트는 실리콘 나이트라이드(nitride)를 나타내고, 2*10-5의 손실 탄젠트는 증착된 비정질 실리콘을 나타낸다.
4개의 상이한 캡핑층 구조에 대해 계산된 T1 값은 하기 표 1에 예시되어 있으며, 첫 번째 열은 분석된 특정 캡핑층 구조를 나타낸다. 표 1의 세 번째 행은 도 3의 "링형" 구조에 대응한다. 예를 들어, 표 1은 손실 탄젠트가 2*10-4인 유전체로 SQUID를 전체(Full) 캡핑하면 T1이 24μs가 된다는 것을 보여준다.
커버리지 T1 @ 1*10-3
(SiOx) (μs)		 T1 @ 2*10-4
(SiN) (μs)		 T1 @ 2*10-5
(Si) (μs)
Full
(도4a)		 5 24 240
중심부가 연결된 2개의 절반 부(Two-halves)
(도 4b)		 11 56 560
링형(Ring-like)
(도 3a)		 12 64 640
풀백(Pulled back)
(도 4c)		 19 95 950
표 1에 도시된 바와 같이, SQUID 상에 유전체 캡핑층을 선택적으로 형성함으로써, 유전체와 관련된 손실을 감소시키고 코히어런스 시간을 향상시키는 것이 가능하다. 제거되는 유전체 재료가 많을수록 긴 코히어런스 시간을 달성할 수 있다. 예를 들어, 실리콘으로 형성된 풀백 구조의 경우, 시뮬레이션 결과는 950 마이크로 초의 T1이 가능하다는 것을 보여주며, 전체 구조가 사용될 때, 코히어런스 시간은 거의 4배만큼 감소된다.
도 5a는 디페이징을 감소시키기 위한 캡핑 유전체 층 구조(500)의 제5 예시적인 유형을 도시하는 개략도이다. 상기 캡핑층(500)은 유전체 기판상에 형성된 SQUID 구조를 커버하는(덮는) 제1 부분(502a)과 제2 부분 (502b)을 포함한다. 도 5a의 SQUID 구조는 도 2-4와 관련하여 본원에서 설명된 것과 동일하다. 본 명세서에서 설명된 바와 같이, 기판은 실리콘 또는 사파이어와 같은 유전체를 포함할 수있는 반면, 캡핑층은 실리콘 산화물, 실리콘(예: 비정질 실리콘) 또는 실리콘 질화물과 같은 유전체 물질(재료)을 포함할 수 있다. 본 명세서에 기술된 다른 캡핑층 디자인과 대조적으로, 부분들(502a, 502b)은 좁은 일정 폭의 갭(506)에 의해 서로 분리된다. 따라서 갭은 조셉슨 접합체 및 경우에 따라 초전도체 층의 일부분에 노출된다(예를 들어, 공기 또는 진공). 이 특정 캡핑층 디자인을 평가하기 위해, 상기 구조는 좁은 조셉슨 접합체 리드 연결부들(502a, 502b)의 60%가 노출되도록 1㎛ 두께의 캡핑층 유전체 두께와 1.2㎛와 같은 좁은 갭(506)의 폭으로 시뮬레이션되었다. 초전도체 층의 필름 두께는 100nm로 설정되었다. 대신 다른 값을 사용할 수 있다. 예를 들어, 갭(506)의 폭은 다른 값 중에서도 1㎛, 1.5㎛, 2㎛, 3㎛ 일 수 있다. 유사하게, 캡층 두께 및 초전도체 두께도 다를 수 있다.
도 5b는 캡핑층의 두께의 절반보다 약간 큰 위치(기판 표면으로부터 0.6 ㎛)에서 캡핑층을 통해 연장되는 평면에서 전기장(electric field)의 크기 (|E|)를 나타내는 히트 맵의 예를 도시하는 개략도이다. 도 5b의 히트 맵에서 알 수 있는 바와 같이, E 필드는 접합 면적(영역)보다 상대적으로 높다.
도 5c는 손실에 대한 기여(contribution to loss)뿐만 아니라 캡핑층없이 노출된 조셉슨 접합 리드(JJ leads)의 일부로서의 노이즈(잡음)(예를 들어, 진공 또는 공기에 노출되는 모든 표면에 대해 |B|2의 적분 값) 또는 손실의 감소를 나타내는 플롯이다. 즉, x=0.6은 도 5a에 도시된 바와 같이 60% 노광에 대응할 것이며, x> 1인 경우, 리드(예를 들어, 부분들(502a, 502b))에 부착된 SQUID의 부분은 커버되지않고/노출된다. 플롯에서 볼 수 있듯이 조셉슨 접합 리드가 더 많이 노출됨에 따라, 캡핑층은 조셉슨 접합체를 완전히 커버하지 않기 때문에 (예를 들어, 노출된 부분이 0.6일 때 유효성이 약 72%로 감소됨) 노이즈를 감소시키는데 덜 효과적이다. 한편, 조셉슨 접합 리드가 더 많이 노출됨에 따라, 높은 E 필드 부근에서 캡층이 제거되기 때문에, 손실에 대한 캡핑층의 기여가 감소된다. 예를 들어, 노출된 부분이 0.6일 때, 정규화된 손실은 48%로 감소한다.
본원에 개시된 기술은 큐비트 에너지 손실에 상당한 페널티를 초래하지 않으면서 디페이징을 감소시키는 실현 가능한 방법을 제공한다. 본원에 개시된 구조와 같은 캡핑층은 "xmon" 큐비트, "gmon" 큐비트 또는 플럭몬 큐비트(fluxmon qubit)과 같은 다양한 상이한 초전도 큐비트에 적용될 수 있다.
본 명세서에서 기술된 양자 주제 및 양자 오퍼레이션의 구현예들은 적절한 양자 회로, 또는 보다 일반적으로, 본 명세서 및 그 등가물에 개시된 구조 또는 이들 중 하나 이상의 조합을 포함하는 양자 컴퓨팅 시스템으로 구현될 수 있다. "양자 컴퓨팅 시스템"이라는 용어는 양자 컴퓨터, 양자 정보 처리 시스템, 양자 암호 시스템, 위상 양자 컴퓨터 또는 양자 시뮬레이터를 포함할 수 있지만 이에 국한되지는 않는다.
양자 정보 및 양자 데이터라는 용어는 양자 시스템에 의해 운반되거나 저장되거나 저장되는 정보 또는 데이터를 말하며, 여기서 가장 작은 넌-트리비얼(non-trivial) 시스템은 양자 정보의 단위를 정의하는 시스템과 같은 큐비트이다. "큐비트"라는 용어는 상응하는 컨텍스트에서 2-레벨 시스템으로 적절히 근사될 수 있는 모든 양자 시스템을 포함하는 것으로 이해된다. 이러한 양자 시스템들은, 예를 들어 2개 이상의 레벨들을 갖는 다중 레벨 시스템들을 포함할 수 있다. 예로서, 이러한 시스템은 원자, 전자, 광자, 이온 또는 초전도 큐비트를 포함할 수 있다. 일부 구현 예에서, 컴퓨팅 기반 상태는 그라운드 및 제1 여기 상태로 식별되며, 그러나 컴퓨팅 상태가 더 높은 레벨의 여기 상태로 식별되는 다른 셋업이 가능한 것으로 이해된다. 양자 메모리는 높은 충실도와 효율로 오랜 시간 동안 양자 데이터를 저장할 수 있는 소자(장치)이며, 예를 들어 광이 전송을 위해 사용되고 중첩 또는 양자 코히어런스와 같은 양자 데이터의 양자 피처를 저장 및 보존하기 위한 물질인 경질 물질 인터페이스(light-matter interfaces)를 포함한다.
양자 회로 소자(양자 컴퓨팅 회로 소자 및 양자 정보 처리 소자라고도 함)는 양자 처리 오퍼레이션을 수행하기 위한 회로 소자를 포함한다. 즉, 양자 회로 소자는 중첩(superposition) 및 얽힘(entanglement)과 같은 양자 기계적 현상을 이용하여 비 결정적 방식으로 데이터에 대한 오퍼레이션을 수행하도록 구성된다. 큐비트와 같은 특정 양자 회로 소자는 하나 이상의 상태로 동시에 정보를 나타내고 오퍼레이션하도록 구성될 수 있다. 초전도 양자 회로 소자의 예로는 양자 LC 발진기, 큐비트(예 : 플럭스 큐비트, 위상 큐비트 또는 전하 큐비트) 및 초전도 양자 간섭 소자(SQUID)(예: RF-SQUID 또는 DC-SQUID)와 같은 회로 소자가 포함된다.
본 명세서에 기재된 양자 회로 소자 및 클래식컬(classical)한 회로 소자의 제조는 초전도체, 유전체 및/또는 금속과 같은 하나 이상의 물질의 증착을 수반할 수 있다. 선택된 재료(물질)에 따라, 이들 재료는 화학 증착, 물리 증착(예를 들어, 증착 또는 스퍼터링), 또는 에피택셜 기술과 같은 증착 프로세스를 사용하여 증착될 수 있다. 본 명세서에 기재된 회로 소자를 제조하기 위한 공정은 제조 중에 소자로부터 하나 이상의 물질을 제거하는 것을 수반할 수 있다. 제거되는 물질에 따라, 제거 공정은 예를 들어 습식 에칭 기술, 건식 에칭 기술 또는 리프트-오프 공정을 포함할 수 있다. 본 명세서에 기재된 회로 소자를 형성하는 재료(물질)는 공지된 리소그래피 기술(예를 들어, 포토리소그래피 또는 전자빔 리소그래피)을 사용하여 패터닝될 수 있다.
예를 들어, 본 명세서에 설명된 구조는 실리콘 또는 사파이어와 같은 유전체 기판을 제공한 다음, 예를 들어 물리적 기상 증착을 사용하여 기판상에 알루미늄과 같은 초전도체 물질(재료)의 층을 증착함으로써 제조될 수 있다. 초전도체 층은 (예를 들어, 리프트-오프 및/또는 에칭을 통해) 패터닝될 수 있다. 패터닝된 초전도체 층 상에 하나 이상의 유전체층(예컨대, 실리콘 산화물)이 형성될 수 있다. 경우에 따라서는, 추가의 초전도체 층이 이전에 증착된 초전도체 층 및/또는 산화물 상에 증착되고 패턴화되어, 양자 컴퓨팅 회로 요소와 같은 회로 요소를 정의하고, 보다 구체적으로는, 초전도 양자 간섭 소자(SQUID)를 갖는 큐비트를 정의한다. 이어서 유전체 캡핑층이 회로 소자 상에 (예를 들어, 물리 기상 증착을 이용하여) 증착될 수 있다. 일부 구현 예에서, 유전체 캡핑층은 패터닝되어 (예를 들어, 리프트-오프 및/또는 에칭을 이용하여) 하부의 회로 소자가 노출될 하나 이상의 영역을 정의할 수 있다. 예를 들어, 적어도 하나의 조셉슨 접합체를 노출시키기 위해 캡핑층을 패터닝하고 제거할 수 있다. 일부 구현 예에서, 캡핑층은 도 2, 3, 4a-4a 및 5a에 도시된 디자인과 같이 여기에 기술된 캡핑층 디자인들 중 하나를 형성하도록 패터닝될 수 있다.
본 명세서에 기재된 회로 소자와 같은 초전도 양자 회로 소자 및/또는 초전도 클래식컬한 회로 소자를 사용하는 양자 컴퓨팅 시스템의 오퍼레이션 중에, 초전도 회로 소자는 초전도 물질이 초전도 특성을 나타낼 수 있는 온도로 저온 유지 장치(cryostat) 내에서 냉각된다. 초전도체(또는 초전도) 물질은 초전도 임계 온도 이하에서 초전도 특성을 나타내는 물질로 이해될 수 있다. 초전도 물질의 예로는 알루미늄(초전도 임계 온도 1.2 kelvin), 니오브(niobium)(초전도 임계 온도 9.3 kelvin) 및 티타늄 질화물(초전도 임계 온도 5.6 kelvin)이 있다.
이 명세서는 많은 특정 구현 세부 사항을 포함하지만, 이들은 청구될 수 있는 범위에 대한 제한으로서 해석되어서는 안되며, 오히려 특정 구현 예에 특정할 수 있는 특징에 대한 설명으로 해석되어야 한다. 별도의 구현예의 컨텍스트에서 본 명세서에 기술된 특정 특징은 또한 단일 구현예로 조합하여 구현될 수 있다. 반대로, 단일 구현예의 컨텍스트에서 기술된 다양한 특징은 또한 다수의 구현 예에서 개별적으로 또는 임의의 적합한 하위 조합으로 구현될 수 있다. 더욱이, 특징들은 특정 조합으로 작용하는 것으로 상기에서 설명될 수 있고, 심지어 처음에는 그러한 것으로서 주장될지라도, 청구된 조합물로부터의 하나 이상의 특징이 어떤 경우 조합물로부터 제거될 수 있고, 청구된 조합물은 서브 조합 또는 서브 조합의 변형물로 유도될 수 있다.
유사하게, 동작들이 특정 순서로 도면들에 도시되어 있지만, 이는 바람직한 동작을 달성하기 위해, 표시된 동작들이 순차적으로 또는 순차적으로 수행되거나, 도시된 모든 동작들이 수행될 필요가 있는 것으로 이해되어서는 안된다. 예를 들어, 청구 범위에서 열거된 동작은 상이한 순서로 수행될 수 있으며 여전히 바람직한 결과를 달성한다. 특정 상황에서 멀티태스킹 및 병렬 처리가 유리할 수 있다. 또한, 상술한 구현 예에서 다양한 구성 요소의 분리는 모든 구현 예에서 그러한 분리를 요구하는 것으로 이해되어서는 안된다. 본 발명의 다수의 구현예가 설명되었다. 그럼에도 불구하고, 본 발명의 사상 및 범위를 벗어나지 않고 다양한 변형이 이루어질 수 있음을 이해할 것이다. 따라서, 다른 구현 예들은 다음의 청구항들의 범위 내에 있다.

Claims (19)

  1. 소자로서,
    기판;
    상기 기판의 상부 표면상에 배치되고, 초전도체 트레이스의 경로를 차단하는 적어도 하나의 조셉슨 접합체를 갖는 초전도체 트레이스를 포함하는 초전도 양자 간섭 소자(SQUID) -상기 초전도체 트레이스는 해당 초전도 임계 온도 이하에서 초전도 특성을 나타내는 제1 초전도체 물질을 포함함 -; 그리고
    상기 SQUID의 상부 표면상의 유전체 캡핑(capping)층을 포함하며,
    상기 유전체 캡핑층은 상기 SQUID의 초전도체 트레이스의 부분들을 커버하고, 상기 캡핑층은 상기 SQUID의 제1 영역이 노출되는 개구부를 포함하고, 상기 SQUID의 상기 제1 영역은 제1 조셉슨 접합체를 포함하는 것을 특징으로 하는 소자.
  2. 제1항에 있어서,
    상기 SQUID의 상기 제1 영역은 제2 조셉슨 접합체를 포함하고, 상기 제2 조셉슨 접합체는 상기 유전체 캡핑층의 상기 개구부를 통해 노출되는 것을 특징으로 하는 소자.
  3. 제1항 또는 제2항에 있어서,
    상기 SQUID는 링 내에 배치되고,
    상기 유전체 캡핑층은 제1 캡핑층 부분, 제2 캡핑층 부분, 및 상기 제1 캡핑층 부분과 상기 제2 캡핑층 부분을 연결하는 연결부를 포함하고,
    상기 유전체 캡핑층의 연결부는 상기 링에 의해 둘러싸인 내부 영역 내에서 상기 기판의 상부 표면을 커버하는 것을 특징으로 하는 소자.
  4. 제3항에 있어서,
    상기 유전체 캡핑층의 연결부는 상기 링에 의해 둘러싸인 내부 영역 내에서 상기 기판의 상부 표면의 전체를 커버하는 것을 특징으로 하는 소자.
  5. 제3항에 있어서,
    개구부 영역은 상기 연결부의 제1 측면상의 제1 섹션 및 상기 연결부의 제2 반대 측면상의 제2 섹션을 포함하며,
    상기 제1 조셉슨 접합체는 상기 개구부 영역의 제1 부분을 통해 노출되며,
    상기 SQUID는 상기 개구부 영역의 제2 부분을 통해 노출되는 제2 조셉슨 접합체를 포함하는 것을 특징으로 하는 소자.
  6. 제1항에 있어서,
    상기 SQUID는 링 내에 배치되고, 상기 링 내부의 상기 기판의 상부 표면은 상기 유전체 캡핑층의 상기 개구부를 통해 노출되는 것을 특징으로 하는 소자.
  7. 제1항에 있어서,
    상기 유전체 캡핑층은 상기 유전체 캡핑층의 제1 부분과, 상기 제1 부분과 분리된 제2 부분을 포함하고,
    상기 유전체 캡핑층의 개구부는 상기 유전체 캡핑층의 제1 부분과 상기 유전체 캡핑층의 제2 부분 사이에 위치하는 것을 특징으로 하는 소자.
  8. 제7항에 있어서,
    상기 유전체 캡핑층의 상기 제1 부분의 전체 에지는 균일한 이격 거리만큼 상기 유전체 캡핑층의 상기 제2 부분의 전체 에지로부터 분리되는 것을 특징으로 하는 소자.
  9. 제7항에 있어서,
    상기 유전체 캡핑층의 상기 제1 부분의 에지 및 상기 유전체 캡핑층의 제2 부분의 에지는 상기 제1 조셉슨 접합체까지 연장되지만 상기 제1 조셉슨 접합체를 커버하지 않는 것을 특징으로 하는 소자.
  10. 제9항에 있어서,
    상기 소자는 상기 유전체 캡핑층의 개구부에서 노출된 제2 조셉슨 접합체를 포함하며,
    상기 유전체 캡핑층의 제1 부분의 에지 및 상기 유전체 캡핑층의 제2 부분의 에지는 상기 제2 조셉슨 접합체까지 연장되지만 상기 제2 조셉슨 접합체를 커버하지 않는 것을 특징으로 하는 소자.
  11. 제7항에 있어서,
    상기 유전체 캡핑층의 제1 부분의 에지 및 상기 유전체 캡핑층의 제2 부분의 에지는 상기 제1 조셉슨 접합체로부터 이격(set back)되는 것을 특징으로 하는 소자.
  12. 제11항에 있어서,
    상기 소자는 상기 유전체 캡핑층의 개구부에서 노출된 제2 조셉슨 접합체를 포함하고,
    상기 유전체 캡핑층의 제1 부분의 에지 및 상기 유전체 캡핑층의 제2 부분의 에지는 상기 제2 조셉슨 접합체로부터 이격되는 것을 특징으로 하는 소자.
  13. 제1항에 있어서,
    상기 유전체 캡핑층은 상기 유전체 캡핑층의 하부 표면으로부터 상기 유전체 캡핑층의 상부 표면까지 연장되는 1미크론 이하의 두께를 갖는 것을 특징으로 하는 소자.
  14. 제1항에 있어서, 상기 캡핑층은 실리콘 산화물, 실리콘 질화물 또는 실리콘인 것을 특징으로 하는 소자.
  15. 제1항에 있어서,
    상기 유전체 캡핑층의 폭은, 상기 유전체 캡핑층이 상기 초전도체 트레이스의 대향 에지들 위로 연장되도록 상기 초전도 트레이스의 폭보다 더 넓은 것을 특징으로 하는 소자.
  16. 제15항에 있어서, 상기 캡핑층은 상기 초전도체 트레이스의 외측 에지 위로 2미크론 이상 연장되는 것을 특징으로 하는 소자.
  17. 제1항에 있어서, 상기 SQUID는,
    상기 초전도체 트레이스가 제1 폭을 갖는 제1 섹션;
    상기 초전도체 트레이스가 제1 폭보다 작은 제2 폭을 갖는 제2 섹션을 포함하며,
    상기 제2 섹션은 상기 제1 조셉슨 접합체를 포함하고,
    상기 유전체 캡핑층은 상기 제1 섹션에서 상기 초전도체 트레이스의 상부 표면을 커버하고,
    상기 제2 섹션 내의 상기 초전도체 트레이스의 상부 표면은 상기 유전체 캡핑층의 개구부를 통해 노출되는 것을 특징으로 하는 소자.
  18. 제1항에 있어서, 상기 소자는 큐비트(qubit)인 것을 특징으로 하는 소자.
  19. 제1항에 있어서, 상기 기판은 실리콘 또는 사파이어인 것을 특징으로 하는 소자.
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