JP6974473B2 - 量子ビットディフェージングを低減するための選択的キャッピング - Google Patents

Description

関連出願の相互参照
本出願は、３５Ｕ．Ｓ．Ｃ．§１１９（ｅ）の下で、２０１６年１２月２９日に出願された米国仮出願第６２／４４０，３０４号の便益を主張するものであり、それはこれによって、全体として参照により組み込まれる。

本開示は、量子ビットのディフェージングを低減するための選択的キャッピングに関する。

量子計算は、古典的デジタルコンピュータよりもより効率的にある計算を行うために、基礎状態の重ね合わせおよびエンタングルメントなどの量子効果を利用する比較的新しい計算方法である。ビット（例えば、「１」または「０」）の形で情報を記憶し、操作する、デジタルコンピュータと対照的に、量子計算システムは、キュービットを使用して情報を操作することができる。キュービットは、多重状態（例えば、「０」および「１」の両方の状態にあるデータ）の重ね合わせを可能にする量子計算デバイスおよび／または多重状態にあるデータの重ね合わせそれ自体を指すこともある。従来の専門用語によると、量子系における「０」および「１」状態の重ね合わせは、例えば、α｜０＞＋β｜１＞と表されてもよい。デジタルコンピュータの「０」および「１」状態は、キュービットの｜０＞および｜１＞基礎状態にそれぞれ類似している。値｜α｜^２は、キュービットが｜０＞基礎状態にある確率を表し、一方値｜β｜^２は、キュービットが｜１＞基礎状態にある確率を表す。

本開示は、量子ビットのディフェージングを低減するための選択的キャッピングに関する。一般に、いくつかの態様では、量子ビットの誘導部は、キャッピング層によって部分的にカバーされ、キャッピング層の存在から寄与される損失は、低減される。

一般に、いくつかの態様では、本開示の主題は、基板と、基板の上面に配置される超伝導体トレースを含み、超伝導体トレースの経路を中断する少なくとも１つのジョセフソン接合を有する超伝導量子干渉デバイス（ＳＱＵＩＤ）であって、超伝導体トレースは、対応する超伝導臨界温度以下において超伝導特性を示す第１の超伝導体材料を含む、超伝導量子干渉デバイス（ＳＱＵＩＤ）と、ＳＱＵＩＤの上面上の誘電体キャッピング層であって、誘電体キャッピング層は、ＳＱＵＩＤの超伝導体トレースの大部分をカバーし、キャッピング層は、ＳＱＵＩＤの第１の領域がそれを通じて露出される開口部を含み、ＳＱＵＩＤの第１の領域は、第１のジョセフソン接合を含む、誘電体キャッピング層とを含むデバイスにおいて具現化されてもよい。

デバイスの実装形態は、次の特徴の１つまたは複数を含んでもよい。例えば、いくつかの実装形態では、ＳＱＵＩＤの第１の領域は、第２のジョセフソン接合を含み、第２のジョセフソン接合は、誘電体キャッピング層内の開口部を通じて露出される。

いくつかの実装形態では、ＳＱＵＩＤは、リングに配置され、誘電体キャッピング層は、第１のキャッピング層部分、第２のキャッピング層部分、および第１のキャッピング層部分を第２のキャッピング層部分に接続する接続部分を含み、誘電体キャッピング層の接続部分は、リングによって囲まれる内部領域内の基板の上面をカバーする。

いくつかの実装形態では、誘電体キャッピング層の接続部分は、リングによって囲まれる内部領域内の基板の上面の全体をカバーする。開口領域は、接続部分の第１の側に第１のセクションおよび接続部分の第２の反対側に第２のセクションを含んでもよく、第１のジョセフソン接合は、開口領域の第１の部分を通じて露出され、ＳＱＵＩＤは、開口領域の第２の部分を通じて露出される第２のジョセフソン接合を備える。

いくつかの実装形態では、ＳＱＵＩＤは、リングに配置され、リングの内部内の基板の上面は、誘電体キャッピング層内の開口部を通じて露出される。

いくつかの実装形態では、誘電体キャッピング層は、第１の部分および誘電体キャッピング層の第１の部分から分離した第２の部分を含み、誘電体キャッピング層内の開口部は、誘電体キャッピング層の第１の部分と誘電体キャッピング層の第２の部分との間に位置する。誘電体キャッピング層の第１の部分のエッジ全体は、誘電体キャッピング層の第２の部分のエッジ全体から一様な分離距離だけ分離されてもよい。誘電体キャッピング層の第１の部分のエッジおよび誘電体キャッピング層の第２の部分のエッジは、第１のジョセフソン接合に至るまで延びてもよいが、しかし第１のジョセフソン接合をカバーしない。本デバイスは、誘電体キャッピング層内の開口部内に露出される第２のジョセフソン接合を含んでもよく、誘電体キャッピング層の第１の部分のエッジおよび誘電体キャッピング層の第２の部分のエッジは、第２のジョセフソン接合に至るまで延びてもよいが、しかし第２のジョセフソン接合をカバーしない。誘電体キャッピング層の第１の部分のエッジおよび誘電体キャッピング層の第２の部分のエッジは、第１のジョセフソン接合から後方にセットされてもよい。本デバイスは、誘電体キャッピング層内の開口部内に露出される第２のジョセフソン接合を含んでもよく、誘電体キャッピング層の第１の部分のエッジおよび誘電体キャッピング層の第２の部分のエッジは、第２のジョセフソン接合から後方にセットされてもよい。

いくつかの実装形態では、誘電体キャッピング層は、誘電体キャッピング層の下面から誘電体キャッピング層の上面に延びる１ミクロン以下の非ゼロ厚さを有する。

いくつかの実装形態では、キャッピング層は、酸化シリコン、窒化シリコンまたはシリコンである。

いくつかの実装形態では、誘電体キャッピング層の幅は、誘電体キャッピング層が、超伝導体トレースの対向するエッジを越えて延びるように、超伝導体トレースの幅よりも広い。キャッピング層は、わずか約２ミクロンだけ超伝導体トレースの外側エッジを越えて延びてもよい。

いくつかの実装形態では、ＳＱＵＩＤは、超伝導体トレースが第１の幅を有する第１のセクションと、超伝導体トレースが第１の幅よりも小さい第２の幅を有する第２のセクションとを含み、第２のセクションは、第１のジョセフソン接合を備え、誘電体キャッピング層は、第１のセクションにおける超伝導体トレースの上面をカバーし、第２のセクションにおける超伝導体トレースの上面は、誘電体キャッピング層内の開口部を通じて露出される。

いくつかの実装形態では、本デバイスは、キュービットである、またはＳＱＵＩＤは、キュービットの一部を形成する。

いくつかの実装形態では、基板は、シリコンまたはサファイアである。

これらの実装形態および態様ならびに他の実装形態および態様は、次の利点の１つまたは複数を有してもよい。例えば、いくつかの実装形態では、キャッピング層は、吸着物によって引き起こされるディフェージングを低減することができる。いくつかの実装形態では、損失は、キャッピング層内に開口部を形成することによって低減されてもよい。特に、損失は、１つまたは複数のジョセフソン接合が、開口部を通じて露出されるように、開口部を位置付けることによって低減されてもよい。

１つまたは複数の実装形態の詳細は、添付の図面および以下の記述において記載される。他の特徴および利点は、記述および図面、ならびに特許請求の範囲から明らであろう。

例となる超伝導量子干渉デバイス（ＳＱＵＩＤ）の上面図を例示する概略図である。 ＳＱＵＩＤ幾何形状の例となるマルチフィジックスシミュレーションモデルについて電流密度のヒートマッププロットを例示する概略図である。 図２Ａに例示されるモデルについての磁場強度のヒートマッププロットである。 キャッピング層のないノイズ寄与に対して正規化されたノイズへの寄与対キャッピング層厚さを示すプロットである。 ディフェージングを低減するための例となるタイプの構造を例示する概略図である。 図３Ａに例示されるシミュレーションモデルについての損失（ｄＢ単位で）対周波数のプロットである。 ディフェージングを低減するための第２の例となるタイプのキャッピング層構造を例示する概略図である。 ディフェージングを低減するための第３の例となるタイプのキャッピング層構造を例示する概略図である。 ディフェージングを低減するための第４の例となるタイプのキャッピング層構造を例示する概略図である。 ディフェージングを低減するための第５の例となるタイプのキャッピング誘電体層構造を例示する概略図である。 キャッピング層の厚さの半分よりも少し大きい場所における（基板表面の上方ｚ＝０．６μｍにおける）図５Ａの構造のキャッピング層を通って延びる平面内の電場の大きさ（｜Ｅ｜）を描写するヒートマップの一例を示す概略図である。 キャッピング層なしで露出されるままであるジョセフソン接合導線の量の関数としてノイズまたは損失への寄与を描写するプロットである。

ディフェージングは、量子ビット（またキュービットとも呼ばれる）のコヒーレンスを維持することに対する重大な障害である。ディフェージングは、量子状態の位相が拡散するノイズプロセスである。ディフェージングは、位相のランダムジャンプからまたはキュービットの周波数におけるジッタに起因するランダム位相の蓄積から起こると理解される。超伝導キュービットにおける低周波数ノイズの潜在源は、キュービットの誘導要素の表面および界面における原子および分子のスピンを含む。多くの場合、超伝導キュービットの誘導要素は、超伝導量子干渉デバイス（ＳＱＵＩＤ）を含む。原子および分子のスピンが、配向をランダムに切り替えると、ＳＱＵＩＤの磁気的環境は、変化し、キュービット周波数の変化をもたらし、従ってディフェージングにつながる。

例となるＳＱＵＩＤ幾何形状は、図１に示される。ＳＱＵＩＤは、２つのジョセフソン接合１０２によって分割される角リング状構造１００を含む。リング状構造１００は、超伝導体材料から形成され、一方ジョセフソン接合は、超伝導体トレースの経路を中断する、または超伝導体材料の２つの部分の間に配置されかつ２つの部分と接触する、誘電体（例えば、ＳｉＯ_ｘ）などの非超伝導体材料から形成される。構造１００は、シリコンまたはサファイアなどの誘電体基板上に形成されてもよい。本明細書で開示されるＳＱＵＩＤを含む、ＳＱＵＩＤは、他のキュービットタイプの中でも、フラックスモン（ｆｌｕｘｍｏｎ）キュービット、トランスモン（ｔｒａｎｓｍｏｎ）キュービット、およびジーモン（ｇ−ｍｏｎ）キュービットなどの、超伝導キュービットに使用されてもよい。

表面スピン密度は、ＳＱＵＩＤの表面上の吸着物の層から生じると考えられる。そのような吸着物は、例えば水および酸素を含むこともあり、典型的には製作中または製作後に真空からキュービットデバイスを取り除くことでＳＱＵＩＤ表面に持ち込まれる。これらの吸着物によって引き起こされるディフェージングを低減するために、高品質誘電体（例えば、比較的不純物の少ない）が、ＳＱＵＩＤの超伝導材料にキャッピングするために形成されてもよい。高品質誘電体は、例えば吸着物がＳＱＵＩＤの界面にできないようにキュービットを真空から取り除くことなく、その場で、またはその場クリーニング後にその場以外で形成されてもよい。このようにして、いったんキュービットが、真空から取り除かれると、吸着物は、ＳＱＵＩＤの表面上の代わりにキャッピング層の表面上にできる。それ故に、吸着物は、ＳＱＵＩＤの超伝導表面の近くに存在する高磁場からさらに離れて位置し、磁場との干渉の低減、従ってディフェージングの低減につながる。しかしながら、誘電体キャッピング層は、ディフェージングを低減するが、誘電体を導入することはまた、マイクロ波エネルギー損失の源を生み出しもする。

本明細書で述べられる技法は、エネルギー損失を実質的に増加させることなく、キュービットまたは共平面導波路共振器を含む平面共振器などの、回路要素のディフェージングを低減するための方法およびデバイスをカバーする。一般に、本明細書で述べられる技法は、誘電体キャッピング層を用いてキュービットの超伝導体材料を選択的にカバーすること、例えば誘電体キャッピング層を用いてキュービットの誘導要素を選択的にカバーすることを包含する。ある実装形態では、本明細書で述べられる技法は、基板および基板上に配置されかつ超伝導体トレースの経路を中断する少なくとも１つのジョセフソン接合を有する超伝導体トレースを有するデバイスをカバーし、超伝導体トレースは、対応する超伝導臨界温度以下において超伝導特性を示す第１の超伝導体材料を含む。誘電体キャッピング層は、超伝導体トレース上に形成され、少なくとも１つのジョセフソン接合の第１のジョセフソン接合に至るまで超伝導体トレースの大部分をカバーする。例えば、誘電体キャッピング層は、超伝導体トレースの上面の面積の少なくとも半分（例えば、超伝導体トレースの上面の面積の５０％よりも大きい、６０％よりも大きい、７０％よりも大きい、８０％よりも大きい、または９０％よりも大きい）をカバーしてもよい。第１のジョセフソン接合は、キャッピング層によってカバーされない。むしろ、第１のジョセフソン接合は、キャッピング層内の開口部を通じて露出されてもよい。もし追加のジョセフソン接合が、超伝導体トレースの経路に含まれるならば、それらの追加のジョセフソン接合の１つまたは複数はまた、キャッピング層内の開口部を通じて露出されてもよい。

より詳しくは、本明細書で述べられる技法は、磁場が電場に対して高い（しかし接合の磁場に対しては低い）キュービットのエリアにわたって誘電体キャッピング層を選択的に提供すること、および磁場が電場に対して低い（しかしＳＱＵＩＤの他のエリアの磁場に対しては高い）他のエリアをカバーされない（例えば、キャッピング層が存在しない）ままにすることに向けられる。これは、例えば、超伝導材料を含むキュービットの部分（例えば、キュービットのＳＱＵＩＤの部分）上に誘電体キャッピング層を形成すること、およびジョセフソン接合を含むキュービットの部分（例えば、キュービットのＳＱＵＩＤの部分）をカバーされないままにすることを含んでもよい。これをすることによって、現実的で、適度な損失パラメータを有する誘電体層が、使用されてもよい。

ノイズへのキャッピング層の影響を突き止めるために、ＳＱＵＩＤに似ている例となる角リング構造の磁場分布が、計算された。図２Ａは、超伝導キュービットに時々使用されるＳＱＵＩＤ幾何形状２００の例となる根源的マルチフィジックスシミュレーションモデルを例示する概略図である。構造２００は、領域２０２ａ、２０２ｂ、および２０２ｃを含み、その各々は、実際のＳＱＵＩＤデバイスにおける超伝導体領域に対応する。構造２００はまた、実際のＳＱＵＩＤデバイスにおけるジョセフソン接合導線に対応する領域２０４ａ、２０４ｂも含む。図２Ａに例示されるＳＱＵＩＤ構造は、２つのジョセフソン接合を含むが、本開示の主題は、例えば１接合ＳＱＵＩＤまたは３接合ＳＱＵＩＤなどの、他の数の接合を有するＳＱＵＩＤに当てはまる。図２Ａに示されるリング構造の幾何形状は、正方形であり、約４μｍの内半径および約８μｍの外半径を有する。構造２００の外周によってこのように規定される正方形は、１６μｍ×１６μｍである。各接合２０４ａ、２０４ｂは、長さが２μｍおよび幅が０．２５μｍである。超伝導体領域およびジョセフソン接合は、誘電体基板上に０．１μｍ厚さ有すると規定された。電極間の底部における領域２１０は、ＣＯＭＳＯＬポートが規定されるところ、例えば電流がモデルシミュレーションのために注入されるところを表す。このポートは、小さく、電極の幅全体にわたっているので、シミュレーションへのポートの影響は、最小である。しかしながら、モデルシミュレーションではポート領域に実際の金属はないので、金属についての電流密度プロットは、この領域２１０を白色として示す。電極間の分離、またはポート幅は、そのモデルについて０．５μｍである。構造２００の異なる領域を通る電流密度を描写するヒートマップもまた、図２Ａに例示される。ヒートマップは、この特定の構造について、電流密度が、ジョセフソン接合領域２０４ａ、２０４ｂにおいて最高であることを描写する。

基板と領域２０２ａ、２０２ｂ、および２０２ｃを形成する超伝導体層との間の界面の平面内での磁場強度（｜Ｂ｜）が、構造２００について計算され、図２Ｂにヒートマッププロットとして例示される。図２Ｂでのプロットから分かるように、｜Ｂ｜はまた、ジョセフソン接合領域２０４ａ、２０４ｂが位置する領域において最高でもあるが、しかしＳＱＵＩＤの他のエリアでは比較的より低い。

図２Ａに例示される構造２００についての、磁場エネルギーともまた呼ばれる、｜Ｂ｜^２の表面積分が、計算され、構造２００のノイズ「指紋」を提供する。磁場エネルギーの計算はまた、誘電体キャッピング層が構造２００の表面上に提供された構造２００の変形についても行われた。誘電体キャッピング層は、リング状構造２００の上に直接浮いている表面としてモデル化された。キャッピング層は、図２Ａに示される構造の全体をカバーし、キャッピング層のない構造２００と同じ表面密度の吸着物によって影響を受ける最上層を有するようにモデル化された。

計算の結果は、プロット図２Ｃに示される。特に、図２Ｃは、キャッピング層のないノイズ寄与に対して正規化されたノイズへの寄与（露出される、例えば真空または空気に露出されるすべての表面にわたる｜Ｂ｜^２の積分）対キャッピング層厚さを示すプロットである。それ故に、キャッピング層が存在しないという条件について、ジョセフソン接合領域２０４ａ、２０４ｂならびに超伝導体領域２０２ａ、２０２ｂ、および２０２ｃの表面は、露出される。シミュレーションされたキャッピング層の比透磁率は、例えば真空に等しい１に設定され、それは、ＳｉＯ_ｘなどの誘電体材料に適している。窒化シリコンまたはシリコンなどの、他の誘電体材料がまた、誘電体のために使用されてもよい。プロットに示されるように、シミュレーションされた幾何形状は、０．５μｍ厚であるキャッピング層が、近似的に１／３までディフェージングノイズ寄与を低減することができるということを示す。その上、１μｍの厚さを有するキャッピング層は、近似的に約１／５までノイズへの寄与を低減することができる。それ故に、シミュレーションの結果は、ＳＱＵＩＤ構造上のキャッピング層厚さを増加させることが、ＳＱＵＩＤ構造と関連する全表面エネルギーを低減するのに役立つこともあるが、低減の大きさが、厚さを増加させるとともに最終的に減少することもあるということを示唆する。すなわち、キャッピング層が厚いほど、露出される最上層は、磁場が高いところからより遠くなり、従ってノイズへの寄与の低減である。

次に、選択的部分が除去されたキャッピング層の異なる幾何形状が、マルチフィジックスシミュレーションモデルを使用して調査された。図３Ａは、シミュレーションモデルを用いて調査されたディフェージングを低減するための例となるタイプの構造３００を例示する概略図である。構造３００は、誘電体基板３２０上に形成された超伝導体材料３１０の層を含む。超伝導体材料３１０は、例えばアルミニウムを含んでもよい。超伝導体材料３１０は、共平面導波路セクション３０２ａ、接地平面セクション３０２ｂおよびＳＱＵＩＤセクション３０２ｃを形成するためにパターン化される。ＳＱＵＩＤセクション３０２ｃにおける超伝導体材料は、正方形状のリングにパターン化され、２つのジョセフソン接合３０４を含み、そこでは超伝導体材料の幅は、実質的に狭くなり、接合を形成する酸化物層によって中断される。すなわち、超伝導体トレースは、超伝導体トレースがジョセフソン接合に接触するエリアにおいて第１の幅から第２の幅に移行し、第１の幅は、第２の幅よりも大きい。図３Ａに例示されるＳＱＵＩＤセクション３０２ｃは、２つのジョセフソン接合を含むが、本開示の主題は、例えば１接合ＳＱＵＩＤまたは３接合ＳＱＵＩＤなどの、他の数の接合を有するＳＱＵＩＤに当てはまる。

ＳＱＵＩＤセクション３０２ｃにおける超伝導体材料の最上部には、第１の例となるタイプの誘電体キャッピング層構造３０６が、形成される。図３Ａに示される例では、キャッピング層３０６は、２つの物理的に分離した部分３０６ａ、３０６ｂに提供される。図３Ａでのキャッピング層３０６の配置は、リングが半分に分離されているということを除いては、それが、リングまたは近似的に円形のバンドに似た形状を有するので、リング状の形状と呼ばれる。図３Ａでのリングの２つの半分部３０６ａ、３０６ｂは、高い磁場（電場に対して）および低い電場（磁場に対して）が起こると期待される領域（例えば、ＳＱＵＩＤのインダクタ部分）をカバーする。キャッピング層が存在しない領域は、低い磁場（電場に対して）および高い電場（磁場に対して）が起こると期待されるエリア（例えば、ＳＱＵＩＤのジョセフソン接合および基板だけが位置するリングの内部領域）に対応する。キャッピング層がない（例えば、キャッピング層内に開口部がある）ＳＱＵＩＤの領域は、どんな材料もそれらの表面に形成されなくてもよい。例えば、キャッピング層がなく、開口部が形成される、ＳＱＵＩＤの領域は、キュービットの動作中に真空に露出されてもよい。

典型的な動作のためにキュービットにバイアスをかけるとき、本開示全体にわたって示されるＳＱＵＩＤなどの、ＳＱＵＩＤによって囲まれる磁場は典型的には、（１／４）Φ_０の程度であり、ただしΦ_０は、磁束量子である。図３Ａに例示されるモデルについては、内面積はここでは、８μｍ×８μｍ（４μｍ内半径）と表されてもよく、それでＳＱＵＩＤループの内側の典型的なＢ場は、Ｂ＝（１／４）Φ_０／（８μｍ＊８μｍ）または近似的に１０μＴと表されてもよい。

図３Ａに示されるように、キャッピング層は、超伝導体材料のエッジを越えて延び、基板の部分を同様にカバーしてもよい。例えば、キャッピング層は、約０．１から約１０ミクロンだけ誘電体基板に重なるように超伝導体層のエッジを越えて延びてもよい。また図３Ａに示されもするように、誘電体キャッピング層は、第１の広い幅を有する超伝導体トレースの部分をカバーするが、一方第２のより狭い幅を有するジョセフソン接合に直接接続される超伝導体トレースの部分をカバーしない。

図３Ａに示される構造３００は、キュービットなどの、回路要素におけるエネルギー損失を大幅に増加させることなくディフェージングを低減するために形成されてもよいただ１つのタイプのキャッピング層構造である。様々な他の構造が、分析され、図４Ａ〜図４Ｃに示される。

共振器の貯蔵エネルギーに対するエネルギー損失の割合を示す品質係数Ｑもまた、図３Ａに示される構造３００について計算された。品質係数は、回路構造の伝送から引き出された。図３Ｂは、図３Ａに例示されるシミュレーションモデルについて例となる伝送損失（ｄＢ）（キュービットカプラーの挿入損失に対して正規化される）対周波数を例示するプロットである。品質係数を計算するために、誘電体キャッピング層の厚さは、１ミクロンであると仮定され、損失正接は、１＊１０^−３であると仮定された。Ｑ係数は、いくつかの実装形態では、Ｑ＝ｆ_ｐｅａｋ／Δｆ_３ｄＢと表されてもよく、ただしｆ_ｐｅａｋは、ピーク伝送値における周波数であり、Δｆ_３ｄＢは、ｆ_ｐｅａｋにおけるピーク伝送値よりも３ｄＢ低い伝送プロットの点間の周波数分離である。図３Ｂから見られるように、リング状キャッピング層を利用する構造３００は、ｆ_ｐｅａｋ＝５．３ＧＨｚについて５ＭＨｚ未満において起こるｆ_３ｄＢを有する。

図４Ａ〜図４Ｃは、キュービットディフェージングを低減するために評価された他のキャッピング層構造の例を示す概略図である。各例では、誘電体キャッピング層は、すぐ下に位置するＳＱＵＩＤ構造の少なくとも一部分をカバーする。図４Ａ〜図４Ｃに描写されるＳＱＵＩＤ構造および寸法は、図２Ａおよび図３Ａに関して上で述べられたそれと同じであるが、本明細書で述べられるキャッピング層は、他のタイプのＳＱＵＩＤ構造とともに同様に使用されてもよい。

図４Ａは、シミュレーションモデルを用いて調査された、ディフェージングを低減するための第２の例となるタイプのキャッピング層構造４００を例示する概略図である。キャッピング層構造４００は、誘電体キャッピング層４００が、超伝導体リングおよびジョセフソン接合を含むＳＱＵＩＤを完全にカバーする、「完全な」構造と呼ばれる。図４Ａに示される例では、キャッピング層は、２μｍだけＳＱＵＩＤの超伝導体リング構造の外側エッジを越えて延びる。「完全な」キャッピング層設計の他の実装形態もまた、可能である。例えば、いくつかの実装形態では、キャッピング層のどの部分も、下にある超伝導体層のエッジを越えて延びることはない。例えば、誘電体キャッピング層は、下にある超伝導体層のちょうどエッジに至るまで延びてもよい。いくつかの実装形態では、キャッピング層は、下にある超伝導体層の外側エッジを越えて他の距離の中でも、１μｍ、４μｍ、８μｍ、１０μｍ、１５μｍ、２０μｍ、２５μｍ、または５０μｍ延びる。

図４Ｂは、ディフェージングを低減するための第３の例となるタイプのキャッピング層構造４１０を例示する概略図である。キャッピング層構造４１０は、「中央部を有するリング状」構造と呼ばれる。この設計では、キャッピング層４１０は、超伝導体材料を含有するＳＱＵＩＤの第１のセクションおよび超伝導体材料を含有するＳＱＵＩＤの第２のセクションをそれぞれカバーする２つの長方形領域４１２、４１４として提供される。それ故に、領域４１２、４１４は、磁場が、低い電場に対して高いが、しかし接合領域における磁場に対しては低いということが起こると期待されるエリア（例えば、ＳＱＵＩＤのインダクタ部分）をカバーする。キャッピング層４１０の２つの長方形領域４１２、４１４は、誘電体材料の接続部分４１６によってそれらの中央部において互いに接続される。キャッピング層接続部分４１６は、ＳＱＵＩＤリング内に囲まれる基板の上面をちょうどカバーするが、しかしどんな超伝導体領域もカバーしないと図示される。この構造は、ＳＱＵＩＤのジョセフソン接合を中央誘電体部分４１６の両側にある開口部を通じて露出されるままにする。すなわち、ちょうど狭い超伝導体接点および接合酸化物ならびに接合接点間に延びる基板の薄い部分を含有する領域が、露出され／カバーされない。これらは、ノイズへの寄与が、比較的高い電場に起因してマイクロ波損失への寄与よりも小さい領域である。これらのエリアにおける領域４１２、４１４間の距離は、２ミクロンである。ＳＱＵＩＤリングによって囲まれる下にある基板領域のいくらかだけをカバーすると図示されるが、中央部分４１６は、異なるエリアを有してもよい。例えば、中央部分のエリアは、各ジョセフソン接合まで延びるほど大きくてもよい。

図４Ｃは、ディフェージングを低減するための第４の例となるタイプのキャッピング層構造４２０を例示する概略図である。キャッピング層構造４２０は、「後退」構造と呼ばれる。この構造４２０では、キャッピング誘電体層は、この場合もやはり２つの分離した部分４２２、４２４に形成され、その各々は、磁場が電場に対して高いが、しかし接合の磁場に対しては低いということが起こると期待される領域（例えば、ＳＱＵＩＤのインダクタ部分）をカバーする。キャッピング層が存在しない（例えば、キャッピング層内の開口部が形成される）領域は主に、磁場が電場に対して低いが、しかしＳＱＵＩＤの他のエリアにおける磁場に対しては高いということが起こると期待されるエリア（例えば、ＳＱＵＩＤのジョセフソン接合および基板だけが位置するリングの内側領域）に対応する。リング状構造と対照的に、しかしながら、後退した構造は、例えば超伝導体材料が、比較的広い状態から比較的狭い状態に移行し、広い超伝導体層の末端部分をカバーされないままにする、ジョセフソン接合の近くのエッジから後退したキャッピング層を有する。さらに、１つの部分４２２は、長方形の形状として図示され、第２の部分４２４は、ノッチを有する長方形の形状（領域３０６ａまたは３０６ｂに似た）として図示されるが、「後退」キャッピング層設計は、これらの特定の形状に限定されない。例えば、いくつかの実装形態では、後退設計は、他の設計の中でも、互いに向き合う２つの長方形状のセクション、または互いに向き合う２つの半リング形状のセクションを用いてもよい。

後退構造の例となる構成では、キャッピング層の下にある超伝導体材料は、ジョセフソン接合から離れた広いエリアにおいて約１から約５ミクロンの間の幅を有する状態（超伝導体層を通る電流移動の方向に対して近似的に直角であると理解される）からジョセフソン接合の近くの狭いエリアにおいて約０．４ミクロンから約０．０５ミクロンの幅を有する状態に移行する。後退した構成では、キャッピング層が、超伝導体層が広い状態から狭い状態に移行するところから後退する距離４２６は、例えば約０．０５ミクロンから約１０ミクロンの間であってもよく、例えば、距離４２６は、約６ミクロンであってもよい。

異なるキャッピング層構造（例えば、図３および図４Ａ〜図４Ｃに示される構造）のシミュレーションについて、１０^−３の誘電損失が、使用され、それは、いろいろな堆積誘電体について損失正接の現実的な値に合わせて増減されてもよい。キャッピング層厚さは、各構造について１μｍで一定であると仮定された。Ｔ１値は、異なる構造について５ＧＨｚの周波数においてかつ異なる損失正接について計算された。Ｔ１は、キュービットにおいて見られるそれらなどの、共振器構造のエネルギーコヒーレンス時間を示すと理解されてもよい。２５０マイクロ秒よりも高いなどの、３０〜５０マイクロ秒よりも高いＴ１時間は、量子計算システムの構築にとって有利である。異なる正接は、キャッピング層として使用される異なる誘電体材料を表す。例えば、１＊１０^−３の損失正接は、酸化シリコンを表し、２＊１０^−４の損失正接は、窒化シリコンを表し、２＊１０^−５の損失正接は、堆積されたアモルファスシリコンを表す。

４つの異なるキャッピング層幾何形状について計算されたＴ１値は、以下のＴａｂｌｅ １（表１）に例示され、そこでは第１の列は、分析された特定のキャッピング層構造を指す。Ｔａｂｌｅ １（表１）の第３の行は、図３の「リング状」構造に対応する。一例として、Ｔａｂｌｅ １（表１）は、２＊１０^−４の損失正接を有する誘電体を用いてＳＱＵＩＤを完全にキャッピングすること（「完全な」）が、２４μｓのＴ１を与えることを示す。

Ｔａｂｌｅ １（表１）に示されるように、ＳＱＵＩＤ上に誘電体キャッピング層を選択的に形成することによって、誘電体と関連する損失を低減し、コヒーレンス時間を改善することが可能である。除去される誘電体材料が多いほど、より長いコヒーレンス時間が、達成可能である。例えば、シリコンで形成された後退した構造について、シミュレーション結果は、９５０マイクロ秒のＴ１が可能であることを示唆し、一方完全な構造が、使用されるとき、コヒーレンス時間は、ほぼ１／４に低減される。

図５Ａは、ディフェージングを低減するための第５の例となるタイプのキャッピング誘電体層構造５００を例示する概略図である。キャッピング層５００は、誘電体基板上に形成されたＳＱＵＩＤ構造をカバーする第１の部分５０２ａおよび５０２ｂを含む。図５ＡでのＳＱＵＩＤ構造は、図２〜図４に関して本明細書で述べられるそれと同じである。本明細書で説明されるように、基板は、シリコンまたはサファイアなどの誘電体を含んでもよく、一方キャッピング層は、例えば酸化シリコン、シリコン（例えば、アモルファスシリコン）または窒化シリコンなどの誘電体材料を含んでもよい。本明細書で述べられる他のキャッピング層設計とは対照的に、部分５０２ａ、５０２ｂは、狭い一定幅のギャップ５０６だけ互いに分離される。ギャップはそれ故に、ジョセフソン接合および、場合によっては、超伝導体層の部分を露出される（例えば、空気または真空に）ままにする。この特定のキャッピング層設計を評価するために、１μｍ厚のキャッピング層誘電体厚さ、ならびに部分５０２ａおよび５０２ｂを接続する狭いジョセフソン接合導線の６０％が露出されるように、１．２μｍに等しい狭いギャップ５０６の幅を有する構造が、シミュレーションされた。超伝導体層についてのフィルム厚さは、１００ｎｍに設定された。他の値が、代わりに使用されてもよい。例えば、ギャップ５０６の幅は、他の値の中でも、１μｍ、１．５μｍ、２μｍ、３μｍとすることができる。同様に、キャップ層厚さおよび超伝導体厚さは、同様に変わることができる。

図５Ｂは、キャッピング層の厚さの半分よりも少し大きい場所において（基板表面の上方ｚ＝０．６μｍにおいて）キャッピング層を通って延びる平面内の電場の大きさ（｜Ｅ｜）を描写するヒートマップの一例を示す概略図である。図５Ｂのヒートマップに見られるように、Ｅ場は、接合エリアの上方で比較的より高い。

図５Ｃは、キャッピング層なしに露出されるままであるジョセフソン接合導線の部分の関数として損失への寄与ならびにノイズ（露出される、例えば真空もしくは空気に露出されるすべての表面にわたる｜Ｂ｜^２の積分）または損失の低減を描写するプロットである。すなわち、ｘ＝０．６は、図５Ａに示されるような６０％露出に対応するということになり、一方ｘ＞１の値については、導線に付着されるＳＱＵＩＤの一部（例えば、部分５０２ａ、５０２ｂ）は、カバーされない／露出されるようになる。プロットから分かるように、ジョセフソン接合導線のより多くが、露出されるにつれて、キャッピング層は、それがジョセフソン接合を完全にカバーしないので、ノイズを低減することに対して効果がより少なくなる（例えば、露出される部分が、０．６に等しいとき、有効性は、約７２％に低減される）。他方では、ジョセフソン接合導線のより多くが、露出されるにつれて、高Ｅ場近くでは、キャップ層が、取り除かれるので、損失へのキャッピング層の寄与は、低減される。例えば、露出される部分が、０．６に等しいとき、正規化された損失は、４８％に低減される。

本明細書で開示される技法は、キュービットエネルギー損失において著しいペナルティを招くことなくディフェージングを低減するための実現可能な方法を提供する。本明細書で開示される構造などの、キャッピング層は、エックスモン（ｘｍｏｎ）キュービット、ジーモン（ｇｍｏｎ）キュービット、またはフラックスモン（ｆｌｕｘｍｏｎ）キュービットなどの、様々な異なる超伝導キュービットに適用されてもよい。

この明細書において述べられる量子主題および量子演算の実装形態は、この明細書において開示される構造およびそれらの構造的等価物を含む、適切な量子回路構成もしくはより一般的には量子計算システムにおいて、またはそれらの１つもしくは複数の組み合わせにおいて実装されてもよい。用語「量子計算システム」は、量子コンピュータ、量子情報処理システム、量子暗号システム、トポロジカル量子コンピュータ、または量子シミュレータを含んでもよいが、しかしそれらに限定はされない。

用語量子情報および量子データは、量子系によって運ばれ、量子系内に保持されまたは記憶される情報またはデータを指し、そこでは最小の重要な系は、キュービット、例えば量子情報の単位を規定する系である。用語「キュービット」は、対応する文脈において二準位系として適切に近似されてもよいすべての量子系を包含すると理解される。そのような量子系は、例えば２つ以上の準位を有する多準位系を含んでもよい。例として、そのような系は、原子、電子、光子、イオンまたは超伝導キュービットを含むことができる。いくつかの実装形態では、計算基礎状態は、基底状態および第１の励起状態を用いて識別されるが、しかしながら、計算状態がより高い準位の励起状態を用いて識別される他のセットアップが、可能であると理解される。量子メモリは、量子データを長い間高い忠実度および効率を有して記憶することができるデバイス、例えば光が伝送のために使用される光−物質界面および重ね合わせまたは量子コヒーレンスなどの量子データの量子特徴を記憶しかつ保存するための物質であると理解される。

量子回路要素（また量子計算回路要素および量子情報処理デバイスとも呼ばれる）は、量子処理動作を行うための回路要素を含む。すなわち、量子回路要素は、非決定的仕方でデータについて動作を行うために、重ね合わせおよびエンタングルメントなどの量子力学的現象を利用するように構成される。キュービットなどの、ある量子回路要素は、１つよりも多い状態の情報を同時に表し、情報について動作するように構成されてもよい。超伝導量子回路要素の例は、とりわけ、量子ＬＣ振動子、キュービット（例えば、フラックスキュービット、位相キュービット、もしくは電荷キュービット） などの回路要素、および超伝導量子干渉デバイス（ＳＱＵＩＤ）（例えば、ＲＦ−ＳＱＵＩＤもしくはＤＣ−ＳＱＵＩＤ）を含む。

本明細書で述べられる量子回路要素および古典的回路要素の製作は、超伝導体、誘電体および／または金属などの、１つまたは複数の材料の堆積を伴うこともある。選択される材料に応じて、これらの材料は、他の堆積プロセスの中でも、化学的気相堆積、物理的気相堆積（例えば、蒸着もしくはスパッタリング）、またはエピタキシャル技法などの堆積プロセスを使用して堆積されてもよい。本明細書で述べられる回路要素を製作するためのプロセスは、製作中にデバイスから１つまたは複数の材料の除去を伴うこともある。除去すべき材料に応じて、除去プロセスは、例えばウェットエッチング技法、ドライエッチング技法、またはリフトオフプロセスを含むこともある。本明細書で述べられる回路要素を形成する材料は、知られているリソグラフィ技法（例えば、フォトリソグラフィまたは電子ビームリソグラフィ）を使用してパターン化されてもよい。

一例として、本明細書で述べられる構造は、シリコンまたはサファイアなどの誘電体基板を提供し、次いで例えば物理的気相堆積を使用して基板上にアルミニウムなどの超伝導体金属の層を堆積することによって製作されてもよい。超伝導体層は、パターン化されてもよい（例えば、リフトオフおよび／またはエッチングを通じて）。１つまたは複数の誘電体層（例えば、酸化シリコン）が、パターン化された超伝導体層上に形成されてもよい。場合によっては、追加の超伝導体層が次いで、量子計算回路要素などの、より具体的には超伝導量子干渉デバイス（ＳＱＵＩＤ）を有するキュービットを含むキュービットなどの、回路要素を規定するために、前に堆積された超伝導体層および／または酸化物上に堆積され、パターン化される。誘電体キャッピング層が次いで、回路要素上に堆積されてもよい（例えば、物理的気相堆積を使用して）。いくつかの実装形態では、誘電体キャッピング層は、下にある回路要素が露出されるための１つまたは複数の領域を規定するためにパターン化されてもよい（例えば、リフトオフおよび／またはエッチングを使用して）。例えば、キャッピング層は、少なくとも１つのジョセフソン接合を露出させるためにパターン化され、除去されてもよい。いくつかの実装形態では、キャッピング層は、図２、図３、図４Ａ〜図４Ｃ、および図５Ａに描写される設計などの、本明細書で述べられるキャッピング層設計の１つを形成するためにパターン化されてもよい。

本明細書で述べられる回路要素などの、超伝導量子回路要素および／または超伝導古典的回路要素を使用する量子計算システムの動作中、超伝導回路要素は、超伝導体材料が超伝導特性を示すことを可能にする温度までクライオスタット内で冷却される。超伝導体（別法として超伝導）材料は、超伝導臨界温度以下において超伝導特性を示す材料と理解されてもよい。超伝導材料の例は、アルミニウム（１．２ケルビンの超伝導臨界温度）、ニオブ（９．３ケルビンの超伝導臨界温度）、および窒化チタン（５．６ケルビンの超伝導臨界温度）を含む。

この明細書は、多くの具体的実装形態詳細を含有するが、これらは、特許請求されてもよいものの範囲への制限と解釈すべきでなく、むしろ特定の実装形態に特有のこともある特徴の記述と解釈すべきである。別個の実装形態の文脈においてこの明細書で述べられるある特徴はまた、単一の実装形態において組み合わせて実装形態されてもよい。逆に、単一の実装形態の文脈において述べられる様々な特徴はまた、多数の実装形態において別々にまたは任意の適切な副組み合わせにおいて実装されてもよい。その上、特徴は、ある組み合わせにおいて作用すると上で述べられ、そのため最初に特許請求さえされてもよいけれども、特許請求される組み合わせからの１つまたは複数の特徴は、場合によっては、その組み合わせから削除されてもよく、特許請求される組み合わせは、副組み合わせまたは副組み合わせの変形に向けられてもよい。

同様に、動作は、特定の順序で図面に描写されるが、これは、望ましい結果を達成するために、そのような動作が、図示される特定の順序でもしくは逐次的順序で行われること、またはすべての例示される動作が、行われることを必要とすると理解すべきでない。例えば、特許請求の範囲に列挙されるアクションは、異なる順序で行われてもよく、なお望ましい結果を達成することができる。ある状況では、マルチタスキングおよび並列処理が、有利であることもある。その上、上で述べられる実装形態における様々なコンポーネントの分離は、すべての実装形態においてそのような分離を必要とすると理解すべきでない。

本発明のいくつかの実装形態が、述べられている。それにもかかわらず、様々な変更が、本発明の趣旨および範囲から逸脱することなくなされてもよいことは、理解されよう。それに応じて、他の実装形態は、次の特許請求の範囲内である。

１００ 角リング状構造
１０２ ジョセフソン接合
２００ ＳＱＵＩＤ幾何形状、構造
２０２ａ 超伝導体領域
２０２ｂ 超伝導体領域
２０２ｃ 超伝導体領域
２０４ａ ジョセフソン接合領域
２０４ｂ ジョセフソン接合領域
２１０ 電極間の底部にある領域
３００ キャッピング層構造
３０２ａ 共平面導波路セクション
３０２ｂ 接地平面セクション
３０２ｃ ＳＱＵＩＤセクション
３０４ ジョセフソン接合
３０６ キャッピング層構造
３０６ａ 分離した部分、半分部
３０６ｂ 分離した部分、半分部
３１０ 超伝導体材料
３２０ 誘電体基板
４００ キャッピング層構造
４１０ キャッピング層構造
４１２ 長方形領域
４１４ 長方形領域
４１６ キャッピング層接続部分、中央誘電体部分
４２０ キャッピング層構造
４２２ 分離した部分
４２４ 分離した部分
４２６ 距離
５００ キャッピング層構造
５０２ａ 第１の部分
５０２ｂ 第２の部分
５０６ ギャップ

Claims (19)

1. 基板と、
   前記基板の上面に配置される超伝導体トレースを備え、前記超伝導体トレースの経路を中断する少なくとも１つのジョセフソン接合を有する超伝導量子干渉デバイス（ＳＱＵＩＤ）であって、前記超伝導体トレースは、対応する超伝導臨界温度以下において超伝導特性を示す第１の超伝導体材料を含む、超伝導量子干渉デバイス（ＳＱＵＩＤ）と、
   前記ＳＱＵＩＤの上面上の誘電体キャッピング層であって、前記誘電体キャッピング層は、前記ＳＱＵＩＤの前記超伝導体トレースの大部分を覆い、前記キャッピング層は、開口部であって、前記ＳＱＵＩＤの第１の領域が当該開口部を通じてカバーされていない、開口部を備え、前記ＳＱＵＩＤの前記第１の領域は、第１のジョセフソン接合を備える、誘電体キャッピング層とを備えるデバイス。
2. 前記ＳＱＵＩＤの前記第１の領域は、第２のジョセフソン接合を備え、前記第２のジョセフソン接合は、前記誘電体キャッピング層内の前記開口部を通じて露出される、請求項１に記載のデバイス。
3. 前記ＳＱＵＩＤは、リングに配置され、
   前記誘電体キャッピング層は、第１のキャッピング層部分、第２のキャッピング層部分、および前記第１のキャッピング層部分を前記第２のキャッピング層部分に接続する接続部分を備え、かつ
   前記誘電体キャッピング層の前記接続部分は、前記リングによって囲まれる内部領域内の前記基板の前記上面を覆う、請求項１または請求項２に記載のデバイス。
4. 前記誘電体キャッピング層の前記接続部分は、前記リングによって囲まれる前記内部領域内の前記基板の前記上面の全体を覆う、請求項３に記載のデバイス。
5. 前記開口部は、前記接続部分の第１の側に第１のセクションおよび前記接続部分の第２の反対側に第２のセクションを備え、
   前記第１のジョセフソン接合は、前記開口部の第１のセクションを通じて露出され、かつ
   前記ＳＱＵＩＤは、前記開口部の前記第２のセクションを通じて露出される第２のジョセフソン接合を備える、請求項３または４に記載のデバイス。
6. 前記ＳＱＵＩＤは、リングに配置され、前記リングの内部内の前記基板の前記上面は、前記誘電体キャッピング層内の前記開口部を通じて露出される、請求項１から５のいずれか一項に記載のデバイス。
7. 前記誘電体キャッピング層は、第１の部分および前記誘電体キャッピング層の前記第１の部分から分離した第２の部分を備え、かつ
   前記誘電体キャッピング層内の前記開口部は、前記誘電体キャッピング層の前記第１の部分と前記誘電体キャッピング層の前記第２の部分との間に位置する、請求項１から６のいずれか一項に記載のデバイス。
8. 前記誘電体キャッピング層の前記第１の部分のエッジ全体は、前記誘電体キャッピング層の前記第２の部分のエッジ全体から一様な分離距離だけ分離される、請求項７に記載のデバイス。
9. 前記誘電体キャッピング層の前記第１の部分のエッジおよび前記誘電体キャッピング層の前記第２の部分のエッジは、前記第１のジョセフソン接合に至るまで延びるが、前記第１のジョセフソン接合を覆わない、請求項７または請求項８に記載のデバイス。
10. 前記デバイスは、前記誘電体キャッピング層内の前記開口部内に露出される第２のジョセフソン接合を備え、かつ
    前記誘電体キャッピング層の前記第１の部分の前記エッジおよび前記誘電体キャッピング層の前記第２の部分の前記エッジは、前記第２のジョセフソン接合に至るまで延びるが、前記第２のジョセフソン接合を覆わない、請求項９に記載のデバイス。
11. 前記誘電体キャッピング層の前記第１の部分のエッジおよび前記誘電体キャッピング層の前記第２の部分のエッジは、前記第１のジョセフソン接合から離して配置される、請求項７から請求項１０のいずれか一項に記載のデバイス。
12. 前記デバイスは、前記誘電体キャッピング層内の前記開口部内に露出される第２のジョセフソン接合を備え、かつ
    前記誘電体キャッピング層の前記第１の部分の前記エッジおよび前記誘電体キャッピング層の前記第２の部分の前記エッジは、前記第２のジョセフソン接合から離して配置される、請求項１１に記載のデバイス。
13. 前記誘電体キャッピング層は、前記誘電体キャッピング層の下面から前記誘電体キャッピング層の上面に延びる１ミクロン以下の非ゼロ厚さを有する、請求項１から１２のいずれか一項に記載のデバイス。
14. 前記キャッピング層は、酸化シリコン、窒化シリコンまたはシリコンである、請求項１から１３のいずれか一項に記載のデバイス。
15. 前記誘電体キャッピング層の幅は、前記誘電体キャッピング層が、前記超伝導体トレースの対向するエッジを越えて延びるように、前記超伝導体トレースの幅よりも広い、請求項１から１４のいずれか一項に記載のデバイス。
16. 前記キャッピング層は、約２ミクロン以下前記超伝導体トレースの外側エッジを越えて延びる、請求項１から１５のいずれか一項に記載のデバイス。
17. 前記ＳＱＵＩＤは、
    前記超伝導体トレースが第１の幅を有する第１のセクションと、
    前記超伝導体トレースが前記第１の幅よりも小さい第２の幅を有する第２のセクションとを備え、
    前記第２のセクションは、前記第１のジョセフソン接合を備え、
    前記誘電体キャッピング層は、前記第１のセクションにおける前記超伝導体トレースの上面を覆い、かつ
    前記第２のセクションにおける前記超伝導体トレースの前記上面は、前記誘電体キャッピング層内の前記開口部を通じて露出される、請求項１から１６のいずれか一項に記載のデバイス。
18. 前記デバイスは、キュービットである、請求項１から１７のいずれか一項に記載のデバイス。
19. 前記基板は、シリコンまたはサファイアである、請求項１から１８のいずれか一項に記載のデバイス。

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