KR102211013B1 - 기생 커패시턴스의 감소 및 인덕티브 커플러 모드에 대한 커플링 - Google Patents

기생 커패시턴스의 감소 및 인덕티브 커플러 모드에 대한 커플링 Download PDF

Info

Publication number
KR102211013B1
KR102211013B1 KR1020197022107A KR20197022107A KR102211013B1 KR 102211013 B1 KR102211013 B1 KR 102211013B1 KR 1020197022107 A KR1020197022107 A KR 1020197022107A KR 20197022107 A KR20197022107 A KR 20197022107A KR 102211013 B1 KR102211013 B1 KR 102211013B1
Authority
KR
South Korea
Prior art keywords
superconductor layer
trench
dielectric substrate
qubit
superconductor
Prior art date
Application number
KR1020197022107A
Other languages
English (en)
Other versions
KR20190100344A (ko
Inventor
안쏘니 에드워드 메그란트
Original Assignee
구글 엘엘씨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 구글 엘엘씨 filed Critical 구글 엘엘씨
Publication of KR20190100344A publication Critical patent/KR20190100344A/ko
Application granted granted Critical
Publication of KR102211013B1 publication Critical patent/KR102211013B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N10/00—Quantum computing, i.e. information processing based on quantum-mechanical phenomena
    • G06N10/40—Physical realisations or architectures of quantum processors or components for manipulating qubits, e.g. qubit coupling or qubit control
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/80—Constructional details
    • H10N60/83—Element shape
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N10/00—Quantum computing, i.e. information processing based on quantum-mechanical phenomena
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76891—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by using superconducting materials
    • H01L27/18—
    • H01L39/223—
    • H01L39/24—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/10—Junction-based devices
    • H10N60/12—Josephson-effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N69/00—Integrated devices, or assemblies of multiple devices, comprising at least one superconducting element covered by group H10N60/00
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/01—Manufacture or treatment
    • H10N60/0156—Manufacture or treatment of devices comprising Nb or an alloy of Nb with one or more of the elements of group 4, e.g. Ti, Zr, Hf
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/01—Manufacture or treatment
    • H10N60/0912—Manufacture or treatment of Josephson-effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/10—Junction-based devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/80—Constructional details
    • H10N60/85—Superconducting active materials
    • H10N60/855—Ceramic materials

Abstract

본 명세서는 큐비트 커플링 소자를 개시하며, 큐비트 커플링 소자는 트렌치를 포함하는 유전체 기판; 그리고 상기 유전체 기판의 표면상의 제1 초전도체 층을 포함하며,상기 제1 초전도체 층의 에지는 제1 방향을 따라 연장되고, 상기 초전도체 층의 적어도 일부는 상기 유전체 기판의 표면과 접촉하고, 상기 초전도체 층은 해당 임계 온도 이하에서 초전도 특성을 나타내는 초전도체 물질로 형성되고, 상기 유전체 기판 내의 상기 트렌치의 길이는 상기 제1 초전도체 층의 상기 에지에 인접하고 그리고 상기 제1 방향으로 상기 제1 초전도체 층의 에지를 따라 연장되고, 상기 트렌치의 전기 유전율은 상기 유전체 기판의 전기 유전율보다 작다.

Description

기생 커패시턴스의 감소 및 인덕티브 커플러 모드에 대한 커플링
본 발명은 기생 커패시턴스를 감소시키고 인덕티브 커플러 모드에 커플링하는 것에 관한 것이다.
양자 컴퓨팅은 기저 상태의 중첩 및 클래식컬(classical)한 디지털 컴퓨터보다 특정 연산을 효율적으로 수행하기 위한 얽힘(entanglement)과 같은 양자 효과를 이용하는 비교적 새로운 컴퓨팅 방법이다. 양자 컴퓨팅 시스템은 비트 형태(예를 들어, "1" 또는 "0")로 정보를 저장하고 조작하는 디지털 컴퓨터와 달리 큐비트(qubit)를 사용하여 정보를 조작할 수 있다. 큐 비트는 다중 상태(예를 들어, "0" 및 "1" 상태의 데이터)의 중첩(superposition) 및/또는 다중 상태의 데이터의 중첩을 가능하게 하는 양자 컴퓨팅 장치를 지칭할 수 있다. 통상적인 용어에 따라, 양자 시스템에서 "0" 및 "1" 상태의 중첩은, 예를 들어,
Figure 112019076933327-pct00001
로 표현될 수 있다. 디지털 컴퓨터의 "0" 및 "1" 상태는 각각 큐 비트의
Figure 112019076933327-pct00002
및
Figure 112019076933327-pct00003
기반 상태와 유사하다. 값
Figure 112019076933327-pct00004
Figure 112019076933327-pct00005
은 큐비트가
Figure 112019076933327-pct00006
상태에 있을 확률을 나타내며, 값
Figure 112019076933327-pct00007
Figure 112019076933327-pct00008
은 큐비트가
Figure 112019076933327-pct00009
기반 상태에 있을 확률을 나타낸다.
본 발명의 요지는 기생 커패시턴스를 감소시키고 커플러 모드에 커플링하는 기술에 관한 것이다.
일반적으로, 본원에 기술된 요지의 혁신적인 양태는 큐비트 커플링 장치(qubit coupling device)에서 구현될 수 있으며, 상기 큐비트 커플링 장치는 트렌치(trench)를 갖는 유전체 기판 및 상기 유전체 기판의 표면상의 제1 초전도체 층을 포함하고, 여기서 제1 초전도체 층의 에지는 상기 유전체 기판의 표면상의 제1 방향을 따라 연장된다. 초전도체 층의 적어도 일부는 유전체 기판의 표면과 접촉한다. 초전도체 층은 대응하는 임계 온도 이하에서 초전도 특성을 나타내는 초전도체 재료(물질)로 형성된다. 유전체 기판 내의 상기 트렌치의 길이는 제 1 방향으로 제 1 초전도체 층의 에지에 인접하여 그 에지를 따라 연장된다. 또한, 상기 트렌치는 유전체 기판의 전기 유전율보다 작은 전기 유전율을 갖는다.
일부 구현 예에서, 상기 트렌치의 폭은 제1 초전도체 층 아래로 연장하지 않고 상기 초전도체 층의 에지까지 연장된다. 상기 트렌치의 폭은 적어도 부분적으로 연장되거나 또는 제1 초전도체 층 아래로 전체적으로 연장될 수 있다. 일부 구현 예에서, 상기 기판은 트렌치 내의 하나 이상의 필러(pillar)를 포함하고 제1 초전도체 층을 지지한다.
상기 초전도체 층은 양자 컴퓨팅 회로 장치의 다른 컴포넌트 중 인덕티브 또는 용량성 커플러 또는 큐비트의 일부를 형성할 수 있다. 일부 구현 예에서, 큐비트 커플링 장치는 적어도 조정 가능한 커플러 네트워크 및 적어도 하나의 커플러 제어 라인을 포함한다. 일부 구현 예에서, 큐비트 커플링 장치는 큐비트 장치에 결합되고, 큐비트 장치는 유전체 기판의 표면상의 제2 초전도체 층을 포함하며, 제2 초전도체 층의 적어도 일부는 유전체 기판의 표면과 접촉하고 초전도체 물질을 포함한다. 큐비트 장치는 예를 들어, "xmon" 큐비트, "gmon" 큐비트 또는 플럭스 큐비트(flux qubit)일 수 있다.
상기 초전도체 층에 인접한 트렌치는 벽이 초전도체 층에 인접하는 트렌치를 포함하는 많은 형태를 가질 수 있다. 다른 트렌치는 트렌치가 적어도 부분적으로 초전도체 층 아래에 있도록 초전도체 층의 언더컷팅(undercutting)을 포함할 수 있다. 트렌치의 제3 경우는 초전도체 층의 일부가 필러들 사이에서 유전체 기판으로 풀로팅(floating)되도록 초전도체 층을 완전히 언더컷팅하는 것을 포함할 수 있다.
일부 구현 예에서, 2개의 초전도체 층들에 인접한 트렌치는 적어도 2개의 초전도체 층들이 이격되어 있을 때 깊이만큼 깊을 수 있다. 예를 들어, 2마이크론 간격(separation)을 갖는 2개의 평행한 초전도체 스트립의 경우, 2개의 평행한 초전도체 스트립들 사이에 위치된 유전체 기판 내의 트렌치의 깊이는 적어도 2 미크론 깊이일 것이다.
일반적으로, 일부 양태들에서, 본 발명의 요지는 큐비트 커플링 장치를 제조하는 방법으로 구현될 수 있으며, 이는 유전체 기판을 제공하는 단계, 유전체 기판의 표면상에 제1 초전도체 층을 증착하는 단계를 포함하며, 상기 제1 초전도체의 에지가 제1 방향을 따라 연장하고, 제1 초전도체 층의 적어도 일부는 유전체 기판의 표면과 접촉하고, 해당 임계 온도 이하에서 초전도 특성을 나타내는 초전도체 물질을 포함한다. 트렌치는 유전체 기판 내에서 에칭되며, 여기서 상기 유전체 기판 내의 상기 트렌치의 길이는 상기 제1 방향으로 상기 제1 초전도체 층의 에지에 인접하여 상기 제1 초전도체 층의 에지를 따라 연장되며, 상기 트렌치의 전기 유전율은 상기 유전체 기판의 전기 유전율보다 작다.
일부 구현 예에서, 트렌치를 에칭하는 단계는 유전체 기판의 이방성 에칭을 수행하는 단계를 포함한다.
일부 구현 예에서, 상기 트렌치를 에칭하는 단계는 상기 초전도체 층의 상부 표면으로부터 상기 유전체 기판까지 연장되는 하나 이상의 홀들을 포함하도록 상기 제1 초전도체 층을 패터닝하는 단계; 에칭액(etchant)이 상기 하나 이상의 홀들을 통해 유전체 기판을 에칭하도록 에칭액에 큐비트 커플링 장치를 노출시키는 단계; 제1 초전도체 층을 지지하는 유전체 기판 내에 복수의(다수의) 필러들을 남도록 에칭액을 제거하는 단계를 포함한다.
본 명세서에서 설명된 본 발명의 특정 실시 예는 다음의 장점들 중 하나 이상을 실현하도록 구현될 수 있다. 유전체 기판 내에 그리고 초전도체 층에 인접하고 및/또는 아래에 트렌치를 형성함으로써, 해당 영역의 유효 유전 상수가 상당히 감소 될 수 있다. 예를 들어, 일부 구현 예에서, 해당 영역의 유효 유전 상수는 실리콘 웨이퍼 내에 형성된 트렌치의 경우 약 6.2 배만큼 감소될 수 있다. 일부 구현 예에서, 영역 내의 유효 유전 상수의 6.2 배 감소를 달성하기 위해, 트렌치는 기판에 의해 지지되는 초전도체 층의 단부들을 제외하고는 초전도체 층들 아래에 전체적으로 형성될 수 있으며, 제거될 필요가 있다. 유효 유전 상수를 감소시킴으로써, 기생 커패시턴스가 6.2 배만큼 현저하게 감소될 수 있다. 기생 커패시턴스의 감소는 기생 모드들의 주파수에서 큐비트 장치의 전이 주파수로부터 이격된 주파수로의 시프트를 유발할 수 있다.
여기에 기술된 기술은 동조가능한(tunable) 인덕티브 커플링 네트워크에 커플링된 "gmon" 큐비트를 포함하는 다양한 양자 컴퓨팅 장치에 대해 구현될 수 있으며, 인덕턴스 커플 링 네트워크에 위치한 전송 라인과 큐비트 사이의 기생 모드를 억제할 수 있다. 또한, 초전도체 층에 인접하고 및/또는 그 아래에 트렌치를 부가함으로써 상기 영역의 동일한 투자율(magnetic permeability)을 유지(동일한 투자율을 갖는 유전체 기판 및 진공으로 인하여)하면서 상기 영역의 유효 유전율을 감소(트렌치가 유전체 기판보다 낮은 유전 상수를 갖기 때문에)시킬 수 있다. 따라서, 초전도체 층에 인접하고 및/또는 그 아래에 트렌치를 부가하는 것은 단위 길이당 동일한 인덕턴스를 제공하면서 커패시턴스를 최소화할 수 있다. 이 기능은 새로운 디자인 파라미터 및 레이아웃(예: 기기 근접성 및 크기)에 대한 추가 유연성을 제공한다. 예를 들어, 기생 커패시턴스를 6.2배 줄임으로써, 동일평면(coplanar) 도파관의 길이를 2.5 배 늘려 동일한 주파수를 유지할 수 있어 잠재적으로 2.5 배 더 많은 큐비트를 위한 추가적인 물리적 공간을 생성한다. 또한, 기생 커패시턴스를 감소시키는 것은 큐비트의 다른 파라미터들을 일정하게 유지하면서 플럭스 노이즈에 대한 큐 비트(예를 들어, 플럭 몬 큐비트)의 코히런스(coherence) 시간의 감도를 감소시킬 수 있다. 또한, 전송 라인들은 결함(defect) 밀도가 감소될 수 있고, 추가로 낮은 백그라운드 소실(background dissipation) 레벨을 가질 수 있다. 여기에 기술된 기술은 또한 "xmon" 큐비트 및 플럭스 큐비트에 적용될 수도 있다.
본 명세서에 기술된 요지의 하나 이상의 실시 예의 세부 사항은 첨부된 도면 및 이하의 설명에서 설명된다. 요지의 다른 특징, 양태 및 장점은 상세한 설명, 도면 및 청구 범위로부터 명백해질 것이다.
도 1a 내지 도 1d는 유전체 기판상의 초전도체 층에 인접한 예시적인 트렌치의 다양한 평면도 및 단면도를 도시하는 개략도이다.
도 2a-d는 예시적인 플로팅(floating) 초전도체 층의 상이한 도면을 도시하는 개략도이다.
도 3a 및 도 3b는 각각 트렌치 및 플로팅 초전도체 층을 제조하기 위한 예시적인 공정의 흐름도이다.
도 4a는 2개의 "Gmon" 큐비트 및 동조 가능한 커플러 네트워크를 포함하는 Gmon 커플러의 예시적인 레이아웃을 도시하는 개략도이다.
도 4b는 도4b의 동조가능한 커플러 네트워크를 도시하는 개략도이다.
도 5a 및도 5b는 트렌치의 시뮬레이션된 레이아웃 및 다양한 트렌치 구성에 대한 커패시턴스/길이의 개선을 각각 도시한 시뮬레이션 결과의 플롯을 도시한다.
다양한 도면에서 유사한 참조 번호 및 명칭은 동일한 요소를 나타낸다.
양자 컴퓨팅은 양자 컴퓨터의 양자 비트(큐비트)에 저장된 양자 정보를 일관되게 프로세싱하는 것을 수반한다. 초전도체 양자 컴퓨팅은 양자 컴퓨팅 회로 요소가 부분적으로 초전도체 물질로 형성되는 양자 컴퓨팅 기술의 유망한 구현이다. 초전도체 양자 컴퓨터는 일반적으로 처음 두 레벨만 연산 기준으로 사용되는 멀티레벨 시스템이다. 특정 구현예에서, 큐비트와 같은 양자 컴퓨팅 회로 요소는 매우 낮은 온도에서 작동하여 초전도성을 달성할 수 있고 열적 변동이 에너지 레벨들 사이의 전이를 일으키지 않는다. 부가적으로, 양자 컴퓨팅 회로 요소는 낮은 에너지 손실 및 소실(dissipation)(예를 들어, 양자 컴퓨팅 회로 소자가 높은 품질 인자 Q를 나타냄)로 동작되는 것이 바람직할 수 있다. 낮은 에너지 손실 및 소실은, 예를 들어, 양자 디코히어런스(decoherence)를 회피하는 것을 도울 수 있다.
초전도체 컴포넌트로 집적된 양자 컴퓨팅 회로 소자를 제조하는 것은 전형적으로 초전도체 물질, 유전체 및 금속층들을 증착 및 패터닝하는 것을 포함한다.
초전도체 물질은 예를 들어 조셉슨 접합체(Josephson junctions), 초전도체 동일평면 도파관, 양자 LC 발진기, 큐 비트(예: 플럭스 큐비트 또는 전하 큐비트), 초전도 양자 간섭 소자(SQUID)(예: RF-SQUID 또는 DC-SQUID), 인덕터, 커패시터, 전송 라인, 그라운드 플레인 등과 같은 컴포넌트들 및 다양한 양자 컴퓨팅 회로 소자를 형성하는데 사용될 수 있다.
일부 구현 예에서, 양자 컴퓨팅 회로 소자(요소)는 원치 않는 기생 모드로 큐비트 소자를 커플링시키는 기생 커패시턴스를 나타낼 수 있다. 특히, 일부 경우에는, 기생 커패시턴스는 큐비트 소자의 전이 주파수 근처의 주파수에서 동작하는 하나 이상의 모드를 발생시킬 수 있어, 큐비트 소자가 여기될 때 기생 모드에 커플링하여 디코히어런스를 유도한다. "Gmon" 커플러는 일부 구현 예에서, 원치 않는 기생 모드에 큐비트 소자들을 커플링시킬 수 있는 양자 컴퓨팅 회로 요소의 예이다. "Gmon" 커플러는 동조 가능한 커플링 네트워크를 통해 커플링된 적어도 2개의 큐비트 소자들을 포함하는 것으로 이해될 수 있다. "Gmon" 커플러는 유전체 기판상의 패턴화된 초전도체 층이 큐비트 소자들 및 커플링 네트워크를 형성하는 평면 구조를 가질 수 있다. 커플링 네트워크는 특히, 큐비트 소자들간의 커플링 강도를 제어하기 위한 동조가능한 인덕터로서 작용하는 접합체를 갖는 초전도체 라인으로부터 형성될 수 있다. 예시적인 "Gmon" 커플러는 다음과 같이 동작될 수 있으며, "Gmon" 커플러의 제1 큐비트 소자(Q1)가 여기되고; 그 다음 Q1의 주파수는 공진 상호 작용이 발생하고, Q1으로부터의 여기 상태가 Q2에 커플링될 때까지 제2 큐비트 소자(Q2)의 주파수가 고정되는 동안 가변된다. 일부 구현 예에서, 커플러 네트워크는 다른 큐비트 소자 대신에 여기된 큐비트가 커플링하는 기생 모드를 나타낸다. 커플러 네트워크의 기생 모드는 큐비트 소자의 |0> - |2> 전이 주파수 근처, 예를 들어 제로 바이어스에서 약 12GHz의 주파수 근처에 있을 수 있다. 일부 구현 예에서, 그 그라운드 상태 |0>의 큐비트들은 커플러 네트워크에서 하나 이상의 커플러에 의해 기생 모드로 여기된다. 기생 커플러 모드는 커플러 네트워크를 위한 제어 라인으로부터의 외부 커플링으로 인해 여기될 수 있다. 기생 커플링이 "Gmon" 커플러에 대하여 위에서 설명되었지만, 그러한 기생 커플링은 다른 유형의 큐비트 소자(예를 들어, "Xmon" 큐비트, "Fluxmon" 큐비트, 트랜스폰 큐비트) 및 다른 유형의 큐비트 커플러에서 발생할 수 있다.
본 발명은 기생 커패시턴스를 감소시키고 회로 요소에 인접한 영역에서 전기 유전율을 감소시킴으로써 회로 요소(소자, 장치)의 원하지 않는 기생 모드에 커플링하는 것에 관한 것이다. 예를 들어, 전기 유전율을 감소시키기 위해, 회로 요소에 인접한 유전체 기판에 트렌치가 형성될 수 있다. 상기 트렌치는 트렌치를 대체하는 유전체의 유전율보다 낮은 (예를 들어, 실질적으로 더 낮은) 전기 유전율을 가질 수 있다. 그 결과, 회로 요소의 기생 커패시턴스가 현저하게 감소될 수 있다. 기생 커패시턴스가 감소하면 기생 모드의 주파수가 큐비트 소자의 공진 주파수에서 벗어나게 된다. 기생 모드의 주파수를 큐비트 소자들의 공진 주파수로부터 멀리 이동(Shifting)시키는 것은 기생 모드로의 바람직하지 않은 커플링의 가능성을 감소시킬 수 있고, 따라서 큐비트 디코히어런스(decoherence)의 가능성을 감소시킬 수 있다. 여기에 기술된 상이한 트렌치 및 제조 기술은 다양한 양자 컴퓨팅 회로 소자에 대한 다양한 구성에 이용될 수 있으며, 여기서 설명된 예시적인 구조는 가능한 구현예의 전체 범위를 나타내지 않는다.
또한, 도 1a 내지 도 1d는 양자 컴퓨팅 회로 소자에서 기생 커패시턴스를 감소시키기 위한 예시적인 구조의 상면도 및 상이한 가능한 단면도를 도시하는 개략도이다. 도 1a-1d에 도시된 구조는 유전체 기판(104)의 표면상에 형성된 초전도체 물질 층(102)을 포함한다. 초전도 물질(102) 및 경우에 따라 기판(104)은 다른 회로 소자들 중에서 큐비트 소자(예를 들어, fluxmon 큐비트, gmon 큐비트, xmon 큐비트 또는 다른 큐비트 소자), 조셉슨 접합체, 양자 LC 발진기, SQUID 또는 동일 평면 도파관과 같은 양자 컴퓨팅 회로 요소의 일부 또는 전부를 형성할 수 있다.
도 1a-1d(및 도 2a-2d)에 도시된 초전도체 층(102)은 동시 증착된 구조, 별도의 단계로 증착된 구조, 단일 층으로 증착된 구조 및 후속 처리된 구조 등으로 구성될 수 있다. 도 1b-1d의 각각은 유전체 기판(104) 내에 형성되고 초전도체 층(102)에 인접한 트렌치 영역의 상이한 가능한 구성을 도시하며, 여기서 트렌치 영역은 기판(104)의 전기 유전율보다 상대적으로 낮은(예를 들어, 실질적으로 낮은) 전기 유전율을 갖는다. 예를 들어, 트렌치 영역은 예를 들어 진공 또는 공기로 구성될 수 있다. 통상적인 진공 조건(예를 들어, 초고 진공(UHV, ultra-high vacuum) 조건)은 약 10-9 토르(Torr) 이하의 압력을 포함할 수 있다. 일부 구현 예에서, 초전도체 층(102)에 인접하고 상대적으로 낮은 전기 유전율을 갖는 트렌치 영역의 존재는 초전도체 층(102)이 속하는 양자 컴퓨팅 회로 요소에 의해 나타나는 기생 커패시턴스를 감소시킬 수 있다.
도 1a는 유전체 기판(104)상의 초전도체 층들(102-1, 102-2 및 102-3)의 평면도를 도시한 개략도이다. 초전도체 층(102-1)은 초전도체 층(102-2)으로부터 제1 거리(108-1)만큼 이격된다. 초전도체 층(102-2)은 제2 거리(108-2)만큼 초전도체 층(102-3)으로부터 이격된다. 제1 트렌치(106-1)는 초전도체 층(102-1)과 초전도체 층(102-2) 사이의 인접한 영역에 형성된다. 제2 트렌치(106-2)는 초전도체 층(102-2)과 초전도체 층(102-3) 사이의 인접한 영역에 형성된다.
도 1b는 트렌치(106-1 및 106-2)의 제1 구성에 따라, 단면 선 A-A를 따라 도 1a에 도시된 초전도체 층(102-1, 102-2 및 102-3)의 단면도를 도시하는 개략도(110)이다. 이 구성에서, 제1 및 제2 트렌치(106-1 및 106-2)는 초전도체 층(102)에 인접하여 위치되고 폭(108-1 및 108-2)을 각각 갖는다. 즉, 제1 트렌치(106-1)의 폭은 초전도체 층(102-1)과 초전도체 층(102-2) 사이의 제1 거리(108-1)와 실질적으로 동일하다. 제2 트렌치(106-2)의 폭은 초전도체 층(102-2)과 초전도체 층(102-3) 사이의 제2 거리(108-2)와 실질적으로 동일하다. 각각의 트렌치에 대해, 트렌치의 폭은 초전도체 층(102) 아래로 연장하지 않고 초전도체 층(102)의 에지들과 동일 평면인 평면으로 연장된다. 각각의 트렌치(106-1, 106-2)는 깊이(112)를 갖는다. 도1b에 도시된 바와 같이, 깊이(112)는 초전도체 층(102)의 바닥면과 동일 평면인 평면으로부터 유전체 기판 내로 연장된다. 트렌치(106-1 및 106-2)가 동일한 깊이(112)를 갖는 것으로 도 1b에 도시되어 있지만, 일부 구현 예에서, 트렌치는 상이한 깊이를 가질 수 있다. 일부 구현 예에서, 트렌치 깊이는 에칭 프로세스에 의해 제거되는 유전체 기판의 양에 의해 설정될 수 있으며, 이는 도 3a 및 도 3b를 참조하여보다 상세히 설명될 것이다.
도 1c는 제2 상이한 구성에 따라, 도 1a의 A 단면에 따른 초전도체 층(102-1, 102-2, 102-3)의 단면도를 도시하는 개략도(120)이다. 제2 구성에서, 제1 및 제2 트렌치(114-1 및 114-2)는 각각 폭(116-1 및 116-2)과 112의 트렌치 깊이를 갖는다. 다시, 제1 트렌치(114-1)는 초전도체 층(102-1 및 102-2)에 인접하여 위치되고, 제2 트렌치(114-2)는 초전도체 층(102-2 및 102-3)에 인접하여 위치된다. 이 구성에서, 제1 및 제2 트렌치(114-1, 114-2) 각각의 일부는 적어도 하나의 초전도체 층 아래 부분적으로 연장된다. 예를 들어, 트렌치(114-1)의 폭의 적어도 일부는 초전도체 층(102-1) 아래로 연장하고, 트렌치(114-2)의 폭의 적어도 일부는 초전도체 층(102-2) 아래로 연장된다. 트렌치 폭이 초전도체 층 아래로 연장되는 양은 다양할 수 있다.
도 1d는 제3 다른 구성에 따라, 도 1a의 A 단면에 따른 초전도체 층(102-1, 102-2 및 102-3)의 단면도를 도시하는 개략도(130)이다. 다시, 2개의 트렌치들(122-1 및 122-2)은 각각의 초전도체 층들에 인접하여 위치된다. 도 1b-1c에 도시된 트렌치와 대조적으로, 트렌치(122-1 및 122-2)는 직사각형(rectangular) 단면을 갖지 않는다. 트렌치(122-1 및 122-2)는 변화하는 트렌치 폭 및 깊이를 갖는다 (예를 들어, 트렌치(122-2)의 폭은 제1 폭(124-1)에서 제2 폭(124-2)까지 변할 수 있다). 각각의 트렌치는 또한 변화하는 깊이를 가질 수 있다(예를 들어, 트렌치(122-1)의 깊이는 제1 깊이(126-1)에서 제2 상이한 깊이(126-2)까지 변할 수있다. 일부 구현 예에서, 불규칙한 트렌치 형상은 제조 용이성을 포함하는 다양한 이유로 바람직할 수 있다. 예를 들어, 일부 유전체 기판(예를 들어, 오프-액시스 실리콘 웨이퍼)에 대해, 유전체 기판은 특정한 결정 배향(crystalline orientation)을 따라 우선적으로 에칭되어 형성되는 트렌치가 결정 배향을 따르는 불규칙한 기하학적 구조를 가질 것이다.
트렌치의 폭, 깊이 및 길이는 트렌치 유형 및 트렌치가 통합된 양자 컴퓨팅 회로 요소(소자)에 따라 달라질 수 있다. 예를 들어, 트렌치는 약 1 미크론 내지 약 5mm 사이의 길이를 가질 수 있다. 일부 구현 예에서, 트렌치의 길이는 트렌치가 형성되는 인접한 회로 요소와 동일한 길이까지 연장될 수 있다. 예를 들어, 동일 평면 도파관 큐비트 커플러 요소로서 형성된 초전도체 층에 대해, 트렌치는 공동 평면 도파관 큐비트 커플러 요소의 전체 길이를 따라 연장되는 길이를 가질 수 있다 (예를 들어, 트렌치는 동일 평면 도파관 큐비트 커플러 요소와 동일한 길이를 가질 수 있다). 트렌치는 수 나노 미터(예를 들어, 5-10nm) 내지 수 미크론(microns) 또는 수십 미크론의 폭을 가질 수 있다. 일부 구현 예에서, 트렌치의 깊이는 트렌치의 폭과 유사한 스케일, 예를 들어, 동일 평면 도파관의 피쳐(feature)들 사이의 트렌치의 폭은 5 내지 10nm이고, 트렌치의 깊이 또한 5-10 nm 정도일 것이다. 또한, 일부 구현 예에서, 트렌치는 수백 미크론까지의 깊이를 가질 수 있다.
도 2a 내지 도 2d는 유전체 기판상의 예시적인 플로팅 초전도체 층의 상이한 도면을 도시한 개략도이다.
도 2a는 유전체 기판(204)상의 초전도체 층(202-1, 202-2 및 202-3)의 평면도를 도시한 개략도(200)이다. 유전체 기판(204) 내의 트렌치(206)는 초전도체 층(202-1, 202-2 및 202-3)에 인접하여 위치한다. 이 개략도에서, 트렌치(206)의 폭(208)은 초전도체 층(202-1 및 202-3)의 에지들과 동일 평면인 평면으로 연장된다. 또한, 트렌치(206)는 초전도체 층(202-2)의 아래쪽으로 완전히 연장되어, 초전도체 층(202-2)의 일부분이 2개의 필러들(210-1 및 210-2) 사이에 플로팅(floating)된다. 일부 구현 예에서, 상기 필러들은 트렌치(206)를 형성하기 위해 제거되지 않은 유전체 기판(204)의 부분들이다. 일부 구현 예에서, 초전도체 층은 초전도체 층의 하부 표면과 유전체 기판(204) 사이에 하나, 둘 또는 그 이상의 필러들(210)을 가질 수 있다.
도 2b는 도 2a의 라인 A-A를 따른 샘플(200)의 단면도를 도시한다. 도 2c는 도 2a의 라인 B-B를 따른 샘플(200)의 단면도를 도시한다.
도 2b에 도시된 바와 같이, 트렌치(206)는 폭(208)을 가지며 초전도체 층(202-2) 아래(beneath)로 완전히 연장된다. 이 개략도에서, 트렌치(206)의 폭(208)은 초전도체 층(202-1 및 202-3) 밑으로 연장하지 않고 초전도체 층(202-1 및 202-3)의 에지들과 동일 평면인 평면으로 연장된다. 도시된 바와 같이, 초전도체 층(202-2)은 단면 A에서 트렌치(206) 위에 적어도 부분적으로 플로팅된다. 필러(210)는 점선으로 도시되고, 도 2b의 Z- 축을 따른 평면 내에 있다. 트렌치(206)는 유전체 기판 (204) 내에서 깊이(212)를 갖는다. 일부 구현 예에서, 깊이(112)는 초전도체 층(202)의 하부 표면과 동일 평면인 평면으로부터 유전체 기판 내로 연장된다. 일부 구현 예에서, 트렌치 깊이는 에칭 프로세스에 의해 제거되는 유전체 기판의 양에 의해 설정될 수 있으며, 이는 도 3a 및 도 3b를 참조하여보다 상세히 설명될 것이다.
도 2c는 B-B를 따라 도 2a에 도시된 초전도체 층(202-2)의 횡단면도를 도시한 개략도(240)이다. 개략도(240)는 초전도체 층(202-2)의 길이(216)를 따라 초전도체 층(202-2)을 도시하며, 따라서 2개의 필러(210-1 및 210-2)가 보인다. 길이(216)는 초전도체 층을 포함하는 양자 회로 요소에 의존하여 100㎚ 내지 수 100 미크론(예를 들어, 120 미크론) 범위일 수 있다. 필러(210-1, 210-2)는 거리(214)만큼 이격된다. 일부 구현 예에서, 둘 이상의 필러들은 주기적 또는 랜덤으로 필러들 사이의 거리를 갖는다. 또한, 필러들은 다양한 기하구조 또는 불규칙한 모양일 수 있으며 모두 똑같을 필요는 없다. 예를 들어, 필러들은 원통형, 정육면체 형 또는 직각 프리즘 형일 수 있다.
일부 구현 예에서, 필러들 사이의 이격은 수 미크론 내지 수백 미크론의 범위일 수 있다. 또한 필러들의 크기는 다양할 수 있다. 필러들은 트렌치의 상부 표면(예를 들어, 바닥)으로부터 연장되고 초전도체 층의 하부 표면까지 연장되는 것으로 정의된 높이를 가질 수 있다. 필러들은 높이와 직교하는 평면을 따라 연장되는 하나 이상의 추가 치수(예를 들어, 폭, 길이 또는 직경)를 가질 수 있으며, 상기 높이에 수직인 평면을 따라 연장되는 상기 하나 이상의 치수의 크기는 수십 나노 미터 내지 수 미크론 사이일 수 있다. 플로팅 층 구성에서 트렌치 치수(예를 들어, 길이, 폭 및 깊이)는 도 1a-d를 참조하여 상술한 트렌치 치수와 유사할 수 있다. 일부 구현 예에서, 하나 이상의 트렌치 치수(예를 들어, 길이, 폭 및 깊이)는 트렌치가 통합(incorporated)되는 양자 컴퓨팅 회로 요소(예를 들면, 동일 평면 도파관)의 하나 이상의 치수 (예를 들어, 길이 또는 폭)에 기초하여 선택될 수 있다.
본 명세서에서 기술된 바와 같이, 필러들은 제거되지 않고 초전도체 층을 지지하는 기판의 부분들이다. 필러들을 형성하는 공정은 도 3b를 참조하여 이하에서 더 상세히 설명된다.
도 2d는 도 2a에 도시된 초전도체 층(202-1 및 202-2)의 사시도를 나타내는 개략도(260)이다. 개략도(260)는 거리(214)만큼 이격된(분리된) 필러들(210-1 및 210-2)를 갖는 부분적으로 플로팅하는 초전도체 층(202-2)을 도시한다. 필러들(210-1 및 210-2)은 초전도체 층(202-2)을 지지하고, 일부 구현 예에서 유전체 기판(204)으로 형성될 수 있다. 필러들은 높이(212)를 가지며, 이는 트렌치(206)의 높이와 동일할 수 있다. 필러들 사이의 거리(214)는 가변적이거나 주기적이거나 랜덤일 수 있다. 필러들은 도 2a 내지 도 2d에 원주형(columnar)으로 도시되어 있지만, 다양한 기하구조 또는 불규칙한 형상일 수 있으며 모두 동일할 필요는 없다.
일부 구현 예에서, 전술한 특징들의 일부 또는 전부(예컨대, 초전도체 층에 인접한 트렌치, 부분적으로 초전도체 층 아래의 트렌치, 부분적으로 플로팅하는 초전도체 층)는 큐비트 커플링 소자를 포함하는 양자 컴퓨팅 회로 요소의 일부일 수 있다.
트렌치 제조
다양한 제조 공정이, 건식 화학 에칭(플라즈마를 사용하거나 사용하지 않는 기상 에칭과 같은), 습식 에칭, 물리적 에칭(유도 결합 플라즈마 에칭 또는 이온빔 밀링과 같은), 물리적 화학 에칭(반응성 이온빔 에칭 또는 화학적 보조 이온빔 에칭과 같은), 또는 이들의 조합을 포함하여 기판 상부의 초전도체 층에 인접한 유전체 기판에 트렌치를 제조하기 위해 사용될 수 있다.
특정 제조 공정은 트렌치의 크기 및 초전도체 층 및 유전체 기판의 재료에 따라 다른 것보다 바람직할 수 있다. 예를 들어, SF6/O2는 실리콘 유전체 기판상에 증착된 알루미늄 초전도체 층을 위한 실리콘의 이방성 에칭제(에칭액)이다. SF6/O2는 또한 상이한 유전체 및/또는 초전도체 층 물질(예를 들어, 사파이어, 니오븀-티타늄(niobium-titanium))에 대한 에칭액으로서 사용될 수 있다.
또한, 일부 제조 공정 및/또는 트렌치들은 제조 공정 및/또는 트렌치들에 의해 유도된 디코히어런스로 인해 하나 이상의 양자 회로 요소들의 성능을 감소시킬 수 있다. 예를 들어, 큐비트의 디코히어런스를 유도하는 한 가지 요인은 플럭스 노이즈이다. 일부 구현 예에서, 플럭스 노이즈는 환경 오염물(예를 들어, 산소)에 대한 제조 동안 양자 회로 요소의 초전도체 층의 부가적인 표면들에 노출되어 발생할 수 있다. 결과적으로, 큐비트 소자에 포함된 초전도체 층에 인접한 트렌치는 초전도체 층에만 인접(그러나 그 아래가 아님)할 수 있다.
도 3a는 도 1b에 도시된 구조를 형성하기 위한 예시적인 공정(30)의 흐름도이다. 실리콘 또는 사파이어와 같은 유전체 기판이 제공되고(302), 유전체 기판의 표면 상에 제1 초전도체 층이 증착되고 패턴화된다(304). 초전도체 층은 알루미늄, 니오븀-티타늄 또는 임계 온도 이하의 초전도 특성을 갖는 다른 재료 또는 합금을 포함할 수 있다. 초전도체 층은 유전체 기판상에 직접 증착되거나, 하나 이상의 마스크를 통해 증착되거나, 별도의 에칭 공정 등으로 후처리 될 수 있다. 초전도체 층은 평면 형상(예: 트레이스, 루프, 평행한 트레이스(parallel trace) 또는 사각형)을 가질 수 있으며, 하나 이상의 소자(예: 동일 평면 도파관, 큐비트 소자, 큐비트 커플러)의 일부 또는 전부를 형성할 수 있다. 에칭 공정은 유전체 기판 내에서 하나 이상의 초전도체 층에 인접한 하나 이상의 트렌치를 에칭하도록 수행된다(306). 도 1b에 도시된 트렌치 구조를 형성하기 위해, 트렌치 측벽이 초전도체 층 아래로 연장되지 않는 이방성 에칭 공정이 선택될 수 있다. 또한, 초전도체는 에칭되지 않도록 초전도체 층 아래의 기판 부분을 보호하기 위한 에칭 마스크로서 작용할 수 있다. 예를 들어, 실리콘 기판상의 알루미늄 초전도체 층의 경우, 500W에서 SF6:O2의 비율의 건식 에칭 ICP를 사용하여 초전도체 층의 언더컷팅(undercutting)이 거의 없거나 전혀없는 초전도체 층에 인접한 트렌치를 실리콘 기판에 제조할 수 있다. 산소(O2)는 몇 파스칼에 이르는 O2 압력을 갖는 초전도체 층의 언더컷팅을 방지하기 위해 사용될 수 있다. 일부 구현 예에서는 SF6:O2에 대해 2:1의 비율이 에칭 공정에서 사용된다. 일부 구현 예에서, 에칭 속도는 약 110nm/min이지만, 공정 파라미터들에 따라 변할 수 있다. 또한, 기판은 에칭 공정 동안 바이어스(예를 들어, 50W)될 수 있다.
도 3b는 도 2a 내지도 2d에 도시된 구조를 형성하기 위한 예시적인 프로세스(공정)(350)의 흐름도를 도시하는 개략도이다. 실리콘 또는 사파이어와 같은 유전체 기판이 제공되고(352), 유전체 기판의 표면상에 제1 초전도체 층이 증착된다(354). 제1 이방성 에칭 공정은 유전체 기판 내에서 제1 초전도체 층에 인접한 하나 이상의 트렌치를 에칭하도록 수행된다(356). 유전체 기판 내에 그리고 초전도체 층에 인접한 트렌치의 형성 후에, 제2 등방성 에칭 공정이 수행된다(358). 예를 들어, 실리콘 기판 내에 하나 이상의 인접한 트렌치를 갖는 알루미늄 초전도체 층의 경우, XeF2의 플라스마리스 건식 에칭이 기판으로부터 초전도체 층을 분리(release)시키는데 사용될 수 있다. XeF2 에칭은 실리콘에 대한 등방성 에칭제이고, 알루미늄에 비해 실리콘에 대해 매우 선택적이므로 본 발명에 따른 트렌치를 형성하기 위해 실리콘을 제거하는 데 필요한 시간 동안 알루미늄 층이 효과적으로 거의 에칭되지 않는다. 오히려, 알루미늄 층은 실리콘의 에칭을 위한 마스크로서 작용한다. 제2 등방성 에칭 공정은 또한 트렌치의 일부가 초전도체 층 아래에 있도록 트렌치를 연장 시키는데 사용될 수 있다. 트렌치가 초전도체 층 아래로 연장되는 정도는 도 1c 및 1d에 도시된 바와 같이 변할 수 있다. 등방성 에칭 공정은 트렌치가 초전도체 층의 적어도 일부분에 대해 초전도체 층 아래에 완전히 위치하여 플로팅 초전도체 층을 형성하도록 계속 될 수 있다(360). 플로팅 초전도체 층은 도 2a-2d에 도시된 바와 같이 하나 이상의 필러를 포함한다.
일부 구현 예에서, XeF2 에칭 단계는 등방성이며, XeF2가 초전도체 층을 언더컷할 때 초전도체 층의 일부를 에칭할 수 있도록 유전체 기판뿐만 아니라 초전도체 층을 에칭(느린 속도 임에도 불구하고)할 수 있다. 등방성 에칭을 보상하기 위해 설계 조정(예를 들어, 에칭 후 원하는 치수가 되도록 초전도체 층을 바이어싱함)이 구현될 수 있다.
일부 구현 예에서, 하나 이상의 마스크가 하나 이상의 에칭 공정 전에 초전도체 층 위에 증착될 수 있다. 하나 이상의 마스크는 기판의 특정 영역에서 초전도체 층의 부분 또는 특정 초전도체 층의 언더커팅 또는 트렌치 에칭을 방지하기 위해 사용될 수 있다. 예를 들어, 인덕티브 커플링 소자에 인접한 큐비트 소자의 경우, 인덕티브 커플링 소자를 형성하고 큐비트 소자를 형성하지 않는 초전도체 층에 인접한 트렌치를 에칭하는 것이 바람직할 수 있다. 마스크(예를 들어, 패턴 레지스트 마스크 층)는 인덕티브 커플링 소자를 형성하는 초전도체 층에 인접한 유전체 기판을 선택적으로 노출시키는 데 이용되어, 그 노출된 영역만이 에칭된다. 다른 예에서, 마스크는 제1 이방성 에칭 공정에서 제조된 특정 트렌치만이 제2 이방성 에칭 공정에 의해 추가로 에칭되도록 하나 이상의 에칭 공정들 사이에서 이용될 수 있다.
일부 구현 예에서, 플로팅 초전도체 층을 지지하는 필러들은 다음과 같이 형성될 수 있다. 제1 단계에서, 패턴화된 초전도체 층을 갖는 유전체 기판이 제공된다. 예를 들어, 초전도체 층은 사각형, 트레이스 또는 다른 패턴을 형성하도록 에칭될 수 있다. 초전도체 층은 또한 초전도체 층 내에 하나 이상의 개구부들 또는 홀들을 포함하도록 패턴화 될 수 있다. 상기 개구부들 또는 홀들은 초전도체 층의 상부 표면으로부터 초전도체 층 두께를 통해 유전체 기판까지 연장될 수 있다. 다수의(복수의) 개구부들 또는 홀들이 제공되는 경우, 개구부들 또는 홀들은 일정한 거리만큼 서로 주기적으로 이격될 수 있다. 그 다음, 패턴화된 초전도체 층을 갖는 기판은 XeF2와 같은 에칭제에 노출될 수 있으며, 이는 개구부들 또는 홀들을 통과하여 하부(underlying) 기판을 에칭한다. 에칭 공정은 하부 기판의 상당 부분이 에칭되지만, 초전도체 층을 계속해서 지지하는 필러들이 남아 있도록 시간을 정할 수 있다.
프로세스(300 및 350)는 트렌치를 형성하기 위해 가능한 많은 다른 제조 공정 중 2가지로 간주되어야 하며, 도 1a-d 및 2a-d를 참조하여 기술된 트렌치를 제조하기 위해 가능한 제조 기술의 전체 범위를 제한해서는 안된다.
상이한 양자 회로 요소(예를 들어, 양자 커플러 요소, 큐비트 소자, 다른 양자 회로 요소)에 구현된 트렌치들은 상이한 최적의 트렌치들 및 제조 공정을 필요로 할 수 있다. 예를 들어, 비교적 넓은(예를 들어, ~ 15 미크론) 트레이스들을 갖는 양자 회로 요소에 대해, 인접한 트렌치들을 에칭하고 초전도 트레이스 밑의 에칭을 위한 제조 공정은 추가적인 제조 단계를 필요로 할 수 있다. 제1 단계는 에칭된 트렌치들의 벽들이 초전도체 층의 상부 표면에 수직인 제1 제조 기술(예컨대, 건식 에칭 ICP)을 사용하여 트렌치들을 에칭하는 것을 포함할 수 있다. 제2 단계는 하부 기판의 실질적인 부분이 에칭되도록 초전도체 층을 언더컷하기 위해, 제2 에칭이 초전도체 층 아래의 유전체 기판을 균일하게 에칭할 수 있게 하기 위해 초전도체 층 안에 홀들을 형성하는 것을 요구할 수 있다.
일부 구현 예에서, 일단 트렌치가 제조되면, 트렌치는 진공 상태로 있기보다는 다른 물질로 채워질 수 있다. 예를 들어, 트렌치는 (유전체 기판에 비해) 낮은 전기 유전율을 갖는 물질(재료)로 채워질 수 있고 또한 양자 회로 요소의 제조 공정과 양립할 수 있다. 예를 들어, 실리콘 이산화물 또는 이산화규소의 도핑된 변형물(예를 들어, 불소가 도핑된 이산화규소, 탄소가 도핑된 이산화규소)이 화학 기상 증착에 의해 증착될 수 있다. 실리콘 이산화물은 스핀-온-글래스(spin-on-glass) 기술뿐만 아니라 일부 전자빔 증착 또는 스퍼터링 기술에 의해 추가로 증착될 수 있다. 화학 기상 증착 및 스핀-온 방법에 의해 증착될 수 있는 테플론(Teflon) 및 다양한 폴리머(예를 들어, 포토레지스트, 폴리이미드)를 포함하는 낮은 전기 유전율을 갖는 다른 물질(재료)이 트렌치를 채우기 위해 사용될 수 있다.
다양한 양자 컴퓨팅 회로 요소(소자) 및 컴포넌트는 양자 컴퓨팅 회로 소자를 형성하는 초전도체 층에 인접한 하나 이상의 트렌치로부터 얻을 수 있다. 양자 컴퓨팅 회로 요소의 예로는 조셉슨 접합체, 초전도체 동일평면 도파관, 양자 LC 발진기, 큐비트(예: 플럭스 비트 또는 전하 큐비트), 초전도 양자 간섭 소자(SQUID) (예: RF-SQUID 또는 DC10 SQUID), 인덕터, 커패시터, 전송 라인, 그라운드 플레인 등이 있다.
양자 컴퓨팅 회로 요소의 일례는 조정 가능한 커플러 네트워크 및 하나 이상의 커플러 제어 라인을 포함하는 큐비트 커플링 소자일 수 있다. 도 4a 및 도 4b는 2개의 "Gmon" 큐비트(402-1, 402-2) 및 동조 가능한 커플러 네트워크(404)를 포함하는 "Gmon" 커플러(400)의 예시적인 레이아웃을 도시하는 개략도이다. 도 4a 및 도 4b에서, 화이트로 도시된 영역은 노출된 유전체 기판이고, 비-화이트 영역은 표면상의 적어도 하나의 초전도체 층 및/또는 유전체층을 갖는다는 것을 이해할 수 있다. 일부 구현 예에서, 화이트로 도시된 영역은 여기에서 설명된 기술을 사용하여 트렌치가 제조될 수 있는 위치이다.
"Gmon" 커플러(400)는 동조 가능한 커플러 네트워크(404)를 통해 커플링된 적어도 2 개의 큐비트 소자(402-1 및 402-2)를 포함하는 것으로 이해될 수 있다. "Gmon" 커플러(400)는 유전체 기판상의 하나 이상의 패턴화 된 초전도체 층이 큐비트 소자 및 커플링 네트워크를 형성하는 평면 구조를 가질 수 있다. 커플러 네트워크(404)는 특히 큐비트 소자들(402-1, 402-2) 간의 커플링 강도를 제어하기 위한 동조가능한 인덕터로서 작용하는 접합체를 갖는 초전도체 라인으로부터 형성될 수 있다.
큐비트들(402-1, 402-2)은 모두 동일한 구조를 갖지만, 큐비트(402-2)의 설명이 제공될 것이다. 큐비트들(402-2)은 2개의 동일평면의 도파관 제어 라인(406-1 및 406-2)을 갖는다. 제어 라인들(406-1 및 406-2)은 큐비트들(402-2) 내의 상태를 여기시키기 위한 하나의 제어 라인 및 큐비트의 주파수를 튜닝하기 위한 하나의 제어 라인을 포함한다. 커플러 네트워크(404)는 루프 내에 배치된 2개의 초전도 트레이스(408)를 포함한다. 또한, 커플러 네트워크(404)는 커플러(408)의 인덕턴스를 튜닝하기 위한 커플러 제어 라인(410)을 포함한다. 각각의 큐비트 소자는 유전체 기판(예를 들어, 실리콘)의 상부 상의 초전도체 층(예를 들어, 초전도 온도 이하에서 작동하는 알루미늄)으로 제조된다. 큐비트의 초전도체 층의 적어도 일부는 유전체 기판과 접촉한다. "Gmb" 큐비트가 큐비트(402-1, 402-2)로 도시되었지만, 큐비트 소자들(402-1 및 402-2)은 상이한 타입의 큐비트(예를 들어, xmon 큐비트, 전송 큐비트 및 플럭스 큐비트)를 포함할 수 있다. 각 큐비트(예를 들어, 큐비트(402-2))는 도 4b와 관련하여보다 상세하게 기술된 커플링 네트워크(404)에 큐비트를 유도적으로 커플링시키는 초전도체 트레이스(411)를 포함한다.
도 4b는 커플러(408)의 레이아웃을 도시하는 개략도이다. 본 명세서에 기술된 바와 같이, 비-화이트로 도시된 영역은 초전도체 물질 및/또는 유전체 물질(예를 들어, 커플러 내의 그라운드 평면(416) 및 커플러의 트레이스(414))의 적어도 하나의 층에 대응하고, 화이트로 도시된 영역(412)은 유전체 기판이 노출되고, 여기서 설명된 기술을 사용하여 트렌치가 제조될 수 있는 영역에 대응한다. 예를 들어, 도 1b에 도시된 바와 같이 트렌치가 형성될 수 있으며, 여기서 트렌치의 폭은 초전도체 층의 에지까지만 연장되거나, 도 1c와 같이, 트렌치의 일부는 인접한 초전도체 층 아래 부분적으로 연장하거나(전체적으로는 연장하지 않음), 또는 도 2a 내지 도 2d와 같이, 트렌치의 일부는 인접한 초전도체 층 아래로 전체적으로 연장된다.
인덕티브 커플러(408)는 3개의 트레이스(예를 들어, 대략 1.5 미크론의 트레이스)(414-1, 414-2 및 414-3)를 포함한다. 일부 구현 예에서, 트레이스들 간의 거리(417)에 대한 각 트레이스의 폭(415)은 각 트레이스가 서로 다른 트레이스에 근접하고, 강한(예를 들어, 최대) 인덕티브 커플링이 달성되도록 작다. 큐비트는 각각 커플링 네트워크(404) 내의 인덕티브 커플러(408)의 커플러 트레이스(414-2)의 양측에 루프를 형성하는 초전도체 트레이스(414-1 및 414-3)를 포함한다. 트레이스(414-2)는 큐비트의 트레이스(414-1 및 414-3)를 통해 인덕티브 커플러를 큐비트에 유도(inductively) 커플링시킨다. 트레이스(414-1, 414-2, 414-3) 각각은 각각의 루프(419)(예를 들어,도 4b에 도시된 바와 같은 정사각형 루프)를 형성한다. 트레이스(414-2)가 2개의 트레이스(414-1 및 414-3)에 의해 형성된 각각의 루프들 사이에서 루프(419)를 형성하는 트레이스(414-2)의 길이는 큐비트와 인덕티브 커플러 사이에 상호 인덕턴스가 발생할 수 있는 길이이다. 다시, 화이트로 도시된 영역은 본 명세서에서 기술된 기술을 사용하여 트렌치가 제조될 수 있는 위치이다. 이러한 영역에 트렌치를 형성함으로써, "gmon" 커플러(400)의 기생 커패시턴스(기생 용량)를 감소시킬 수 있다. 예를 들어, 커플러 네트워크(404) 및 큐비트(402-1, 402-2)의 기생 커패시턴스가 감소될 수 있다.
도 5a 및 도 5b는 트렌치의 예시적인 시뮬레이션된 레이아웃 및 다양한 트렌치 구성에 대한 커패시턴스/길이의 개선을 각각 도시한 시뮬레이션 결과의 플롯을 나타낸다. 도 5a는 초전도체 층(504)을 갖는 유전체 기판(502)의 시뮬레이션된 예시적인 레이아웃(500)을 나타낸다. 트렌치 폭(506-1 및 506-2)은 초전도체 층(504)에 인접하며, 초전도체 층(504) 아래로 연장되는 폭을 갖는다.
도 5b는 초전도체 층(예를 들어, 트레이스)에 인접한 트렌치의 유전체 기판 내 깊이(depth)에 있는 유전체 기판상의 초전도체 층(예를 들어, 트레이스)의 커패시턴스/길이의 의존성을 나타내는 시뮬레이션 결과의 플롯이다. 4개의 서로 다른 트렌치는 4개의 서로 다른 파라미터 스윕(sweep)을 사용하여 시뮬레이션된다. 도 5b의 시뮬레이션 플롯에서, 초전도체 층(504)은 1.5 미크론의 폭이고, 1.5 미크론의 갭 (506-1 및 506-2)만큼 서로 분리되어 있다. 도 5b의 플롯은 초전도체 층(504)의 단위 길이당 커패시턴스를 나타내며, 여기서 각각의 곡선은 초전도체 층들(504)(예를 들어 언더컷 폭) 및/또는 트렌치 깊이 사이의 변화하는 트렌치 폭의 다른 예를 나타낸다. 각각의 곡선(510, 520, 530 및 540)은 각각의 x 축(예를 들어, 언더컷 폭 및/또는 트렌치의 깊이)에 대응하는 것으로 도 5b에 도시된다. 곡선(510)은 초전도체 층의 에지까지만 연장되는 폭을 갖는 트렌치에 대응한다(예를 들어, 트렌치가 초전도체 층 아래로 연장되지 않음(도 1b에 도시된 바와 같이)). 곡선(520)은 (예컨대, 도 1c 및 도 5a에 도시된 바와 같이) 인접한 초전도체 트레이스 아래에서 적어도 부분적으로 연장되는 폭을 갖는 시뮬레이션된 트렌치에 대응한다. 곡선(530)은 1.5 미크론의 고정된 트렌치 깊이를 갖는 시뮬레이션된 트렌치에 대응하고, 트렌치의 다양한 양의 폭은 초전도체 층이 완전히 언더컷되는 지점까지 초전도체 층 아래에 있으며, 이로써 트렌치가 초전도체 층 아래로 완전히 연장되어 초전도체 층이 전체적으로 릴리즈(released)되어 필러들 상에 플로팅된다(예컨대, 도 2a 내지 도 2d에 도시된 바와 같이). 곡선(540)은 트렌치가 형성된 유전체 표면보다는 유전체 기판 표면의 상부에 플로팅하는 초전도체 층을 시뮬레이션함으로써 생성되었고, 상기 트렌치 깊이는 상기 초전도체 층과 상기 유전체 기판 표면 사이의 거리로서 시뮬레이션된다. 점선(550)은 곡선(510 및 530)에 대한 두 개의 상이한 파라미터 스윕에 대해 동일한 결과를 강조하고, 점선(530)과 곡선(510) 사이의 교차점과 점선(550)과 곡선(530) 사이의 교차점은 1.5 미크론 트렌치 깊이를 포함하고 초전도체 층의 언더컷을 포함하지 않는 동일한 시뮬레이션된 구조를 나타낸다.
곡선(510)은 트렌치 폭(~ 1.5 미크론)과 유사한 트렌치 깊이 근처의 롤오버(roll-over)(552) 지점에 도달한다. 곡선(530)은 곡선(510)에 비해 커패시턴스/길이의 더 큰 감소를 나타내며, 이는 초전도체 층의 언더컷팅이 기생 커패시턴스 효과를 더 감소시킨다는 것을 시사한다.
본 명세서의 목적상, 초전도(또는 "초전도체") 재료는 초전도 임계 온도에서 초전도 특성을 나타내는 물질로 이해될 수 있거나 또는 초전도 임계 온도를 갖는 재료로서 이해될 수 있다. 초전도체 물질의 예로는 알루미늄(초전도 임계 온도 1.2 kelvin)과 니오븀(초전도 임계 온도 9.3 kelvin)이 있다.
또한, 본 명세서의 목적상, 유전체 기판 또는 유전체 재료는 인가된 전기장에 의해 분극될 수 있는 전기 절연체인 물질로서 이해될 수 있다. 유전체 기판의 예는 실리콘(벌크 유전 상수 11.7) 및 사파이어(벌크 유전 상수 11.5)를 포함한다.
양자 컴퓨팅 회로 요소의 형성에 사용될 수 있는 초전도체 물질의 예는 알루미늄이다. 알루미늄은 양자 컴퓨팅 회로 요소의 공통 컴포넌트인 조셉슨 접합체를 형성하기 위해 유전체와 함께 사용될 수 있다. 알루미늄으로 형성될 수 있는 양자 연산 회로 요소(소자)의 예는 초전도체 동일평면 도파관, 양자 LC 발진기, 큐비트(예: 플럭스 큐 비트 또는 전하 큐비트), 초전도 양자 간섭 소자(SQUID)(예: RF- SQUID 또는 DC-SQUID), 인덕터, 커패시터, 전송 라인, 그라운드 플레인 등이 있다.
알루미늄은 또한 초전도 양자 컴퓨팅 회로 요소 및 CMOS(complementary metal oxide semiconductor) 회로에 기초한 다른 클래식(classical) 회로 요소와 상호 운용 가능한 초전도 클래식 회로 요소의 형성에 사용될 수 있다. 알루미늄으로 형성될 수 있는 클래식 회로 요소의 예에는 RSFQ(rapid single flux quantum) 소자, RQL(reciprocal quantum logic) 소자 및 ERSFQ 소자가 포함되며, 이들은 바이어스 저항기들을 사용하지 않는 RSFQ의 에너지 효율적인 버전이다. 다른 클래식 회로 요소는 알루미늄으로 또한 형성될 수 있다. 클래식 회로 요소는 데이터가 아날로그 또는 디지털 형태로 표현되는 데이터에 대해 베이직 산술, 로직 및/또는 입/출력 오퍼레이션들을 수행함으로써 컴퓨터 프로그램의 명령어들을 집합적으로 수행하도록 구성될 수 있다.
본원에 기술된 공정은 초전도체, 유전체 및/또는 금속과 같은 하나 이상의 물질의 증착을 수반할 수 있다. 선택된 재료에 따라, 이들 재료는 화학 증착, 물리 증착(예를 들어, 증착 또는 스퍼터링), 또는 에피택셜 기술과 같은 증착 공정을 사용하여 증착될 수 있다. 본원에 기술된 공정은 또한 제조 중에 소자로부터 하나 이상의 물질을 제거하는 것을 수반할 수 있다. 제거되는 물질에 따라, 제거 공정은 예를 들어 습식 에칭 기술, 건식 에칭 기술 또는 리프트 오프 공정을 포함할 수 있다.
양자 컴퓨팅 회로 소자는 양자 처리 오퍼레이션을 수행하기 위해 사용될 수 있다. 즉, 양자 컴퓨팅 회로 소자는 중첩(superposition) 및 얽힘(entanglement)과 같은 양자 기계적 현상을 이용하여 비 결정적 방식으로 데이터에 대한 오퍼레이션을 수행하도록 구성된다. 큐비트와 같은 특정 양자 회로 소자는 하나 이상의 상태로 동시에 정보를 나타내고 오퍼레이션하도록 구성될 수 있다. 큐비트와 같은 특정 양자 컴퓨팅 회로 소자는 하나 이상의 상태의 정보를 동시에 오퍼레이팅하고 표현하도록 구성될 수 있다. 여기에 개시된 공정으로 형성될 수 있는 초전도 양자 컴퓨팅 회로 소자의 예는 동일평면 도파관, 양자 LC 발진기, 큐비트(예: 플럭스 큐비트 또는 전하 큐비트), 초전도 양자 간섭 소자(SQUID)(예: RF-SQUID 또는 DC-SQUID)와 같은 회로 소자들을 포함한다.
대조적으로, 클래식 회로 소자는 일반적으로 데이터를 결정론적 방식으로 프로세싱한다. 클래식 회로 소자는 데이터가 아날로그 또는 디지털 형태로 표현되는 데이터에 대한 베이직 산술, 로직 및/또는 입/출력 오퍼레이션을 수행함으로써 컴퓨터 프로그램의 명령어들을 집합적으로 수행하도록 구성될 수 있다. 일부 구현 예에서, 클래식 회로 소자는 전기 또는 전자기 접속을 통해 양자 컴퓨팅 회로 소자로 데이터를 송신하고/또는 양자 컴퓨팅 회로 소자로부터 데이터를 수신하는데 사용될 수 있다. 여기에 개시된 공정으로 형성될 수 있는 클래식 회로 소자의 예에는 RSFQ(rapid single flux quantum) 소자, RQL(reciprocal quantum logic) 소자 및 ERSFQ 소자가 포함되며, 이들은 바이어스 저항기들을 사용하지 않는 RSFQ의 에너지 효율적인 버전이다. 다른 클래식 회로 소자는 여기에 개시된 공정으로 형성될 수 도있다.
본 명세서에 기재된 회로 소자와 같은 초전도 양자 컴퓨팅 회로 소자 및/또는 초전도 클래식 회로 소자를 사용하는 양자 컴퓨팅 시스템의 오퍼레이션 중에, 초전도 회로 소자는 초전도 물질이 초전도 특성을 나타낼 수 있는 온도로 저온유지장치(cryostat) 내에서 냉각된다.
본 명세서는 많은 특정 구현 세부 사항을 포함하지만, 이들은 청구될 수 있는 범위에 대한 제한으로서 해석되어서는 안되며, 오히려 특정 구현 예에 특정할 수 있는 특징에 대한 설명으로 해석되어야 한다. 별도의 구현예의 컨텍스트에서 본 명세서에 기술된 특정 특징은 또한 단일 구현예로 조합하여 구현될 수 있다. 반대로, 단일 구현예의 컨텍스트에서 기술된 다양한 특징은 또한 다수의 구현 예에서 개별적으로 또는 임의의 적합한 하위 조합으로 구현될 수 있다. 더욱이, 특징들은 특정 조합으로 작용하는 것으로 상기에서 설명될 수 있고, 심지어 처음에는 그러한 것으로서 주장될지라도, 청구된 조합물로부터의 하나 이상의 특징이 어떤 경우 조합물로부터 제거될 수 있고, 청구된 조합물은 서브 조합 또는 서브 조합의 변형물로 유도될 수 있다.
유사하게, 동작들이 특정 순서로 도면들에 도시되어 있지만, 이는 바람직한 동작을 달성하기 위해, 표시된 동작들이 순차적으로 또는 순차적으로 수행되거나, 도시된 모든 동작들이 수행될 필요가 있는 것으로 이해되어서는 안된다. 예를 들어, 청구 범위에서 열거된 동작은 상이한 순서로 수행될 수 있으며 여전히 바람직한 결과를 달성한다. 특정 상황에서 멀티태스킹 및 병렬 처리가 유리할 수 있다. 또한, 상술한 구현 예에서 다양한 구성 요소의 분리는 모든 구현 예에서 그러한 분리를 요구하는 것으로 이해되어서는 안된다.
본 발명의 다수의 구현예가 설명되었다. 그럼에도 불구하고, 본 발명의 사상 및 범위를 벗어나지 않고 다양한 변형이 이루어질 수 있음을 이해할 것이다. 따라서, 다른 구현 예들은 다음의 청구항들의 범위 내에 있다.

Claims (14)

  1. 초전도 큐비트(superconducting qubit)를 조정가능한 커플러 네트워크에 커플링하기 위한 큐비트 커플링 소자로서,
    트렌치를 포함하는 유전체 기판 -상기 트렌치의 전기 유전율은 상기 유전체 기판의 전기 유전율보다 작음-; 그리고
    상기 유전체 기판의 표면상의 제1 초전도체 층을 포함하며,
    상기 제1 초전도체 층의 에지는 제1 방향을 따라 연장되고, 상기 초전도체 층의 적어도 일부는 상기 유전체 기판의 표면과 접촉하고, 상기 초전도체 층은 해당 임계 온도 이하에서 초전도 특성을 나타내는 초전도체 물질로 형성되고, 상기 유전체 기판 내의 상기 트렌치의 길이는 상기 제1 초전도체 층의 상기 에지에 인접하고 그리고 상기 제1 방향으로 상기 제1 초전도체 층의 에지를 따라 연장되고, 상기 트렌치의 폭은 제1 초전도체 층의 폭에 걸쳐(span)있고, 상기 유전체 기판은 트렌치 내의 하나 이상의 필러들을 포함하고 그리고 제1 초전도체 층을 지지하며; 그리고
    상기 유전체 기판의 표면 상의 제2 초전도체 층을 포함하며,
    상기 제2 초전도체 층의 적어도 일부는 상기 유전체 기판의 표면과 접촉하고 그리고 상기 유전체 기판 내의 트렌치에 인접하고, 상기 제2 초전도체 층은 초전도체 물질을 포함하고,
    상기 제1 초전도체 층은 초전도 큐비트와 조정가능한 커플러 네트워크 사이의 커플링을 제공하도록 제2 초전도체 층에 유도적으로 커플링되는 것을 특징으로 하는 큐비트 커플링 소자.
  2. 삭제
  3. 제1항에 있어서,
    상기 트렌치는 적어도 부분적으로 상기 제1 초전도체 층 아래(underneath)로 연장되는 것을 특징으로 하는 큐비트 커플링 소자.
  4. 제1항에 있어서, 상기 트렌치는 상기 제1 초전도체 층 아래로 전체적으로 연장되는 것을 특징으로 하는 큐비트 커플링 소자.
  5. 제1항에 있어서, 상기 큐비트 커플링 소자는,
    조정가능한 커플러 네트워크에 커플링되도록 배열된 추가 초전도 큐비트를 포함하며, 상기 추가 초전도 큐비트는,
    유전체 기판의 표면 상의 제3 초전도체 층을 포함하며, 제3 초전도체 층의 적어도 일부는 유전체 기판의 표면과 접촉하고 그리고 초전도체 물질을 포함하고, 제3 초전도체 층은 제1 초전도체 층에 유도적으로 커플링되는 것을 특징으로 하는 큐비트 커플링 소자.
  6. 제1항에 있어서,
    상기 큐비트 커플링 소자는 적어도 하나의 커플러 제어 라인을 포함하는 것을 특징으로 하는 큐비트 커플링 소자.
  7. 제1항에 있어서, 상기 큐비트 커플링 소자는,
    큐비트 커플링 소자에 커플링되도록 배열된 큐비트 소자를 더 포함하며,
    상기 큐비트 소자는 상기 제2 초전도체 층을 포함하는 것을 특징으로 하는 큐비트 커플링 소자.
  8. 제1항에 있어서,
    상기 초전도 큐비트는 지몬(gmon) 큐비트, 엑스몬(xmon) 큐비트 또는 플럭스(flux) 큐비트를 포함하는 것을 특징으로 하는 큐비트 커플링 소자.
  9. 초전도 큐비트(superconducting qubit)를 조정가능한 커플러 네트워크에 커플링하기 위한 큐비트 커플링 소자를 제조하는 방법으로서,
    유전체 기판을 제공하는 단계;
    상기 유전체 기판의 표면상에 제1 및 제2 초전도체 층을 증착하는 단계 -제1 및 제2 초전도체 층은 초전도 큐비트와 조정가능한 커플러 네트워크 사이의 커플링을 제공하도록 유도적으로 커플링되고, 상기 제1 초전도체 층의 에지는 제1 방향을 따라 연장되고, 상기 제1 초전도체 층의 적어도 일부분은 상기 유전체 기판의 상기 표면과 접촉하고 그리고 해당 임계 온도 이하에서 초전도 특성을 나타내는 초전도체 물질을 포함함 -; 그리고
    상기 유전체 기판 내에 트렌치를 에칭하는 단계를 포함하며, 상기 유전체 기판 내의 상기 트렌치의 길이는 상기 제1 초전도체 층의 상기 에지에 인접하고 그리고 상기 제1 방향으로 상기 제1 초전도체 층의 에지를 따라 연장되며, 상기 트렌치의 전기 유전율은 상기 유전체 기판의 전기 유전율보다 작으며, 상기 트렌치의 폭은 제1 초전도체 층의 폭에 걸쳐(span)있고, 제2 초전도체 층의 적어도 일부는 유전체 기판 내의 트렌치에 인접하며,
    상기 트렌치를 에칭하는 단계는,
    상기 제1 초전도체 층의 상부 표면으로부터 상기 유전체 기판으로 연장되는 하나 이상의 홀들을 포함하도록 상기 제1 초전도체 층을 패터닝하는 단계;
    에칭제(etchant)가 상기 하나 이상의 홀들을 통해 상기 유전체 기판을 에칭하도록 에칭제에 상기 큐비트 커플링 소자를 노출시키는 단계; 그리고
    상기 제1 초전도체 층을 지지하는 상기 유전체 기판 내에 복수의 필러들이 남도록 상기 에칭제를 제거하는 단계를 포함하는 것을 특징으로 하는 큐비트 커플링 소자를 제조하는 방법.
  10. 삭제
  11. 제9항에 있어서,
    상기 트렌치를 에칭하는 단계는 상기 유전체 기판의 이방성 에칭을 수행하는 단계를 포함하는 것을 특징으로 하는 큐비트 커플링 소자를 제조하는 방법.
  12. 제9항에 있어서,
    상기 트렌치는 적어도 부분적으로 상기 제1 초전도체 층 아래로 연장되는 것을 특징으로 하는 큐비트 커플링 소자를 제조하는 방법.
  13. 제9항에 있어서,
    상기 트렌치는 상기 제1 초전도체 층 아래로 전체적으로 연장되는 것을 특징으로 하는 큐비트 커플링 소자를 제조하는 방법.
  14. 제1항에 있어서,
    상기 제1 및 제2 초전도체 층은 동일평면(co-planar)인 것을 특징으로 하는 큐비트 커플링 소자.
KR1020197022107A 2016-12-29 2017-12-15 기생 커패시턴스의 감소 및 인덕티브 커플러 모드에 대한 커플링 KR102211013B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201662440172P 2016-12-29 2016-12-29
US62/440,172 2016-12-29
PCT/US2017/066567 WO2018125604A1 (en) 2016-12-29 2017-12-15 Reducing parasitic capacitance and coupling to inductive coupler modes

Publications (2)

Publication Number Publication Date
KR20190100344A KR20190100344A (ko) 2019-08-28
KR102211013B1 true KR102211013B1 (ko) 2021-02-02

Family

ID=60943140

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020197022107A KR102211013B1 (ko) 2016-12-29 2017-12-15 기생 커패시턴스의 감소 및 인덕티브 커플러 모드에 대한 커플링

Country Status (8)

Country Link
US (3) US11127892B2 (ko)
EP (2) EP3869420A1 (ko)
JP (1) JP6802383B2 (ko)
KR (1) KR102211013B1 (ko)
CN (2) CN117808110A (ko)
AU (2) AU2017386234B2 (ko)
CA (1) CA3049097A1 (ko)
WO (1) WO2018125604A1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117808110A (zh) * 2016-12-29 2024-04-02 谷歌有限责任公司 降低寄生电容并耦合到电感耦合器模式
US10847705B2 (en) * 2018-02-15 2020-11-24 Intel Corporation Reducing crosstalk from flux bias lines in qubit devices
US11255929B2 (en) * 2018-03-27 2022-02-22 Quinc.Tech Inc. Electronic device for sensing magnetic fields
US11289637B2 (en) * 2019-04-11 2022-03-29 International Business Machines Corporation Transmon qubits with trenched capacitor structures
US11011693B2 (en) * 2019-06-24 2021-05-18 Intel Corporation Integrated quantum circuit assemblies for cooling apparatus
US11889770B2 (en) * 2020-04-16 2024-01-30 International Business Machines Corporation Low loss conductive line using bridged conductor
CN111931941B (zh) * 2020-07-15 2021-09-17 北京百度网讯科技有限公司 高保真度超导电路结构及超导量子芯片、超导量子计算机
EP4033553A1 (en) * 2021-01-26 2022-07-27 IQM Finland Oy Superconducting junction device and fabrication thereof
US11639973B2 (en) * 2021-07-14 2023-05-02 United States Of America As Represented By The Secretary Of The Navy Superconducting electronic circuit
US11630166B1 (en) * 2021-08-30 2023-04-18 United States Of America As Represented By The Secretary Of The Navy Superconducting quantum interference array receiver and method for digitally controlling magnetic flux bias thereof

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008085974A2 (en) * 2007-01-08 2008-07-17 Unniversity Of Connecticut Nonvolatile memory and three-state fets using cladded quantum dot gate structure
JP5296189B2 (ja) * 2008-03-24 2013-09-25 ディー−ウェイブ システムズ，インコーポレイテッド アナログ処理用のシステム、装置、および方法
EP3422412A3 (en) 2009-02-27 2019-05-01 D-Wave Systems Inc. Superconducting integrated circuit
US8954125B2 (en) 2011-07-28 2015-02-10 International Business Machines Corporation Low-loss superconducting devices
WO2013180780A2 (en) * 2012-03-08 2013-12-05 D-Wave Systems Inc. Systems and methods for fabrication of superconducting integrated circuits
US9219298B2 (en) * 2013-03-15 2015-12-22 International Business Machines Corporation Removal of spurious microwave modes via flip-chip crossover
US9177814B2 (en) 2013-03-15 2015-11-03 International Business Machines Corporation Suspended superconducting qubits
US9025861B2 (en) 2013-04-09 2015-05-05 Google Inc. System and method for floorplan reconstruction and three-dimensional modeling
TWI634716B (zh) * 2013-10-22 2018-09-01 美國麻省理工學院 使用ｃｍｏｓ製造技術之波導形成
EP3082073B1 (en) * 2015-04-12 2019-01-16 Hitachi Ltd. Quantum information processing
US9558908B2 (en) * 2015-04-30 2017-01-31 Honeywell International Inc. Apparatuses, systems, and methods for ion traps
US10318880B2 (en) * 2015-05-13 2019-06-11 Lawrence Livermore National Security, Llc Ultra low noise materials and devices for cryogenic superconductors and quantum bits
US9524470B1 (en) * 2015-06-12 2016-12-20 International Business Machines Corporation Modular array of vertically integrated superconducting qubit devices for scalable quantum computing
WO2017015321A1 (en) 2015-07-20 2017-01-26 North Carolina State University Synthetic pathway for biological carbon dioxide sequestration
US10658424B2 (en) * 2015-07-23 2020-05-19 Massachusetts Institute Of Technology Superconducting integrated circuit
US10133984B2 (en) * 2015-09-30 2018-11-20 Microsoft Technology Licensing, Llc Adiabatic phase gates in parity-based quantum computers
CN117808110A (zh) * 2016-12-29 2024-04-02 谷歌有限责任公司 降低寄生电容并耦合到电感耦合器模式

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Y. Chu. et al., "Suspending superconducting qubits by silicon micromachining,"arXiv:1606.02822v1 [quant-ph], 9 Jun 2016(2016.06.09.). 국외논문 사본 1부.*

Also Published As

Publication number Publication date
AU2020294362A1 (en) 2021-02-25
US20210384402A1 (en) 2021-12-09
WO2018125604A1 (en) 2018-07-05
US11127892B2 (en) 2021-09-21
CN110249343A (zh) 2019-09-17
US11690301B2 (en) 2023-06-27
KR20190100344A (ko) 2019-08-28
AU2017386234B2 (en) 2020-10-01
CA3049097A1 (en) 2018-07-05
AU2020294362B2 (en) 2022-08-04
US20190341540A1 (en) 2019-11-07
EP3563310B1 (en) 2021-05-19
CN110249343B (zh) 2023-12-08
US11751490B2 (en) 2023-09-05
EP3563310A1 (en) 2019-11-06
AU2017386234A1 (en) 2019-07-11
CN117808110A (zh) 2024-04-02
JP2020503690A (ja) 2020-01-30
JP6802383B2 (ja) 2020-12-16
EP3869420A1 (en) 2021-08-25
US20210384401A1 (en) 2021-12-09

Similar Documents

Publication Publication Date Title
KR102211013B1 (ko) 기생 커패시턴스의 감소 및 인덕티브 커플러 모드에 대한 커플링
US20190305037A1 (en) Interconnects below qubit plane by substrate doping
KR102241971B1 (ko) 양자 비트 디페이징을 감소시키기 위한 선택적 캡핑
AU2021201519B2 (en) Hybrid kinetic inductance devices for superconducting quantum computing
CN111033773B (zh) 量子信息处理器件的形成方法
CN109313726A (zh) 使用电介质减薄来减少量子设备中的表面损耗和杂散耦合

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant