CN107895711A - 半导体装置的内连结构及其制造方法 - Google Patents

半导体装置的内连结构及其制造方法 Download PDF

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Abstract

本发明提供了一种半导体装置的内连结构及其制造方法,在形成内连层的过程中形成第一介质层于基底结构上并覆盖第一层互连线,第一介质层附着在第一层互连线的侧壁上并往远离第一层互连线侧壁的方向生长以非填满方式部分填充间隔区域,使第一介质层中形成有一第一空气隙在间隔区域中,并且第一空气隙封闭在第一介质层中;打开第一空气隙以形成多条开槽在第一层互连线之间,并扩大开槽的空间尺寸;形成第二介质层于第一介质层上,并且第二介质层遮盖开槽的上槽口,以封闭开槽而形成一第二空气隙,第二空气隙所封闭的空间较第一空气隙所封闭的空间更大,由此能够在相邻的互连线之间形成一尺寸较大的空气隙,从而实现互连线之间有效、可靠隔离。

Description

半导体装置的内连结构及其制造方法
技术领域
本发明涉及半导体制造技术领域,特别涉及一种半导体装置的内连结构及其制造方法。
背景技术
随着半导体集成电路技术的不断发展,连接半导体器件的内连结构被越来越广泛的运用,内连结构主要包括互连线及隔离所述互连线的介质层。半导体器件尺寸和互连线尺寸不断减小,从而导致互连线之间的间距逐渐缩小,进而导致介质层位于互连线之间的部分也变得越来越小,由此往往会导致互连线之间发生串扰。目前,通过降低介质层的介电常数,可有效地降低这种串扰,且低K(介电常数)材料的介质层可有效地降低互连线之间的电阻电容延迟(RC delay)和寄生电容,因此,低K介电材料和超低K介电材料已越来越广泛地应用于内连结构的介质层中。
如何形成具有较低K值的介质层以实现互连线之间有效、可靠隔离,成了本领域技术人员一直以来希望达成的一个目标。
发明内容
本发明的目的在于提供一种半导体装置的内连结构及其制造方法,以实现互连线之间有效、可靠隔离。
为了实现上述目的,本发明提供一种半导体装置的内连结构的制造方法,所述半导体装置的内连结构的制造方法包括:
提供一衬底;
形成至少一层内连层于所述衬底上,其中,最底层内连层以所述衬底作为基底结构,上层内连层以其下方的内连层作为基底结构,所述内连层的其中至少一层是通过如下步骤形成:
形成多根第一层互连线于所述基底结构上,相邻的两根所述第一层互连线之间界定出一间隔区域;
形成一第一介质层于所述基底结构上并覆盖所述第一层互连线,所述第一介质层附着在所述第一层互连线的侧壁上并往远离所述第一层互连线侧壁的方向生长以非填满方式部分填充所述间隔区域,使所述第一介质层中形成有一第一空气隙在所述间隔区域中,并且所述第一空气隙封闭在所述第一介质层中;
打开所述第一空气隙以形成多条开槽在所述第一层互连线之间,并扩大所述开槽的空间尺寸;及
形成一第二介质层于所述第一介质层上,并且所述第二介质层遮盖所述开槽的上槽口,以封闭所述开槽而形成一第二空气隙,所述第二空气隙所封闭的空间较所述第一空气隙所封闭的空间更大。
可选的,在所述的半导体装置的内连结构的制造方法中,打开所述第一空气隙以形成所述开槽并扩大所述开槽的步骤包括:
采用腐蚀液腐蚀所述第一介质层,直至暴露出所述第一空气隙的顶部,以形成所述开槽,并且所述腐蚀液通过所述开槽的所述上槽口进入到所述开槽中,以继续腐蚀所述第一介质层中暴露在所述开槽中的部分,以扩大所述开槽的空间尺寸。
可选的,在所述的半导体装置的内连结构的制造方法中,所述腐蚀液选自酸性溶液。
可选的,在所述的半导体装置的内连结构的制造方法中,所述开槽中槽宽尺寸最大的位置位于所述开槽的中部或者靠近所述基底结构的底部。
可选的,在所述的半导体装置的内连结构的制造方法中,所述开槽在相邻的两根所述第一层互连线之间的截面形状呈纺锤形。
可选的,在所述的半导体装置的内连结构的制造方法中,在与多根所述第一层互连线排布的第一方向垂直及所述基底结构的顶表面垂直的第二方向的剖切面上,所述第二空气隙的顶部边界不高于所述第一层互连线的顶表面。
可选的,在所述的半导体装置的内连结构的制造方法中,在与多根所述第一层互连线排布的第一方向垂直及所述基底结构的顶表面垂直的第二方向的剖切面上,所述第一空气隙和所述第二空气隙的形状均呈纺锤形。
可选的,在所述的半导体装置的内连结构的制造方法中,在形成所述第二介质层后,所述的半导体装置的内连结构制造方法还包括执行如下步骤:
研磨所述第二介质层以使得研磨后的所述第二介质层表面较研磨前的所述第二介质层表面平坦,并且研磨后的所述第二介质层的顶表面高于所述第一层互连线的顶表面。
可选的,在所述的半导体装置的内连结构的制造方法中,还包括:形成多根第二层互连线于所述基底结构上的其中一包括所述第一层互连线的所述内连层上,相邻的两根所述第二层互连线之间界定出一上层间隔区域,一上层介质层附着在所述第二层互连线的侧壁上并往远离所述第二层互连线侧壁的方向生长以非填满方式部分填充所述上层间隔区域,使所述上层介质层中形成有一上层空气隙在所述上层间隔区域中。
本发明还提供一种半导体装置的内连结构,所述半导体装置的内连结构包括:
一衬底;及
至少一层内连层,形成于所述衬底上,所述内连层包括:多根形成于所述衬底上的第一层互连线及一覆盖所述第一层互连线的第一介质层和第二介质层,相邻的两根所述第一层互连线之间界定出一间隔区域,所述第一介质层附着在所述第一层互连线的侧壁上并往远离所述第一层互连线侧壁的方向生长以非填满方式部分填充所述间隔区域,使所述第一介质层和所述第二介质层构成的介质层组合中形成有一空气隙在所述间隔区域中,并且所述第二介质层形成于所述第一介质层上,使所述空气隙封闭在所述第一介质层和所述第二介质层中。
可选的,在所述的半导体装置的内连结构中,所述空气隙经扩大而具有最大槽宽尺寸,不小于相邻的两根所述第一层互连线之间的60%。
可选的,在所述的半导体装置的内连结构中,所述空气隙的槽宽尺寸最大的位置位于所述空气隙的中部或者靠近所述衬底的底部。
可选的,在所述的半导体装置的内连结构中,所述空气隙在相邻的两根所述第一层互连线之间的截面形状呈纺锤形。
可选的,在所述的半导体装置的内连结构中,所述空气隙的顶部边界不高于所述第一层互连线的顶表面。
可选的,在所述的半导体装置的内连结构中,所述衬底的最表面层为位于动态随机存取器芯片的电容数组区上的绝缘氧化层。
可选的,在所述的半导体装置的内连结构中,还包括多根第二层互连线,形成于位于所述衬底上且包括所述第一层互连线的所述内连层上,相邻的两根所述第二层互连线之间界定出一上层间隔区域,一上层介质层附着在所述第二层互连线的侧壁上并往远离所述第二层互连线侧壁的方向生长以非填满方式部分填充所述上层间隔区域,使所述上层介质层中形成有一上层空气隙在所述上层间隔区域中。
可选的,在所述的半导体装置的内连结构中,所述上层空气隙的延伸方向不相同于在所述第一层互连线之间的所述空气隙。
在本发明提供的半导体装置的内连结构及其制造方法中,在形成内连层的过程中包括形成多根第一层互连线于基底结构上,相邻的两根第一层互连线之间界定出一间隔区域;形成一第一介质层于基底结构上并覆盖第一层互连线,第一介质层附着在第一层互连线的侧壁上并往远离第一层互连线侧壁的方向生长以非填满方式部分填充间隔区域,使第一介质层中形成有一第一空气隙在间隔区域中,并且第一空气隙封闭在第一介质层中;打开第一空气隙以形成多条开槽在第一层互连线之间,并扩大开槽的空间尺寸;形成一第二介质层于第一介质层上,并且第二介质层遮盖开槽的上槽口,以封闭开槽而形成一第二空气隙,第二空气隙所封闭的空间较第一空气隙所封闭的空间更大,由此能够在相邻的互连线之间形成一尺寸较大的空气隙。空气是目前能获得的最低K值的材料(K=1.0),由此可以极大的降低相邻互连线之间的介质层的K值,从而实现互连线之间有效、可靠隔离。
附图说明
图1是本发明实施例的半导体装置的内连结构的制造方法中所提供的衬底的剖面示意图。
图2是在图1所示的结构上形成第一层互连材料层后的结构示意图。
图3是对图2所示的结构执行图案化刻蚀形成第一层互连线后的结构示意图。
图4是在图3所示的结构上形成第一介质层后的结构示意图。
图5是对图4所示的结构执行腐蚀工艺后的结构示意图。
图6是在图5所示的结构上形成第二介质层后的结构示意图。
图7是对图6所示的结构执行研磨工艺后的结构示意图。
图8是在图7所示的结构上形成第二层互连材料层后的结构示意图。
图9是对图8所示的结构执行图案化刻蚀形成第二层互连线后的结构示意图。
图10是在图9所示的结构上形成上层第一介质层后的结构示意图。
图11是对图10所示的结构执行腐蚀工艺后的结构示意图。
图12是在图11所示的结构上形成上层第二介质层后的结构示意图。
图13是对图12所示的结构执行研磨工艺后的结构示意图。
其中,
100-衬底;110-第一层互连材料层;120-第一层互连线;130-间隔区域;140-第一介质层;150-第一空气隙;160-开槽;161-上槽口;170-第二介质层;180-第二空气隙;190-介质层;200-第一层内连层;
210-第二层互连材料层;220-第二层互连线;230-上层间隔区域;240-上层第一介质层;250-上层第一空气隙;260-上层开槽;261-上槽口;270-上层第二介质层;280-上层第二空气隙;290-上层介质层;300-1-第二层内连层;300-2-第二层内连层;
T1-第一方向;T2-第二方向。
具体实施方式
以下结合附图和具体实施例对本发明提出的半导体装置的内连结构及其制造方法作进一步详细说明。根据下面说明和权利要求书,本发明的优点和特征将更清楚。需说明的是,附图均采用非常简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本发明实施例的目的。此外,附图所展示的结构往往是实际结构的一部分。特别的,各附图需要展示的侧重点不同,有时会采用不同的比例。
具体的,请参考图1至图7,其中,图1是本发明实施例的半导体装置的内连结构的制造方法中所提供的衬底的剖面示意图;图2是在图1所示的结构上形成第一层互连材料层后的结构示意图;图3是对图2所示的结构执行图案化刻蚀形成第一层互连线后的结构示意图;图4是在图3所示的结构上形成第一介质层后的结构示意图;图5是对图4所示的结构执行腐蚀工艺后的结构示意图;图6是在图5所示的结构上形成第二介质层后的结构示意图;图7是对图6所示的结构执行研磨工艺后的结构示意图。
首先,如图1所示,提供一衬底100,其中,所述衬底100的材料可以选自于硅、锗硅、绝缘体上硅、二氧化硅、氮化硅和碳化硅等。进一步的,所述衬底100中可以形成有半导体器件,例如,所述衬底100中可以形成有电容器结构和金属线路等。更进一步的,所述衬底100中形成有连接所述电容器结构的第一金属插塞和连接所述金属线路的第二金属插塞,从而构成具有特定功能的电路结构。在本申请实施例中,所述衬底100的最表面层为位于动态随机存取器芯片的电容数组区上的绝缘氧化层。
如图2所示,在本申请实施例中,接着,形成一第一层互连材料层110于所述衬底100上。其中,所述第一层互连材料层110的材料选自于铜、铝等金属材料。进一步的,所述第一层互连材料层110可以通过化学气相沉积(CVD)、物理气相沉积(PVD)等工艺形成。
接着,如图3所示,图案化刻蚀所述第一层互连材料层110以形成多根第一层互连线120于所述衬底100上,相邻的两根所述第一层互连线120之间界定出一间隔区域130。在此,多根所述第一层互连线120沿着第一方向T1排布。
在本申请实施例中,接着,形成一第一介质层140于所述衬底100上并覆盖所述第一层互连线120,所述第一介质层140附着在所述第一层互连线120的侧壁上并往远离所述第一层互连线120侧壁的方向生长以非填满方式部分填充所述间隔区域130,使所述第一介质层140中形成有一第一空气隙150在所述间隔区域130中,并且所述第一空气隙150封闭在所述第一介质层140中,具体如图4所示。其中,所述第一介质层140的材料选自于含硅的绝缘材料,优选的,所述第一介质层140的材料包含二氧化硅。
优选的,在与所述衬底100的顶表面垂直的第二方向T2的剖切面上,所述第一空气隙150的顶部边界不低于所述第一层互连线120的顶表面。较佳的,所述第一空气隙150的顶部边界高出所述第一层互连线120的顶表面,从而易于后续打开所述第一空气隙150。在本申请实施例中,在所述第一方向T1上,所述第一空气隙150中槽宽尺寸最大的位置位于所述第一空气隙150的中部。优选的,所述第一空气隙150在相邻的两根所述第一层互连线120之间的截面形状呈两端较窄且中部较宽的纺锤形。
在本申请实施例中,接着,打开所述第一空气隙150以形成多条开槽160在所述第一层互连线120之间,并扩大所述开槽160的空间尺寸。请参考图5,打开所述第一空气隙150以形成所述开槽160并扩大所述开槽160的步骤包括:采用腐蚀液腐蚀所述第一介质层140,直至暴露出所述第一空气隙150的顶部,以形成所述开槽160,并且所述腐蚀液通过所述开槽160的上槽口161进入到所述开槽160中,以继续腐蚀所述第一介质层140中暴露在所述开槽160中的部分,以扩大所述开槽160的空间尺寸。在此,包括在多个方向上扩大所述开槽160的尺寸,例如,在所述第一方向T1和所述第二方向T2上扩大所述开槽160的尺寸。在本申请实施例中,所述腐蚀工艺可以停止于所述第一层互连线120的表面,即当所述第一层互连线120暴露出时,停止对所述第一介质层140的腐蚀;或者,所述腐蚀工艺也可以停止于所述第一层互连线120上方的所述第一介质层140中,此时,可通过控制所述腐蚀工艺的时间以控制所述腐蚀工艺的停止时刻。
优选的,所述腐蚀液选自酸性溶液。在本申请实施例中,所述腐蚀液的材料包含氢氟酸(HF)。氢氟酸对于所述第一介质层140和所述第一层互连线120具有很高的刻蚀选择比,在此能够很好的腐蚀所述第一介质层140以形成所述开槽160,同时又能够很好的避免对于所述第一层互连线120的伤害。
较佳的,在所述第一方向T1上,所述开槽160中槽宽尺寸最大的位置位于所述开槽160的中部或者靠近所述衬底100的底部。即在此,所述开槽160中尺寸最大的位置不在所述开槽160的上槽口161位置。在本申请实施例中,所述开槽160在相邻的两根所述第一层互连线120之间的截面形状呈两端较窄且中部较宽的纺锤形。
接着,请参考图6,形成一第二介质层170于所述第一介质层140上,并且所述第二介质层170遮盖所述开槽160的上槽口161,以封闭所述开槽160而形成一第二空气隙180,所述第二空气隙180所封闭的空间较所述第一空气隙150所封闭的空间更大。
进一步的,在所述第二方向T2的剖切面上,所述第二空气隙180的顶部边界不高于所述第一层互连线120的顶表面。由此可以极大的降低相邻第一层互连线120之间的介质层的K值,从而实现第一层互连线120之间有效、可靠隔离。
优选的,在所述第一方向T1上,所述第二空气隙180的槽宽尺寸大于所述第一空气隙150的槽宽尺寸。具体的,在所述第一方向T1上,所述第二空气隙180的最大槽宽尺寸大于所述第一空气隙150的最大槽宽尺寸。进一步的,在所述第一方向T1上,处于同一高度位置的所述第二空气隙180的槽宽尺寸大于所述第一空气隙150的槽宽尺寸。
在本申请实施例中,所述第二空气隙180在相邻的两根所述第一层互连线120之间的截面形状也呈两端较窄且中部较宽的纺锤形。
请参考图7,在本申请实施例中,在形成所述第二介质层170后,接着,研磨所述第二介质层170以使得研磨后的所述第二介质层170表面较研磨前的所述第二介质层170表面平坦,并且研磨后的所述第二介质层170的顶表面高于所述第一层互连线120的顶表面。在此,所述第二空气隙180封闭于所述介质层190中,所述介质层190包括所述第一介质层140和(研磨后的)所述第二介质层170。
在本申请实施例中,至此,形成了第一层内连层200,也即最底层内连层,请继续参考图7,所述第一层内连层200包括:多根形成于所述衬底100上的第一层互连线120及一覆盖所述第一层互连线120的第一介质层140和第二介质层170,相邻的两根所述第一层互连线120之间界定出一间隔区域130,所述第一介质层140附着在所述第一层互连线120的侧壁上并往远离所述第一层互连线120侧壁的方向生长以非填满方式部分填充所述间隔区域130,使所述第一介质层140和所述第二介质层170构成的所述介质层190中形成有一空气隙(即最终得到的第二空气隙180)在所述间隔区域130中,并且所述第二介质层170形成于所述第一介质层140上,使所述空气隙180封闭在所述第一介质层140和所述第二介质层170中,所述空气隙180的顶部边界不高于所述第一层互连线120的顶表面。
优选的,所述空气隙180经扩大而具有最大槽宽尺寸,所述最大槽宽尺寸不小于相邻的两根所述第一层互连线120之间间距的60%。
在本申请实施例中,所述空气隙180的槽宽尺寸最大的位置位于所述空气隙180的中部或者靠近所述衬底100的底部。进一步的,所述空气隙180在相邻的两根所述第一层互连线120之间的截面形状呈纺锤形。
在本申请实施例中,所述衬底100作为支撑所述第一层内连层200的基底结构,在本申请的其他实施例中,可在所述第一层内连层200上继续形成内连层,此时,所述第一层内连层200可以作为支撑后续形成的第二层内连层的基底结构,进一步的,第二层内连层可以作为支撑后续形成的第三层内连层的基底结构,以此类推,即上层内连层可以其下方的内连层作为基底结构。
在本申请实施例中,进一步介绍形成第二层内连层的一种方法,具体的,可参考图8至图13,其中,图8是在图7所示的结构上形成第二层互连材料层后的结构示意图;图9是对图8所示的结构执行图案化刻蚀形成第二层互连线后的结构示意图;图10是在图9所示的结构上形成上层第一介质层后的结构示意图;图11是对图10所示的结构执行腐蚀工艺后的结构示意图;图12是在图11所示的结构上形成上层第二介质层后的结构示意图;图13是对图12所示的结构执行研磨工艺后的结构示意图。
如图8所示,在本申请实施例中,接着,形成一第二层互连材料层210于所述第一层内连层200上。其中,所述第二层互连材料层210的材料选自于铜、铝等金属材料。进一步的,所述第二层互连材料层210可以通过化学气相沉积(CVD)、物理气相沉积(PVD)等工艺形成。
接着,如图9所示,图案化刻蚀所述第二层互连材料层210以形成多根第二层互连线220于所述第一层内连层200上,相邻的两根所述第二层互连线220之间界定出一上层间隔区域230。在此,多根所述第二层互连线220沿着第一方向T1排布。
在本申请实施例中,接着,形成一上层第一介质层240于所述第一层内连层200上并覆盖所述第二层互连线220,所述上层第一介质层240附着在所述第二层互连线220的侧壁上并往远离所述第二层互连线220侧壁的方向生长以非填满方式部分填充所述上层间隔区域230,使所述上层第一介质层240中形成有一上层第一空气隙250在所述上层间隔区域230中,并且所述上层第一空气隙250封闭在所述上层第一介质层240中,具体如图10所示。其中,所述上层第一介质层240的材料选自于含硅的绝缘材料,优选的,所述上层第一介质层240的材料包含二氧化硅。
在本申请的一种实施例中,由此即可形成第二层内连层300-1,所述第二层内连层300-1形成于包括所述第一层互连线120的所述第一层内连层200上,在此,所述上层第一介质层240构成上层介质层,所述上层第一空气隙250构成上层空气隙。
其中,所述上层空气隙(在此即上层第一空气隙250)的延伸方向可以不相同于在所述第一层互连线120之间的所述空气隙(即第二空气隙180)。
优选的,在与所述衬底200(或者说基底结构)的顶表面垂直的第二方向T2的剖切面上,所述上层第一空气隙250的顶部边界不低于所述第二层互连线220的顶表面。较佳的,所述上层第一空气隙250的顶部边界高出所述第二层互连线220的顶表面,从而易于后续打开所述上层第一空气隙250。在本申请实施例中,在所述第一方向T1上,所述上层第一空气隙250中槽宽尺寸最大的位置位于所述上层第一空气隙250的中部。优选的,所述上层第一空气隙250在相邻的两根所述第二层互连线220的截面形状呈两端较窄且中部较宽的纺锤形。
在本申请的另一种实施例中,继续处理所述上层第一空气隙250,以扩大所述上层第一空气隙的槽宽尺寸。具体如下:
在本申请实施例中,接着,打开所述上层第一空气隙250以形成多条上层开槽260在所述第二层互连线220之间,并扩大所述上层开槽260的空间尺寸。请参考图11,打开所述上层第一空气隙250以形成所述上层开槽260并扩大所述上层开槽260的步骤包括:采用腐蚀液腐蚀所述上层第一介质层240,直至暴露出所述上层第一空气隙250的顶部,以形成所述上层开槽260,并且所述腐蚀液通过所述上层开槽260的上槽口261进入到所述上层开槽260中,以继续腐蚀所述上层第一介质层240中暴露在所述上层开槽260中的部分,以扩大所述上层开槽260的空间尺寸。在此,包括在多个方向上扩大所述上层开槽260的尺寸,例如,在所述第一方向T1和所述第二方向T2上扩大所述上层开槽260的尺寸。在本申请实施例中,所述腐蚀工艺可以停止于所述第二层互连线220的表面,即当所述第二层互连线220暴露出时,停止对所述上层第一介质层240的腐蚀;或者,所述腐蚀工艺也可以停止于所述第二层互连线220上方的所述上层第一介质层240中,此时,可通过控制所述腐蚀工艺的时间以控制所述腐蚀工艺的停止时刻。
优选的,所述腐蚀液选自酸性溶液。在本申请实施例中,所述腐蚀液的材料包含氢氟酸(HF)。氢氟酸对于所述上层第一介质层240和所述第二层互连线220具有很高的刻蚀选择比,在此能够很好的腐蚀所述上层第一介质层240以形成所述上层开槽260,同时又能够很好的避免对于所述第二层互连线220的伤害。
较佳的,在所述第一方向T1上,所述上层开槽260中槽宽尺寸最大的位置位于所述上层开槽260的中部或者靠近所述第一层内连层200(或者说基底结构)的底部。即在此,所述上层开槽260中槽宽尺寸最大的位置不在所述上层开槽260的上槽口261位置。在本申请实施例中,所述上层开槽260在相邻的两根所述第二层互连线220之间的截面形状呈两端较窄且中部较宽的纺锤形。
接着,请参考图12,形成一上层第二介质层270于所述上层第一介质层240上,并且所述上层第二介质层270遮盖所述上层开槽260的上槽口261,以封闭所述上层开槽260而形成一上层第二空气隙280,所述上层第二空气隙280所封闭的空间较所述上层第一空气隙250所封闭的空间更大。
进一步的,在所述第二方向T2的剖切面上,所述上层第二空气隙280的顶部边界不高于所述第二层互连线220的顶表面。由此可以极大的降低相邻第二层互连线220之间的介质层的K值,从而实现第二层互连线220之间有效、可靠隔离。
优选的,在所述第一方向T1上,所述上层第二空气隙280的槽宽尺寸大于所述上层第一空气隙250的槽宽尺寸。具体的,在所述第一方向T1上,所述上层第二空气隙280的最大槽宽尺寸大于所述上层第一空气隙250的最大槽宽尺寸。进一步的,在所述第一方向T1上,处于同一高度位置的所述上层第二空气隙280的槽宽尺寸大于所述上层第一空气隙250的槽宽尺寸。
在本申请实施例中,所述上层第二空气隙280在相邻的两根所述第二层互连线220之间的截面形状也呈两端较窄且中部较宽的纺锤形。
请参考图13,在本申请实施例中,在形成所述上层第二介质层270后,接着,研磨所述上层第二介质层270以使得研磨后的所述上层第二介质层270表面较研磨前的所述上层第二介质层270表面平坦,并且研磨后的所述上层第二介质层270的顶表面高于所述第二层互连线220的顶表面。在此,所述上层第二空气隙280封闭于所述上层介质层290中,所述上层介质层290包括所述上层第一介质层240和(研磨后的)所述上层第二介质层270。
在本申请另一实施例中,至此,形成了第二层内连层300-2,请继续参考图13,所述第二层内连层300-2包括:多根形成于所述第一层内连层200上的第二层互连线220及一覆盖所述第二层互连线220的上层介质层290,相邻的两根所述第二层互连线220之间界定出一上层间隔区域230,所述上层介质层290附着在所述第二层互连线220的侧壁上并往远离所述第二层互连线220侧壁的方向生长以非填满方式部分填充所述上层间隔区域230,使所述上层介质层290中形成有一上层空气隙(即最终得到的上层第二空气隙280)在所述上层间隔区域230中,并且所述上层空气隙280封闭在所述上层介质层290中,所述上层空气隙280的顶部边界不高于所述第二层互连线220的顶表面。
其中,所述上层第一层介质层240和所述上层第二层介质层270构成所述上层介质层290,所述上层第二空气隙280构成所述上层空气隙。所述上层空气隙(在此即上层第二空气隙280)的延伸方向可以不相同于在所述第一层互连线120之间的所述空气隙(即第二空气隙180)。
在本申请的其他实施例中,可通过上述方法继续形成第三层内连层、第四层内连层等,本申请对此不再赘述。
相应的,本申请实施例还提供一种半导体装置的内连结构,所述半导体装置的内连结构包括:一衬底;及至少一层内连层,形成于所述衬底上,所述内连层包括:多根形成于所述衬底上的第一层互连线及一覆盖所述第一层互连线的第一介质层和第二介质层,相邻的两根所述第一层互连线之间界定出一间隔区域,所述第一介质层附着在所述第一层互连线的侧壁上并往远离所述第一层互连线侧壁的方向生长以非填满方式部分填充所述间隔区域,使所述第一介质层和所述第二介质层构成的介质层组合中形成有一空气隙在所述间隔区域中,并且所述第二介质层形成于所述第一介质层上,使所述空气隙封闭在所述第一介质层和所述第二介质层中。
进一步的,还包括多根第二层互连线,形成于位于所述衬底上且包括所述第一层互连线的所述内连层上,相邻的两根所述第二层互连线之间界定出一上层间隔区域,一上层介质层附着在所述第二层互连线的侧壁上并往远离所述第二层互连线侧壁的方向生长以非填满方式部分填充所述上层间隔区域,使所述上层介质层中形成有一上层空气隙在所述上层间隔区域中。
在本申请实施例中,具体形成了两层内连层,其中,第一层内连层200包括:多根形成于所述衬底100上的第一层互连线120及一覆盖所述第一层互连线120的第一介质层140和第二介质层170,相邻的两根所述第一层互连线120之间界定出一间隔区域130,所述第一介质层140附着在所述第一层互连线120的侧壁上并往远离所述第一层互连线120侧壁的方向生长以非填满方式部分填充所述间隔区域130,使所述第一介质层140和所述第二介质层170构成的所述介质层190中形成有一空气隙(即最终得到的第二空气隙180)在所述间隔区域130中,并且所述第二介质层170形成于所述第一介质层140上,使所述空气隙180封闭在所述第一介质层140和所述第二介质层170中,所述空气隙180的顶部边界不高于所述第一层互连线120的顶表面。
第二层内连层300-1包括:多根形成于所述第一层内连层200上的第二层互连线220及一覆盖所述第二层互连线220的上层介质层(在此即上层第一介质层240),相邻的两根所述第二层互连线220之间界定出一上层间隔区域230,所述上层介质层附着在所述第二层互连线220的侧壁上并往远离所述第二层互连线220侧壁的方向生长以非填满方式部分填充所述上述间隔区域230,使所述上层介质层中形成有一上层空气隙(即上层第一空气隙250)在所述上层间隔区域230中,并且所述上层第一空气隙250封闭在所述上述介质层中。
或者,第二层内连层300-2包括:多根形成于所述第一层内连层200上的第二层互连线220及一覆盖所述第二层互连线220的上层介质层290(在此,上层第一介质层240和上层第二介质层270构成所述上层介质层),相邻的两根所述第二层互连线220之间界定出一上层间隔区域230,所述上层介质层290附着在所述第二层互连线220的侧壁上并往远离所述第二层互连线220侧壁的方向生长以非填满方式部分填充所述上层间隔区域230,使所述上层介质层290中形成有一上层空气隙(即最终得到的上层第二空气隙280)在所述上层间隔区域230中,并且所述上层空气隙280封闭在所述上层介质层290中,所述上层空气隙280的顶部边界不高于所述第二层互连线220的顶表面。
综上可见,在本发明实施例提供的半导体装置的内连结构及其制造方法中,在形成内连层的过程中包括形成多根第一层互连线于基底结构上,相邻的两根第一层互连线之间界定出一间隔区域;形成一第一介质层于基底结构上并覆盖第一层互连线,第一介质层附着在第一层互连线的侧壁上并往远离第一层互连线侧壁的方向生长以非填满方式部分填充间隔区域,使第一介质层中形成有一第一空气隙在间隔区域中,并且第一空气隙封闭在第一介质层中;打开第一空气隙以形成多条开槽在第一层互连线之间,并扩大开槽的空间尺寸;形成一第二介质层于第一介质层上,并且第二介质层遮盖开槽的上槽口,以封闭开槽而形成一第二空气隙,第二空气隙所封闭的空间较第一空气隙所封闭的空间更大,由此能够在相邻的互连线之间形成一尺寸较大的空气隙。空气是目前能获得的最低K值的材料(K=1.0),由此可以极大的降低相邻互连线之间的介质层的K值,从而实现互连线之间有效、可靠隔离。
上述描述仅是对本发明较佳实施例的描述,并非对本发明范围的任何限定,本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰,均属于权利要求书的保护范围。

Claims (17)

1.一种半导体装置的内连结构的制造方法,其特征在于,所述半导体装置的内连结构的制造方法包括:
提供一衬底;
形成至少一层内连层于所述衬底上,其中,最底层内连层以所述衬底作为基底结构,上层内连层以其下方的内连层作为基底结构,所述内连层的其中至少一层是通过如下步骤形成:
形成多根第一层互连线于所述基底结构上,相邻的两根所述第一层互连线之间界定出一间隔区域;
形成一第一介质层于所述基底结构上并覆盖所述第一层互连线,所述第一介质层附着在所述第一层互连线的侧壁上并往远离所述第一层互连线侧壁的方向生长以非填满方式部分填充所述间隔区域,使所述第一介质层中形成有一第一空气隙在所述间隔区域中,并且所述第一空气隙封闭在所述第一介质层中;
打开所述第一空气隙以形成多条开槽在所述第一层互连线之间,并扩大所述开槽的空间尺寸;及
形成一第二介质层于所述第一介质层上,并且所述第二介质层遮盖所述开槽的上槽口,以封闭所述开槽而形成一第二空气隙,所述第二空气隙所封闭的空间较所述第一空气隙所封闭的空间更大。
2.如权利要求1所述的半导体装置的内连结构的制造方法,其特征在于,打开所述第一空气隙以形成所述开槽并扩大所述开槽的步骤包括:
采用腐蚀液腐蚀所述第一介质层,直至暴露出所述第一空气隙的顶部,以形成所述开槽,并且所述腐蚀液通过所述开槽的所述上槽口进入到所述开槽中,以继续腐蚀所述第一介质层中暴露在所述开槽中的部分,以扩大所述开槽的空间尺寸。
3.如权利要求2所述的半导体装置的内连结构的制造方法,其特征在于,所述腐蚀液选自酸性溶液。
4.如权利要求1所述的半导体装置的内连结构的制造方法,其特征在于,所述开槽中槽宽尺寸最大的位置位于所述开槽的中部或者靠近所述基底结构的底部。
5.如权利要求1所述的半导体装置的内连结构的制造方法,其特征在于,所述开槽在相邻的两根所述第一层互连线之间的截面形状呈纺锤形。
6.如权利要求1所述的半导体装置的内连结构的制造方法,其特征在于,在与多根所述第一层互连线排布的第一方向垂直及所述基底结构的顶表面垂直的第二方向的剖切面上,所述第二空气隙的顶部边界不高于所述第一层互连线的顶表面。
7.如权利要求1所述的半导体装置的内连结构的制造方法,其特征在于,在与多根所述第一层互连线排布的第一方向垂直及所述基底结构的顶表面垂直的第二方向的剖切面上,所述第一空气隙和所述第二空气隙的形状均呈纺锤形。
8.如权利要求1至7中任一项所述的半导体装置的内连结构的制造方法,其特征在于,在形成所述第二介质层后,所述的半导体装置的内连结构制造方法还包括执行如下步骤:
研磨所述第二介质层以使得研磨后的所述第二介质层表面较研磨前的所述第二介质层表面平坦,并且研磨后的所述第二介质层的顶表面高于所述第一层互连线的顶表面。
9.如权利要求8所述的半导体装置的内连结构的制造方法,其特征在于,还包括:形成多根第二层互连线于所述基底结构上的其中一包括所述第一层互连线的所述内连层上,相邻的两根所述第二层互连线之间界定出一上层间隔区域,一上层介质层附着在所述第二层互连线的侧壁上并往远离所述第二层互连线侧壁的方向生长以非填满方式部分填充所述上层间隔区域,使所述上层介质层中形成有一上层空气隙在所述上层间隔区域中。
10.一种半导体装置的内连结构,其特征在于,所述半导体装置的内连结构包括:
一衬底;及
至少一层内连层,形成于所述衬底上,所述内连层包括:多根形成于所述衬底上的第一层互连线及一覆盖所述第一层互连线的第一介质层和第二介质层,相邻的两根所述第一层互连线之间界定出一间隔区域,所述第一介质层附着在所述第一层互连线的侧壁上并往远离所述第一层互连线侧壁的方向生长以非填满方式部分填充所述间隔区域,使所述第一介质层和所述第二介质层构成的介质层组合中形成有一空气隙在所述间隔区域中,并且所述第二介质层形成于所述第一介质层上,使所述空气隙封闭在所述第一介质层和所述第二介质层中。
11.如权利要求10所述的半导体装置的内连结构,其特征在于,所述空气隙经扩大而具有最大槽宽尺寸,不小于相邻的两根所述第一层互连线之间的60%。
12.如权利要求10所述的半导体装置的内连结构,其特征在于,所述空气隙的槽宽尺寸最大的位置位于所述空气隙的中部或者靠近所述衬底的底部。
13.如权利要求10所述的半导体装置的内连结构,其特征在于,所述空气隙在相邻的两根所述第一层互连线之间的截面形状呈纺锤形。
14.如权利要求10所述的半导体装置的内连结构,其特征在于,所述空气隙的顶部边界不高于所述第一层互连线的顶表面。
15.如权利要求10所述的半导体装置的内连结构,其特征在于,所述衬底的最表面层为位于动态随机存取器芯片的电容数组区上的绝缘氧化层。
16.如权利要求10至15中任一项所述的半导体装置的内连结构,其特征在于,还包括多根第二层互连线,形成于位于所述衬底上且包括所述第一层互连线的所述内连层上,相邻的两根所述第二层互连线之间界定出一上层间隔区域,一上层介质层附着在所述第二层互连线的侧壁上并往远离所述第二层互连线侧壁的方向生长以非填满方式部分填充所述上层间隔区域,使所述上层介质层中形成有一上层空气隙在所述上层间隔区域中。
17.如权利要求16所述的半导体装置的内连结构,其特征在于,所述上层空气隙的延伸方向不相同于在所述第一层互连线之间的所述空气隙。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111696914A (zh) * 2019-03-14 2020-09-22 长鑫存储技术有限公司 互连线结构的制备方法
CN111933579A (zh) * 2020-09-25 2020-11-13 南京晶驱集成电路有限公司 半导体结构的制造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5814555A (en) * 1996-06-05 1998-09-29 Advanced Micro Devices, Inc. Interlevel dielectric with air gaps to lessen capacitive coupling
US20100015813A1 (en) * 2008-07-17 2010-01-21 Micron Technology, Inc. Gap processing
CN103050439A (zh) * 2012-12-19 2013-04-17 上海宏力半导体制造有限公司 互连线结构及互连线结构的形成方法
US20130164926A1 (en) * 2011-12-22 2013-06-27 SK Hynix Inc. Method of manufacturing semiconductor device
US9553019B1 (en) * 2016-04-15 2017-01-24 International Business Machines Corporation Airgap protection layer for via alignment
US20170194154A1 (en) * 2016-01-04 2017-07-06 Semiconductor Manufacturing International (Beijing) Corporation Nand flash memory and fabrication method thereof
US20170278796A1 (en) * 2016-03-22 2017-09-28 International Business Machines Corporation Method for Maximizing Air Gap in Back End of the Line Interconnect through Via Landing Modification
CN207818568U (zh) * 2017-12-07 2018-09-04 睿力集成电路有限公司 半导体装置的内连结构

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5814555A (en) * 1996-06-05 1998-09-29 Advanced Micro Devices, Inc. Interlevel dielectric with air gaps to lessen capacitive coupling
US20100015813A1 (en) * 2008-07-17 2010-01-21 Micron Technology, Inc. Gap processing
US20130164926A1 (en) * 2011-12-22 2013-06-27 SK Hynix Inc. Method of manufacturing semiconductor device
CN103050439A (zh) * 2012-12-19 2013-04-17 上海宏力半导体制造有限公司 互连线结构及互连线结构的形成方法
US20170194154A1 (en) * 2016-01-04 2017-07-06 Semiconductor Manufacturing International (Beijing) Corporation Nand flash memory and fabrication method thereof
US20170278796A1 (en) * 2016-03-22 2017-09-28 International Business Machines Corporation Method for Maximizing Air Gap in Back End of the Line Interconnect through Via Landing Modification
US9553019B1 (en) * 2016-04-15 2017-01-24 International Business Machines Corporation Airgap protection layer for via alignment
CN207818568U (zh) * 2017-12-07 2018-09-04 睿力集成电路有限公司 半导体装置的内连结构

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111696914A (zh) * 2019-03-14 2020-09-22 长鑫存储技术有限公司 互连线结构的制备方法
CN111696914B (zh) * 2019-03-14 2022-12-23 长鑫存储技术有限公司 互连线结构的制备方法
CN111933579A (zh) * 2020-09-25 2020-11-13 南京晶驱集成电路有限公司 半导体结构的制造方法
CN111933579B (zh) * 2020-09-25 2021-01-29 南京晶驱集成电路有限公司 半导体结构的制造方法

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