CN104979163A - 电容器及其制作方法 - Google Patents

电容器及其制作方法 Download PDF

Info

Publication number
CN104979163A
CN104979163A CN201410612605.6A CN201410612605A CN104979163A CN 104979163 A CN104979163 A CN 104979163A CN 201410612605 A CN201410612605 A CN 201410612605A CN 104979163 A CN104979163 A CN 104979163A
Authority
CN
China
Prior art keywords
layer
storage node
node structure
stratum reticulare
capacitor according
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201410612605.6A
Other languages
English (en)
Inventor
桑居·赛波
布雷特·W·布什
李健
乍得·帕特里克·布莱辛
格雷戈·亚伦·冯斯顿
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanya Technology Corp
Original Assignee
Nanya Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanya Technology Corp filed Critical Nanya Technology Corp
Publication of CN104979163A publication Critical patent/CN104979163A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H01L21/02046—Dry cleaning only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H01L21/02052—Wet cleaning only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开了一种电容器及其制作方法，所述电容器包括一基材、一堆叠层、设于基材上的容器状储存节点结构，所述容器状储存节点结构位于基材上，其被堆叠层环绕且具有一基部及由基部向上延伸的一侧壁，其中所述侧壁的上部具有较小厚度的一电容介电材料层，设于容器状储存节点结构的表面、以及一电容电极材料层，设于电容介电材料层上并通过所述电容介电材料层电容耦合至储存节点结构。

Description

电容器及其制作方法
技术领域
本发明涉及半导体器件及其制作方法，特别是涉及一种具有不同的底存储单元板(bottom cell plate,BCP)侧壁厚度的电容器及其制作方法。
背景技术
电容器继续在更高世代的集成电路制造中具有越来越高的深宽比(aspectratio)。例如，现在的动态随机存取存储器(DRAM)电容器有1到3微米的高度和小于或等于约0.1微米的宽度。
电容器的常见类型是所谓的容器装置，也就是将储存电极成型为容器状。介电材料和另一个电容器电极可以在容器内和/或沿着容器形成，使得其同时具有高容量和小尺寸。
为达到所要的电容值但又要减少所占芯片面积，容器状的储存节点继续变得更高更窄(即具有更大的深宽比)。不幸的是，高深宽比的容器状储存节点结构较为薄弱，其容易发生坍塌现象。
目前避免容器坍塌通常是利用所谓的支撑网方法。在这种方法中，利用支撑网撑住容器状电极，同时显露出容器状电极的外表面。以此方法，容器状电极会形成在支撑材料如硼磷硅玻璃(BPSG)的开口中，然后将支撑材料以各向同性刻蚀工艺去除。
然而，单独使用常用的支撑网方法仍不足以避免深宽比越来越高的容器状储存节点发生倾倒、扭转或破裂等问题。此外，为了满足高阶DRAM对于电容量的要求，目前的电容结构需要进一步的改良。因此，需要开发新的储存节点的结构，以及形成储存节点结构的新方法。
发明内容
本发明的主要目的即在于提供一种电容器，其具有不同的底存储单元板侧壁厚度，借以增加电容值，且具有双支撑网结构(dual lattice structure)，以提高电容器结构的深宽比，进一步避免坍塌(toppling)问题。本发明同时提出制作所述电容器的方法步骤。
本发明一实施例提供一种电容器，包含有一基材、一堆叠层，设于所述基材上，其中所述堆叠层包括设于基材上的一绝缘层、一堆叠材料层，设于所述绝缘层上、一上支撑网层，位于所述堆叠材料层上、以及一下支撑网层，设于所述堆栈材料层内、多个容器状储存节点结构，位于所述基材上且被所述堆叠层所环绕，且所述储存节点结构具有一基部及由所述基部向上延伸的一侧壁，其中侧壁包括两个部分：一上部具有较小厚度，而一下部具有较大厚度、一电容介电材料层，设于各所述容器状储存节点结构的表面、以及一电容电极材料层，设于所述电容介电材料层上，所述电容电极材料层通过所述电容介电材料层电容耦合至所述储存节点结构。
本发明另一实施例提供了一种制作电容器的方法，其步骤包含有：提供一基材，其上具有一堆叠层，所述堆叠层包括基材上的一绝缘层、一堆叠材料层，设于所述绝缘层上、一上支撑网层，位于所述堆叠材料层上、以及至少一下支撑网层，设于所述堆叠材料层内、于所述堆叠层中形成一孔洞、于所述堆叠层及所述孔洞的表面共形地沉积一储存层、将所述孔洞填满一光刻胶、去除位于所述上支撑网层上的储存层部位、部分去除位于所述孔洞内的光刻胶并显露出部分的所述储存层、对显露出来的所述储存层进行薄化、去除所述光刻胶、于所述储存层的表面形成一电容介电材料层；以及于所述电容介电材料层上形成一电容电极材料层。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举较佳实施方式，并配合所附图式，作详细说明如下。然而如下之较佳实施方式与图式仅供参考与说明用，并非用来对本发明加以限制者。
附图说明
图1至图7绘示出本发明实施例中制作电容器的方法的横断面示意图；
图8至图10绘示出本发明另一实施例中制作双侧电容器结构的方法的横断面示意图。
其中，附图标记说明如下：
12  半导体基材
14  绝缘层
16  漏极/源极掺杂区
20  堆叠层
22  较低的堆叠材料层
24  较高的堆叠材料层
26  下支撑网层
28  上支撑网层
30  孔洞
32  导电层
34  储存层
36  孔洞
38  光阻层
38a 外部光阻
38b 内部光阻
40  储存节点结构
40a 基部
40b 侧壁
40c 上部
40d 下部
42  电容介电材料层
44  电容电极材料层
44a 部份
d1  厚度
d2  厚度
具体实施方式
下文中将参照附图来说明本发明细节，该些附图中的内容构成了说明书细节描述的一部份，并且以可实行的特例描述方式来绘示。下文中的实施例会描述足够的细节，使得本领域的一般技术人员得以具以实施。当然，本发明也可实行其他的实施例，或是在不悖离文中所述实施例的前提下作出任何结构性、逻辑性、及电性上的改变。因此，下文中的细节描述不应被视为是对本发明的限制，反之，其中所包含的实施例将由随附的权利要求来加以界定。
请参照图1至图7，其绘示出本发明实施例中制作电容器的方法的横断面示意图。如图1所示，提供一半导体基材12作为形成器件及电路的基底。上述半导体基材12可以包含单晶硅，或泛指一半导体基材或其一部份。上述半导体基材12可以包含半导体材料，例如一整片的半导体晶圆或一半导体材料区域。其中，「基材」一词泛指任何支撑性结构，包括半导体基材，不限于单一材料。图中的半导体基材12虽然绘示成均匀同构型，但其仅为示意图，事实上半导体基材12也可以包含不同材料。基材可以包含集成电路制造中有关的不同材料，例如，金属、阻障材料、扩散材料或绝缘材料等等。
如图1所示，在半导体基材12上形成有绝缘层14，并在绝缘层14之间形成有漏极/源极掺杂区16。绝缘层14可以是形成在半导体基材12内的浅沟绝缘结构，其被至少一绝缘材料所填满。例如绝缘层14可以包括二氧化硅、氮化硅或氮氧化硅，但不限于此。上述漏极/源极掺杂区16可以包括任何一种合适的掺质或掺质组合，在此实施例中，上述掺质可以是N型掺质，而上述漏极/源极掺杂区16可以N型掺杂区，例如半导体基材12可为单晶硅，而上述漏极/源极掺杂区16是以磷或砷掺杂于半导体基材12预定区域。另外，在上述漏极/源极掺杂区16可以形成金属，例如，钨或氮化钛等金属层，其可以电连接至储存节点的基部。
先在半导体基材12上形成一堆叠层20，覆盖住绝缘层14以及漏极/源极掺杂区16。上述堆叠层20可以包括一较低的堆叠材料层22以及一较高的堆叠材料层24。在较低的堆叠材料层22以及较高的堆叠材料层24之间设有一较低的下支撑网层26。在较高的堆叠材料层24上面则形成有一较高的上支撑网层28。根据本发明实施例，较低的堆叠材料层22以及下支撑网层24的厚度(d1)约为8000埃较高的堆叠材料层24以及上支撑网层28的厚度(d2)约为7000埃，整个堆叠层20的厚度约为15000埃至20000埃。
堆叠材料层22以及堆叠材料层24可以是任何合适组成的牺牲层，例如，可以包括硅玻璃材料，如硼磷硅玻璃、磷硅玻璃或氟硅玻璃等、旋涂介电材、正硅酸乙酯(tetraethyl orthosilicate,TEOS)沉积而成的二氧化硅、或半导体层，如非晶硅或多晶硅。下支撑网层26以及上支撑网层28可以是任何合适组成，例如氮化硅。在此实施例中，在堆叠材料层22以及堆叠材料层24中仅绘示出单一层下支撑网层26，然而，在其它实施例中，其也可能有两层以上的下支撑网层。
接着在堆叠层20中形成多个孔洞30，后续将用来容纳储存节点结构。上述孔洞30贯通堆叠层20的全部厚度，并显露出下方的漏极/源极掺杂区16。在此实施例中，漏极/源极掺杂区16是用来与储存节点电连接，因此，可以于露出的漏极/源极掺杂区16上形成一导电层32，以改善储存节点基部与漏极/源极掺杂区16的电性耦合。举例来说，导电层32可以是金属硅化物，例如，钛金属硅化物或钨金属硅化物等，其可利用金属硅化工艺形成。此外，若漏极/源极掺杂区16具有金属，例如钨或氮化钛/钨，上述导电层32也可以省略。
根据本发明实施例，上述设计包括双支撑网层(或多支撑网层)可以提供足够的支撑强度，避免电容电极坍塌。此外，在上述双支撑网层(或多支撑网层)架构中，电容制作中将可容许更高的深宽比，如此进一步提高电容值。
如图2所示，堆叠层20中形成多个孔洞30之后，于堆叠层20及孔洞30的表面共形地沉积一储存层34。储存层34不会填满孔洞30，因此，储存层34的表面在各孔洞30内界定出较小的孔洞36。在此实施例中，储存层34后续将用来形成具有不同厚度的储存节点结构。根据本发明实施例，储存层34可以是任何合适的导电组成，例如氮化钛，但不限于此。
如图3所示，形成上述储存层34之后，接着于堆叠层20上形成一光刻胶层38。在此实施例中，光刻胶层38可以包括一外部光刻胶38a，覆盖在堆叠层20上，以及一内部光刻胶38b，填入各孔洞36内。光刻胶层38的内部光刻胶38b可以避免后续的抛光工艺中抛光后颗粒或残余物陷入各孔洞36内。此外，光刻胶层38可以由其它材料来代替，例如一氧化层，如旋涂介电层。
如图4所示，形成光刻胶层38之后，进行一化学机械抛光(chemicalmechanical polishing,CMP)工艺，移除光刻胶层38的外部光刻胶38a，以及位于上支撑网层28上的储存层34部份，如此将储存层34转变成嵌入于堆叠层20中的容器状储存节点结构40。储存节点结构40包括一基部40a，其通过导电层32与漏极/源极掺杂区16电连接，以及侧壁40b从基部40a向上延伸。此时，储存节点结构40的上表面与上支撑网层28的上表面切齐。从图4的横断面来看，虽然各储存节点结构40绘示有两个侧壁40b，但是从立体结构来看，这两个侧壁是相连的，构成环形的单一侧壁。
从图4的横断面来看，侧壁40b从下到上具有约略相等的厚度，其中，「约略相等」一词是指在储存节电结构40的工艺可接受的容忍度下具有均一的厚度。其中，储存节电结构40的侧壁40b的厚度可以介于40埃至100埃之间，例如70埃。在某些实施例中，侧壁40b从下到上可以具有不同的厚度，例如，侧壁的上部较厚，下部较薄，这可能是因为无法在高深宽比的开孔中均匀地沉积储存层34所造成的。
在此实施例中，漏极/源极掺杂区16会与储存节点结构40电连接，在实施例中，储存节点结构40终将构成电容器的一部份，而电容器将连结至一晶体管，如此形成一DRAM记忆单元。因此，漏极/源极掺杂区16可以耦接至一晶体管栅极(transistor gate)，进而耦接至另一漏极/源极掺杂区(未示于图中)。上述晶体管栅极可以是存取线(即字线)的一部份，而上述另一漏极/源极掺杂区可以电耦接至一位线(digit line)，如此可通过位线及存取线进行储存节点结构40的存取动作。图中所示的储存节点结构40仅为DRAM阵列中的一小部分。
如图5所示，在完成化学机械抛光(CMP)工艺之后，通常会进行一去渣(descum)工艺，其同时会去除掉一些内部光刻胶阻38b。上述去渣工艺可以进行优化或调整，以控制内部光刻胶38b在容器状储存节点结构40内被去除的深度。在此实施例中，内部光刻胶38b被部分移除后会使得储存节点结构40的侧壁40b在下支撑网层26上方的部分被显露出来，而得以继续进行后续薄化工艺。
如图6所示，将储存节点结构40的侧壁40b部分显露出来之后，进行一去渣后湿式清洁(post-descum wet clean)工艺，如此以横向刻蚀并薄化位于内部光刻胶38b之上的储存节点结构40侧壁40b，未显露出来的储存节点结构40侧壁40b此时则被内部光刻胶38b保护住不被刻蚀。在上述薄化步骤之后，储存节点结构40的侧壁40b可分成两个部分：上部40c具有较小厚度，而下部40d具有较大厚度。根据设计需求，上部40c与下部40d的界线可以高于或低于下支撑网层26。上述去渣后清洁工艺可以使用浓度2000:1至10:1的氢氟酸，接续可以使用浓度0.5:1.0至0.02:0.025的APM标准清洗。已知，刻蚀工艺可以视为对于一第一材料相对于一第二材料具有「选择性」，若所述刻蚀工艺去除第一材料的速率远大于去除第二材料的速率，包括但不限于，对于第一材料的刻蚀相对于第二材料具有100％的选择性。较佳是利用对于储存节点结构40移除较慢的刻蚀液，如此在薄化过程中能在去除量上获得较严格的控制。因此，较佳是使刻蚀液中的活性成分相对稀释，或使用较低温的刻蚀液，如冷APM标准清洗液。
在此实施例中，储存节点结构40的上部40c经缩减后的厚度可以少于或等于下部40d原先厚度的一半。例如下部40d的厚度可为40埃，而上部40c经缩减后的厚度可至20埃。
如图7所示，完成储存节点结构40的薄化步骤后，位于储存节点结构40内的剩余内部光刻胶38b即可被完全去除，将孔洞完整显露出来。接着，在经修整的储存节点结构40的内表面以及上支撑网层28的表面上共形地形成一电容介电材料层42，以覆盖住储存节点结构40侧壁40b的上部40c与下部40d。接着，在电容介电材料层42上形成一电容电极材料层44(又称为存储单元板材料层)。上述电容电极材料层44填满储存节点结构40内部由侧壁40b上部40c与下部40d所构成的孔洞，并覆盖住上支撑网层28的表面。上述电容电极材料层44位于上支撑网层28上的部份44a可作为电容器的上电极。上述电容电极材料层44通过电容介电材料层42电容耦合至经修整的储存节点结构40。在此实施例中，上述电容介电材料层42可以是任何合适的组成，例如氮化硅或氧化硅，但不限于此。上述电容电极材料层44可以是任何合适的组成，如钛、钨等金属，或内含金属的组成，如金属氮化物或金属硅化物，或者经导电掺杂的半导体材料，如导电掺杂硅、导电掺杂锗。上述电容介电材料及电容电极材料可以使用任何合适的方法来形成，例如利用原子层沉积法(atomic layer deposition,ALD)、化学气相沉积法(chemical vapordeposition,CVD)或物理气相沉积法(physical vapor deposition,PVD)等。
图7中绘示出经修整过的或部分薄化的储存节点结构40，结合电容介电材料层42及电容电极材料层44，共同构成一电容器。电容器连结至一晶体管，如此形成一DRAM记忆单元。图中所示的DRAM记忆单元仅为DRAM阵列中的一小部分。此外，若不需要上电极，也可以利用化学机械抛光工艺将电容电极材料层44位于上支撑网层28上的部份44a去除。
值得一提的是，图7中的电容器结构是所谓的单侧(single-sided)结构。在其它实施例中，电容器也可以做成双侧结构。请参阅8图至图10，其绘示出制作双侧电容器结构的方法的横断面示意图。首先，如图8所示，在去除内部光刻胶38b之前，先以湿刻蚀工艺去除储存节点结构40周围的堆叠层20。如图9所示，位于储存节点结构40内的剩余内部光刻胶38b接着会被完全去除而将孔洞完整显露出来，如此储存节点结构40的内、外侧壁都会被显露出来。
接着如图10所示，其类似图7的步骤，在经修整的储存节点结构40的内、外表面上共形地形成一电容介电材料层42，其覆盖住储存节点结构40侧壁40b的上部40c与下部40d。接着，在电容介电材料层42上形成一电容电极材料层44。上述电容电极材料层44会填满储存节点结构40内部由侧壁40b的上部40c与下部40d所构成的孔洞，并覆盖住上支撑网层28的表面。上述电容电极材料层44通过电容介电材料层42电容耦合至经修整的储存节点结构40。
本发明同时披露出一种新颖的电容器结构，如图7所示，电容器结构包括半导体基材12、堆叠层20，设于半导体基材12上，其中堆叠层20可包括半导体基材12上的绝缘层14、堆叠材料层22/24，设于绝缘层14上、上支撑网层28，位于堆叠材料层24上、以及下支撑网层26，夹设于堆叠材料层22/24之间。多个容器状储存节点结构40位于半导体基材12上并被堆叠层20所环绕。储存节点结构40具有基部及由基部向上延伸的侧壁。上述侧壁包括两个部分：上部40c具有较小厚度，而下部40d具有较大厚度。在储存节点结构40的表面具有电容介电材料层42，以及一电容电极材料层44设于电容介电材料层42上。上述电容电极材料层44通过电容介电材料层42电容耦合至经修整的储存节点结构40。
本发明的主要特征在于储存节点结构40具有不同的厚度，以此设计将可增加有效的电容面积并增加电容值，却不会影响到考虑坍塌问题时的工艺裕度。此外，本发明具有双支撑网(dual lattice structure)的结构设计，其可提高电容器结构的深宽比，进一步避免坍塌(toppling)问题。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (14)

1.一种电容器，其特征在于，包括：
一基材；
一堆叠层，设于所述基材上，其中所述堆叠层包括设于所述基材上的一绝缘层、一堆叠材料层，设于所述绝缘层上、一上支撑网层，位于所述堆叠材料层上、以及至少一下支撑网层，设于所述堆叠材料层内；
多个容器状储存节点结构，位于所述基材上且被所述堆叠层所环绕，且所述储存节点结构具有一基部及由所述基部向上延伸的一侧壁，其中所述侧壁包括两个部分：一上部具有较小厚度，而一下部具有较大厚度；
一电容介电材料层，设于各所述容器状储存节点结构的表面；以及
一电容电极材料层，设于所述电容介电材料层上，所述电容电极材料层通过所述电容介电材料层电容耦合至所述储存节点结构。
2.根据权利要求1所述的电容器，其特征在于，另包含有一掺杂区，位于各所述储存节点结构下方。
3.根据权利要求1所述的电容器，其特征在于，所述至少一下支撑网层位于所述上部与所述下部之间。
4.根据权利要求1所述的电容器，其特征在于，所述储存节点结构的上表面与所述上支撑网层的上表面齐平。
5.根据权利要求1所述的电容器，其特征在于，所述上支撑网层、所述至少一下支撑网层、以及所述绝缘层包含有氮化硅。
6.根据权利要求1所述的电容器，其特征在于，所述储存节点结构包含有氮化钛。
7.根据权利要求1所述的电容器，其特征在于，所述堆叠材料层包含有多晶硅。
8.根据权利要求1所述的电容器，其特征在于，所述储存节点结构的高度介于15000埃至20000埃之间。
9.根据权利要求1所述的电容器，其特征在于，所述上部的厚度少于或等于所述下部的厚度的一半。
10.根据权利要求1所述的电容器，其特征在于，所述上部的厚度少于40埃。
11.一种电容器的制作方法，其特征在于，包括：
提供一基材，其上具有一堆叠层，所述堆叠层包括设于所述基材上的一绝缘层、一堆叠材料层，设于所述绝缘层上、一上支撑网层，设于所述堆叠材料层上、以及至少一下支撑网层，设于所述堆叠材料层内；
于所述堆叠层中形成一孔洞；
于所述堆叠层及所述孔洞的表面上共形地沉积一储存层；
将所述孔洞填满一光刻胶；
去除所述上支撑网层上的所述储存层；
部分去除位于所述孔洞内的所述光阻，并显露出部分的所述储存层；
对显露出来的所述储存层进行薄化；
去除所述光刻胶；
于所述储存层的表面形成一电容介电材料层；以及
于所述电容介电材料层上形成一电容电极材料层。
12.根据权利要求11所述的电容器的制作方法，其特征在于，所述储存层以一化学机械抛光工艺去除。
13.根据权利要求11所述的电容器的制作方法，其特征在于，所述光刻胶以一去渣工艺进行部分去除。
14.根据权利要求11所述的电容器的制作方法，其特征在于，显露出来的所述储存层以一湿式清洁工艺进行薄化。
CN201410612605.6A 2014-04-09 2014-11-03 电容器及其制作方法 Pending CN104979163A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/249,340 2014-04-09
US14/249,340 US9230966B2 (en) 2014-04-09 2014-04-09 Capacitor and method of manufacturing the same

Publications (1)

Publication Number Publication Date
CN104979163A true CN104979163A (zh) 2015-10-14

Family

ID=54265711

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410612605.6A Pending CN104979163A (zh) 2014-04-09 2014-11-03 电容器及其制作方法

Country Status (3)

Country Link
US (2) US9230966B2 (zh)
CN (1) CN104979163A (zh)
TW (1) TWI553885B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107393909A (zh) * 2017-07-25 2017-11-24 睿力集成电路有限公司 双面电容器及其制造方法
CN111490158A (zh) * 2019-01-28 2020-08-04 美光科技公司 涉及使用牺牲材料形成电容器柱的方法、设备及系统
WO2022062495A1 (zh) * 2020-09-22 2022-03-31 长鑫存储技术有限公司 电容结构及其形成方法
US11929280B2 (en) 2020-09-22 2024-03-12 Changxin Memory Technologies, Inc. Contact window structure and method for forming contact window structure

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10020360B1 (en) * 2017-01-06 2018-07-10 Micron Technology, Inc. Integrated memory
US10290422B1 (en) * 2017-11-16 2019-05-14 Micron Technology, Inc. Capacitors and integrated assemblies which include capacitors
US10312241B1 (en) 2018-04-27 2019-06-04 Micron Technology, Inc. Integrated memory and integrated assemblies
US11049864B2 (en) * 2019-05-17 2021-06-29 Micron Technology, Inc. Apparatuses including capacitor structures, and related memory devices, electronic systems, and methods
US11264389B2 (en) * 2020-06-03 2022-03-01 Nanya Technology Corporation Stack capacitor structure and method for forming the same
US11688611B2 (en) * 2020-07-20 2023-06-27 Nanya Technology Corporation Method for manufacturing a capacitor
US20220045069A1 (en) * 2020-08-06 2022-02-10 Micron Technology, Inc. Source/drain integration in a three-node access device for vertical three dimensional (3d) memory

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080026537A1 (en) * 2006-07-28 2008-01-31 Hynix Semiconductor Inc. Method for forming capacitor of semiconductor device
US7387939B2 (en) * 2004-07-19 2008-06-17 Micron Technology, Inc. Methods of forming semiconductor structures and capacitor devices
CN101211922A (zh) * 2006-12-29 2008-07-02 海力士半导体有限公司 具有渐缩的圆柱形存储节点的电容器及其制造方法
US20120187533A1 (en) * 2011-01-20 2012-07-26 Micron Technology, Inc. Capacitors and Methods of Forming Capacitors
US20130093050A1 (en) * 2011-10-18 2013-04-18 Micron Technology, Inc. Integrated Circuitry, Methods Of Forming Capacitors, And Methods Of Forming Integrated Circuitry Comprising An Array Of Capacitors And Circuitry Peripheral To The Array

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000349258A (ja) * 1999-06-08 2000-12-15 Mitsubishi Electric Corp メモリセル並びにその制御方法及び製造方法
US6913968B2 (en) * 2003-07-30 2005-07-05 International Business Machines Corporation Method and structure for vertical DRAM devices with self-aligned upper trench shaping
KR100885922B1 (ko) * 2007-06-13 2009-02-26 삼성전자주식회사 반도체 소자 및 그 반도체 소자 형성방법
US7682924B2 (en) * 2007-08-13 2010-03-23 Micron Technology, Inc. Methods of forming a plurality of capacitors
KR100929642B1 (ko) * 2008-02-20 2009-12-03 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
US8138036B2 (en) * 2008-08-08 2012-03-20 International Business Machines Corporation Through silicon via and method of fabricating same
KR101610826B1 (ko) * 2009-03-18 2016-04-11 삼성전자주식회사 커패시터를 갖는 반도체 장치의 형성방법
DE102010003452B4 (de) * 2010-03-30 2018-12-13 Globalfoundries Dresden Module One Llc & Co. Kg Verfahren zur Herstellung eines Halbleiterbauelements mit einem Kondensator, der in der Kontaktebene ausgebildet ist

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7387939B2 (en) * 2004-07-19 2008-06-17 Micron Technology, Inc. Methods of forming semiconductor structures and capacitor devices
US20080026537A1 (en) * 2006-07-28 2008-01-31 Hynix Semiconductor Inc. Method for forming capacitor of semiconductor device
CN101211922A (zh) * 2006-12-29 2008-07-02 海力士半导体有限公司 具有渐缩的圆柱形存储节点的电容器及其制造方法
US20120187533A1 (en) * 2011-01-20 2012-07-26 Micron Technology, Inc. Capacitors and Methods of Forming Capacitors
US20130093050A1 (en) * 2011-10-18 2013-04-18 Micron Technology, Inc. Integrated Circuitry, Methods Of Forming Capacitors, And Methods Of Forming Integrated Circuitry Comprising An Array Of Capacitors And Circuitry Peripheral To The Array

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107393909A (zh) * 2017-07-25 2017-11-24 睿力集成电路有限公司 双面电容器及其制造方法
CN107393909B (zh) * 2017-07-25 2018-11-16 长鑫存储技术有限公司 双面电容器及其制造方法
CN111490158A (zh) * 2019-01-28 2020-08-04 美光科技公司 涉及使用牺牲材料形成电容器柱的方法、设备及系统
WO2022062495A1 (zh) * 2020-09-22 2022-03-31 长鑫存储技术有限公司 电容结构及其形成方法
US11929280B2 (en) 2020-09-22 2024-03-12 Changxin Memory Technologies, Inc. Contact window structure and method for forming contact window structure

Also Published As

Publication number Publication date
US20160013191A1 (en) 2016-01-14
TW201539769A (zh) 2015-10-16
US20150294971A1 (en) 2015-10-15
US9230966B2 (en) 2016-01-05
TWI553885B (zh) 2016-10-11

Similar Documents

Publication Publication Date Title
CN104979163A (zh) 电容器及其制作方法
CN110634869B (zh) 存储器阵列及其制造方法
US8691680B2 (en) Method for fabricating memory device with buried digit lines and buried word lines
US7829410B2 (en) Methods of forming capacitors, and methods of forming DRAM arrays
US7915136B2 (en) Methods of forming integrated circuit devices
US8343845B2 (en) Methods of manufacturing capacitor structures and methods of manufacturing semiconductor devices using the same
US8470668B2 (en) Method for forming pillar type capacitor of semiconductor device
US7449739B2 (en) Storage capacitor for semiconductor memory cells and method of manufacturing a storage capacitor
CN108550569B (zh) 半导体集成电路的电容装置及其制作方法
US9018733B1 (en) Capacitor, storage node of the capacitor, and method of forming the same
US10566136B2 (en) Capacitors, integrated assemblies including capacitors, and methods of forming integrated assemblies
US20140252545A1 (en) Contact structure and semiconductor memory device using the same
US20240130113A1 (en) Semiconductor device including integrated capacitor and vertical channel transistor and methods of forming the same
US20150348963A1 (en) Cylinder-shaped storage node with single-layer supporting structure
US6987295B2 (en) Trench capacitor and method for fabricating the trench capacitor
US7687344B2 (en) Method for fabricating capacitor in semiconductor device
KR20080010125A (ko) 반도체 소자의 커패시터 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20151014