KR20160110945A - 조밀 피치 인터커넥트 구조체들을 갖는 인터커넥트 층들을 형성하기 위한 방법들 - Google Patents

조밀 피치 인터커넥트 구조체들을 갖는 인터커넥트 층들을 형성하기 위한 방법들 Download PDF

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Abstract

유전체 층 내에 조밀 피치 인터커넥트 구조체들을 갖는 인터커넥션 층들을 형성하기 위한 프로세스들이 개시되는데, 여기서 인터커넥트 구조체들을 형성하는데 이용되는 트렌치들 및 비아들은 금속화 이전에 비교적 낮은 종횡비들을 갖는다. 낮은 종횡비들은 금속화 재료가 퇴적될 때 이러한 금속화 재료 내에 보이드들이 형성될 가능성을 감소시키거나 실질적으로 제거할 수 있다. 본 명세서에서의 실시예들은, 금속화 이전에, 트렌치들 및 비아들을 형성하기 위해 이용되는 구조체들의 제거를 허용하는 프로세스들을 통해 이러한 비교적 낮은 종횡비들을 달성할 수 있다.

Description

조밀 피치 인터커넥트 구조체들을 갖는 인터커넥트 층들을 형성하기 위한 방법들{METHODS FOR FORMING INTERCONNECT LAYERS HAVING TIGHT PITCH INTERCONNECT STRUCTURES}
본 설명의 실시예들은 일반적으로 마이크로전자 디바이스 제조 분야에 관한 것이며, 더 구체적으로는 유전체 층 내에 조밀 피치 인터커넥트 구조체들을 갖는 인터커넥션 층들을 형성하는 것에 관한 것이다. 인터커넥트 구조체들을 형성하는데 이용되는 트렌치들 및 비아들은 금속화 이전에 비교적 낮은 종횡비들을 갖도록 제조되는데, 여기서 낮은 종횡비들은 금속화 재료가 퇴적될 때 이러한 금속화 재료 내에 보이드들이 형성될 가능성을 감소시키거나 실질적으로 제거한다.
마이크로전자 산업은, 휴대용 컴퓨터, 전자 태블릿, 셀룰러 폰, 디지털 카메라 등과 같은 다양한 모바일 전자 제품에서 이용하기 위한 훨씬 더 빠르고 더 작은 마이크로전자 디바이스들을 제조하기 위해 지속적으로 노력하고 있다. 이러한 목적들이 달성됨에 따라, 마이크로전자 디바이스들의 제조는 더 어려워지고 있다. 하나의 이러한 도전과제 분야는, 마이크로전자 칩 상에서 개별 디바이스들을 접속하고/하거나 개별 디바이스(들) 외부에서 신호들을 송신 및/또는 수신하는데 이용되는 인터커넥트 층들에 관한 것이다. 인터커넥트 층들은 일반적으로 개별 디바이스들에 연결되는 구리 및 구리 합금과 같은 전도성 인터커넥트들(라인들)을 갖는 유전체 재료를 포함한다. 인터커넥트들(라인들)은 일반적으로 금속 라인 부분과 금속 비아 부분을 포함하는데, 금속 라인 부분은 유전체 재료 내의 트렌치에 형성되고, 금속 비아 부분은 트렌치로부터 유전체 재료를 통해 연장되는 비아 개구 내에 형성된다. 원하는 전기적 접속들을 달성하기 위해 복수의 인터커넥션 층(예를 들어, 5 또는 6 레벨)이 형성될 수 있다고 이해된다.
이들 인터커넥트는 더 작은 피치들(예를 들어, 더 좁고/좁거나 함께 더 근접함)로 제조되므로, 원하는 인터커넥트 층 내에 그리고 그 사이에 트렌치들 및 비아들을 적절히 정렬시키는 것은 더욱 더 어려워지고 있다. 특히, 제조 중에, 비아 에지들이 접촉하는 인터커넥트 층 또는 라인에 대한 비아 에지들의 위치는 자연적인 제조 편차로 인해 변동(예를 들어, 오정렬)될 것이다. 그러나, 비아는, 상이한 인터커넥트 층 또는 라인에는 잘못 접속시키지 않으면서 하나의 인터커넥트 층을 원하는 하부 인터커넥트 층 또는 라인에 접속시키는 것을 허용해야 한다. 비아가 오정렬되어 잘못된 금속 피처에 접촉하는 경우(예를 들어, 아래에 있는 라인에 이르지 못하고/못하거나 2개의 라인을 접속시키는 경우), 마이크로전자 칩은 단락되어, 전기적 성능이 열화될 수 있다. 이러한 문제를 처리하기 위한 한가지 해결책은 트렌치 및 비아 크기를 감소시키는 것(예를 들어, 비아를 더 좁게 만드는 것)이다. 그러나, 트렌치 및 비아 크기를 감소시키는 것은 트렌치 및 비아의 개구들의 종횡비가 높을 수 있다는 것을 의미한다. 본 기술분야의 통상의 기술자에게 이해되는 바와 같이, 높은 종횡비는 인터커넥트들을 형성하는데 이용되는 전도성 재료(금속화)의 퇴적 중의 보이드 형성(voiding)으로 인해 잠재적인 수율 감소를 초래할 수 있다.
본 개시내용의 발명 대상은 본 명세서의 결론 부분에서 구체적으로 지적되며 명백하게 청구된다. 본 개시내용의 전술한 특징들 및 다른 특징들은 첨부 도면들과 함께 취해지는 경우에 다음의 설명 및 첨부 청구항들로부터 보다 충분히 명백해질 것이다. 첨부 도면들은 본 개시내용에 따른 수개의 실시예만을 도시하므로, 그것의 범위를 제한하는 것으로 고려되어서는 안 된다는 것이 이해된다. 본 개시내용은 본 개시내용의 이점들이 보다 손쉽게 확인될 수 있도록 첨부 도면들을 이용하여 추가로 구체적이며 상세하게 설명될 것이다.
도 1 내지 도 28은 본 설명의 실시예에 따른 인터커넥션 층을 형성하는 방법의 단면도를 예시한다.
도 29는 본 설명의 실시예에 따른 인터커넥션 층을 제조하는 프로세스의 플로우차트이다.
도 30은 본 설명의 일 구현에 따른 컴퓨팅 디바이스를 예시한다.
다음의 상세한 설명에서, 청구된 발명 대상이 실시될 수 있는 특정 실시예들을 예시로서 도시하는 첨부 도면들에 대한 참조가 이루어진다. 이러한 실시예들은 본 기술분야의 통상의 기술자가 이 발명 대상을 실시할 수 있게 하도록 충분히 상세하게 설명된다. 다양한 실시예들은, 상이하지만, 반드시 상호 배타적이지는 않다는 것이 이해되어야 한다. 예를 들어, 일 실시예와 관련하여, 본 명세서에 설명된 특정 특징, 구조 또는 특성은 청구된 발명 대상의 사상 및 범위로부터 벗어나지 않고 다른 실시예들 내에서 구현될 수 있다. 본 명세서 내에서의 "일 실시예(one embodiment)" 또는 "실시예(an embodiment)"에 대한 언급은, 이 실시예와 관련하여 설명된 특정 특징, 구조 또는 특성이 본 설명 내에 포함된 적어도 하나의 구현에 포함됨을 의미한다. 그러므로, "일 실시예" 또는 "실시예에서"라는 구문의 이용은 반드시 동일한 실시예를 지칭하지는 않는다. 추가로, 각각의 개시된 실시예 내의 개별 요소들의 위치 또는 배열은 청구된 발명 대상의 사상 및 범위로부터 벗어나지 않고 수정될 수 있다는 것이 이해되어야 한다. 그러므로, 다음의 상세한 설명은 제한의 의미로 취해져서는 안 되며, 이 발명 대상의 범위는, 청구항들에 부여되는 등가물들의 전체 범위와 함께, 적절하게 해석되는 첨부 청구항들에 의해서만 정의된다. 도면들에서, 유사한 번호들은 수개의 도면들 전체에 걸쳐 동일하거나 유사한 요소 또는 기능성을 언급하고, 거기에 도시된 요소들은 반드시 서로 일정한 비율로 이루어지는 않으며, 오히려 개별 요소들은 본 설명의 콘텍스트에서 요소들을 보다 용이하게 이해하기 위해서 확대되거나 축소될 수 있다.
본 명세서에서 이용된 바와 같은 "위에(over)", "에(to)", "사이에(between)" 및 "상에(on)"라는 용어들은 하나의 층의 다른 층들에 대한 상대적인 위치를 언급할 수 있다. 하나의 층이 다른 층 "위에" 또는 "상에" 있거나 다른 층"에" 본딩되는 것은 다른 층과 직접적으로 접촉할 수 있거나, 또는 하나 이상의 개재하는 층을 가질 수 있다. 하나의 층이 층들 "사이에" 있는 것은 이러한 층들과 직접적으로 접촉할 수 있거나, 또는 하나 이상의 개재하는 층을 가질 수 있다.
본 설명의 실시예들은 유전체 층 내에 조밀 피치 인터커넥트 구조체들을 갖는 인터커넥션 층들을 형성하는 것을 포함하는데, 여기서 인터커넥트 구조체들을 형성하는데 이용되는 트렌치들 및 비아들은 금속화 이전에 비교적 낮은 종횡비들을 갖는다. 낮은 종횡비들은 금속화 재료가 퇴적될 때 이러한 금속화 재료 내에 보이드들이 형성될 가능성을 감소시키거나 실질적으로 제거할 수 있다. 본 설명의 실시예들은, 금속화 이전에, 트렌치들 및 비아들을 형성하기 위해 이용되는 구조체들의 제거를 허용하는 프로세스들을 통해 이러한 비교적 낮은 종횡비들을 달성할 수 있다.
도 1은 백본 패터닝을 위한 적층된 층을 예시한다. 적층된 층(100)은 기판(102) 상에 형성된 유전체 층(104), 유전체 층(104) 상에 형성된 제1 하드마스크 층(106), 제1 하드마스크 층(106) 상에 형성된 백본 재료(108), 백본 재료(108) 상에 형성된 제2 하드마스크 층(112), 제2 하드마스크 층(112) 상에 형성된 희생 하드마스크 층(114), 희생 하드마스크 층(114) 상에 형성된 제1 반사 방지 코팅(116), 및 제1 반사 방지 코팅(116) 상에 패터닝된 제1 포토레지스트 재료(118)를 포함할 수 있다. 적층된 층(100)의 컴포넌트들은 명확성 및 간결성을 위해 본 명세서에 논의되지 않을 임의의 알려진 기술들에 의해 퇴적될 수 있다.
기판(102)은 트랜지스터들 등을 포함하는 회로 디바이스들(도시되지 않음)를 갖는 마이크로전자 칩, 웨이퍼 기판(예를 들어, 실리콘 웨이퍼의 일부) 등일 수 있으며, 콘택 구조체들(제1 콘택 구조체(120A) 및 제2 콘택 구조체(120B)로서 예시됨)은 회로 디바이스들과 전기적으로 통신할 수 있다. 또한, 논의되는 바와 같이, 기판(102)은 인터커넥션 층일 수 있으며, 콘택 구조체들(120A, 120B)은 인터커넥트들일 수 있다.
일 실시예에서, 유전체 층(104)은, 예를 들어, 실리콘 이산화물(SiO2)의 유전 상수보다 작은 유전 상수(k)를 갖는 재료(예를 들어, "로우 k" 유전체 재료)일 수 있다. 대표적인 로우 k 유전체 재료들은, 본 기술분야에 알려져 있으며 폴리머들로서 지칭될 수 있는 실리콘, 탄소 및/또는 산소를 포함하는 재료들을 포함한다. 일 실시예에서, 유전체 층(104)은 다공성일 수 있다.
일 실시예에서, 제1 하드마스크 층(106), 제2 하드마스크 층(112) 및 희생 하드마스크 층(114)은 유전체 재료들일 수 있다. 대표적인 유전체 재료들은 다양한 산화물, 질화물 및 탄화물, 예를 들어, 실리콘 산화물, 티타늄 산화물, 하프늄 산화물, 알루미늄 산화물, 산질화물, 지르코늄 산화물, 하프늄 실리케이트, 란타늄 산화물, 실리콘 질화물, 붕소 질화물, 비정질 탄소, 실리콘 탄화물, 알루미늄 질화물 및 다른 유사한 유전체 재료들을 포함할 수 있지만, 이에 제한되지는 않는다. 일 실시예에서, 제1 하드마스크 층(106)은 하부 유전체 층(104)에 대한 마스크의 역할을 하기 위해(예를 들어, 후속 프로세스 단계들에서 이용되는 에너지로부터의 유전체 재료의 바람직하지 않은 수정으로부터 보호하기 위해) 소정의 두께로 예를 들어 플라즈마 퇴적 프로세스에 의해 퇴적된다. 일 실시예에서, 대표적인 두께는, 결합된 유전체 층(104)과 제1 하드마스크 층(106)의 전체 유전 상수에 상당히 영향을 미치지는 않고 이러한 전체 유전 상수에 기껏해야 아주 조금 영향을 미치는 두께이다. 일 실시예에서, 대표적인 두께는 약 30 옹스트롬(Å)±20Å이다. 다른 실시예에서, 대표적인 두께는 약 2 내지 5 나노미터(nm)이다.
백본 재료(108)는 폴리실리콘, 비정질 실리콘, 비정질 탄소, 실리콘 질화물, 실리콘 탄화물 및 게르마늄을 포함할 수 있지만, 이에 제한되지는 않는다.
도 2에 도시된 바와 같이, 도 1의 적층된 층(100)은 에칭될 수 있고, 여기서 제2 하드마스크 층(112)이 에칭 스톱(etch stop)의 역할을 한다. 에칭은 제1 포토레지스트 재료(118) 패턴이 희생 하드마스크 층(114) 내로 전사되게 한다. 도 2에 도시된 바와 같이, 제1 포토레지스트 재료(118) 및 제1 반사 방지 코팅(116)은 제거되어, 패터닝된 희생 하드마스크 구조체들(122)을 초래할 수 있다.
도 3에 도시된 바와 같이, 도 2에 도시된 구조체 위에 등각의 스페이서 재료 층(conformal spacer material layer)(124)이 퇴적될 수 있다. 등각의 스페이서 재료 층(124)은 본 기술분야에 알려진 임의의 등각의 퇴적 기술들에 의해 퇴적될 수 있으며, 실리콘 이산화물, 실리콘 질화물, 실리콘 탄화물 및 비정질 실리콘을 포함하지만 이에 제한되지는 않는 임의의 적절한 재료를 포함할 수 있다. 도 4에 도시된 바와 같이, 등각의 스페이서 재료 층(124)은 이방성 에칭될 수 있고, 희생 하드마스크 구조체들(122)은 제거되어 제1 스페이서들(126)을 형성할 수 있다.
도 5에 도시된 바와 같이, 도 4의 구조체는 에칭될 수 있고, 여기서 제1 하드마스크 층(106)이 에칭 스톱의 역할을 한다. 에칭은 제1 스페이서들(126)의 패턴이 백본 재료(108) 내로 전사되게 하여, 제2 하드마스크 층(112)의 일부로 캡핑되는 패터닝된 백본 구조체들(128)을 초래한다. 일 실시예에서, 논의되는 바와 같이, 트렌치들 및 비아들의 형성과 같은 후속 처리 동안 백본 재료(108)를 보호하도록 제2 하드마스크 층(112)이 남아있을 수 있다. 다른 실시예에서, 제2 하드마스크 층(112)은 제거될 수 있다.
도 6에 도시된 바와 같이, 도 5에 도시된 구조체 위에 등각의 측부 스페이서 재료 층(conformal side spacer material layer)(132)이 퇴적될 수 있다. 등각의 측부 스페이서 재료 층(132)은 본 기술분야에 알려진 임의의 등각의 퇴적 기술에 의해 퇴적될 수 있으며, 실리콘 이산화물, 실리콘 질화물, 티타늄 산화물, 하프늄 산화물, 지르코늄 산화물, 알루미늄 질화물 및 비정질 실리콘을 포함하지만 이에 제한되지는 않는 임의의 적절한 재료를 포함할 수 있다.
도 7에 도시된 바와 같이, 등각의 측부 스페이서 재료 층(132) 위에 제3 하드마스크(134)가 퇴적될 수 있고, 제3 하드마스크(134) 위에 제2 반사 방지 코팅(136)이 퇴적될 수 있고, 제2 반사 방지 코팅(136) 상에 제2 포토레지스트 재료(138)가 패터닝될 수 있다. 도 8에 도시된 바와 같이, 도 7의 구조체는 에칭되어, 패터닝된 제2 포토레지스트 재료(138)에 의해 보호되지 않는 제2 반사 방지 코팅(136)의 일부 및 제3 하드마스크(134)의 일부가 제거될 수 있는데(도 7 참조), 여기서 등각의 측부 스페이서 재료 층(132)이 에칭 스톱의 역할을 한다. 도 9에 도시된 바와 같이, 도 8의 구조체는, 인접한 패터닝된 백본 구조체들(128) 사이의 등각의 측부 스페이서 재료 층(132)을 통해, 제1 하드마스크 층(106)의 일부를 통해 그리고 유전체 층(104) 내로 이방성 에칭되어, 유전체 층(104) 내에 적어도 하나의 제1 트렌치(142)를 형성할 수 있는데, 여기서 등각의 측부 스페이서 재료 층(132)의 부분들이 패터닝된 제3 하드마스크(134)에 의해 에칭으로부터 보호될 수 있다. 트렌치(142)는 도 9의 평면으로부터 수직으로 연장될 수 있다고 이해된다. 등각의 측부 스페이서 재료 층(132)의 에칭은, 패터닝된 백본 구조체들(128)의 측부들(146)을 따른 측부 스페이서들(144)의 형성을 초래할 수 있다.
도 10에 도시된 바와 같이, 제3 하드마스크(134), 제2 반사 방지 코팅(136) 및 제2 포토레지스트 재료(138)가 제거될 수 있고, 제4 하드마스크(152)가 퇴적될 수 있고, 제4 하드마스크(152) 위에 제3 반사 방지 코팅(154)이 퇴적될 수 있고, 제3 반사 방지 코팅(154) 상에 제3 포토레지스트 재료(156)가 패터닝되어, 각각의 제1 트렌치(142)와 정렬되어 내부에 적어도 하나의 개구(158)를 가질 수 있다. 도 11 및 도 12에 도시된 바와 같이, 제4 하드마스크(152)의 일부가 개구(158)를 통해 에칭될 수 있고, 유전체 재료(104)의 추가 부분이 에칭되어, 제1 트렌치(142)로부터 각각의 제1 콘택 구조체(120A)까지 연장되는 제1 비아(160)를 형성할 수 있다.
도 13에 도시된 바와 같이, 제4 하드마스크(152), 제3 반사 방지 코팅(154) 및 제3 포토레지스트 재료(156)가 제거될 수 있고, 비아 하드마스크(162)가 퇴적될 수 있다. 일 실시예에서, 비아 하드마스크(162)는, 제1 하드마스크 층(106) 및 유전체 재료(104)를 위해 이용되는 재료, 및 콘택 구조체들(120A, 120B)을 위해 이용되는 재료와 같은 임의의 하부 금속들의 존재 시에 선택적으로 제거가능할 수 있는 재료들로부터 선택될 수 있다. 실시예에서, 비아 하드마스크(162)는 본 기술분야의 통상의 기술자에게 이해되는 바와 같이 비정질 탄소 재료와 같은 탄소 하드마스크일 수 있다. 다른 실시예에서, 비아 하드마스크(162)는, 하부 금속들에 대해 선택적으로 제거가능한 금속 또는 금속 질화물들, 예컨대 티타늄 질화물, 코발트, 루테늄 또는 이들의 조합일 수 있다.
도 14에 도시된 바와 같이, 비아 하드마스크(162)는, 제1 비아(160) 내에 비아 하드마스크(162)의 일부를 남기면서 제1 트렌치들(142)로부터 비아 하드마스크(162)의 일부를 제거하기 위해 에치백될 수 있다. 비아 하드마스크(162)의 일부는 제1 트렌치들(142)에 남아있을 수 있다고 이해된다.
도 15에 도시된 바와 같이, 희생 재료(164)가 도 14의 구조체 위에 퇴적될 수 있는데, 여기서 희생 재료(164)는 제1 트렌치들(142) 내에 배치된다. 일 실시예에서, 희생 재료(164)는, 기계적으로 그리고 화학적으로 추가의 처리 단계들을 견딜 수 있으며, 유전체 층(104)을 위해 이용되는 재료, 및 콘택 구조체들(120A, 120B)을 위해 이용되는 재료와 같은 임의의 하부 금속들의 존재 시에 선택적으로 제거가능한 재료들로부터 선택될 수 있다. 실시예에서, 희생 재료(164)는 티타늄 산화물, 티타늄 질화물, 루테늄 및 코발트를 포함할 수 있지만, 이에 제한되지는 않는다.
도 16에 도시된 바와 같이, 도 15의 구조체는 예컨대 화학 기계적 평탄화에 의해 연마되어, 희생 재료(164)의 일부 및 제2 하드마스크 층(112)(존재한다면)을 제거하고 백본 구조체들(128)을 노출할 수 있다.
도 17에 도시된 바와 같이, 도 16의 구조체 위에 탄소 하드마스크와 같은 제5 하드마스크(166)가 퇴적될 수 있고, 제5 하드마스크(166) 위에 제4 반사 방지 코팅(168)이 퇴적될 수 있고, 제4 반사 방지 코팅(168) 상에 제4 포토레지스트 재료(172)가 패터닝되어 내부에 적어도 하나의 개구(174)를 가질 수 있다. 도 18에 도시된 바와 같이, 제5 하드마스크(166)가 에칭되어 도 17에 도시된 구조체의 원하는 부분을 노출할 수 있다. 도 19에 도시된 바와 같이, 백본 구조체들(128)(도 18 참조)이 에칭될 수 있고, 여기서 에칭은 백본 구조체들(128)의 제거에 의해 노출되는 제1 하드마스크 층(106)의 일부를 통해 유전체 층(104) 내로 계속되고, 그에 의해 유전체 층(104) 내에 적어도 하나의 제2 트렌치(176)를 형성한다. 일 실시예에서, 도 19의 구조체는, 측부 스페이서들(144) 및 희생 재료(164)를 에칭하지 않으면서 백본 구조체들(128), 제1 하드마스크 층(106) 및 유전체 층(104)을 원하는 깊이로 에칭할 수 있는 반응성 가스들(예를 들어, 플루오로카본, 산소, 염소 및/또는 삼염화 붕소(boron trichloride))의 플라즈마에 노출될 수 있다.
도 20에 도시된 바와 같이, 남아있는 제5 하드마스크(166) 및 제4 반사 방지 코팅(168)은 제거될 수 있고, 탄소 하드마스크와 같은 제6 하드마스크(178)가 도 19의 구조체 위에 퇴적되어 제2 트렌치들(176)을 채울 수 있고, 제6 하드마스크(178) 위에 제5 반사 방지 코팅(182)이 퇴적될 수 있고, 제5 반사 방지 코팅(182) 상에 제5 포토레지스트 재료(184)가 패터닝되어, 각각의 제2 트렌치(176)와 정렬되어 내부에 적어도 하나의 개구(186)를 가질 수 있다(도 19 참조). 도 21에 도시된 바와 같이, 제6 하드마스크(178)의 일부는 개구(186)를 통해 에칭될 수 있고, 유전체 재료(104)의 추가 부분이 에칭되어, 제2 트렌치(176)로부터 각각의 제2 콘택 구조체(120B)까지 연장되는 제2 비아(188)를 형성할 수 있다.
도 22에 도시된 바와 같이, 제6 하드마스크(178), 제5 반사 방지 코팅(182) 및 제5 포토레지스트 재료(184)(도 20 참조)가 제거되고, 제2 트렌치들(176) 및 제2 비아들(188)(도 21 참조) 내로 연장되는 충전 재료(192)로 대체될 수 있다. 일 실시예에서, 충전 재료(192)는 비정질 탄소 재료와 같은 탄소 하드마스크를 포함할 수 있다. 도 23에 도시된 바와 같이, 충전 재료(192)는, 제2 트렌치들(176) 및 제2 비아들(188)(도 21 참조) 내에 제8 하드마스크(192)의 일부를 남기면서 측부 스페이서들(144)을 노출시키기 위해 선택적으로 에치백될 수 있다.
도 24에 도시된 바와 같이, 도 23의 구조체는 예컨대 화학 기계적 연마에 의해 연마되어, 제1 하드마스크 층(106)을 노출시킬 수 있다. 그 다음, 희생 재료(164)가 도 25에 도시된 바와 같이 제1 트렌치들(142)로부터 선택적으로 제거될 수 있다. 도 26에 도시된 바와 같이, 제8 하드마스크(192)가 제2 트렌치들(176) 및 제2 비아들(188)로부터 선택적으로 제거될 수 있으며, 비아 하드마스크(162)는 제1 비아들(160)로부터 제거될 수 있다. 일 실시예에서, 이전에 논의된 바와 같이 제8 하드마스크(192) 및 비아 하드마스크(162)가 탄소 하드마스크들인 경우, 이들은 본 기술분야에 알려진 바와 같이 단일 애싱 및 세정 프로세스를 이용하여 제거될 수 있다.
도 27에 도시된 바와 같이, 도 26의 구조체 위에 전도성 재료(194)가 퇴적되어, 제1 트렌치들(142), 제1 비아들(160), 제2 트렌치들(176) 및 제2 비아들(188)을 충전할 수 있다. 전도성 재료(194)는, 탄탈룸, 탄탈룸 질화물 또는 티타늄 질화물과 같은 라이너 재료를 갖거나 갖지 않는 구리, 알루미늄, 텅스텐, 코발트, 루테늄 등을 포함하지만 이에 제한되지는 않는 금속들과 같은 임의의 적절한 전도성 재료로 이루어질 수 있다. 제1 하드마스크 층(106)은 전도성 재료(194)의 퇴적 이전에 제거할 수 있다고 이해된다.
도 28에 도시된 바와 같이, 도 27의 구조체는 연마되어, 전도성 재료(194)의 일부 및 제1 하드마스크 층(106)(존재한다면)을 제거하여 유전체 재료(104)를 노출시키고, 그에 의해 인터커넥트들(196)을 형성할 수 있다. 인터커넥트들(196)은, 예를 들어, 다른 인터커넥트 층들 또는 라인들에 접속되는 디바이스들 사이의 그리고 이들에 대한 접속들을 제공하는데 이용되는 배선 라인들일 수 있다. 인터커넥트들(196)은 유사한 크기 및 치수를 가질 수 있고, 또한 서로 평행할 수 있다. 또한, 인터커넥트들(196)의 피치(P)(도 23 참조)는 비교적 작을 수 있고, 그에 의해 그들은 예컨대 약 80㎚ 미만의 인터커넥트 피치(P)와 같은 조밀 피치를 갖는 것으로 고려된다.
도 23을 다시 참조하면, 도 24에 도시된 바와 같이 제1 하드마스크 층(106) 위의 측부 스페이서들(144) 및 다른 구조체들을 제거하기 위한 연마 이전에, 트렌치들(도 26의 제1 트렌치들(142) 및 제2 트렌치들(176) 참조)의 종횡비(즉, 높이 대 폭)는 약 8:1(예를 들어, H1:W)보다 클 수 있고, 비아들(도 26의 제1 비아들(160) 및 제2 비아들(188) 참조)의 종횡비는 약 40㎚ 미만의 피치(P)를 갖는 트렌치에 대해 약 10:1(예를 들어, H2:W)보다 클 수 있다. 도 24에 예시된 바와 같이, 연마 후에, 트렌치들의 종횡비(즉, 높이 대 폭)(예를 들어, H1':W) 및 비아들의 종횡비(예를 들어, H2':W)는 약 4:1보다 작을 수 있다. 이전에 논의된 바와 같이, 낮은 종횡비들은 전도성 재료(194)가 퇴적될 때 이러한 전도성 재료 내에 보이드들이 형성될 가능성을 감소시키거나 실질적으로 제거할 수 있다(도 27 참조).
도 29는 본 설명의 실시예에 따른 마이크로전자 구조체를 제조하는 프로세스(200)의 플로우차트이다. 블록(202)에서 제시된 바와 같이, 기판 상에 유전체 층이 형성될 수 있다. 블록(204)에서 제시된 바와 같이, 유전체 층 상에 하드마스크 층이 형성될 수 있다. 블록(206)에서 제시된 바와 같이, 하드마스크 층 상에 복수의 백본 구조체가 형성될 수 있다. 블록(208)에서 제시된 바와 같이, 복수의 백본 구조체 중의 각각의 백본 구조체의 측부들에 인접하여 측부 스페이서들이 형성될 수 있다. 블록(210)에서 제시된 바와 같이, 적어도 2개의 인접한 백본 구조체들 사이에 있는 인접한 측부 스페이서들 사이의 제1 하드마스크의 일부 및 유전체 층의 일부가 에칭되어, 유전체 층 내에 적어도 하나의 제1 트렌치를 형성할 수 있다. 블록(212)에서 제시된 바와 같이, 적어도 하나의 제1 트렌치 내에 희생 재료가 퇴적될 수 있다. 블록(214)에서 제시된 바와 같이, 적어도 하나의 백본 구조체가 제거될 수 있고, 이 백본 구조체 아래에 존재한 하드마스크 층 및 유전체 층의 일부가 에칭되어 적어도 하나의 제2 트렌치를 형성할 수 있다. 블록(216)에서 제시된 바와 같이, 적어도 하나의 제2 트렌치 내에 충전 재료가 퇴적될 수 있다. 블록(218)에서 제시된 바와 같이, 측부 스페이서들이 제거될 수 있다. 블록(220)에서 제시된 바와 같이, 적어도 하나의 제1 트렌치로부터 희생 재료가 제거될 수 있다. 블록(222)에서 제시된 바와 같이, 적어도 하나의 제2 트렌치로부터 충전 재료가 제거될 수 있다. 블록(224)에서 제시된 바와 같이, 적어도 하나의 제1 트렌치 및 적어도 하나의 제2 트렌치 내에 전도성 재료가 퇴적될 수 있다.
도 30은 본 설명의 일 구현에 따른 컴퓨팅 디바이스(300)를 예시한다. 컴퓨팅 디바이스(300)는 보드(302)를 하우징한다. 보드(302)는, 프로세서(304) 및 적어도 하나의 통신 칩(306A, 306B)을 포함하지만 이에 제한되지는 않는 다수의 컴포넌트를 포함할 수 있다. 프로세서(304)는 보드(302)에 물리적으로 그리고 전기적으로 연결된다. 일부 구현들에서, 적어도 하나의 통신 칩(306A, 306B)도 또한 보드(302)에 물리적으로 그리고 전기적으로 연결된다. 추가 구현들에서, 통신 칩(306A, 306B)은 프로세서(304)의 일부이다.
그 응용예들에 따라, 컴퓨팅 디바이스(300)는, 보드(302)에 물리적으로 그리고 전기적으로 연결될 수도 있고 연결되지 않을 수도 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서(crypto processor), 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 저장 디바이스(예컨대, 하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등)를 포함하지만, 이에 제한되지는 않는다.
통신 칩(306A, 306B)은 컴퓨팅 디바이스(300)로의/로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그 파생어는, 비고체 매체를 통한 변조된 전자기 방사(modulated electromagnetic radiation)의 이용을 통하여 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는데 이용될 수 있다. 이 용어는, 연관된 디바이스들이 어떠한 와이어도 포함하지 않는다는 것을 암시하지는 않지만, 일부 실시예들에서 연관된 디바이스들은 그렇지 않을 수도 있다. 통신 칩(306)은, Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들뿐만 아니라, 3G, 4G, 5G 및 그 이상의 것으로서 지정된 임의의 다른 무선 프로토콜들을 포함하지만 이에 제한되지는 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(300)는 복수의 통신 칩(306A, 306B)을 포함할 수 있다. 예를 들어, 제1 통신 칩(306A)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용일 수 있으며, 제2 통신 칩(306B)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용일 수 있다.
컴퓨팅 디바이스(300)의 프로세서(304)는 프로세서(304) 내에 패키징된 집적 회로 다이를 포함한다. 본 설명의 일부 구현들에서, 프로세서의 집적 회로 다이는, 위에서 설명된 구현들에 따라 형성되는 하나 이상의 인터커넥션 층을 이용하여 다른 디바이스들에 접속될 수 있다. "프로세서"라는 용어는, 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(306A, 306B)도 통신 칩(306A, 306B) 내에 패키징된 집적 회로 다이를 또한 포함한다. 본 설명의 다른 구현에 따르면, 통신 칩의 집적 회로 다이는, 위에서 설명된 구현들에 따라 형성되는 하나 이상의 인터커넥션 층을 이용하여 다른 디바이스들에 접속될 수 있다.
추가 구현들에서, 컴퓨팅 디바이스(300) 내에 하우징된 다른 컴포넌트는, 본 설명의 실시예들에 따른 인터커넥트를 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(300)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 컴퓨팅 디바이스(300)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
본 설명의 발명 대상은 반드시 도 1 내지 도 30에 예시된 특정 응용예들에 제한되지는 않는다고 이해된다. 본 기술분야의 통상의 기술자에게 이해되는 바와 같이, 이 발명 대상은 다른 마이크로전자 디바이스들 및 어셈블리 응용예들뿐만 아니라 임의의 적절한 전자 응용예에 적용될 수 있다.
다음의 예들은 추가 실시예들에 관한 것이다. 이 예들에서의 구체사항들은 하나 이상의 실시예에서의 어디에서나 이용될 수 있다.
예 1에서, 마이크로전자 구조체를 형성하는 방법은, 기판 상에 유전체 층을 형성하는 단계; 유전체 층 상에 하드마스크 층을 형성하는 단계; 하드마스크 층 상에 복수의 백본 구조체를 형성하는 단계; 복수의 백본 구조체 중의 각각의 백본 구조체의 측부들에 인접하여 측부 스페이서들을 형성하는 단계; 적어도 2개의 인접한 백본 구조체 사이에 있는 인접한 측부 스페이서들 사이의 제1 하드마스크의 일부 및 유전체 층의 일부를 에칭하여, 적어도 하나의 제1 트렌치를 형성하는 단계; 적어도 하나의 제1 트렌치 내에 희생 재료를 퇴적시키는 단계; 적어도 하나의 백본 구조체를 제거하고, 적어도 하나의 백본 구조체 아래에 존재한 하드마스크 층 및 유전체 층의 일부를 에칭하여, 적어도 하나의 제2 트렌치를 형성하는 단계; 적어도 하나의 제2 트렌치 내에 충전 재료를 퇴적시키는 단계; 측부 스페이서들을 제거하는 단계; 적어도 하나의 제1 트렌치로부터 희생 재료를 제거하는 단계; 적어도 하나의 제2 트렌치로부터 충전 재료를 제거하는 단계; 및 적어도 하나의 제1 트렌치 및 적어도 하나의 제2 트렌치 내에 전도성 재료를 퇴적시키는 단계를 포함할 수 있다.
예 2에서, 예 1의 발명 대상은, 복수의 백본 구조체를 형성하는 단계가, 제1 하드마스크 상에 백본 재료를 퇴적시키는 단계; 백본 재료에 인접하여 스페이서들을 패터닝하는 단계; 및 백본 재료를 에칭하여, 스페이서들의 패턴을 백본 재료 내로 전사하는 단계를 포함하는 것을 선택적으로 포함할 수 있다.
예 3에서, 예 2의 발명 대상은, 백본 재료에 인접하여 스페이서들을 패터닝하는 단계가, 백본 재료에 인접하여 희생 하드마스크 구조체들을 패터닝하는 단계; 복수의 백본 구조체 위에 등각의 스페이서 재료 층을 퇴적시키는 단계; 등각의 스페이서 재료 층을 이방성 에칭하는 단계; 및 희생 하드마스크 구조체들을 제거하는 단계를 포함하는 것을 선택적으로 포함할 수 있다.
예 4에서, 예 1 내지 예 3 중 어느 하나의 발명 대상은, 복수의 백본 구조체 중의 각각의 백본 구조체의 측부들에 인접하여 측부 스페이서들을 형성하는 단계가, 복수의 백본 구조체 위에 등각의 측부 스페이서 재료 층을 퇴적시키는 단계; 및 등각의 측부 스페이서 재료 층을 이방성 에칭하는 단계를 포함하는 것을 선택적으로 포함할 수 있다.
예 5에서, 예 1 내지 예 4 중 어느 하나의 발명 대상은, 측부 스페이서들을 제거하는 단계가 측부 스페이서들을 연마하는 단계를 포함하는 것을 선택적으로 포함할 수 있다.
예 6에서, 예 1 내지 예 5 중 어느 하나의 발명 대상은, 적어도 하나의 제2 트렌치 내에 희생 재료를 퇴적시키는 단계가, 티타늄 질화물, 루테늄 및 코발트로 구성되는 그룹으로부터 선택된 재료를 퇴적시키는 단계를 포함하는 것을 선택적으로 포함할 수 있다.
예 7에서, 예 1 내지 예 6 중 어느 하나의 발명 대상은, 적어도 하나의 제2 트렌치 내에 충전 재료를 퇴적시키는 단계가, 적어도 하나의 제2 트렌치 내에 탄소 하드마스크를 퇴적시키는 단계를 포함하는 것을 선택적으로 포함할 수 있다.
예 8에서, 예 1 내지 예 7 중 어느 하나의 발명 대상은, 기판 상에 유전체 층을 형성하는 단계가 로우 k 유전체 층을 형성하는 단계를 포함하는 것을 선택적으로 포함할 수 있다.
예 9에서, 예 1 내지 예 8 중 어느 하나의 발명 대상은, 하드마스크 층 상에 복수의 백본 구조체를 형성하는 단계가, 폴리실리콘, 비정질 실리콘, 비정질 탄소, 실리콘 질화물 및 게르마늄으로 구성되는 그룹으로부터 선택된 재료로 복수의 백본 구조체를 형성하는 단계를 포함하는 것을 선택적으로 포함할 수 있다.
예 10에서, 예 1 내지 예 9 중 어느 하나의 발명 대상은, 적어도 하나의 제1 트렌치 및 적어도 하나의 제2 트렌치 내에 전도성 재료를 퇴적시키는 단계가 금속을 퇴적시키는 단계를 포함하는 것을 선택적으로 포함할 수 있다.
예 11에서, 마이크로전자 구조체를 형성하는 방법은, 기판 상에 유전체 층을 형성하는 단계 - 기판은 제1 콘택 구조체 및 제2 콘택 구조체를 포함함 -; 유전체 층 상에 하드마스크 층을 형성하는 단계; 하드마스크 층 상에 복수의 백본 구조체를 형성하는 단계; 복수의 백본 구조체 중의 각각의 백본 구조체의 측부들에 인접하여 측부 스페이서들을 형성하는 단계; 적어도 2개의 인접한 백본 구조체 사이에 있는 인접한 측부 스페이서들 사이의 제1 하드마스크의 일부 및 유전체 층의 일부를 에칭하여, 적어도 하나의 제1 트렌치를 형성하는 단계; 적어도 하나의 제1 트렌치로부터 기판의 제1 콘택 구조체까지 연장되는 제1 비아를 형성하는 단계; 적어도 하나의 제1 트렌치 내에 희생 재료를 퇴적시키는 단계; 적어도 하나의 백본 구조체를 제거하고, 적어도 하나의 백본 구조체 아래에 존재한 하드마스크 층 및 유전체 층의 일부를 에칭하여, 적어도 하나의 제2 트렌치를 형성하는 단계; 적어도 하나의 제2 트렌치로부터 기판의 제2 콘택 구조체까지 연장되는 제2 비아를 형성하는 단계; 적어도 하나의 제2 트렌치 내에 충전 재료를 퇴적시키는 단계; 측부 스페이서들을 제거하는 단계; 적어도 하나의 제1 트렌치로부터 희생 재료를 제거하는 단계; 적어도 하나의 제2 트렌치로부터 충전 재료를 제거하는 단계; 및 적어도 하나의 제1 트렌치, 제1 비아, 적어도 하나의 제2 트렌치 및 제2 비아 내에 전도성 재료를 퇴적시키는 단계를 포함할 수 있다.
예 12에서, 예 11의 발명 대상은, 복수의 백본 구조체를 형성하는 단계가, 제1 하드마스크 상에 백본 재료를 퇴적시키는 단계; 백본 재료에 인접하여 스페이서들을 패터닝하는 단계; 및 백본 재료를 에칭하여, 스페이서들의 패턴을 백본 재료 내로 전사하는 단계를 포함하는 것을 선택적으로 포함할 수 있다.
예 13에서, 예 12의 발명 대상은, 백본 재료에 인접하여 스페이서들을 패터닝하는 단계가, 백본 재료에 인접하여 희생 하드마스크 구조체들을 패터닝하는 단계; 복수의 백본 구조체 위에 등각의 스페이서 재료 층을 퇴적시키는 단계; 등각의 스페이서 재료 층을 이방성 에칭하는 단계; 및 희생 하드마스크 구조체들을 제거하는 단계를 포함하는 것을 선택적으로 포함할 수 있다.
예 14에서, 예 11 내지 예 13 중 어느 하나의 발명 대상은, 복수의 백본 구조체 중의 각각의 백본 구조체의 측부들에 인접하여 측부 스페이서들을 형성하는 단계가, 복수의 백본 구조체 위에 등각의 측부 스페이서 재료 층을 퇴적시키는 단계; 및 등각의 측부 스페이서 재료 층을 이방성 에칭하는 단계를 포함하는 것을 선택적으로 포함할 수 있다.
예 15에서, 예 11 내지 예 14 중 어느 하나의 발명 대상은, 측부 스페이서들을 제거하는 단계가 측부 스페이서들을 연마하는 단계를 포함하는 것을 선택적으로 포함할 수 있다.
예 16에서, 예 11 내지 예 15 중 어느 하나의 발명 대상은, 적어도 하나의 제2 트렌치 내에 희생 재료를 퇴적시키는 단계가, 티타늄 질화물, 루테늄 및 코발트로 구성되는 그룹으로부터 선택된 재료를 퇴적시키는 단계를 포함하는 것을 선택적으로 포함할 수 있다.
예 17에서, 예 11 내지 예 16 중 어느 하나의 발명 대상은, 적어도 하나의 제2 트렌치 내에 충전 재료를 퇴적시키는 단계가, 적어도 하나의 제2 트렌치 내에 탄소 하드마스크를 퇴적시키는 단계를 포함하는 것을 선택적으로 포함할 수 있다.
예 18에서, 예 11 내지 예 17 중 어느 하나의 발명 대상은, 기판 상에 유전체 층을 형성하는 단계가 로우 k 유전체 층을 형성하는 단계를 포함하는 것을 선택적으로 포함할 수 있다.
예 19에서, 예 11 내지 예 18 중 어느 하나의 발명 대상은, 하드마스크 층 상에 복수의 백본 구조체를 형성하는 단계가, 폴리실리콘, 비정질 실리콘, 비정질 탄소, 실리콘 질화물 및 게르마늄으로 구성되는 그룹으로부터 선택된 재료로 복수의 백본 구조체를 형성하는 단계를 포함하는 것을 선택적으로 포함할 수 있다.
예 20에서, 예 11 내지 예 19 중 어느 하나의 발명 대상은, 적어도 하나의 제1 트렌치 및 적어도 하나의 제2 트렌치 내에 전도성 재료를 퇴적시키는 단계가 금속을 퇴적시키는 단계를 포함하는 것을 선택적으로 포함할 수 있다.
예 21에서, 마이크로전자 구조체를 형성하는 방법은, 기판 상에 유전체 층을 형성하는 단계 - 기판은 제1 콘택 구조체 및 제2 콘택 구조체를 포함함 -; 유전체 층 상에 하드마스크 층을 형성하는 단계; 하드마스크 층 상에 복수의 백본 구조체를 형성하는 단계; 복수의 백본 구조체 중의 각각의 백본 구조체의 측부들에 인접하여 측부 스페이서들을 형성하는 단계; 적어도 2개의 인접한 백본 구조체 사이에 있는 인접한 측부 스페이서들 사이의 제1 하드마스크의 일부 및 유전체 층의 일부를 에칭하여, 적어도 하나의 제1 트렌치를 형성하는 단계; 적어도 하나의 제1 트렌치로부터 기판의 제1 콘택 구조체까지 연장되는 제1 비아를 형성하는 단계; 제1 비아 내로 비아 하드마스크 재료를 퇴적시키는 단계; 적어도 하나의 제1 트렌치 내에 희생 재료를 퇴적시키는 단계; 적어도 하나의 백본 구조체를 제거하고, 적어도 하나의 백본 구조체 아래에 존재한 하드마스크 층 및 유전체 층의 일부를 에칭하여, 적어도 하나의 제2 트렌치를 형성하는 단계; 적어도 하나의 제2 트렌치로부터 기판의 제2 콘택 구조체까지 연장되는 제2 비아를 형성하는 단계; 적어도 하나의 제2 트렌치 내에 충전 재료를 퇴적시키는 단계; 측부 스페이서들을 제거하는 단계; 적어도 하나의 제1 트렌치로부터 희생 재료를 제거하는 단계; 제1 비아로부터 비아 하드마스크 재료를 제거하는 단계; 적어도 하나의 제2 트렌치로부터 충전 재료를 제거하는 단계; 및 적어도 하나의 제1 트렌치, 제1 비아, 적어도 하나의 제2 트렌치 및 제2 비아 내에 전도성 재료를 퇴적시키는 단계를 포함할 수 있다.
예 22에서, 예 21의 발명 대상은, 제1 비아로부터 비아 하드마스크 재료를 제거하는 단계 및 적어도 하나의 제2 트렌치로부터 충전 재료를 제거하는 단계가, 제1 비아로부터 비아 하드마스크 재료를 제거하는 동시에 적어도 하나의 제2 트렌치로부터 충전 재료를 제거하는 단계를 포함하는 것을 선택적으로 포함할 수 있다.
이와 같이 본 설명의 실시예들이 상세하게 설명되었지만, 그것의 사상 또는 범위로부터 벗어나지 않고 그것의 많은 명백한 변형들이 가능하므로, 첨부 청구항들에 의해 정의된 본 설명은 이러한 설명에 제시된 특정 상세들에 의해 제한되지는 않는다고 이해된다.

Claims (22)

  1. 마이크로전자 구조체를 형성하는 방법으로서,
    기판 상에 유전체 층을 형성하는 단계;
    상기 유전체 층 상에 하드마스크 층을 형성하는 단계;
    하드마스크 층 상에 복수의 백본 구조체를 형성하는 단계;
    상기 복수의 백본 구조체 중의 각각의 백본 구조체의 측부들에 인접하여 측부 스페이서들을 형성하는 단계;
    적어도 2개의 인접한 백본 구조체 사이에 있는 인접한 측부 스페이서들 사이의 상기 제1 하드마스크의 일부 및 상기 유전체 층의 일부를 에칭하여, 적어도 하나의 제1 트렌치를 형성하는 단계;
    상기 적어도 하나의 제1 트렌치 내에 희생 재료를 퇴적시키는 단계;
    적어도 하나의 백본 구조체를 제거하고, 상기 적어도 하나의 백본 구조체 아래에 존재한 상기 하드마스크 층 및 상기 유전체 층의 일부를 에칭하여, 적어도 하나의 제2 트렌치를 형성하는 단계;
    상기 적어도 하나의 제2 트렌치 내에 충전 재료를 퇴적시키는 단계;
    상기 측부 스페이서들을 제거하는 단계;
    상기 적어도 하나의 제1 트렌치로부터 상기 희생 재료를 제거하는 단계;
    상기 적어도 하나의 제2 트렌치로부터 상기 충전 재료를 제거하는 단계; 및
    상기 적어도 하나의 제1 트렌치 및 상기 적어도 하나의 제2 트렌치 내에 전도성 재료를 퇴적시키는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 복수의 백본 구조체를 형성하는 단계는,
    상기 제1 하드마스크 상에 백본 재료를 퇴적시키는 단계;
    상기 백본 재료에 인접하여 스페이서들을 패터닝하는 단계; 및
    상기 백본 재료를 에칭하여, 상기 스페이서들의 패턴을 상기 백본 재료 내로 전사하는 단계
    를 포함하는 방법.
  3. 제2항에 있어서,
    상기 백본 재료에 인접하여 스페이서들을 패터닝하는 단계는,
    상기 백본 재료에 인접하여 희생 하드마스크 구조체들을 패터닝하는 단계;
    상기 복수의 백본 구조체 위에 등각의 스페이서 재료 층(conformal spacer material layer)을 퇴적시키는 단계;
    상기 등각의 스페이서 재료 층을 이방성 에칭하는 단계; 및
    상기 희생 하드마스크 구조체들을 제거하는 단계
    를 포함하는 방법.
  4. 제1항에 있어서,
    상기 복수의 백본 구조체 중의 각각의 백본 구조체의 측부들에 인접하여 측부 스페이서들을 형성하는 단계는,
    상기 복수의 백본 구조체 위에 등각의 측부 스페이서 재료 층(conformal side spacer material layer)을 퇴적시키는 단계; 및
    상기 등각의 측부 스페이서 재료 층을 이방성 에칭하는 단계
    를 포함하는 방법.
  5. 제1항에 있어서,
    상기 측부 스페이서들을 제거하는 단계는 상기 측부 스페이서들을 연마하는 단계를 포함하는 방법.
  6. 제1항에 있어서,
    상기 적어도 하나의 제2 트렌치 내에 희생 재료를 퇴적시키는 단계는, 티타늄 질화물, 티타늄 산화물, 루테늄 및 코발트로 구성되는 그룹으로부터 선택된 재료를 퇴적시키는 단계를 포함하는 방법.
  7. 제1항에 있어서,
    상기 적어도 하나의 제2 트렌치 내에 충전 재료를 퇴적시키는 단계는, 상기 적어도 하나의 제2 트렌치 내에 탄소 하드마스크를 퇴적시키는 단계를 포함하는 방법.
  8. 제1항에 있어서,
    상기 기판 상에 유전체 층을 형성하는 단계는 로우 k 유전체 층을 형성하는 단계를 포함하는 방법.
  9. 제1항에 있어서,
    상기 하드마스크 층 상에 복수의 백본 구조체를 형성하는 단계는, 폴리실리콘, 비정질 실리콘, 비정질 탄소, 실리콘 탄화물, 실리콘 질화물 및 게르마늄으로 구성되는 그룹으로부터 선택된 재료로 상기 복수의 백본 구조체를 형성하는 단계를 포함하는 방법.
  10. 제1항에 있어서,
    상기 적어도 하나의 제1 트렌치 및 상기 적어도 하나의 제2 트렌치 내에 전도성 재료를 퇴적시키는 단계는 금속을 퇴적시키는 단계를 포함하는 방법.
  11. 마이크로전자 구조체를 형성하는 방법으로서,
    기판 상에 유전체 층을 형성하는 단계 - 상기 기판은 제1 콘택 구조체 및 제2 콘택 구조체를 포함함 -;
    상기 유전체 층 상에 하드마스크 층을 형성하는 단계;
    하드마스크 층 상에 복수의 백본 구조체를 형성하는 단계;
    상기 복수의 백본 구조체 중의 각각의 백본 구조체의 측부들에 인접하여 측부 스페이서들을 형성하는 단계;
    적어도 2개의 인접한 백본 구조체 사이에 있는 인접한 측부 스페이서들 사이의 상기 제1 하드마스크의 일부 및 상기 유전체 층의 일부를 에칭하여, 적어도 하나의 제1 트렌치를 형성하는 단계;
    상기 적어도 하나의 제1 트렌치로부터 상기 기판의 제1 콘택 구조체까지 연장되는 제1 비아를 형성하는 단계;
    상기 적어도 하나의 제1 트렌치 내에 희생 재료를 퇴적시키는 단계;
    적어도 하나의 백본 구조체를 제거하고, 상기 적어도 하나의 백본 구조체 아래에 존재한 상기 하드마스크 층 및 상기 유전체 층의 일부를 에칭하여, 적어도 하나의 제2 트렌치를 형성하는 단계;
    상기 적어도 하나의 제2 트렌치로부터 상기 기판의 제2 콘택 구조체까지 연장되는 제2 비아를 형성하는 단계;
    상기 적어도 하나의 제2 트렌치 내에 충전 재료를 퇴적시키는 단계;
    상기 측부 스페이서들을 제거하는 단계;
    상기 적어도 하나의 제1 트렌치로부터 상기 희생 재료를 제거하는 단계;
    상기 적어도 하나의 제2 트렌치로부터 상기 충전 재료를 제거하는 단계; 및
    상기 적어도 하나의 제1 트렌치, 상기 제1 비아, 상기 적어도 하나의 제2 트렌치 및 상기 제2 비아 내에 전도성 재료를 퇴적시키는 단계
    를 포함하는 방법.
  12. 제11항에 있어서,
    상기 복수의 백본 구조체를 형성하는 단계는,
    상기 제1 하드마스크 상에 백본 재료를 퇴적시키는 단계;
    상기 백본 재료에 인접하여 스페이서들을 패터닝하는 단계; 및
    상기 백본 재료를 에칭하여, 상기 스페이서들의 패턴을 상기 백본 재료 내로 전사하는 단계
    를 포함하는 방법.
  13. 제12항에 있어서,
    상기 백본 재료에 인접하여 스페이서들을 패터닝하는 단계는,
    상기 백본 재료에 인접하여 희생 하드마스크 구조체들을 패터닝하는 단계;
    상기 복수의 백본 구조체 위에 등각의 스페이서 재료 층을 퇴적시키는 단계;
    상기 등각의 스페이서 재료 층을 이방성 에칭하는 단계; 및
    상기 희생 하드마스크 구조체들을 제거하는 단계
    를 포함하는 방법.
  14. 제11항에 있어서,
    상기 복수의 백본 구조체 중의 각각의 백본 구조체의 측부들에 인접하여 측부 스페이서들을 형성하는 단계는,
    상기 복수의 백본 구조체 위에 등각의 측부 스페이서 재료 층을 퇴적시키는 단계; 및
    상기 등각의 측부 스페이서 재료 층을 이방성 에칭하는 단계
    를 포함하는 방법.
  15. 제11항에 있어서,
    상기 측부 스페이서들을 제거하는 단계는 상기 측부 스페이서들을 연마하는 단계를 포함하는 방법.
  16. 제11항에 있어서,
    상기 적어도 하나의 제2 트렌치 내에 희생 재료를 퇴적시키는 단계는, 티타늄 질화물, 티타늄 산화물, 루테늄 및 코발트로 구성되는 그룹으로부터 선택된 재료를 퇴적시키는 단계를 포함하는 방법.
  17. 제11항에 있어서,
    상기 적어도 하나의 제2 트렌치 내에 충전 재료를 퇴적시키는 단계는, 상기 적어도 하나의 제2 트렌치 내에 탄소 하드마스크를 퇴적시키는 단계를 포함하는 방법.
  18. 제11항에 있어서,
    상기 기판 상에 유전체 층을 형성하는 단계는 로우 k 유전체 층을 형성하는 단계를 포함하는 방법.
  19. 제11항에 있어서,
    상기 하드마스크 층 상에 복수의 백본 구조체를 형성하는 단계는, 폴리실리콘, 비정질 실리콘, 비정질 탄소, 실리콘 탄화물, 실리콘 질화물 및 게르마늄으로 구성되는 그룹으로부터 선택된 재료로 상기 복수의 백본 구조체를 형성하는 단계를 포함하는 방법.
  20. 제11항에 있어서,
    상기 적어도 하나의 제1 트렌치 및 상기 적어도 하나의 제2 트렌치 내에 전도성 재료를 퇴적시키는 단계는 금속을 퇴적시키는 단계를 포함하는 방법.
  21. 마이크로전자 구조체를 형성하는 방법으로서,
    기판 상에 유전체 층을 형성하는 단계 - 상기 기판은 제1 콘택 구조체 및 제2 콘택 구조체를 포함함 -;
    상기 유전체 층 상에 하드마스크 층을 형성하는 단계;
    하드마스크 층 상에 복수의 백본 구조체를 형성하는 단계;
    상기 복수의 백본 구조체 중의 각각의 백본 구조체의 측부들에 인접하여 측부 스페이서들을 형성하는 단계;
    적어도 2개의 인접한 백본 구조체 사이에 있는 인접한 측부 스페이서들 사이의 상기 제1 하드마스크의 일부 및 상기 유전체 층의 일부를 에칭하여, 적어도 하나의 제1 트렌치를 형성하는 단계;
    상기 적어도 하나의 제1 트렌치로부터 상기 기판의 제1 콘택 구조체까지 연장되는 제1 비아를 형성하는 단계;
    상기 제1 비아 내로 비아 하드마스크 재료를 퇴적시키는 단계;
    상기 적어도 하나의 제1 트렌치 내에 희생 재료를 퇴적시키는 단계;
    적어도 하나의 백본 구조체를 제거하고, 상기 적어도 하나의 백본 구조체 아래에 존재한 상기 하드마스크 층 및 상기 유전체 층의 일부를 에칭하여, 적어도 하나의 제2 트렌치를 형성하는 단계;
    상기 적어도 하나의 제2 트렌치로부터 상기 기판의 제2 콘택 구조체까지 연장되는 제2 비아를 형성하는 단계;
    상기 적어도 하나의 제2 트렌치 내에 충전 재료를 퇴적시키는 단계;
    상기 측부 스페이서들을 제거하는 단계;
    상기 적어도 하나의 제1 트렌치로부터 상기 희생 재료를 제거하는 단계;
    상기 제1 비아로부터 상기 비아 하드마스크 재료를 제거하는 단계;
    상기 적어도 하나의 제2 트렌치로부터 상기 충전 재료를 제거하는 단계; 및
    상기 적어도 하나의 제1 트렌치, 상기 제1 비아, 상기 적어도 하나의 제2 트렌치 및 상기 제2 비아 내에 전도성 재료를 퇴적시키는 단계
    를 포함하는 방법.
  22. 제21항에 있어서,
    상기 제1 비아로부터 상기 비아 하드마스크 재료를 제거하는 단계 및 상기 적어도 하나의 제2 트렌치로부터 상기 충전 재료를 제거하는 단계는, 상기 제1 비아로부터 상기 비아 하드마스크 재료를 제거하는 동시에 상기 적어도 하나의 제2 트렌치로부터 상기 충전 재료를 제거하는 단계를 포함하는 방법.
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