KR20130047851A - 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

비휘발성 메모리 소자 및 그 제조 방법 Download PDF

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Abstract

비휘발성 메모리 소자는, 기판의 저면부로부터 돌출되고, 제1 방향으로 연장되는 라인 형상으로 배열된 스트링 부분들과, 적어도 2개의 이웃하는 라인 형상의 스트링 부분들을 연결하는 브릿지 부분들을 포함하고, 상기 브릿지 부분의 상기 제1 방향으로의 전체 길이가 비트 라인 콘택의 최대 상부폭의 2배보다 긴 액티브 영역을 포함한다. 상기 액티브 영역 사이에는 필 드 영역이 구비된다. 상기 액티브 영역 상에는 선택 트랜지스터들 및 메모리 셀들이 구비된다. 상기 각 브릿지 부분들 상에 접촉되고, 상기 제1 방향과 수직하는 제2 방향으로 서로 어긋나게 비트 라인 콘택들이 배치된다. 상기 비트 라인 콘택들 상에 공유 비트 라인들이 구비된다. 상기 비휘발성 메모리 소자는 비트 라인 콘택들이 쇼트되어 발생되는 동작 불량이 감소된다.

Description

비휘발성 메모리 소자 및 그 제조 방법{Non-Volatile memory device and method of manufacturing the same}
본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
보다 상세하게는, 고집적화된 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자 중에서 NAND 플래시 메모리 소자는 대용량의 데이터를 저장할 수 있어 다양한 전자 기기의 메인 메모리로 사용되고 있다. 상기 NAND 플래시 메모리 소자들은 고도로 집적화되고 많은 수의 데이터를 저장할 수 있도록 다양하게 연구되고 있다.
본 발명의 목적은 공유 비트 라인 구조의 비휘발성 메모리 소자를 제공하는데 있다.
본 발명의 다른 목적은 상기한 비휘발성 메모리 소자의 제조 방법을제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는, 기판의 저면부로부터 돌출되고, 제1 방향으로 연장되는 라인 형상으로 배열된 스트링 부분들과, 적어도 2개의 이웃하는 라인 형상의 스트링 부분들을 연결하는 브릿지 부분들을 포함하고, 상기 브릿지 부분의 상기 제1 방향으로의 전체 길이가 비트 라인 콘택의 최대 상부폭의 2배보다 긴 액티브 영역이 구비된다. 상기 액티브 영역 사이에는 필드 영역이 구비된다. 상기 액티브 영역 상에는 선택 트랜지스터들 및 메모리 셀들이 구비된다. 상기 각 브릿지 부분들 상에 접촉되고, 상기 제1 방향과 수직하는 제2 방향으로 서로 어긋나도록 비트 라인 콘택들이 배치된다. 또한, 상기 비트 라인 콘택들 상에 공유 비트 라인들이 연결된다.
본 발명의 일 실시예에서, 상기 하나의 브릿지 부분 및 하나의 브릿지 부분에 의해 연결된 각 스트링 부분들은 유닛 스트링을 구성하고, 상기 유닛 스트링들은 상기 제2 방향으로 반복 배치된 형상을 가질 수 있다.
본 발명의 일 실시예에서, 상기 비트 라인 콘택들은 상기 제2 방향으로 이웃하는 비트 라인 콘택들 간의 간격이 최대로 멀어지도록 배치될 수 있다.
본 발명의 일 실시예에서, 상기 비트 라인 콘택들은 상기 제2 방향으로 지그재그 또는 사선 방향으로 배치될 수 있다.
본 발명의 일 실시예에서, 적어도 2개의 라인 형상의 스트링 부분들을 연결하는 하나의 브릿지 부분은 고립된 하나의 패턴 형상을 가질 수 있다.
본 발명의 일 실시예에서, 적어도 2개의 라인 형상의 스트링 부분들을 연결하는 하나의 브릿지 부분은 상기 제1 방향으로 배열되고 서로 고립된 2개 이상의 직사각형 패턴 형상을 가질 수 있다.
상기 고립된 각각의 직사각형 패턴에서 상기 제1 방향으로의 길이는 비트 라인 콘택의 최대 상부폭보다 더 긴 형상을 가질 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법으로, 기판 상에, 스트링 부분을 연결시키기 위한 브릿지 부분에 해당하는 부위를 덮는 식각 저지막 패턴을 형성한다. 상기 식각 저지막 패턴이 형성된 기판 상에, 상기 스트링 부분을 덮는 식각 마스크 패턴을 형성한다. 상기 식각 마스크 패턴 및 식각 저지막 패턴을 식각 마스크로 사용하여 상기 기판을 식각함으로써, 제1 방향으로 연장되는 라인 형상의 패턴들이 배열된 스트링 부분과 상기 스트링 부분의 적어도 2개의 라인을 연결하는 브릿지 부분들을 포함하고, 상기 브릿지 부분의 상기 제1 방향으로의 길이가 비트 라인 콘택의 최대 상부폭의 2배보다 긴 액티브 영역을 형성한다. 상기 액티브 영역 사이의 트렌치 내부에 절연 물질을 채워넣어 필드 영역을 형성한다. 상기 액티브 영역 상에 선택 트랜지스터들 및 메모리 셀들을 형성한다. 상기 각 브릿지 부분 상에, 상기 제1 방향과 수직하는 제2 방향으로 서로 어긋나게 배치되는 비트 라인 콘택을 형성한다. 상기 비트 라인 콘택 상에 연결된 공유 비트 라인을 형성한다.
본 발명의 일 실시예에서, 상기 스트링 부분을 덮는 식각 마스크 패턴을 형성하는 공정으로, 상기 기판 상에 제1 예비 마스크막을 형성한다. 상기 제1 예비 마스크막 상에 라인 형상을 갖는 제1 스페이서들을 형성한다. 상기 제1 스페이서를 이용하여 상기 제1 예비 마스크막을 식각함으로써 제1 예비 마스크 패턴을 형성한다. 상기 제1 예비 마스크 패턴의 양 측벽에 제2 스페이서들을 형성하여, 상기 제2 스페이서로 이루어지는 식각 마스크를 형성한다. 다음에, 상기 제1 예비 마스크 패턴을 제거한다.
상기 제1 스페이서들을 형성하기 위한 공정으로, 상기 제1 예비 마스크막 상에 라인 형상의 제2 예비 마스크 패턴을 형성한다. 상기 제2 예비 마스크 패턴들의 양 측벽에 제1 스페이서들을 형성한다. 다음에, 상기 제2 예비 마스크 패턴들을 제거한다.
본 발명의 일 실시예에서, 상기 식각 저지막 패턴을 형성하는 공정으로, 상기 기판 상에 상기 브릿지 부분을 덮으면서 상기 제2 방향으로 연장되는 라인 형상을 갖는 예비 식각 저지막 패턴을 형성한다. 다음에, 상기 제1 예비 마스크 패턴 및 제2 스페이서를 마스크로 사용하여 상기 예비 식각 저지막 패턴을 식각한다.
본 발명의 일 실시예에서, 상기 스트링 부분의 적어도 2개의 라인을 연결하는 하나의 브릿지 부분은 고립된 하나의 패턴 형상을 갖고, 상기 예비 식각 저지막 패턴은 상기 제1 방향으로의 길이가 비트 라인 콘택의 최대 상부폭의 2배보다 긴 하나의 라인 형상의 패턴으로 형성할 수 있다.
본 발명의 일 실시예에서, 상기 스트링 부분의 적어도 2개의 라인을 연결하는 하나의 브릿지 부분은 상기 제1 방향으로 배열되고 서로 고립된 2개 이상의 패턴 형상을 갖고, 상기 예비 식각 저지막 패턴은 상기 제1 방향으로의 길이가 비트 라인 콘택의 최대 상부폭보다 긴 복수개의 라인 형상의 패턴들로 형성할 수 있다.
본 발명의 일 실시예에서, 상기 비트 라인 콘택들은 상기 제2 방향으로 지그재그 또는 사선 방향으로 배치되도록 형성할 수 있다.
본 발명의 일 실시예에서, 상기 비트 라인 콘택들은 제2 방향으로 이웃하는 비트 라인 콘택들 간의 간격이 최대로 멀어지도록 배치되도록 형성할 수 있다.
설명한 것과 같이, 본 발명에 따른 비휘발성 메모리 소자는 공유 비트 라인 콘택이 형성되기 위한 액티브 영역의 브릿지 부분이 상기 공유 비트 라인 콘택의 최대 상부폭의 2배 이상으로 긴 형상을 갖는다. 또한, 이웃하는 공유 비트 라인 콘택들이 서로 어긋나게 배치되어 상기 공유 비트 라인들 간의 간격이 멀어진다. 따라서, 상기 공유 비트 라인 콘택들이 서로 쇼트되는 불량이 억제된다. 또한, 상기 브릿지 부분의 면적이 증가됨으로써, 상기 브릿지 부분을 용이하게 형성할 수 있다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리의 블록도이다.
도 2는 본 발명의 실시예들에 따른 비휘발성 메모리에서 셀 어레이의 회로도이다.
도 3a는 본 발명의 실시예 1에 따른 비휘발성 메모리의 메모리 셀 어레이를 나타낸 평면도이다.
도 3b는 도 3a의 Ⅰ-Ⅰ'를 따라서 각각 절단된 단면도들이다.
도 4a 내지 4h는 도 3a에 도시된 비휘발성 메모리 소자의 제조방법을 보여주는 평면도들이다.
도 5a 내지 5h는 도 3a의 Ⅰ-Ⅰ'를 따라서 각각 절단된 단면도들이다.
도 6a 내지 6h는 도 3a의 Ⅱ-Ⅱ'를 따라서 각각 절단된 단면도들이다.
도 7a 및 7b는 도 3a에 도시된 비휘발성 메모리 소자에 대한 다른 제조방법을 보여주는 단면도들이다.
도 8은 본 발명의 실시예 2에 따른 비휘발성 메모리의 메모리 셀 어레이의 일부를 나타낸 평면도이다.
도 9a는 본 발명의 실시예 3에 따른 비휘발성 메모리의 메모리 셀 어레이의 일부를 나타낸 평면도이다.
도 9b는 도 9a의 I-I' 부위를 절단하였을 때 보여지는 단면도이다.
도 10a 내지 10d는 도 9a에 도시된 비휘발성 메모리 소자에 대한 제조방법을 보여주는 평면도들이다.
도 11a 내지 11d는 도 9a의 Ⅰ-Ⅰ'를 따라서 각각 절단된 단면도들이다.
도 12는 본 발명의 실시예 4에 따른 비휘발성 메모리의 메모리 셀 어레이의 일부를 나타낸 평면도이다.
도 13은 본 발명의 일 실시예에 따른 전기전자 시스템을 보여주는 개략도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리의 블록도이다.
도 2는 본 발명의 실시예들에 따른 비휘발성 메모리에서 셀 어레이의 회로도이다.
도 1을 참조하면, 비휘발성 메모리는 메모리 셀 어레이(Memory Cell Array, 10), 페이지 버퍼(page buffer, 20), Y-게이팅 회로(Y-Gating Circuitry, 30), 제어 및 디코더 회로(Control/Decoder Circuitry, 40)를 구비할 수 있다. 상기 메모리 셀 어레이(10)는 다수개의 메모리 블록들(memory blocks)을 포함할 수 있고, 상기 각 메모리 블록은 다수개의 비휘발성 메모리 셀들을 포함할 수 있다. 상기 페이지 버퍼(20)는 상기 메모리 셀 어레이(10)에 기록될 데이터, 또는 상기 메모리 셀 어레이(10)로부터 읽어낸 데이터를 임시적으로 저장할 수 있다. 상기 Y-게이팅 회로(30)는 상기 페이지 버퍼(20)에 저장된 데이터를 전송할 수 있다. 상기 제어 및 디코더 회로(40)는 외부로부터 커맨드(command, CMD) 및 어드레스를 입력받아, 상기 메모리 셀 어레이(10)에 데이터를 쓰거나 또는 상기 메모리 셀 어레이(10)로부터 데이터를 읽기 위한 제어신호를 출력하고, 어드레스(address)를 디코딩(decoding)할 수 있다. 상기 제어 및 디코더 회로(40)는 상기 페이지 버퍼(20)에 데이터 입출력을 위한 제어신호를 출력할 수 있고, 상기 Y-게이팅 회로(30)에 어드레스 정보를 제공할 수 있다.
도 2를 참조하면, 메모리 셀 어레이는 제1 셀 스트링(102a) 및 상기 제1 셀 스트링(102a)에 이웃하는 제2 셀 스트링(102b)과, 상기 제1 및 제2 셀 스트링(102a, 102b)의 일 단부에 공통으로 연결되는 공유 비트 라인(B/L)과, 상기 제1 및 제2 셀 스트링(102a, 102b)의 타단부에 연결되는 공통 소오스 라인(CSL)을 포함한다.
상기 메모리 셀 어레이(10)는 하나의 공유 비트 라인(B/L)에 2개의 셀 스트링(102a, 102b)이 연결되어 있는 형태의 유닛 셀 스트링들이 반복하여 배치된다. 그러나, 이와는 다른예로, 하나의 공유 비트 라인(B/L)에 2개 이상의 셀 스트링이 연결되어 있을 수도 있다.
구체적으로, 상기 제1 셀 스트링(102a)은 제1 선택 트랜지스터(104a), 제2 선택 트랜지스터(106a), 셀 트랜지스터들(108) 및 그라운드 선택 트랜지스터(110)가 순차적으로 직렬 연결된 형태를 갖는다.
상기 제2 셀 스트링(102b)은 제3 선택 트랜지스터(104b), 제4 선택 트랜지스터(106b), 셀 트랜지스터들(108) 및 그라운드 선택 트랜지스터(110)가 순차적으로 직렬 연결된 형태를 갖는다.
각 스트링들에 포함되는 트랜지스터들은 스트링 선택 라인(String Selection Line: SSL1, SSL2), 워드 라인(W/L)들 및 그라운드 선택 라인(Ground Selection Line: GSL)에 의해 게이트들이 연결된 형상을 갖는다. 상기 각 라인들은 상기 스트링의 연장 방향과 수직한 방향으로 연장되는 형상을 갖는다.
상기 공유 비트 라인(B/L)에 연결된 2개의 스트링(102a 102b) 중에서 하나를 선택하기 위해서는, 하나의 스트링에 문턱 전압이 서로 다른 2개의 선택 트랜지스터가 직렬 연결되어야 한다. 또한, 비트 라인(B/L)을 공유하는 2개의 스트링(102a 102b)에서 게이트 라인을 공유하는 각 선택 트랜지스터들은 서로 다른 문턱 전압을 가져야 한다. 예를들어, 상기 제1 및 제4 선택 트랜지스터(104a, 106b)를 증가형 트랜지스터(E)로 구성하고, 상기 제2 및 제3 선택 트랜지스터(106a, 104b)를 공핍형 트랜지스터(D)로 구성할 수 있다. 따라서, 제1 또는 제2 셀 스트링(102a, 102b) 중에서 어느 하나의 셀 스트링이 턴 온 상태가 되도록 할 수 있다.
이와같이, 2개 또는 그 이상의 스트링을 하나의 공유 비트 라인(B/L)에 연결시킴으로써, 소자의 집적도를 높힐 수 있다.
도 2에 도시된 셀 어레이들은 반도체 기판 상에 다양한 형태로 구현될 수 있다. 상기 셀 어레이들은 2개의 스트링이 하나의 공유 비트 라인에 연결되어 있으므로, 이러한 구조가 되도록 기판의 액티브 영역이 마련되어야 한다. 또한, 상기 액티브 영역과 공유 비트 라인을 연결하는 공유 비트 라인 콘택이 구비되어야 한다.
도 3a는 본 발명의 실시예 1에 따른 비휘발성 메모리의 메모리 셀 어레이를 나타낸 평면도이다. 도 3b는 도 3a의 Ⅰ-Ⅰ'를 따라서 각각 절단된 단면도들이다.
도 3a 및 3b를 참조하면, 소자 분리용 트렌치(220)를 포함하는 기판(200)이 마련된다. 상기 소자 분리용 트렌치(220)에 의해 기판(200)에서 필드 영역(200b) 및 액티브 영역(200a)이 구분된다. 즉, 기판(200)의 저면부인 트렌치(220)내부가 필드 영역(200b)이 되고, 기판(200)의 저면부로부터 돌출된 부분이 액티브 영역(200a)이 된다.
상기 액티브 영역(200a)은 제1 방향으로 연장되는 라인 형상을 가지며 연장되는 스트링 부분(S)을 포함한다. 또한, 상기 제1 방향과 수직한 제2 방향으로 이웃하는 상기 스트링 부분(S)들을 서로 연결하는 브릿지 부분(B)을 포함한다.
상기 스트링 부분(S)은 상기 제1 방향과 수직하는 제2 방향으로 서로 평행하게 일렬 배치되어 있다. 상기 스트링 부분(S)에는 각각 셀 스트링들이 형성된다.
상기 공유 비트 라인(B/L)과 연결되는 부위의 각 스트링 부분(S)은 서로 연결되어야 한다. 그러므로, 상기 브릿지 부분(B)은 상기 스트링 부분(S)에서 공유 비트 라인(B/L)과 연결되는 부위에는 구비된다. 상기 브릿지 부분(B)은 공유 비트 라인 콘택이 형성되는 패드 영역으로 제공된다. 하나의 고립된 형상의 브릿지 부분(B)은 2개 이상의 라인 형상을 갖는 스트링 부분(S)을 연결한다. 본 실시예에서는, 하나의 고립된 형상의 브릿지 부분(B)은 2개의 라인 형상을 갖는 스트링 부분(S)을 연결한다.
상기 하나의 브릿지 부분(B) 및 하나의 브릿지 부분(B)에 의해 연결된 각 스트링 부분(S)들은 유닛 스트링을 구성하고, 상기 유닛 스트링들은 상기 제2 방향으로 반복 배치된 형상을 갖는다.
본 실시예에서, 하나의 공유 비트 라인이 연결되는 부위인 상기 브릿지 부분(이하, 단위 브릿지 부분)은 하나의 고립된 직사각형 패턴 형상을 갖는다. 상기 단위 브릿지 부분은 상기 제1 방향으로 더 길게 연장되는 직사각형 패턴 형상을 갖는다. 상기 단위 브릿지 부분의 상기 제1 방향으로의 길이(d1)는 상기 공유 비트 라인 콘택(240a, 240b)의 상부면의 최대폭(W)의 2배보다 긴 형상을 가질 수 있다.
이와같이, 상기 단위 브릿지 부분이 상기 공유 비트 라인 콘택(240a, 240b)의 상부면의 최대폭(W)의 2배보다 긴 형상을 갖게되면, 상기 단위 브릿지 부분과 공유 비트 라인 콘택(240a, 240b)이 접촉되는 부위의 면적은 상기 단위 브릿지 부분 전체 면적의 1/2보다 작게 된다. 따라서, 상기 단위 브릿지 부분에는 상기 공유 비트 라인 콘택(240a, 240b)과 접촉되지 않는 유휴 면적이 상기 공유 비트 라인 콘택(240a, 240b)의 상부면 면적보다 더 커지게 된다.
또한, 상기 브릿지 부분(B)은 제1 방향으로의 길이가 상기 비트 라인 콘택의 상부면의 최대폭의 2배 이상의 매우 큰 사이즈의 패턴 형상을 가지므로, 간단한 공정을 통해서 상기 브릿지 부분(B)이 형성될 수 있다.
상기 액티브 영역에서, 상기 스트링 부분(S)들 상에는 스트링 선택 트랜지스터, 셀 트랜지스터들, 그라운드 선택 트랜지스터 등이 구비된다. 또한, 각 트랜지스터들은 스트링 선택 라인(String Selection Line: SSL), 워드 라인(W/L)들 및 그라운드 선택 라인(Ground Selection Line: GSL)에 의해 게이트들이 상기 제2 방향을 연결된 형상을 갖는다.
상기 스트링 선택 트랜지스터, 상기 그라운드 선택 트랜지스터 및 그들 사이에 위치하는 셀 트랜지스터들은 직렬 연결되어 셀 스트링이 구성된다. 각 셀 스트링들은 하나의 단위 메모리 블록을 구성할 수 있다.
상기 셀 트랜지스터들은 기판 상에 터널 절연막, 전하 저장막, 블로킹 유전막 및 콘트롤 게이트 전극을 포함할 수 있다. 상기 전하 저장막은 플로팅 게이트 패턴으로 제공되거나 또는 전하 트랩막 패턴으로 제공될 수 있다.
상기 스트링 선택 트랜지스터 및 그라운드 선택 트랜지스터는 상기 셀 트랜지스터와 동일한 적층 구조를 가질 수도 있다. 이와는 다르게, 상기 셀 트랜지스터의 전하 저장막과 콘트롤 게이트 전극이 연결된 형상의 적층 구조를 가질 수도 있다.
상기 그라운드 선택 라인(GSL)의 소오스 영역과 접속하는 공통 소오스 라인(Common Source Line, CSL)이 구비된다. 상기 공통 소오스 라인(CSL)은 그라운드 선택 라인(GSL)과 평행하게 형성된다.
상기 선택 트랜지스터 및 셀 트랜지스터들을 덮는 층간 절연막(236)이 구비된다. 상기 층간 절연막(236)을 관통하여 상기 액티브 영역(200a)에 포함된 브릿지 부분(B)과 접속되는 공유 비트 라인 콘택(240a, 240b)이 구비된다.
상기 공유 비트 라인 콘택들(240a, 240b)은 상기 제2 방향으로 이웃하는 공유 비트 라인 콘택들(240a, 240b) 간의 간격이 최대로 멀어지도록 배치된다. 본 실시예에서, 상기 공유 비트 라인 콘택들(240a, 240b)은 상기 제2 방향으로 지그재그로 배치된다.
보다 구체적으로, 짝수번째에 위치하는 제1 비트 라인 콘택들(240a)은 단위 브릿지 부분(B)에서 상기 제1 방향으로 상부 영역과 접촉될 수 있다. 또한, 홀수번째에 위치하는 제2 비트 라인 콘택(240b)은 단위 브릿지 부분(B)에서 제1 방향으로 하부 영역과 접촉될 수 있다. 이에 더하여, 상기 제1 및 제2 비트 라인 콘택(240a, 240b)은 상기 제2 방향으로 서로 겹쳐지지 않도록 서로 어긋나게 배치될 수 있다.
이와같이, 상기 공유 비트 라인 콘택들(240a, 240b)이 상기 단위 브릿지 부분의 상부 또는 하부 영역에 각각 치우쳐져 배치됨으로써, 각 공유 비트 라인 콘택들(240a, 240b)은 하나의 공유 비트 라인 콘택들(240a, 240b)을 건너뛰어 이웃하는 공유 비트 라인 콘택들(240a, 240b)과 서로 대향하게 된다. 그러므로, 상기 제2 방향으로 공유 비트 라인 콘택들(240a, 240b) 간의 이격되는 간격이 매우 증가하게 된다.
예를들면, 상기 스트링 부분(S)들 사이의 폭과 상기 스트링 부분(S)의 폭이 각각 15㎚수준으로 매우 좁은 경우, 상기 브릿지 부분(B)의 폭은 45㎚가 된다. 상기 공유 비트 라인 콘택들(240a, 240b)이 지그재그로 배치되므로, 제2 방향으로 이웃하는 공유 비트 라인 콘택(240a, 240b)들간의 피치(P)는 120㎚가 된다.
이와같이, 상기 공유 비트 라인 콘택(240a, 240b)들의 피치 및 간격이 증가되므로, 상기 공유 비트 라인 콘택(240a, 240b)들 간의 브릿지 불량이 감소된다.
상기 층간 절연막 상에는 공유 비트 라인 콘택(240a, 240b)에 접속하면서 상부를 가로지르는 공유 비트 라인들(도시안됨)이 배치된다.
도 4a 내지 4h는 도 3a에 도시된 비휘발성 메모리 소자의 제조방법을 보여주는 평면도들이다. 도 5a 내지 5h는 도 3a의 Ⅰ-Ⅰ'를 따라서 각각 절단된 단면도들이다. 도 6a 내지 6h는 도 3a의 Ⅱ-Ⅱ'를 따라서 각각 절단된 단면도들이다.
본 실시예의 경우, 1회의 사진 공정과 2회의 더블 패터닝 공정을 포함하는 QPT(Quadruple Patterning Technonlogy)공정을 통해 액티브 영역이 형성된다.
도 4a, 5a 및 6a를 참조하면, 기판(200) 상으로 패드 절연막(202), 제1 하드 마스크막(204), 제1 절연막(206), 제2 하드 마스크막(208) 및 식각 저지막을 차례로 적층한다.
상기 제1 및 제2 하드 마스크막(204, 208)은 폴리실리콘으로 형성될 수 있다. 상기 제1 절연막(206)은 실리콘 산화물로 형성될 수 있다. 상기 제1 절연막(206)은 PE-CVD공정을 통해 형성될 수 있다. 상기 식각 저지막은 실리콘 산화물과 각각 식각 선택비를 갖는 물질을 증착시켜 형성할 수 있다. 예를들어, 상기 식각 저지막은 실리콘 질화물로 형성할 수 있다.
상기 식각 저지막의 일부분을 식각하여, 상기 브릿지 부분을 덮으면서 상기 제2 방향으로 연장되는 라인 형상을 갖는 예비 식각 저지막 패턴(210)을 형성한다. 상기 예비 식각 저지막 패턴(210)은 후속 공정을 통해 브릿지 부분을 패터닝하기 위한 식각 마스크로 제공된다. 그러므로, 상기 예비 식각 저지막 패턴(210)은 상기 제1 방향으로의 길이(d1)가 공유 비트 라인 콘택의 최대 상부폭의 2배보다 길게 형성한다.
도 4b, 5b 및 6b를 참조하면, 상기 예비 식각 저지막 패턴(210) 및 제2 하드 마스크막(208) 상에 제1 임시 마스크막(212)을 형성한다. 상기 제1 임시 마스크막(212)은 비정질 탄소막(ACL, Amorphous Carbon Layer)으로 형성할 수 있다. 상기 제1 임시 마스크막(212) 상에 반사 방지막으로써, 실리콘 산 질화막(SiON, 도시안함)을 형성한다.
상기 실리콘 산 질화막 상에 제2 임시 마스크막(도시안됨)을 형성한다. 상기 제2 임시 마스크막은 에싱 및 스트립 공정을 통해 용이하게 제거될 수 있는 폴리머 물질로 형성된다. 일 예로, 상기 제2 임시 마스크막은 스핀온 하드 마스크(Spin-on a organic hard mask,SOH) 또는 탄소 스핀온 하드 마스크(C-SOH)로 형성될 수 있다.
상기 제2 임시 마스크막에 사진 공정을 수행함으로써 포토레지스트 패턴(도시안됨)을 형성한다. 이 후, 상기 포토레지스트 패턴을 이용하여 상기 제2 임시 마스크막을 패터닝함으로써, 제2 임시 마스크 패턴(214)을 형성한다.
상기 제2 임시 마스크 패턴(214)은 상기 제1 방향으로 연장되는 라인 형상을 갖는다. 상기 제2 임시 마스크 패턴(214)의 각 라인들은 형성하고자하는 스트링 부분의 목표 라인 폭의 3배의 폭을 갖도록 형성한다. 또한, 상기 제2 임시 마스크 패턴(214)의 각 라인들은 형성하고자하는 스트링 부분의 목표 라인 폭의 5배의 폭만큼 서로 이격된다.
도 4c, 5c 및 6c를 참조하면, 상기 제2 임시 마스크 패턴(214)의 표면 및 상기 제1 임시 마스크막(212)을 따라 제1 스페이서막(도시안됨)을 형성한다. 상기 제1 스페이서막은 실리콘 산화물을 증착시켜 형성한다. 상기 제1 스페이서막은 원자층 적층 방법으로 형성할 수 있다. 상기 제1 스페이서막은 스트링 부분(S)의 목표 라인 폭과 동일한 두께로 형성한다.
상기 제1 스페이서막을 이방성으로 식각하여 제1 스페이서(216)를 형성한다. 상기 제1 스페이서(216)는 상기 제2 임시 마스크 패턴(214)의 양 측벽에 형성되며 상기 제1 방향으로 연장되는 라인 형상을 갖는다.
계속하여, 상기 제1 임시 마스크막(212)상에 상기 제1 스페이서(216)만이 남아있도록 상기 제2 임시 마스크 패턴(214)을 제거한다. 상기 제2 임시 마스크 패턴(214)은 에싱 및 스트립 공정을 통해 용이하게 제거될 수 있다.
도시된 것과 같이, 상기 제1 스페이서(216)는 스트링 부분(도 3a, S)의 목표 라인 폭과 동일한 폭을 가지면서 연장된다. 또한, 상기 제1 스페이서(216)들 사이의 이격되는 간격은 스트링 부분(S)의 목표 라인 폭의 3배가 된다.
도 4d, 5d 및 6d를 참조하면, 상기 제1 스페이서(216)를 식각 마스크로 이용하여 상기 제1 임시 마스크막(212)을 식각한다. 이로써, 상기 예비 식각 저지막 패턴(210) 및 제2 하드 마스크막(208) 상에는 제1 임시 마스크 패턴(212a)이 형성된다. 상기 제1 임시 마스크 패턴(212a)은 스트링 부분(S)의 목표 라인 폭과 동일한 폭을 갖는다. 또한, 상기 제1 임시 마스크 패턴(212a)들 사이의 이격되는 간격은 스트링 부분(S)의 목표 라인 폭의 3배가 된다.
이 후, 상기 제1 스페이서(216)를 제거한다.
도 4e, 5e 및 6e를 참조하면, 상기 제1 임시 마스크 패턴(212a), 예비 식각 저지막 패턴(210) 및 제2 하드 마스크막(208)의 표면을 따라 제2 스페이서막(도시안됨)을 형성한다. 상기 제2 스페이서막은 실리콘 산화물을 증착시켜 형성한다. 상기 제2 스페이서막은 원자층 적층 방법으로 형성할 수 있다. 상기 제2 스페이서막은 목표 스트링 부분의 라인 폭과 동일한 두께로 형성한다.
상기 제2 스페이서막을 이방성으로 식각하여 제2 스페이서(218)를 형성한다. 상기 제2 스페이서(218)는 상기 제1 임시 마스크 패턴(212a)의 양 측벽에 형성되고, 상기 제1 방향으로 연장되는 라인 형상을 갖는다. 이 후, 상기 제2 스페이서(218) 아래에 노출되는 예비 식각 저지막 패턴(210)을 식각함으로써, 식각 저지막 패턴(210a)을 형성한다. 상기 식각 저지막 패턴(210a)은 상기 브릿지 부분(S)을 선택적으로 덮으며, 고립된 직사각형의 형상을 갖는다.
도 4f, 5f 및 6f를 참조하면, 상기 제2 스페이서(218)들 사이의 제1 임시 마스크 패턴(212a)을 제거한다. 상기 공정을 수행하면, 제1 방향으로 연장되는 라인 형상의 제2 스페이서(218)들이 서로 이격되면서 배치된다. 또한, 상기 제2 스페이서(218)들 사이에서 브릿지 부분에 해당하는 부위에는 상기 식각 저지막 패턴(210a)이 노출된다.
계속하여, 상기 식각 저지막 패턴(210a) 및 제2 스페이서(218)를 식각 마스크로 이용하여 상기 제2 하드 마스크막(208)을 식각한다. 이로써, 상기 제1 절연막(206) 상에 제2 하드 마스크 패턴(208a)이 형성된다.
도 4g, 5g 및 6g를 참조하면, 상기 제2 하드 마스크 패턴(208a)을 식각 마스크로 이용하여, 상기 제1 절연막(206) 및 제1 하드 마스크막(204)를 식각함으로써, 제1 절연막 패턴 및 제1 하드 마스크 패턴(204a)을 형성한다.
상기 제1 하드 마스크 패턴(204a)은 소자 분리용 트렌치를 형성하기 위한 식각 마스크로 제공된다. 즉, 상기 제1 하드 마스크 패턴(204a)은 스트링 부분 및 브릿지 부분을 포함하는 액티브 영역을 선택적으로 마스킹한다.
상기 제1 하드 마스크 패턴(204a)을 식각 마스크로 이용하여 상기 패드 절연막(202) 및 기판(200)을 식각함으로써 소자 분리용 트렌치(220)를 형성한다. 상기 식각 공정 중에 상기 제1 하드 마스크 패턴(204a) 상에 위치하는 제1 절연막 패턴은 대부분 제거된다.
상기 소자 분리용 트렌치(220) 내부에 실리콘 산화물을 채워넣고 이를 화학 기계적 연마 공정을 통해 평탄화한다. 이로써, 상기 기판의 저면부로부터 돌출되는 부위인 액티브 영역(200a) 및 상기 기판의 트렌치 내부에 절연 물질이 채워져 있는 부위인 필드 영역(200b)이 구분된다.
설명한 것과 같이, 상기 액티브 영역(200a)은 제1 방향으로 연장되는 라인 형상으로 배열된 스트링 부분(S)들과, 적어도 2개의 이웃하는 라인 형상의 스트링 부분(S)들을 연결하는 브릿지 부분(B)들을 포함한다. 또한, 상기 브릿지 부분(B)의 상기 제1 방향으로의 전체 길이는 공유 비트 라인 콘택의 최대 상부폭의 2배보다 긴 형상을 갖는다.
이와같이, 상기 브릿지 부분(B)의 전체 길이를 공유 비트 라인 콘택의 상부폭보다 길게함으로써, 상기 브릿지 부분(B)을 패터닝하는 것이 용이해진다. 따라서, 공정 불량없이 상기 브릿지 부분(B)을 형성할 수 있다.
도 4h, 5h 및 6h를 참조하면, 상기 액티브 영역(200a)의 상부면이 노출되도록 상기 제1 하드 마스크 패턴(204a) 및 패드 절연막(202)을 제거한다. 상기 노출된 액티브 영역 상으로 터널 산화막, 전하 저장막, 블록킹 유전막 및 콘트롤 게이트 전극막을 형성한다. 이 후, 상기 박막들을 패터닝한다. 이로써, 셀 트랜지스터용 제1 게이트 구조물(230), 선택 트랜지스터용 제2 게이트 구조물들(232)을 각각 형성한다. 또한, 상기 제1 및 제2 게이트 구조물(230, 232) 양 측의 액티브 영역에는 N형의 불순물을 도핑하여 불순물 영역들을 형성한다. 상기 공정을 통해 셀 트랜지스터, 스트링 선택 트랜지스터들 및 그라운드 선택 트랜지스터들이 완성된다.
상기 그라운드 선택 트랜지스터의 소오스 영역과 전기적으로 연결되는 공통 소오스 라인(234)을 형성한다.
다시, 도 3a 및 도 3b를 참조하면, 상기 제1 및 제2 게이트 구조물들(230, 232)과 공통 소오스 라인을 덮는 층간 절연막(236)을 형성한다.
다음에, 상기 층간 절연막(236)의 일부 영역을 식각하여 상기 액티브 영역 내의 브릿지 부분(S)을 노출시키는 비트 라인 콘택홀들을 형성한다. 상기 비트 라인 콘택홀들은 상기 제2 방향으로 지그재그로 배치되도록 형성한다. 또한, 상기 비트 라인 콘택홀들은 상기 제2 방향으로 이웃하는 비트 라인 콘택홀들이 서로 겹쳐지지 않도록 형성된다.
상기 비트 라인 콘택홀 내부에 도전막을 매립시켜 공유 비트 라인 콘택(240a, 240b)을 형성한다.
상기 공유 비트 라인 콘택들(240a, 240b)은 지그재그로 배치되기 때문에, 상기 공유 비트 라인 콘택(240a, 240b)과 제2 방향으로 이웃하는 공유 비트 라인 콘택들(240a, 240b) 사이의 이격되는 간격(d2)이 크게 증가하게 된다. 이와같이, 서로 이웃하는 상기 공유 비트 라인 콘택들(240a, 240b) 사이의 마진이 증가하게 되어 상기 공유 비트 라인 콘택들(240a, 240b)이 서로 쇼트되는 등의 문제를 감소시킬 수 있다.
또한, 상기 공유 비트 라인 콘택(240a, 240b) 상부면과 접촉하면서 상기 층간 절연막(236) 상에 비트 라인(도시안됨)을 형성한다. 상기 비트 라인은 상기 제1 방향으로 연장되는 형상을 가질 수 있다.
상기 설명한 공정을 수행함으로써, 비트 라인을 공유하면서 초고집적화된 비휘발성 메모리 소자를 형성할 수 있다.
도 7a 및 7b는 도 3a에 도시된 비휘발성 메모리 소자의 다른 제조방법을 보여주는 단면도들이다. 도 7a 및 7b는 도 5의 Ⅰ-Ⅰ'를 따라서 각각 절단된 단면도들이다.
본 실시예의 경우, 1회의 사진 공정과 1회의 더블 패터닝 공정을 통해 액티브 영역이 형성된다.
도 7a를 참조하면, 기판(200) 상으로 패드 절연막(202), 제1 하드 마스크막(204), 제1 절연막(206), 제2 하드 마스크막(208) 및 식각 저지막을 차례로 적층한다. 상기 식각 저지막을 패터닝하여 예비 식각 저지막 패턴(210)을 형성한다. 상기 예비 식각 저지막 패턴(210)은 도 5a를 참조로 설명한 것과 동일하게 형성된다.
상기 예비 식각 저지막 패턴(210) 상에 임시 마스크막(도시안됨)을 형성한다. 상기 임시 마스크막은 에싱 및 스트립 공정을 통해 용이하게 제거될 수 있는 폴리머 물질로 형성된다. 일 예로, 상기 임시 마스크막은 스핀온 하드 마스크(Spin-on a organic hard mask,SOH) 또는 탄소 스핀온 하드 마스크(C-SOH)로 형성될 수 있다.
상기 임시 마스크막에 사진 공정을 수행하여 포토레지스트 패턴(도시안됨)을 형성한다. 상기 포토레지스트 패턴은 제1 방향으로 연장되는 라인 형상을 갖는다. 상기 포토레지스트 패턴들의 각 라인들은 스트링 부분의 목표 라인 폭을 갖는다. 또한, 상기 포토레지스트 패턴들의 각 라인들은 상기 스트링 부분의 목표 라인 폭의 3배의 폭으로 서로 이격된다. 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 임시 마스크막을 식각함으로써 임시 마스크 패턴(260)을 형성한다.
도 7b를 참조하면, 상기 임시 마스크 패턴(260) 및 예비 식각 저지막 패턴(210)의 표면을 따라 제1 스페이서막(도시안됨)을 형성한다. 상기 제1 스페이서막은 목표 스트링 부분의 라인 폭과 동일한 두께로 형성한다. 상기 제1 스페이서막이 목표 스트링 부분의 라인 폭과 동일한 두께를 가지기 때문에, 상기 제1 스페이서막들 사이의 갭도 역시 목표 스트링 부분의 라인 폭과 동일한 폭을 갖게된다. 상기 제1 스페이서막을 이방성으로 식각하여 제1 스페이서(262)를 형성한다.
상기 제1 스페이서(262) 및 임시 마스크 패턴들(260) 사이에 노출되는 예비 식각 저지막 패턴(210)을 식각하여 식각 저지막 패턴(210a)을 형성한다.
상기 설명한 공정을 수행하면, 도 4e 내지 6e에 도시된 것과 동일한 형상의 구조물이 형성된다.
계속하여, 도 4f 내지 도 6h를 참조로 설명한 공정들을 동일하게 수행함으로써, 도 3a 및 도 3b에 도시된 것과 같은 비휘발성 메모리 소자를 완성한다.
실시예 2
도 8은 본 발명의 실시예 2에 따른 비휘발성 메모리의 메모리 셀 어레이의 일부를 나타낸 평면도이다.
도 8은 브릿지 부분(B)의 제1 방향의 길이가 공유 비트 라인 콘택(240)의 상부면의 최대 폭(W)의 3배 이상인 것과, 상기 브릿지 부분(B)과 접촉하는 공유 비트 라인 콘택(240)이 사선 방향으로 배치되는 것을 제외하고는 도 4a와 동일하다.
도시된 것과 같이, 상기 브릿지 부분(B)의 길이가 공유 비트 라인 콘택(240)의 상부면의 최대 폭(W)의 3배까지 증가되는 경우, 상기 제2 방향으로 서로 이웃하는 공유 비트 라인 콘택(240)들이 브릿지 부분(B)의 상부, 중간 부분 및 하부에 각각 하나씩 배치될 수 있다. 이 때, 각 브릿지 부분(B)에 형성된 공유 비트 라인 콘택(240)들은 제2 방향으로 이웃하는 공유 비트 라인 콘택(240)들과 서로 겹쳐지지 않게 배치된다.
이 경우, 각 공유 비트 라인 콘택(240)들은 상기 제2 방향으로 두개의 공유 비트 라인 콘택(240)들을 건너뛰어 이웃하는 공유 비트 라인 콘택들(240)과 서로 마주하게 된다. 그러므로, 상기 제2 방향으로 공유 비트 라인 콘택(240)들 간의 이격되는 간격(d2)이 매우 증가하게 된다.
설명한 것과 같이, 실시예 2에 따른 메모리 셀 어레이는 브릿지 부분(B)의 크기 및 공유 비트 라인 콘택(240)의 위치를 제외하고는 실시예 1의 메모리 셀 어레이와 동일하다. 따라서, 상기 실시예 2에 따른 메모리 셀 어레이를 형성하는 방법은 실시예 1의 메모리 셀 어레이를 형성하는 방법과 거의 동일하다. 다만, 상기 브릿지 부분(B)의 크기에 따라 예비 식각 저지막 패턴의 위치 및 크기가 달라진다. 예를들어, 상기 예비 식각 저지막 패턴은 상기 제1 방향으로의 길이가 공유 비트 라인 콘택(240)의 상부면의 최대 폭의 3배 이상이 되도록 형성한다. 또한, 상기 공유 비트 라인 콘택홀은 상기 브릿지 부분 상에 사선 방향으로 형성된다.
실시예 3
도 9a는 본 발명의 실시예 3에 따른 비휘발성 메모리의 메모리 셀 어레이의 일부를 나타낸 평면도이다. 도 9b는 도 9a의 I-I' 부위를 절단하였을 때 보여지는 단면도이다.
도 9a 및 도 9b를 참조하면, 소자 분리용 트렌치(220)를 포함하는 기판(200)이 마련된다. 상기 소자 분리용 트렌치(220)에 의해 기판(200)에서 필드 영역(200b) 및 액티브 영역(200a)이 구분된다. 상기 액티브 영역(200a)은 제1 방향으로 연장되는 라인 형상의 스트링 부분(S)과, 제2 방향으로 이웃하는 복수개의 스트링 부분(S)을 연결하는 브릿지 부분(B)을 포함한다.
하나의 공유 비트 라인과 연결되는 부위인 상기 브릿지 부분(이하, 단위 브릿지 부분)은 복수개의 고립된 직사각형 패턴 형상을 갖는다. 즉, 상기 단위 브릿지 부분(S)은 2개의 이웃하는 스트링을 연결하는 고립된 직사각형의 액티브 패턴들이 포함되며, 상기 직사각형 패턴들은 제1 방향으로 서로 이격되면서 2개 이상이 나란하게 배치된다. 본 실시예에서는, 상기 단위 브릿지 부분 내에 2개의 고립된 직사각형 패턴을 포함한다.
상기 고립된 직사각형 패턴에서 상기 제1 방향으로의 길이(d3)는 공유 비트 라인 콘택(240a, 240b)의 최대 상부폭(W)보다 더 길다. 따라서, 상기 단위 브릿지 부분(S)에 포함된 상기 고립된 직사각형 패턴들 중 어느 하나에 공유 비트 라인 콘택(240a, 240b)이 접촉될 수 있다.
상기 스트링 선택 트랜지스터, 셀 트랜지스터들, 그라운드 선택 트랜지스터 및 공통 소오스 라인을 덮는 층간 절연막이 구비된다. 상기 층간 절연막(160)을 관통하여 스트링 선택 라인(SSL)의 드레인 영역에 접속하는 공유 비트 라인 콘택(240a, 240b)이 제공된다. 상기 층간 절연막 상에 공유 비트 라인 콘택(240a, 240b)에 접속하면서 연장되는 공유 비트 라인들(도시안됨)이 배치된다.
상기 공유 비트 라인 콘택들(240a, 240b)은 상기 제2 방향으로 이웃하는 공유 비트 라인 콘택들(240a, 240b) 간의 간격이 최대로 멀어지도록 배치된다. 본 실시예에서, 상기 공유 비트 라인 콘택들(240a, 240b)은 상기 제2 방향으로 지그재그로 배치된다. 그러므로, 일부의 직사각형 패턴에는 상기 공유 비트 라인 콘택(240a, 240b)이 접촉되고, 나머지의 직사각형 패턴에는 접촉되지 않는다.
보다 구체적으로, 짝수번째에 위치하는 제1 비트 라인 콘택들(240a)은 단위 브릿지 부분(B)에서 상기 제1 방향으로 상부에 위치한 고립된 직사각형 패턴 상에 접촉될 수 있다. 또한, 홀수번째에 위치하는 제2 비트 라인 콘택(240b)은 단위 브릿지 부분(B)에서 제1 방향으로 하부에 위치한 고립된 직사각형 패턴 상에 접촉될 수 있다.
따라서, 각 공유 비트 라인 콘택들(240a, 240b)은 상기 제2 방향으로 하나의 공유 비트 라인 콘택들(240a, 240b)을 건너뛰어 이웃하는 공유 비트 라인 콘택들(240a, 240b)과 서로 마주하게 된다. 그러므로, 상기 제2 방향으로 비트 라인 콘택들(240a, 240b) 간의 이격되는 간격이 매우 증가하게 된다.
도 10a 내지 10d는 도 9a에 도시된 비휘발성 메모리 소자의 제조방법을 보여주는 평면도들이다. 도 11a 내지 11d는 도 9a의 Ⅰ-Ⅰ'를 따라서 각각 절단된 단면도들이다.
본 실시예의 경우, 1회의 사진 공정과 2회의 더블 패터닝 공정을 포함하는 QPT(Quadruple Patterning Technonlogy)공정을 통해 액티브 영역이 형성된다.
도 10a 및 11a를 참조하면, 기판(200) 상으로 패드 절연막(202), 제1 하드 마스크막(204), 제1 절연막(206), 제2 하드 마스크막(208) 및 식각 저지막을 차례로 적층한다.
상기 제1 및 제2 하드 마스크막(204, 208)은 폴리실리콘으로 형성될 수 있다. 상기 제1 절연막(206)은 실리콘 산화물로 형성될 수 있다. 상기 실리콘 산화물은 PE-CVD 공정을 통해 형성할 수 있다. 상기 식각 저지막은 실리콘 산화물과 식각 선택비를 갖는 물질을 증착시켜 형성할 수 있다. 예를들어, 상기 식각 저지막은 실리콘 질화물로 형성할 수 있다.
상기 식각 저지막의 일부를 식각하여 상기 브릿지 부분을 덮는 예비 식각 저지막 패턴(211)을 형성한다. 상기 예비 식각 저지막 패턴(211)은 상기 제2 방향으로 연장되는 라인 형상을 갖는다. 또한, 상기 예비 식각 저지막 패턴(211)은 상기 제1 방향으로 2열 또는 그 이상으로 나란히 배치된다.
각각의 예비 식각 저지막 패턴(211)은 상기 제1 방향으로의 길이(d3)가 비트 라인 콘택(240a)의 최대 상부폭(W)보다 길게 형성한다.
이 후, 4b 내지 도 4h를 참조로 설명한 것과 동일한 공정을 수행한다. 이하에서는, 상기 공정들에 대해 간략하게 다시 설명한다.
도 10b 및 11b를 참조하면, 상기 예비 식각 저지막 패턴(211) 및 제2 하드 마스크막 상에 제1 임시 마스크막을 형성한다. 상기 제1 임시 마스크막 상에 반사 방지막으로써, 실리콘 산 질화막(SiON)을 형성한다. 상기 실리콘 산 질화막 상에 라인 형상의 제2 임시 마스크 패턴을 형성한다.
상기 제2 임시 마스크 패턴의 측벽에 제1 스페이서를 형성한다. 상기 제1 스페이서는 목표 스트링 부분의 라인 폭과 동일한 폭을 갖는다. 또한, 상기 제1 스페이서들 사이의 이격되는 간격은 목표 스트링 부분의 라인 폭의 3배가 된다.
이 후, 상기 제1 스페이서를 식각 마스크로 이용하여 상기 제1 임시 마스크막을 식각하여 제1 임시 마스크 패턴(212a)을 형성한다. 상기 제1 스페이서를 제거한다. 상기 제1 임시 마스크 패턴(212a)은 상기 예비 식각 저지막 패턴(211) 위를 각각 지나가면서 상기 제1 방향을 연장되는 라인 형상을 갖는다.
도 10c 및 11c를 참조하면, 상기 제1 임시 마스크 패턴(212a)의 측벽에 제2 스페이서(218)를 형성한다. 이 후, 상기 제2 스페이서(218) 및 제1 임시 마스크 패턴(212a)아래에 노출되는 예비 식각 저지막 패턴(211)을 식각함으로써, 식각 저지막 패턴(211a)을 형성한다. 상기 식각 저지막 패턴(211a)은 상기 2개의 스트링을 연결하는 형상을 갖고, 복수개의 고립된 직사각형 형상을 갖는다.
도 10d 및 11d를 참조하면, 상기 제2 스페이서(218)들 사이의 제1 임시 마스크 패턴(212a)을 제거한다. 상기 공정을 수행하면, 제1 방향으로 연장되는 라인 형상의 제2 스페이서(218)들이 남게된다. 또한, 상기 브릿지 부분에 해당하는 부위에 식각 저지막 패턴(211a)이 남아있게 된다.
상기 식각 저지막 패턴(211a) 및 제2 스페이서(218)를 식각 마스크로 이용하여 상기 제2 하드 마스크막을 식각하여 제2 하드 마스크 패턴을 형성한다. 상기 제2 하드 마스크 패턴을 식각 마스크로 이용하여, 상기 제1 절연막 및 제1 하드 마스크를 식각함으로써, 제1 절연막 패턴 및 제1 하드 마스크 패턴을 형성한다.
또한, 상기 제1 하드 마스크 패턴을 이용하여 상기 패드 절연막 및 기판을 식각함으로써 소자 분리용 트렌치를 형성한다. 상기 소자 분리용 트렌치 내부에 실리콘 산화물을 채워넣고 이를 화학 기계적 연마 공정을 통해 평탄화한다. 이로써, 상기 기판의 돌출되는 부위인 액티브 영역(200a) 및 상기 기판의 트렌치 내부의 절연 물질 부위인 필드 영역(200b)이 구분된다.
상기 공정들을 수행하면, 제1 방향으로 연장되는 라인 형상으로 배열된 스트링 부분들(S)과, 적어도 2개의 이웃하는 라인 형상의 스트링 부분들(S)을 연결하고 상기 제1 방향으로 2개 이상의 직사각형 형상의 패턴들로 이루어지는 브릿지 부분들(B)이 형성된다.
이 후, 도 9a 및 도 9b에 도시된 것과 같이, 셀 트랜지스터, 스트링 선택 트랜지스터들 및 그라운드 선택 트랜지스터들을 형성한다. 또한, 상기 그라운드 선택 트랜지스터 아래에 공통 소오스 라인(234)을 형성한다.
계속하여, 상기 제1 및 제2 게이트 구조물들(230, 232)과 공통 소오스 라인을 덮는 층간 절연막을 형성한다. 상기 층간 절연막의 일부 영역을 식각하여 상기 액티브 영역(200a) 내의 브릿지 부분을 노출시키는 비트 라인 콘택홀들을 형성한다. 상기 비트 라인 콘택홀들은 상기 제2 방향으로 지그재그로 배치되도록 형성한다. 즉, 상기 2개의 스트링 부분을 연결시키는 2개 이상의 고립된 직사각형 형상의 패턴들이 포함되고, 상기 고립된 직사각형 패턴들 중 어느 하나에만 상기 비트 라인 콘택홀이 형성된다.
상기 비트 라인 콘택홀 내부에 도전막을 매립시켜 공유 비트 라인 콘택(240a, 240b)을 형성한다.
상기 공유 비트 라인 콘택들은 지그재그로 배치되기 때문에, 상기 공유 비트 라인 콘택(240a, 240b)과 제2 방향으로 이웃하는 공유 비트 라인 콘택들(240a, 240b) 사이의 이격되는 간격(d2)이 크게 증가하게 된다.
상기 공유 비트 라인 콘택(240a, 240b) 상부면과 접촉하면서 상기 층간 절연막(236) 상에 비트 라인(도시안됨)을 형성한다.
본 발명의 일 실시예에 따른 공유 비트 라인을 구비한 비휘발성 메모리 소자는 다른 방법으로도 제조될 수 있다.
본 실시예의 경우, 1회의 사진 공정과 1회의 더블 패터닝 공정을 통해 액티브 영역이 형성된다.
먼저 도 10a 및 도 11a에서 설명한 것과 같이, 기판(200) 상으로 패드 절연막(202), 제1 하드 마스크막(204), 제1 절연막(206), 제2 하드 마스크막(208) 및 식각 저지막을 차례로 적층한다. 상기 식각 저지막을 패터닝하여 예비 식각 저지막 패턴(211)을 형성한다. 상기 예비 식각 저지막 패턴은 상기 제2 방향으로 연장되는 라인 형상을 갖는다. 또한, 상기 예비 식각 저지막 패턴(211)은 상기 제1 방향으로 2열 또는 그 이상으로 나란히 배치된다.
이 후, 도 7a 및 7b를 참조로 설명한 공정들을 동일하게 수행한다.
즉, 상기 예비 식각 저지막 패턴 상에 임시 마스크 패턴 및 제1 스페이서를 형성하고, 이를 이용하여 액티브 영역을 형성할 수 있다. 또한, 상기 액티브 영역에 트랜지스터를 포함하는 단위 소자들과 공유 비트 라인 콘택을 형성할 수 있다.
도 12는 본 발명의 실시예 4에 따른 비휘발성 메모리의 메모리 셀 어레이의 일부를 나타낸 평면도이다.
도 12는 브릿지 부분이 제1 방향으로 이격되는 3개 이상의 직사각형 형상의 패턴을 포함하는 것과, 상기 브릿지 부분과 접촉하는 공유 비트 라인 콘택이 사선 방향으로 배치되는 것을 제외하고는 도 4a와 동일하다.
도시된 것과 같이, 상기 공유 비트 라인 콘택(240)이 직사각형 형상의 패턴 상에 각각 사선 방향으로 배치되면, 각 공유 비트 라인 콘택들(240)은 상기 제2 방향으로 3개 이상의 공유 비트 라인 콘택들을 건너뛰어 이웃하는 공유 비트 라인 콘택들(240)과 서로 마주하게 된다. 그러므로, 상기 제2 방향으로 공유 비트 라인 콘택(240)들 간의 이격되는 간격(d2)이 매우 증가하게 된다.
상기에서 설명한 것과 같이, 실시예 4에 따른 메모리 셀 어레이는 브릿지 부분의 형상 및 공유 비트 라인 콘택의 위치를 제외하고는 실시예 3의 메모리 셀 어레이와 동일하다.
따라서, 상기 실시예 4에 따른 메모리 셀 어레이를 형성하는 방법은 실시예 3의 메모리 셀 어레이를 형성하는 방법과 거의 동일하다. 다만, 상기 브릿지 부분의 형상에 따라 예비 식각 저지막 패턴으로 형성되는 라인이 배열되는 갯수가 달라진다. 예를들어, 브릿지 부분이 상기 제1 방향으로 3개의 고립된 직사각형의 패턴을 포함하는 경우에는, 상기 예비 식각 저지막 패턴은 상기 제1 방향으로 3열의 라인 패턴들이 포함되도록 형성한다. 또한, 상기 공유 비트 라인 콘택홀이 상기 브릿지 부분 상에 사선 방향으로 형성된다.
도 13은 본 발명의 일 실시예에 따른 전기전자 시스템을 보여주는 개략도이다.
도 13을 참조하면, 전기전자 시스템(6000)은 제어기(610), 입/출력 장치(620), 메모리(630) 및 인터페이스(640)을 포함할 수 있다. 전기전자 시스템(6000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다. 제어기(610)는 프로그램을 실행하고, 전기전자 시스템(6000)을 제어하는 역할을 할 수 있다. 제어기(610)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 입/출력 장치(620)는 전기전자 시스템(6000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전기전자 시스템(6000)은 입/출력 장치(630)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(620)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 메모리(630)는 제어기(610)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(610)에서 처리된 데이터를 저장할 수 있다. 메모리(630)는 본 발명의 실시예들 중 어느 하나에 따른 비휘발성 메모리를 포함할 수 있다. 인터페이스(640)는 상기 전기전자 시스템(6000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(610), 입/출력 장치(620), 메모리(630) 및 인터페이스(640)는 버스(650)를 통하여 서로 통신할 수 있다. 예를 들어, 이러한 전기전자 시스템(6000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk, SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
상기 설명한 것과 같이, 본 발명에 의하면 공유 비트라인을 가지면서 고집적화된 NAND 플래시 메모리 소자를 제공할 수 있다. 상기 NAND 플래시 메모리 소자는 다양한 전자 제어 장치를 구성할 수 있고, 예컨대 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances) 등에 이용될 수 있다.
200 : 기판 200a : 액티브 영역
200b : 필드 영역 204a : 제1 하드 마스크 패턴
208a : 제2 하드 마스크 패턴 210a, 211a : 식각 저지막 패턴
212a : 제1 임시 마스크 패턴 214 : 제2 임시 마스크 패턴
216 ; 제1 스페이서 218 : 제2 스페이서
220 : 소자 분리용 트렌치
230, 232 : 제1 및 제2 게이트 구조물
234 : 공통 게이트 라인 236 : 층간 절연막
240, 240a, 240b : 공유 비트 라인 콘택

Claims (10)

  1. 기판의 저면부로부터 돌출되고, 제1 방향으로 연장되는 라인 형상으로 배열된 스트링 부분들과, 적어도 2개의 이웃하는 라인 형상의 스트링 부분들을 연결하는 브릿지 부분들을 포함하고, 상기 브릿지 부분의 상기 제1 방향으로의 전체 길이가 비트 라인 콘택의 최대 상부폭의 2배보다 긴 액티브 영역;
    상기 액티브 영역 사이에 구비되는 필드 영역;
    상기 액티브 영역 상에 형성되는 선택 트랜지스터들 및 메모리 셀들;
    상기 각 브릿지 부분들 상에 접촉되고, 상기 제1 방향과 수직하는 제2 방향으로 서로 어긋나게 배치되는 비트 라인 콘택들; 및
    상기 비트 라인 콘택들 상에 연결된 공유 비트 라인들을 포함하는 비휘발성 메모리 소자.
  2. 제1항에 있어서, 상기 하나의 브릿지 부분 및 하나의 브릿지 부분에 의해 연결된 각 스트링 부분들은 유닛 스트링을 구성하고, 상기 유닛 스트링들은 상기 제2 방향으로 반복 배치된 형상을 갖는 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제1항에 있어서, 상기 비트 라인 콘택들은 상기 제2 방향으로 이웃하는 비트 라인 콘택들 간의 간격이 최대로 멀어지도록 배치되는 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제1항에 있어서, 상기 비트 라인 콘택들은 상기 제2 방향으로 지그재그 또는 사선 방향으로 배치되는 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제1항에 있어서, 적어도 2개의 라인 형상의 스트링 부분들을 연결하는 하나의 브릿지 부분은 고립된 하나의 패턴 형상을 갖는 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 제1항에 있어서, 적어도 2개의 라인 형상의 스트링 부분들을 연결하는 하나의 브릿지 부분은 상기 제1 방향으로 배열되고 서로 고립된 2개 이상의 직사각형 패턴 형상을 갖는 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 제6항에 있어서, 상기 고립된 각각의 직사각형 패턴에서 상기 제1 방향으로의 길이는 비트 라인 콘택의 최대 상부폭보다 더 긴 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 기판 상에, 스트링 부분을 연결시키기 위한 브릿지 부분에 해당하는 부위를 덮는 식각 저지막 패턴을 형성하는 단계;
    상기 식각 저지막 패턴이 형성된 기판 상에, 상기 스트링 부분을 덮는 식각 마스크 패턴을 형성하는 단계;
    상기 식각 마스크 패턴 및 식각 저지막 패턴을 식각 마스크로 사용하여 상기 기판을 식각함으로써, 제1 방향으로 연장되는 라인 형상의 패턴들이 배열된 스트링 부분과 상기 스트링 부분의 적어도 2개의 라인을 연결하는 브릿지 부분들을 포함하고, 상기 브릿지 부분의 상기 제1 방향으로의 길이가 비트 라인 콘택의 최대 상부폭의 2배보다 긴 액티브 영역을 형성하는 단계;
    상기 액티브 영역 사이의 트렌치 내부에 절연 물질을 채워넣어 필드 영역을 형성하는 단계;
    상기 액티브 영역 상에 선택 트랜지스터들 및 메모리 셀들을 형성하는 단계;
    상기 각 브릿지 부분 상에, 상기 제1 방향과 수직하는 제2 방향으로 서로 어긋나게 배치되는 비트 라인 콘택을 형성하는 단계; 및
    상기 비트 라인 콘택 상에 연결된 공유 비트 라인을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
  9. 제8항에 있어서, 상기 스트링 부분을 덮는 식각 마스크 패턴을 형성하는 것은,
    상기 기판 상에 제1 예비 마스크막을 형성하는 단계;
    상기 제1 예비 마스크막 상에 라인 형상을 갖는 제1 스페이서들을 형성하는 단계;
    상기 제1 스페이서를 이용하여 상기 제1 예비 마스크막을 식각함으로써 제1 예비 마스크 패턴을 형성하는 단계;
    상기 제1 예비 마스크 패턴의 양 측벽에 제2 스페이서들을 형성하여, 상기 제2 스페이서로 이루어지는 식각 마스크를 형성하는 단계; 및
    상기 제1 예비 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  10. 제9항에 있어서, 상기 제1 스페이서들을 형성하는 것은,
    상기 제1 예비 마스크막 상에 라인 형상의 제2 예비 마스크 패턴을 형성하는 단계;
    상기 제2 예비 마스크 패턴들의 양 측벽에 제1 스페이서들을 형성하는 단계; 및
    상기 제2 예비 마스크 패턴들을 제거하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9379010B2 (en) 2014-01-24 2016-06-28 Intel Corporation Methods for forming interconnect layers having tight pitch interconnect structures
KR20160120964A (ko) 2015-04-09 2016-10-19 삼성전자주식회사 반도체 소자
US20220140099A1 (en) * 2020-11-05 2022-05-05 Samsung Electronics Co., Ltd. Integrated circuit including gate-all-around transistor

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090302472A1 (en) * 2008-06-05 2009-12-10 Samsung Electronics Co., Ltd. Non-volatile memory devices including shared bit lines and methods of fabricating the same
KR101575903B1 (ko) * 2008-12-31 2015-12-08 주식회사 동부하이텍 플래시 메모리 소자 및 그 제조 방법
JP2012104694A (ja) * 2010-11-11 2012-05-31 Toshiba Corp 半導体記憶装置
JP2012182202A (ja) * 2011-02-28 2012-09-20 Toshiba Corp 半導体記憶装置

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