KR20180021210A - 에어갭 스페이서를 갖는 트랜지스터 - Google Patents

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Abstract

게이트 측벽 스페이서로서 형성된 에어갭 스페이서를 갖는 마이크로 전자 트랜지스터가 제조될 수 있으며, 에어갭 스페이서는 마이크로 전자 트랜지스터의 게이트 전극과 소스 콘택 및/또는 드레인 콘택 사이에 위치하게 된다. 기체 물질들의 유전 상수가 고체 또는 반고체 유전체 재료의 유전 상수보다 상당히 낮기 때문에, 에어갭 스페이서는 게이트 전극과 소스 콘택 및/또는 드레인 콘택 사이의 최소 용량성 결합을 야기할 수 있으며, 이는 마이크로 전자 트랜지스터의 회로 지연을 감소시킬 수 있다.

Description

에어갭 스페이서를 갖는 트랜지스터
본 설명의 실시예들은 일반적으로 마이크로 전자 디바이스의 분야에 관한 것으로, 더 특정하게는, 마이크로 전자 트랜지스터의 제조에 관한 것이다.
집적 회로 컴포넌트들의 더 높은 성능, 더 낮은 비용 및 증가된 소형화, 및 집적 회로들의 더 큰 패키징 밀도는 마이크로 전자 디바이스들의 제조를 위한 마이크로 전자 산업의 진행 중인 목표들이다. 이러한 목표들을 달성하기 위해서, 마이크로 전자 디바이스들 내의 트랜지스터들은 축소(scale down)되어야, 즉 더 작아져야 한다. 마이크로 전자 디바이스들 내의 마이크로 전자 트랜지스터들의 크기의 감소는 마이크로 전자 트랜지스터들의 성능 및 효율과 관련하여 몇몇 어려움을 야기하였다. 따라서, 그것들의 설계, 사용되는 재료 및/또는 그것들의 제조 프로세스에서의 개선으로 그것들의 효율을 향상시키려는 노력이 있어 왔다.
본 개시의 주제는 본 명세서의 결론 부분에서 특정하게 지적되고 명백하게 청구된다. 본 개시의 전술한 특징들 및 다른 특징들은 첨부 도면들과 함께 다음의 설명 및 첨부된 청구항들로부터 더 충분히 명백해질 것이다. 첨부 도면들은 본 개시에 따른 몇몇 실시예만을 도시하므로, 그 범위를 제한하는 것으로 간주되어서는 안 되는 것으로 이해된다. 첨부 도면들의 사용을 통해 추가의 특이성 및 상세사항으로 본 개시가 설명될 것이며, 따라서 본 개시의 이점들이 더 용이하게 확인될 수 있다, 여기서:
도 1은 이 기술분야에 공지된 마이크로 전자 트랜지스터의 측 단면도를 도시한다.
도 2는 본 설명의 실시예에 따른, 에어갭 스페이서를 갖는 마이크로 전자 트랜지스터의 측 단면도를 도시한다.
도 3 내지 도 17은 본 설명의 일 실시예에 따른, 적어도 하나의 에어갭 스페이서를 갖는 마이크로 전자 트랜지스터를 제조하는 프로세스의 단면도들을 도시한다.
도 18 내지 도 23은 본 설명의 또 다른 실시예에 따른, 적어도 하나의 에어갭 스페이서를 갖는 마이크로 전자 트랜지스터 제조 프로세스의 단면도들을 도시한다.
도 24는 본 설명의 일 구현에 따른 컴퓨팅 디바이스를 도시한다.
다음의 상세한 설명에서는, 청구된 주제가 실시될 수 있는 구체적인 실시예들을 예시로서 도시하는 첨부 도면들에 대한 참조가 이루어진다. 이러한 실시예들은 이 기술분야의 기술자들이 본 주제를 실시하는 것을 가능하게 할 정도로 충분히 상세하게 설명된다. 다양한 실시예들은, 상이하지만, 반드시 상호 배타적이지는 않다는 점이 이해되어야 한다. 예를 들어, 일 실시예와 관련하여, 본 명세서에 설명된 특정 특징, 구조 또는 특성은 청구된 주제의 사상 및 범위를 벗어나지 않고 다른 실시예들 내에서 구현될 수 있다. 이 명세서 내에서 “일 실시예” 또는 “실시예”의 언급은, 그 실시예와 관련하여 설명된 특정한 특징, 구조 또는 특성이 본 설명 내에 포함되는 적어도 하나의 구현에 포함된다는 것을 의미한다. 그러므로, "일 실시예"또는 "실시예에서"라는 문구의 사용은 반드시 동일한 실시예를 언급하는 것은 아니다. 추가로, 각각의 개시된 실시예 내의 개별 요소들의 위치 또는 배열은 청구된 주제의 사상 및 범위를 벗어나지 않고 수정될 수 있다는 점이 이해되어야 한다. 그러므로, 다음의 상세한 설명은 제한의 의미로 간주되어서는 안 되며, 본 주제의 범위는 적절하게 해석되는 첨부된 청구항들과 함께, 첨부된 청구항들의 자격이 있는 균등물들의 전체 범위에 의해서만 정의된다. 도면들에서, 유사한 번호들은 몇몇 도면들 전체에 걸쳐 동일하거나 유사한 요소들 또는 기능성을 지칭하고, 거기에 도시된 요소들은 반드시 서로 일정한 비율로 그려진 것은 아니며, 오히려 개별 요소들은 본 설명의 맥락에서 그 요소들을 더 용이하게 이해하기 위해서 확대되거나 축소될 수 있다.
본 명세서에서 사용된 "위에(over)", "에(to)", "사이에(between)" 및 "상에(on)"는 다른 층들 또는 컴포넌트들에 대한 하나의 층 또는 컴포넌트의 상대적 위치를 언급할 수 있다. 또 다른 층/컴포넌트의 "위에" 또는 "상에" 있는 하나의 층/컴포넌트는 또 다른 층/컴포넌트와 직접 접촉할 수도 있고 또는 하나 이상의 개재하는 층/컴포넌트를 가질 수도 있다. 층들/컴포넌트들 "사이에" 있는 하나의 층/컴포넌트는 그 층들/컴포넌트들과 직접 접촉할 수도 있고 또는 하나 이상의 개재하는 층/컴포넌트를 가질 수도 있다.
도 1은 이 기술분야에 공지된 바와 같은, 마이크로 전자 트랜지스터(100)의 단면도를 도시한다. 마이크로 전자 트랜지스터(100)는 마이크로 전자 기판(110) 상에 및/또는 그 안에 형성될 수 있다. 도 1에 더 도시된 바와 같이, 마이크로 전자 트랜지스터 게이트(120)가 마이크로 전자 기판(110) 상에 형성될 수 있다. 마이크로 전자 트랜지스터 게이트(120)는 게이트 전극(122)과 마이크로 전자 기판(110) 사이에 배치된 게이트 유전체(124)를 갖는 게이트 전극(122)을 포함할 수 있고 게이트 전극(122)을 캡핑(capping)하는 하드 마스크(126)를 더 포함할 수 있다. 마이크로 전자 트랜지스터 게이트(120)는 게이트 전극(122)의 대향하는 측벽들(128) 상에 형성된 게이트 측벽 스페이서들(136)을 더 포함할 수 있다. 마이크로 전자 기판(110) 내에, 트랜지스터 게이트(120)의 대향하는 측면들에, 예를 들어 적절한 도펀트들의 이온 주입에 의해 소스 영역(112) 및 드레인 영역(114)이 형성될 수 있다. 층간 유전체 재료(130)가 마이크로 전자 기판(110) 위에 배치될 수 있고, 소스 콘택(132) 및 드레인 콘택(134)이 층간 유전체 재료(130)를 통해 형성되어 각각 소스 영역(112) 및 드레인 영역(114)과 전기적으로 연결될 수 있다. 마이크로 전자 트랜지스터(100)의 컴포넌트들에 대한 기능들 및 제조 프로세스들은 이 기술분야에 잘 알려져 있으므로, 간결성과 명료성을 위해 본 명세서에서는 논의되지 않을 것이다.
마이크로 전자 기판(110)은 실리콘, 게르마늄, 실리콘-게르마늄 또는 III-V 화합물 반도체 재료를 포함할 수 있지만 이에 한정되지 않는 단결정의 재료로 구성되는 벌크 기판일 수 있다. 마이크로 전자 기판(110)은 또한 벌크 기판 상에, 실리콘 이산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있지만 이에 한정되지 않는 재료로 구성되는 상부 절연체 층이 배치되는 실리콘-온-절연체(silicon-on-insulator) 기판(SOI)을 포함할 수 있다.
게이트 전극(122)은 임의의 적절한 도전성 재료를 포함할 수 있다. 일 실시예에서, 게이트 전극(122)은 티타늄, 텅스텐, 탄탈룸, 알루미늄, 구리, 루테늄, 코발트, 크롬, 철, 팔라듐, 몰리브덴, 망간, 바나듐, 금, 은, 및 니오븀의 순수 금속 및 합금들을 포함하지만 이에 한정되지 않는 금속을 포함할 수 있다. 티타늄 탄화물, 지르코늄 탄화물, 탄탈룸 탄화물, 텅스텐 탄화물, 및 텅스텐 탄화물과 같은 도전성이 덜한 금속 탄화물들이 사용될 수도 있다. 게이트 전극(122)은 또한 티타늄 질화물 및 탄탈룸 질화물과 같은 금속 질화물, 또는 루테늄 산화물과 같은 도전성 금속 산화물로 만들어질 수 있다. 게이트 전극(122)은 또한 테르븀 및 디스프로슘과 같은 희토류, 또는 백금과 같은 귀금속을 갖는 합금들을 포함할 수 있다.
게이트 유전체 층(124)은, 실리콘 이산화물(SiO2), 실리콘 산질화물(SiOxNy), 실리콘 질화물(Si3N4), 및 유전 상수가 4보다 큰 값을 포함할 수 있는, 하이(high)-k 유전체 재료들, 예를 들어, 하프늄 산화물, 하프늄 실리콘 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈룸 산화물, 탄탈룸 실리콘, 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈룸 산화물, 및 납 아연 니오베이트 등을 포함하지만 이에 한정되지 않는 임의의 공지된 게이트 유전체 재료로 형성될 수 있다.
층간 유전체 재료(130)는 실리콘 이산화물, 실리콘 질화물 등을 포함하지만 이에 한정되지 않는 임의의 적절한 유전체 재료일 수 있고, 로우(low)-k(1.0-2.2와 같은, 유전 상수, k) 재료로 형성될 수 있다.
게이트 측벽 스페이서들(136)은 임의의 적절한 유전체 재료, 예를 들어 실리콘 질화물(예를 들어, Si3N4), 실리콘 산질화물(예를 들어, SiON), 실리콘 산탄질화물(예를 들어, SiOCN) 또는 실리콘 탄질화물(예를 들어, SiCN) 등으로 만들어질 수 있다. 게이트 측벽 스페이서들(136)은 소스 콘택(132) 및/또는 드레인 콘택(134)으로부터 게이트 전극(122)을 전기적으로 분리하기 위해 트랜지스터 제조에서 흔히 사용된다. 게이트 측벽 스페이서들(136)은 게이트 전극(122)과 소스 콘택(132) 및/또는 드레인 콘택(134) 사이의 용량성 결합으로 인한 회로 지연을 감소시키기 위해 로우-k 유전체 재료로 만들어질 수 있다.
본 설명의 실시예들은 게이트 측벽 스페이서로서 형성된 에어갭 스페이서를 갖는 마이크로 전자 트랜지스터 및 이를 제조하는 방법들을 포함한다. 기체 물질들의 유전 상수가 고체 또는 반고체 유전체 재료의 유전 상수보다 상당히 낮기 때문에, 에어갭 스페이서는 게이트 전극과 소스 콘택 및/또는 드레인 콘택 사이의 최소 용량성 결합을 야기할 수 있으며, 이는 마이크로 전자 트랜지스터의 회로 지연을 감소시킬 수 있다.
도 2는 본 설명의 일 실시예에 따른, 마이크로 전자 트랜지스터(200)의 단면도를 도시하는 것으로, 도 1의 게이트 측벽 스페이서들(136)이 에어갭 스페이서들(210)로 대체된다. 본 명세서에서 "에어갭(airgap)"이라는 용어가 사용되지만, "에어갭"의 정의는 임의의 실질적으로 불활성 기체 또는 기체 물질(공기를 포함하지만 이에 한정되지 않음)로 채워지는 임의의 공동을 포함하는 것으로 이해된다.
도 3 내지 도 17은 마이크로 전자 트랜지스터(200)(도 17 참조) 및 마이크로 전자 트랜지스터들(200)의 격리를 위해 사용되는 종단간 구조체(end-to-end structure)(205)(도 17 참조)의 제조를 위한 일 실시예를 도시한다. 본 설명은 특정 트랜지스터 구성을 예시하지만, 본 설명의 실시예들은 비평면 및 평면 모두의 임의의 트랜지스터 구성에 적용될 수 있는 것으로 이해된다.
도 3에 도시된 바와 같이, 마이크로 전자 기판(110)은 이 기술분야에 공지된 얕은 트렌치 격리 구조체와 같은 내부에 형성된 유전체 격리 구조체(116)를 포함하여 형성된다. 마이크로 전자 기판(110) 및 유전체 격리 구조체(116) 상에 폴리실리콘 또는 비정질 실리콘과 같은 희생 재료 층(212)이 형성될 수 있다. 희생 재료 층(212) 상에 실리콘 질화물, 실리콘 탄화물, 또는 실리콘 산질화물과 같은 하드 마스크 재료 층(214)이 형성될 수 있다. 그 후 하드 마스크 재료 층(214) 상에 에칭 블록 구조체들(216)이 패터닝될 수 있다. 유전체 격리 구조체(116), 희생 재료 층(212), 하드 마스크 재료 층(214), 및 에칭 블록 구조체(216)를 형성하기 위한 프로세스는 이 기술분야에 잘 알려져 있으므로, 간결성과 명료성을 위해 본 명세서에서는 논의되지 않을 것이다.
도 4에 도시된 바와 같이, 도 3의 구조체는 에칭될 수 있는데, 이는 패터닝된 에칭 블록 구조체들(216)을 하드 마스크 재료 층(214)과 희생 재료 층(212)으로 트랜슬레이트(translate)하여 제1 하드 마스크(224)를 갖는 제1 희생 재료 구조체(222)(유전체 격리 구조체(116) 상의 위치에 도시됨)와 제2 하드 마스크(234)를 갖는 제2 희생 재료 구조체(232)(마이크로 전자 기판(110) 상의 위치에 도시됨)를 형성할 수 있다. 에칭 블록 구조체들(216)은 하드 마스크 재료 층(214)에 대해 낮은 에칭 선택도를 갖는 재료들로부터 선택될 수 있으며, 그 결과 에칭 프로세스 동안 에칭 블록 재료가 위축됨으로써, 제1 하드 마스크(224)에 곡면들(226)이 형성되고 또한 제2 하드 마스크(234)에 곡면들(236)이 형성된다.
도 4의 라인 5-5를 따른 단면인, 도 5에 도시된 바와 같이, 제1 희생 재료 구조체(222) 및 제2 희생 재료 구조체(232)는 유전체 격리 구조체(116) 및 마이크로 전자 기판(110)을 따라 연장되는 비평면 구조체들일 수 있다. 이 기술분야의 기술자들에게 이해되는 바와 같이, 제1 희생 재료 구조체(222)는 또한 마이크로 전자 기판(110)의 적어도 하나의 부분(구체적으로 도시되지 않음) 상으로 연장될 것이고, 제2 희생 재료 구조체(232)는 적어도 하나의 관련 유전체 격리 구조체(도시되지 않음) 상으로 연장될 것이다. 추가로 이해되는 바와 같이, 제1 희생 재료 구조체(222) 및 제2 희생 재료 구조체(232) 각각으로부터 적어도 하나의 마이크로 전자 트랜지스터(200)(도 17 참조)가 형성될 것이고 거기서 그것들은 마이크로 전자 기판(110) 상에 연장되고, 제1 희생 재료 구조체(222) 및 제2 희생 재료 구조체(232) 각각으로부터 는 적어도 하나의 종단간 구조체(205)(도 17 참조)가 형성될 것이고 거기서 그것들은 그들과 관련된 유전체 격리 구조체들 상에 연장된다. 따라서, 본 실시예에서 마이크로 전자 트랜지스터들(200)(도 12 참조)과 종단간 구조체들(205)(도 12 참조)이 동시에 형성되므로, 그 형성은 명료성을 위해 별개의 희생 재료 구조체들 상에 도시되어 있다. 또한, 비평면 마이크로 전자 트랜지스터들이 형성될 수 있다는 것을 이 기술분야의 기술자들에게 예시하기 위해 마이크로 전자 기판 핀(111)이 마이크로 전자 기판(110)으로부터 연장될 수 있다는 점에 유의한다. 비평면 마이크로 전자 트랜지스터의 컴포넌트들에 대한 제조 프로세스들은, 본 명세서에 도시된 실시예들과 약간 다를 수도 있지만, 이 기술분야에 잘 알려져 있으므로 간결성과 명료성을 위해 본 명세서에서는 논의되지 않을 것이다. 도 6은 도 5의 라인 6-6을 따른 측 단면도를 도시한다.
도 7에 도시된 바와 같이, 에칭 블록 구조체들(216)(도 4 참조)은 제거될 수 있고 제1 희생 재료 구조체(222) 및 제2 희생 재료 구조체(232)에 인접하여 희생 스페이서들(242)이 형성될 수 있다. 희생 스페이서들(242)은, 논의되는 바와 같이, 소스 영역(112) 및 드레인 영역(114)의 형성 동안 제2 게이트 재료 구조체(232)에 대한 손상을 방지하는 데 사용될 수 있다. 희생 스페이서들(242)은 희생 재료의 등각 퇴적(conformal deposition)과 그에 후속하는 이방성 에칭을 포함하지만 이에 한정되지 않는 임의의 공지된 기법들에 의해 형성될 수 있다.
도 8에 도시된 바와 같이, 소스 영역(112) 및 드레인 영역(114)이 형성될 수 있고, 그 후 희생 스페이서(242)(도 7 참조)가 제거될 수 있다. 일 실시예에서, 소스 영역(112) 및 드레인 영역(114)은 마이크로 전자 기판(110)에서의 언더컷 프로세스와 그에 후속하는 에피택셜 재성장 프로세스를 수행함으로써 형성될 수 있다. 이러한 프로세스들은 이 기술분야에 잘 알려져 있으므로 간결성과 명료성을 위해 본 명세서에서는 논의되지 않을 것이다.
도 9에 도시된 바와 같이, 마이크로 전자 기판(110), 소스 영역(112), 드레인 영역(114), 유전체 격리 영역(116), 제1 하드 마스크(224), 제2 하드 마스크(234) 위에, 그리고 제1 희생 재료 구조체(222) 및 제2 희생 재료 구조체(232)에 인접하여 층간 유전체 재료(130)가 퇴적될 수 있다. 도 9에 더 도시된 바와 같이, 층간 유전체 재료(130)는 제1 하드 마스크(224) 및 제2 하드 마스크(234)의 일부를 노출시키도록 평탄화될 수 있다.
도 10에 도시된 바와 같이, 제2 하드 마스크(234)의 일부 및 제2 희생 재료 구조체(232)의 일부를 통해 트렌치(244)가 형성되어 마이크로 전자 기판(110)의 일부를 노출시킬 수 있다. 트렌치(244)는 층간 유전체(130) 상에 에칭 마스크(도시되지 않음)를 패터닝하고 건식 에칭과 같은 이방성 에칭을 수행함으로써 형성될 수 있다. 에칭은 층간 유전체(130)와 제2 하드 마스크(234)/제2 희생 재료 구조체(232) 사이의 선택도로 수행될 수 있다. 따라서, 제2 하드 마스크 곡면(236)으로 인해, 층간 유전체(130)의 일부가 제2 하드 마스크(234)의 일부 및 제2 희생 재료 구조체(232)의 일부 위로 연장되어 그를 보호한다. 도 11(도 10의 라인 11-11을 따른 단면) 및 도 12(도 12의 라인 12-12에 따른 단면)는 트렌치(244)를 형성하기 위해 에칭된 패턴은 제1 희생 재료 구조체(222)의 일부 내로도 형성될 수 있어, 제1 희생 재료 구조체(222)가 마이크로 전자 기판(110) 상으로 연장될 때(도시되지 않음), 제2 희생 재료 구조체(232)와 관련하여 도시된 것과 동일한 구조체가 그 위의 마이크로 전자 트랜지스터들의 형성을 위해 연장될 것임을 도시한다.
도 13에 도시된 바와 같이, 게이트 전극(122) 및 게이트 유전체 층(124)이 트렌치(244)(도 10 참조)에 형성될 수 있으며, 게이트 유전체 층(124)은 게이트 전극(122)과 마이크로 전자 기판(110) 사이에 배치된다. 비록 게이트 유전체 층(124)은 그것의 등각 퇴적으로서 도시되어 있지만, 게이트 유전체 층(124)은 도 2에 도시된 바와 같이, 마이크로 전자 기판(110)에 인접하도록 트렌치(244)(도 10 참조)의 바닥에 단지 층으로 형성될 수도 있다. 도 13에 더 도시된 바와 같이, 소스 콘택(132)과 드레인 콘택(134)은 소스 영역(112)과 드레인 영역(114)과 각각 전기적으로 연결되도록 층간 유전체 재료(130)를 통해 형성될 수 있다. 게이트 유전체 층(124), 게이트 전극(122), 소스 콘택(132), 및 드레인 콘택(134)를 형성하는 프로세스들은 이 기술분야에 간결성과 명료성을 위해 본 명세서에서는 논의되지 않을 것이다.
도 14에 도시된 바와 같이, 제1 하드 마스크(224)는 이방성 에칭 등에 의해 에칭될 수 있고, 제1 희생 재료 구조체(222)(도 13 참조)는 종단간 구조체(205)(도 17 참조)의 형성을 위한 영역에서, 습식 에칭과 같은 등방성 에칭으로 제거될 수 있다. 도 15 및 도 16에 도시된 바와 같이, 제1 희생 재료 구조체(222)(도 13 참조) 전체가 실질적으로 제거되며, 이는 전술한 바와 같이, 마이크로 전자 트랜지스터들의 형성을 위한 마이크로 전자 기판(110)의 적어도 하나의 부분(구체적으로 도시되지 않음) 상으로 연장될 그의 부분들을 포함할 것이다. 마찬가지로, 제2 희생 재료 구조체(232)(도 13 참조)가 적어도 하나의 관련된 종단간 구조체의 형성을 위한 적어도 하나의 관련 유전체 격리 구조체(도시되지 않음) 상으로 연장될 것이므로, 종단간 구조체의 형성을 위한 영역에서의 제2 희생 재료 구조체(232)(도 13 참조)의 제거는 또한 게이트 유전체(124) 및 게이트 전극(122)에서 제2 희생 재료 구조체를 제거하여 에어갭 스페이서들(210)을 형성함으로써, 마이크로 전자 트랜지스터(200)를 형성할 것이다.
도 17에 도시된 바와 같이, 제1 희생 재료 구조체(222)(도 13 참조)의 제거에 의해 남겨진 공동을 채우도록 유전체 플러그 재료(256)가 퇴적됨으로써, 종단간 구조체(205)를 형성할 수 있다. 일 실시예에서, 유전체 플러그 재료(256)가 유전체 격리 구조체(116) 위의 영역만을 채우고 관련된 마이크로 전자 트랜지스터들의 에어갭 스페이서들로 이동하지 않도록 유전체 플러그 재료(256)는 물리적 기상 증착과 같은 비 등각 퇴적 프로세스에 의해 퇴적될 수 있다.
도 18 내지 도 23은 마이크로 전자 트랜지스터가 하드 마스크 없이 형성될 수 있는 본 설명의 또 다른 실시예를 도시한다. 이 실시예에서, 제1 희생 재료 구조체(222) 및 제2 희생 게이트 재료 구조체(232)을 형성하는 데 사용되는 희생 재료 층(212)(도 3 참조)은 마이크로 전자 기판(110) 및 층간 유전체(130) 둘 다에 대해 매우 양호한 선택도를 가져야 한다는 점에 유의한다. 도 18에 도시된 바와 같이, 제1 희생 재료 구조체(222) 및 제2 희생 재료 구조체(232)은 각각, 유전체 격리 구조체(116) 및 마이크로 전자 기판(110)에 각각 인접하는, 바닥 표면(264)보다 작고 실질적으로 그와 정렬되는 상부 표면(262)을 갖도록 제조될 수 있다. 여기서 사용된 "와 정렬된"이라는 용어는 상부 표면(262)과 바닥 표면(264)이 실질적으로 공통 중심선(CL)을 공유하는 것을 의미하는 것으로 정의될 수 있다. 도시된 더 작은 상부 표면(262)은 제1 하드 마스크(224) 및 제2 하드 마스크(234)에 관련하여 도 3 내지 도 17에 도시된 바와 같은 곡면들을 형성한 결과이지만, 제1 희생 구조체(222) 및/또는 제2 희생 게이트 재료 구조체(232)는, 상부 표면(262)이 그 바닥 표면(264)보다 작고 실질적으로 그와 정렬되는 한, 단면이 다각형과 같은 임의의 적절한 형상으로 형성될 수 있기 때문에, 본 설명은 그렇게 한정되지 않는 것으로 이해된다. 도 18은 전술한 바와 같이 소스 영역(112) 및 드레인 영역(114)의 제조 후의 구조체를 도시한다.
도 19에 도시된 바와 같이, 마이크로 전자 기판(110), 소스 영역(112), 드레인 영역(114), 유전체 격리 영역(116) 위에, 그리고 제1 희생 재료 구조체(222) 및 제2 희생 재료 구조체(232)에 인접하여 층간 유전체 재료(130)가 퇴적될 수 있다. 도 19에 더 도시된 바와 같이, 층간 유전체 재료(130)는 제1 희생 재료 구조체(222) 및 제2 희생 재료 구조체(232)의 상부 표면(262)을 노출시키도록 평탄화될 수 있다.
도 20에 도시된 바와 같이, 제2 희생 재료 구조체(232)의 일부를 통해 트렌치(244)가 형성되어 마이크로 전자 기판(110)의 일부를 노출시킬 수 있다. 전술한 바와 같이, 트렌치(244)는 층간 유전체(130) 상에 에칭 마스크(도시하지 않음)를 패터닝하고 건식 에칭과 같은 이방성 에칭을 수행함으로써 형성될 수 있다. 에칭은 층간 유전체(130)와 제2 희생 재료 구조체(232) 사이의 선택도로 수행될 수 있다. 따라서, 제2 희생 재료 구조체(232)의 상부 표면(262)이 제2 희생 재료 구조체(232)의 바닥 표면(264)보다 작기 때문에, 층간 유전체(130)의 일부가 제2 희생 재료 구조체(232)의 일부 위로 연장되어 그를 보호한다.
도 21에 도시된 바와 같이, 게이트 유전체 층(124) 및 게이트 전극(122)이 트렌치(244)(도 20 참조)에 형성될 수 있으며, 게이트 유전체 층(124)은 게이트 전극(122)과 마이크로 전자 기판(110) 사이에 배치된다. 도 16에 더 도시된 바와 같이, 소스 콘택(132)과 드레인 콘택(134)은 소스 영역(112)과 드레인 영역(114)과 각각 전기적으로 연결되도록 층간 유전체 재료(130)를 통해 형성될 수 있다.
도 22에 도시된 바와 같이, 제1 희생 재료 구조체(222)(도 21 참조) 및 제2 희생 재료 구조체는 도 14 내지 도 16에 관련하여 논의된 방식으로 습식 에칭과 같은 등방성 에칭으로 제거될 수 있고, 게이트 유전체(124) 및 게이트 전극(122)에 근접하여 에어갭 스페이서들(210)이 형성됨으로써, 마이크로 전자 트랜지스터(200)를 형성한다.
도 23에 도시된 바와 같이, 제1 희생 재료 구조체(222)(도 16 참조)의 제거에 의해 남겨진 공동을 채우도록 유전체 플러그 재료(256)가 퇴적됨으로써, 종단간 구조체(205)를 형성할 수 있다. 일 실시예에서, 유전체 플러그 재료(256)가 유전체 격리 구조체(116) 위의 영역만을 채우고, 전술한 바와 같이, 제1 희생 재료 구조체(222)을 따라 형성된 적어도 하나의 마이크로 전자 트랜지스터 내의 에어갭 스페이서들로 이동하지 않도록 유전체 플러그 재료(256)는 물리적 기상 증착과 같은 비 등각 퇴적 프로세스에 의해 퇴적될 수 있다.
도 17 및 도 23에 도시된 바와 같이, 마이크로 전자 트랜지스터들(210)은 게이트 전극(122)과 소스 콘택(132) 및 드레인 콘택(134) 중 적어도 하나 사이에 위치하는 그 각각의 에어갭 스페이서들(210)을 갖는다. 이 기술분야의 기술자들에게 이해되는 바와 같이, 이러한 구성은 게이트 전극(122)과 소스 콘택(132) 및 드레인 콘택(134) 중 적어도 하나의 사이의 용량성 결합 결합을 상당히 감소시킬 수 있고, 이는 고체 또는 반고체 유전체 재료들로부터 형성된 스페이서들을 갖는 마이크로 전자 트랜지스터들과 비교하여 회로 지연을 감소시킬 수 있다.
도 24는 본 설명의 일 구현에 따른 컴퓨팅 디바이스(300)를 예시한다. 컴퓨팅 디바이스(300)는 보드(302)를 하우징한다. 보드는, 프로세서(304), 적어도 하나의 통신 칩(306A, 306B), 휘발성 메모리(308)(예를 들어, DRAM), 비휘발성 메모리(310)(예를 들어, ROM), 플래시 메모리(312), 그래픽 프로세서 또는 CPU(314), 디지털 신호 프로세서(도시되지 않음), 암호 프로세서(crypto processor)(도시되지 않음), 칩셋(316), 안테나, 디스플레이(터치스크린 디스플레이), 터치스크린 제어기, 배터리, 오디오 코덱(도시되지 않음), 비디오 코덱(도시되지 않음), 전력 증폭기(AMP), GPS(global positioning system) 디바이스, 나침반, 가속도계(도시되지 않음), 자이로스코프(도시되지 않음), 스피커(도시되지 않음), 카메라, 및 대용량 저장 디바이스(도시되지 않음)(예를 들어 하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등)를 포함하지만, 이들로 한정되지 않는 다수의 마이크로 전자 컴포넌트를 포함할 수 있다. 이러한 마이크로 전자 컴포넌트들 중 임의의 것이 보드(302)에 물리적으로 및 전기적으로 연결될 수 있다. 일부 구현들에서, 마이크로 전자 컴포넌트들 중 적어도 하나는 프로세서(304)의 일부일 수 있다.
통신 칩은 컴퓨팅 디바이스로의/로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그 파생어들은 비고체 매체를 통한 변조된 전자기 복사의 사용을 통해 데이터를 전달할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신 채널들 등을 기술하는 데 사용될 수 있다. 이 용어는, 연관된 디바이스들이 어떠한 와이어도 포함하지 않는다는 것을 암시하지는 않지만, 일부 실시예들에서 연관된 디바이스들은 어떠한 와이어도 포함하지 않을 수도 있다. 통신 칩은 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, 롱 텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들뿐만 아니라, 3G, 4G, 5G, 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜들 포함하지만, 이들로 한정되지는 않는, 다수의 무선 표준들 및 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스는 복수의 통신 칩을 포함할 수 있다. 예를 들어, 제1 통신 칩은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용될 수 있고 제2 통신 칩은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 다른 것들과 같은 장거리 무선 통신에 전용될 수 있다.
"프로세서"라는 용어는 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
마이크로 전자 트랜지스터들을 갖는 컴퓨팅 디바이스(400) 내의 마이크로 전자 컴포넌트들 중 어떤 것이라도 게이트 전극과 소스 콘택 및 드레인 콘택 중 적어도 하나 사이에 위치하는 에어갭 스페이서들을 포함할 수 있으며, 이는 게이트 전극과 소스 콘택 및 드레인 콘택 중 적어도 하나 사이의 용량성 결합을 상당히 감소시킴으로써, 본 명세서에 설명된 바와 같이, 고체 또는 반고체 유전체 재료들로부터 형성된 스페이서들을 갖는 마이크로 전자 트랜지스터들과 비교하여 회로 지연을 감소시킬 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스는, 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 이동 전화, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가의 구현들에서, 컴퓨팅 디바이스는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
본 설명의 주제는 반드시 도 1 내지 도 19에 도시된 특정 애플리케이션들로 한정되는 것은 아니라고 이해된다. 이 주제는, 이 기술분야의 기술자들에게 이해되는 바와 같이, 다른 마이크로 전자 트랜지스터 구성들에 적용될 수 있다.
다음의 예들은 추가 실시예들에 관한 것이며, 예 1은 마이크로 전자 트랜지스터로서, 이는 마이크로 전자 기판; 상기 마이크로 전자 기판에 형성된 소스 영역 및 드레인 영역; 상기 마이크로 전자 기판 위에 배치된 층간 유전체; 상기 층간 유전체를 통해 연장되어 상기 소스 영역과 전기적으로 접촉하는 소스 콘택; 상기 층간 유전체를 통해 연장되어 상기 소스 영역과 전기적으로 접촉하는 드레인 콘택; 상기 소스 콘택과 상기 드레인 콘택 사이에 위치하는 게이트 전극; 및 상기 게이트 전극과 상기 소스 콘택 및 상기 드레인 콘택 중 적어도 하나 사이에 위치하는 에어갭 스페이서를 포함한다.
예 2에서, 예 1의 주제는 옵션으로 상기 에어갭 스페이서가 그 안에 기체가 배치된 공동(void)을 포함하는 것을 포함할 수 있다.
예 3에서, 예 2의 주제는 옵션으로 상기 기체가 공기를 포함하는 것을 포함할 수 있다.
예 4에서, 예 1 내지 3 중 임의의 것의 주제는 옵션으로 게이트 하드 마스크를 포함할 수 있고, 상기 게이트 전극은 상기 게이트 하드 마스크를 통해 연장된다.
예 5에서, 예 1 내지 3 중 임의의 것의 주제는 옵션으로 상기 게이트 전극과 상기 마이크로 전자 기판 사이에 배치된 게이트 유전체 층을 포함할 수 있다.
예 6에서, 예 5의 주제는 옵션으로 상기 게이트 유전체 층이 상기 게이트 전극에 인접하는 등각 층(conformal layer)을 포함하는 것을 포함할 수 있다.
다음의 예들은 추가 실시예들에 관한 것이며, 예 7은 마이크로 전자 트랜지스터를 제조하는 방법으로서, 이는: 마이크로 전자 기판을 형성하는 단계; 상기 마이크로 전자 기판에 소스 영역 및 드레인 영역을 형성하는 단계; 상기 마이크로 전자 기판 위에 층간 유전체 재료를 형성하는 단계; 상기 층간 유전체 재료를 통해 연장되어 상기 소스 영역과 전기적으로 접촉하는 소스 콘택을 형성하는 단계; 상기 층간 유전체 재료를 통해 연장되어 상기 소스 영역과 전기적으로 접촉하는 드레인 콘택을 형성하는 단계; 상기 소스 콘택과 상기 드레인 콘택 사이에 위치하는 게이트 전극을 형성하는 단계; 및 상기 게이트 전극과 상기 소스 콘택 및 상기 드레인 콘택 중 적어도 하나 사이에 위치하는 에어갭 스페이서를 형성하는 단계를 포함한다.
예 8에서, 예 7의 주제는 옵션으로 상기 에어갭 스페이서를 형성하는 단계는 그 안에 기체가 배치된 공동을 형성하는 단계를 포함하는 것을 포함할 수 있다.
예 9에서, 예 8의 주제는 옵션으로 그 안에 기체가 배치된 공동을 형성하는 단계는 그 안에 공기가 배치된 공동을 형성하는 단계를 포함하는 것을 포함할 수 있다.
예 10에서, 예 7 내지 9 중 임의의 것의 주제는 옵션으로 상기 게이트 전극과 상기 마이크로 전자 기판 사이에 배치된 게이트 유전체 층을 형성하는 단계를 포함할 수 있다.
예 11에서, 예 7 내지 9 중 임의의 것의 주제는 옵션으로 상기 마이크로 전자 기판에 소스 영역 및 드레인 영역을 형성하는 단계 전에 상기 마이크로 전자 기판 상에 희생 재료 층을 형성하고 상기 희생 재료 층 상에 하드 마스크 재료 층을 형성하는 단계; 상기 하드 마스크 재료 층 상에 에칭 블록 구조체를 패터닝하는 단계 - 상기 에칭 블록 구조체는 상기 하드 마스크 재료 층에 대해 낮은 에칭 선택도를 가짐 -; 상기 희생 재료 층 및 상기 하드 마스크 재료 층을 에칭하여 그 위에 하드 마스크를 갖는 희생 게이트 재료 구조체를 형성하는 단계 - 상기 에칭 블록 구조체는 상기 에칭 프로세스 동안 위축되어 상기 층간 유전체 재료의 형성 전에 상기 하드 마스크의 곡면들을 형성함 -; 상기 층간 유전체 재료를 평탄화하여 상기 하드 마스크의 일부를 노출시키는 단계; 상기 희생 게이트 재료 구조체의 일부를 통해 트렌치를 선택적으로 에칭하는 단계 - 상기 하드 마스크 곡면들에 인접하는 상기 층간 유전체 재료의 일부가 상기 트렌치의 선택적인 에칭 후에 남는 상기 희생 게이트 재료 구조체의 일부 및 상기 하드 마스크의 일부 위로 연장되어 그를 보호함 -; 상기 트렌치에 게이트 유전체 층 및 상기 게이트 전극을 형성하는 단계 - 상기 게이트 유전체 층은 상기 게이트 전극과 상기 마이크로 전자 기판 사이에 배치됨 -; 상기 트렌치를 선택적으로 에칭한 후에 남은 상기 희생 게이트 재료의 상기 일부를 제거하여 상기 에어갭 스페이서들을 형성하는 단계를 포함할 수 있다.
예 12에서, 예 11의 주제는 옵션으로 상기 트렌치에 상기 게이트 유전체 층 및 상기 상기 게이트 전극을 형성하는 단계는 상기 트렌치 내에 등각 게이트 유전체 층을 형성하고 상기 게이트 유전체 층 상에 상기 게이트 전극을 형성하는 단계를 포함하는 것을 포함할 수 있다.
예 13에서, 예 7의 주제는 옵션으로 상기 에어갭 스페이서를 형성하는 단계는 상기 층간 유전체를 형성하기 전에 상기 마이크로 전자 기판 상에 희생 재료 구조체를 형성하는 단계 - 상기 희생 게이트 재료 구조체의 상부 표면은 상기 마이크로 전자 기판에 인접하는 상기 희생 재료 구조체의 대향하는 바닥 표면보다 작고 그와 정렬됨 -; 상기 층간 유전체 재료를 평탄화하여 상기 희생 재료 구조체의 상부 표면을 노출시키는 단계; 상기 희생 재료 구조체의 일부를 통해 트렌치를 선택적으로 에칭하는 단계 - 상기 층간 유전체 재료의 일부는 상기 트렌치의 상기 선택적인 에칭 후에 남는 상기 희생 재료 구조체의 일부 위로 연장되어 그를 보호함 -; 상기 트렌치에 게이트 유전체 층 및 상기 게이트 전극을 형성하는 단계 - 상기 게이트 유전체 층은 상기 게이트 전극과 상기 마이크로 전자 기판 사이에 배치됨 -; 상기 트렌치를 선택적으로 에칭한 후에 남은 상기 희생 게이트 재료의 상기 일부를 제거하여 상기 에어갭 스페이서들을 형성하는 단계를 포함하는 것을 포함할 수 있다.
예 14에서, 예 13의 주제는 옵션으로 상기 트렌치에 상기 게이트 유전체 층 및 상기 상기 게이트 전극을 형성하는 단계는 상기 트렌치 내에 등각 게이트 유전체 층을 형성하고 상기 게이트 유전체 층 상에 상기 게이트 전극을 형성하는 단계를 포함하는 것을 포함할 수 있다.
다음의 예들은 추가 실시예들에 관한 것이며, 예 15는 전자 시스템으로서, 이는: 보드; 및 상기 보드에 부착된 마이크로 전자 컴포넌트를 포함하고, 상기 마이크로 전자 컴포넌트는 마이크로 전자 트랜지스터를 포함하고 이는 마이크로 전자 기판; 상기 마이크로 전자 기판에 형성된 소스 영역 및 드레인 영역; 상기 마이크로 전자 기판 위에 배치된 층간 유전체; 상기 층간 유전체를 통해 연장되어 상기 소스 영역과 전기적으로 접촉하는 소스 콘택; 상기 층간 유전체를 통해 연장되어 상기 소스 영역과 전기적으로 접촉하는 드레인 콘택; 상기 소스 콘택과 상기 드레인 콘택 사이에 위치하는 게이트 전극; 및 상기 게이트 전극과 상기 소스 콘택 및 상기 드레인 콘택 중 적어도 하나 사이에 위치하는 에어갭 스페이서를 포함한다.
예 16에서, 예 15의 주제는 옵션으로 상기 에어갭 스페이서가 그 안에 기체가 배치된 공동을 포함하는 것을 포함할 수 있다.
예 17에서, 예 16의 주제는 옵션으로 상기 기체가 공기를 포함하는 것을 포함할 수 있다.
예 18에서, 예 15 내지 예 17 중 임의의 것의 주제는 옵션으로 게이트 하드 마스크를 포함할 수 있고, 상기 게이트 전극은 상기 게이트 하드 마스크를 통해 연장된다.
예 19에서, 예 15 내지 17 중 임의의 것의 주제는 옵션으로 상기 게이트 전극과 상기 마이크로 전자 기판 사이에 배치된 게이트 유전체 층을 포함할 수 있다.
예 20에서, 예 19의 주제는 옵션으로 상기 게이트 유전체 층이 상기 게이트 전극에 인접하는 등각 층을 포함하는 것을 포함할 수 있다.
이와 같이 본 설명의 실시예들이 상세하게 설명되었지만, 그것의 사상 또는 범위로부터 벗어나지 않고 그것의 많은 명백한 변형들이 가능하므로, 첨부된 청구항들에 의해 정의된 본 설명은 전술한 설명에서 제시된 특정 상세들에 의해 제한되지는 않는다고 이해된다.

Claims (20)

  1. 마이크로 전자 트랜지스터로서,
    마이크로 전자 기판;
    상기 마이크로 전자 기판에 형성된 소스 영역 및 드레인 영역;
    상기 마이크로 전자 기판 위에 배치된 층간 유전체;
    상기 층간 유전체를 통해 연장되어 상기 소스 영역과 전기적으로 접촉하는 소스 콘택;
    상기 층간 유전체를 통해 연장되어 상기 소스 영역과 전기적으로 접촉하는 드레인 콘택;
    상기 소스 콘택과 상기 드레인 콘택 사이에 위치하는 게이트 전극; 및
    상기 게이트 전극과 상기 소스 콘택 및 상기 드레인 콘택 중 적어도 하나 사이에 위치하는 에어갭 스페이서를 포함하는, 마이크로 전자 트랜지스터.
  2. 제1항에 있어서, 상기 에어갭 스페이서는 그 안에 기체가 배치된 공동(void)을 포함하는, 마이크로 전자 트랜지스터.
  3. 제2항에 있어서, 상기 기체는 공기를 포함하는, 마이크로 전자 트랜지스터.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 게이트 하드 마스크를 추가로 포함하고, 상기 게이트 전극은 상기 게이트 하드 마스크를 통해 연장되는, 마이크로 전자 트랜지스터.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 게이트 전극과 상기 마이크로 전자 기판 사이에 배치된 게이트 유전체 층을 추가로 포함하는, 마이크로 전자 트랜지스터.
  6. 제5항에 있어서, 상기 게이트 유전체 층은 상기 게이트 전극에 인접하는 등각 층(conformal layer)을 포함하는, 마이크로 전자 트랜지스터.
  7. 마이크로 전자 트랜지스터를 제조하는 방법으로서,
    마이크로 전자 기판을 형성하는 단계;
    상기 마이크로 전자 기판에 소스 영역 및 드레인 영역을 형성하는 단계;
    상기 마이크로 전자 기판 위에 층간 유전체 재료를 형성하는 단계;
    상기 층간 유전체 재료를 통해 연장되어 상기 소스 영역과 전기적으로 접촉하는 소스 콘택을 형성하는 단계;
    상기 층간 유전체 재료를 통해 연장되어 상기 소스 영역과 전기적으로 접촉하는 드레인 콘택을 형성하는 단계;
    상기 소스 콘택과 상기 드레인 콘택 사이에 위치하는 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극과 상기 소스 콘택 및 상기 드레인 콘택 중 적어도 하나 사이에 위치하는 에어갭 스페이서를 형성하는 단계를 포함하는, 방법.
  8. 제7항에 있어서, 상기 에어갭 스페이서를 형성하는 단계는 그 안에 기체가 배치된 공동을 형성하는 단계를 포함하는, 방법.
  9. 제8항에 있어서, 그 안에 기체가 배치된 상기 공동을 형성하는 단계는 그 안에 공기가 배치된 상기 공동을 형성하는 단계를 포함하는, 방법.
  10. 제7항 내지 제9항 중 어느 한 항에 있어서, 상기 게이트 전극과 상기 마이크로 전자 기판 사이에 배치된 게이트 유전체 층을 형성하는 단계를 추가로 포함하는, 방법.
  11. 제7항 내지 제9항 중 어느 한 항에 있어서,
    상기 마이크로 전자 기판에 소스 영역 및 드레인 영역을 형성하는 단계 전에 상기 마이크로 전자 기판 상에 희생 재료 층을 형성하고 상기 희생 재료 층 상에 하드 마스크 재료 층을 형성하는 단계;
    상기 하드 마스크 재료 층 상에 에칭 블록 구조체를 패터닝하는 단계 - 상기 에칭 블록 구조체는 상기 하드 마스크 재료 층에 대해 낮은 에칭 선택도를 가짐 -;
    상기 희생 재료 층 및 상기 하드 마스크 재료 층을 에칭하여 그 위에 하드 마스크를 갖는 희생 게이트 재료 구조체를 형성하는 단계 - 상기 에칭 블록 구조체는 상기 에칭 프로세스 동안 위축되어 상기 층간 유전체 재료의 형성 전에 상기 하드 마스크의 곡면들을 형성함 -;
    상기 층간 유전체 재료를 평탄화하여 상기 하드 마스크의 일부를 노출시키는 단계;
    상기 희생 게이트 재료 구조체의 일부를 통해 트렌치를 선택적으로 에칭하는 단계 - 상기 하드 마스크 곡면들에 인접하는 상기 층간 유전체 재료의 일부가 상기 트렌치의 선택적인 에칭 후에 남는 상기 희생 게이트 재료 구조체의 일부 및 상기 하드 마스크의 일부 위로 연장되어 그를 보호함 -;
    상기 트렌치에 게이트 유전체 층 및 상기 게이트 전극을 형성하는 단계 - 상기 게이트 유전체 층은 상기 게이트 전극과 상기 마이크로 전자 기판 사이에 배치됨 -; 및
    상기 트렌치를 선택적으로 에칭한 후에 남은 상기 희생 게이트 재료의 상기 일부를 제거하여 상기 에어갭 스페이서들을 형성하는 단계를 추가로 포함하는, 방법.
  12. 제11항에 있어서, 상기 트렌치에 상기 게이트 유전체 층 및 상기 상기 게이트 전극을 형성하는 단계는 상기 트렌치 내에 등각 게이트 유전체 층을 형성하고 상기 게이트 유전체 층 상에 상기 게이트 전극을 형성하는 단계를 포함하는, 방법.
  13. 제7항에 있어서, 상기 에어갭 스페이서를 형성하는 단계는:
    상기 층간 유전체를 형성하기 전에 상기 마이크로 전자 기판 상에 희생 재료 구조체를 형성하는 단계 - 상기 희생 게이트 재료 구조체의 상부 표면은 상기 마이크로 전자 기판에 인접하는 상기 희생 재료 구조체의 대향하는 바닥 표면보다 작고 그와 정렬됨 -;
    상기 층간 유전체 재료를 평탄화하여 상기 희생 재료 구조체의 상부 표면을 노출시키는 단계;
    상기 희생 재료 구조체의 일부를 통해 트렌치를 선택적으로 에칭하는 단계 - 상기 층간 유전체 재료의 일부는 상기 트렌치의 상기 선택적인 에칭 후에 남는 상기 희생 재료 구조체의 일부 위로 연장되어 그를 보호함 -;
    상기 트렌치에 게이트 유전체 층 및 상기 게이트 전극을 형성하는 단계 - 상기 게이트 유전체 층은 상기 게이트 전극과 상기 마이크로 전자 기판 사이에 배치됨 -; 및
    상기 트렌치를 선택적으로 에칭한 후에 남은 상기 희생 게이트 재료의 상기 일부를 제거하여 상기 에어갭 스페이서들을 형성하는 단계를 포함하는, 방법.
  14. 제13항에 있어서, 상기 트렌치에 상기 게이트 유전체 층 및 상기 상기 게이트 전극을 형성하는 단계는 상기 트렌치 내에 등각 게이트 유전체 층을 형성하고 상기 게이트 유전체 층 상에 상기 게이트 전극을 형성하는 단계를 포함하는, 방법.
  15. 전자 시스템으로서,
    보드: 및
    상기 보드에 부착된 마이크로 전자 컴포넌트를 포함하고, 상기 마이크로 전자 컴포넌트는 마이크로 전자 트랜지스터를 포함하고 이는:
    마이크로 전자 기판;
    상기 마이크로 전자 기판에 형성된 소스 영역 및 드레인 영역;
    상기 마이크로 전자 기판 위에 배치된 층간 유전체;
    상기 층간 유전체를 통해 연장되어 상기 소스 영역과 전기적으로 접촉하는 소스 콘택;
    상기 층간 유전체를 통해 연장되어 상기 소스 영역과 전기적으로 접촉하는 드레인 콘택;
    상기 소스 콘택과 상기 드레인 콘택 사이에 위치하는 게이트 전극; 및
    상기 게이트 전극과 상기 소스 콘택 및 상기 드레인 콘택 중 적어도 하나 사이에 위치하는 에어갭 스페이서를 포함하는, 전자 시스템.
  16. 제15항에 있어서, 상기 에어갭 스페이서는 그 안에 기체가 배치된 공동을 포함하는, 전자 시스템.
  17. 제16항에 있어서, 상기 기체는 공기를 포함하는, 전자 시스템.
  18. 제15항 내지 제17항 중 어느 한 항에 있어서, 게이트 하드 마스크를 추가로 포함하고, 상기 게이트 전극은 상기 게이트 하드 마스크를 통해 연장되는, 전자 시스템.
  19. 제15항 내지 제17항 중 어느 한 항에 있어서, 상기 게이트 전극과 상기 마이크로 전자 기판 사이에 배치된 게이트 유전체 층을 추가로 포함하는, 전자 시스템.
  20. 제19항에 있어서, 상기 게이트 유전체 층은 상기 게이트 전극에 인접하는 등각 층을 포함하는, 전자 시스템.
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