TWI747828B - 具有氣隙間隔層的電晶體 - Google Patents

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Abstract

可製造微電子電晶體而具有形成為閘極側壁間隔層的氣隙間隔層，使得氣隙間隔層位於閘極電極與微電子電晶體之源極接點及/或汲極接點之間。當氣態物質的介電常數明顯地低於固態或者半固態介電材料之介電常數時，氣隙間隔層可造成閘極電極與源極接點及/或汲極接點之間最小的電容耦合，其可降低微電子電晶體之電路延遲。

Description

具有氣隙間隔層的電晶體
本說明書之實施例係關於微電子裝置之領域，且更特別的是關於微電子電晶體之製造。
積體電路組件之較高效能、較低成本、增加小型化及積體電路之較大封裝密度係為用於微電子裝置之製造的微電子工業之持續的目標。為了達成這些目標，在微電子裝置內的電晶體必需微縮(scale down)，亦即變得更小。微電子裝置內微電子電晶體之尺寸上的降低已造成關於微電子電晶體之效能及效率的一些困難。因此，已具有用以利用在他們的設計、使用的材料及/或他們的製造過程上的改善來改善他們的效率的驅動。
200‧‧‧微電子電晶體
110‧‧‧微電子基板
111‧‧‧微電子基板鰭
112‧‧‧源極區域
114‧‧‧汲極區域
116‧‧‧介電隔離結構/區域
122‧‧‧閘極電極
124‧‧‧閘極介電層
126‧‧‧硬掩膜
128‧‧‧側壁
130‧‧‧層間介電材料
132‧‧‧源極接點
134‧‧‧汲極接點
205‧‧‧端至端結構
210‧‧‧氣隙間隔層
212‧‧‧犧牲材料層
214‧‧‧硬掩膜材料層
216‧‧‧蝕刻方塊結構
222‧‧‧第一犧牲材料結構
224‧‧‧第一硬掩膜
226‧‧‧曲面
232‧‧‧第二犧牲材料結構
234‧‧‧第二硬掩膜
236‧‧‧曲面
242‧‧‧犧牲間隔層
244‧‧‧溝槽
256‧‧‧介電栓塞材料
262‧‧‧頂面
264‧‧‧底面
300‧‧‧計算裝置
302‧‧‧板
304‧‧‧處理器
306A‧‧‧通訊晶片
306B‧‧‧通訊晶片
308‧‧‧揮發性記憶體
310‧‧‧非揮發性記憶體
312‧‧‧快閃記憶體
314‧‧‧圖形處理器/CPU
316‧‧‧晶片組
本揭露之標的係在本說明之結語部分中特別地指出且明確地請求。本揭露之前述及其它特徵將從下面說明和附加的申請專利範圍連同附圖將變得更充分顯現。 所要理解的是，附圖依據本揭露僅描述些許實施例，因而不被視為限制其範圍。將透過使用附圖以額外的特定性(specificity)和細節來說明本揭露，使得本揭露之益處能更輕易地查明，其中：圖1闡述在本領域中已知的微電子電晶體之側剖面視圖。
圖2闡述依據本發明說明之實施例具有氣隙間隔層的微電子電晶體之側剖面視圖。
圖3~17闡述依據本發明說明之一實施例製造具有至少一氣隙間隔層的微電子電晶體之過程的剖面視圖。
圖18~23闡述依據本發明說明另一實施例製造具有至少一氣隙間隔層的微電子電晶體之過程的剖面視圖。
圖24闡述依據本發明說明之一建置的計算裝置。
【發明內容及實施方式】
在下列詳細的說明中，對附圖作成參考，附圖藉由闡述的方式繪示特定的實施例，所請求的標的可以該特定的實施例來實行。該些實施例係以充分的細節來說明，用以使那些本領域具有通常知識者能實行該標的。要理解的是，雖然不相同，但各種實施例並不必然為互斥的。舉例而言，與一實施例有關的特別特徵、結構或特性可在不悖離所請求的標的之精神和範圍下在其它實施例內被建置。在此說明書中提及「一實施例」或「實施例」意味連同該實施例說明的特別特徵、結構或特性係包括在包 含於本說明內的至少一建置中。因此，詞彙「一實施例」或「在實施例中」的使用並不必然指的是相同的實施例。此外，要了解的是，在各個揭示的實施例內個別元件的位置或排列可在不悖離所請求的標的之精神及範圍下作修改。因此，並非以限制的意義來看待下列詳細的說明，並且本標的之範圍係僅藉由附加的申請專利範圍來界定，連同附加的申請專利範圍對其賦予的全等效之範圍來適當地闡釋。在圖式中，相似的數字參照遍及一些視圖之相同或類似的元件或功能，並且其中說明的元件並不必然彼此成比例，反而是可放大或縮減個別元件以為了更輕易理解在本說明之內文中的元件。
於此使用的術語「在...之上(over)」、「至(to)」、「之間(between)」及「在...上(on)」指的是對照其它層或組件的一層或組件之相對位置。在另一層/組件「之上」或「上」或是接合「至」另一層/組件的一層/組件可直接與該另一層/組件接觸或是可具有一或多個介入的層/組件。層/組件「之間」的一層/組件可值接與該等層/組件接觸或可具有一或多個介入的層/組件。
圖1闡述如本領域已知的微電子電晶體100之剖面視圖。微電子電晶體100可形成在微電子基板110上及/或中。如圖1所進一步繪示的，微電子電晶體閘極120可形成在微電子基板110上。微電子電晶體閘極120可包括閘極電極122，具有配置於閘極電極122與微電子基板110之間的閘極介電質124，且可進一步包括覆蓋閘 極電極122的硬掩膜126。微電子電晶體閘極120可進一步包括形成於閘極電極122之對立側壁128上的閘極側壁間隔層(spacer)136。源極區域112及汲極區域114可形成於微電子基板110中，像是藉由在電晶體閘極120之對立側上離子佈值適當的摻雜劑來形成。層間介電材料130可配置於微電子基板110之上，並且源極接點132和汲極接點134可透過層間介電材料130來形成，用以分別與源極區域112及汲極區域114電連接。用於微電子電晶體100之組件的功能和製程及在本領域中所周知的而為了簡潔及明確的緣故，將不於此討論。
微電子基板110可為由可包括(但不限於)矽、鍺、矽鍺(silicon-germanium)或III-V複合半導體材料的材料之單一晶體所組成的塊體基板(bulk substrate)。微電子基板110亦可包含絕緣體上矽基板(SOI；silicon-on-insulator)，其中配置於塊體基板上的上部絕緣體層(未繪示)由可包括(但不限於)二氧化矽(silicon dioxide)、氮化矽(silicon nitride)或氮氧化矽(silicon oxynitride)的材料所組成。
閘極電極122可包括任何適當的導電材料。在一實施例中，閘極電極122可包含金屬，其包括(但不限於)純金屬和鈦(titanium)、鎢(tungsten)、鉭(tantalum)、鋁(aluminum)、銅(copper)、釕(ruthenium)、鈷(cobalt)、鉻(chromium)、鐵、鈀(palladium)、鉬(molybdenum)、錳(manganese)、釩 (vanadium)、金、銀及鈮(niobium)之合金。亦可使用較低導電金屬碳化物，諸如碳化鈦(titanium carbide)、碳化鋯(zirconium carbide)、碳化鉭(tantalum carbide)、碳化鎢(tungsten carbide)及碳化鎢。閘極電極122亦可從金屬氮化物作成，像是氮化鈦(titanium nitride)及氮化鉭(tantalum nitride)，或從導電金屬氧化物作成，像是氧化釕(ruthenium oxide)。閘極電極122亦可包括具有稀土(rare earth)的合金，像是鋱(terbium)和鏑(dysprosium)，或包括貴金屬，像是白金(platinum)。
閘極介電質124可從任何周知的閘極介電材料形成，包括(但不限於)二氧化矽(SiO2)、氮氧化矽(SiOxNy)、氮化矽(Si3N4)及高k(high-k)介電材料，其中介電常數可包含約大於4的值，諸如氧化鉿(hafnium oxide)、氧化鉿矽(hafnium silicon oxide)、(lanthanum oxide)、氧化鑭(lanthanum aluminum oxide)、氧化鋯(zirconium oxide)、氧化鋯矽(zirconium silicon oxide)、氧化鉭(tantalum oxide)、鉭氧化矽(tantalum silicon oxide)、氧化鈦(titanium oxide)、鈦酸鍶鋇(barium strontium titanium oxide)、氧化鈦鋇(barium titanium oxide)、氧化鍶鈦(strontium titanium oxide)、氧化釔(yttrium oxide)、氧化鋁(aluminum oxide)、氧化鉛鍶鉭(lead scandium tantalum oxide)及鈮酸鉛鋅(lead zinc niobate)。
層間介電材料130可為任何適當的介電材料，包括(但不限於)二氧化矽、氮化矽及類似者並且可從低k材料(介電常數k，像是1.0~2.2)來形成。
閘極側壁間隔層136可由任何適當的介電材料作成，諸如矽氮化物(例如，Si3N4)、矽氧氮化物(例如，SiON)、矽碳氮氧化物(例如，SiOCN)或矽碳氮化物(例如，SiCN)。閘極側壁間隔層136係通常在電晶體製造中使用，用以將閘極電極122與源極接點132及/或汲極接點134電性地分開。閘極側壁間隔層136可從低-k介電材料作成，以為了降低由於閘極電極122與源極接點132及/或汲極接點134之間的電容耦合(capacitive coupling)的電路延遲。
本發明說明之實施例包括具有形成為閘極側壁間隔層的氣隙間隔層之微電子電晶體以及其製造方法。當氣態物質(gaseous substances)之介電常數明顯地低於固態或半固態(semi-solid)介電材料的介電常數時，氣隙間隔層可造成閘極電極與源極接點及/或汲極接點之間的最小電容耦合，其可降低微電子電晶體的電路延遲。
圖2闡述依據本發明說明之一實施例的微電子電晶體200之剖面視圖，其中圖1之閘極側壁間隔層136係以氣隙間隔層210來取代。要了解的是，雖然於此使用術語「氣隙(airgap)」，但是「氣隙」的定義包括以任何實質上惰性的氣體或氣態物質(包括但不限於空氣)填充的孔洞(void)。
圖3~17闡述用於微電子電晶體200之製造(請見圖17)及使用於隔離微電子電晶體200的端至端(end-to-end)結構205(請見圖17)的一實施例。要了解的是，雖然本發明說明闡述特定電晶體組態，但本發明說明之實施例可應用於任何電晶體組態，非平面及平面兩者。
如圖3所繪示，微電子基板110係以形成於其中的介電隔離結構116所形成，像是本領域已知的淺溝槽隔離結構(shallow trench isolation structure)。犧牲材料層212，像是多晶矽或是非晶矽(amorphous silicon)，可形成於微電子基板110和介電隔離結構116上。硬掩膜材料層214，像是矽氮化物、矽碳化物或矽氮氧化物，可形成於犧牲材料層212上。蝕刻方塊結構216接著可在硬掩膜材料層214上被圖案化。用於形成介電隔離結構116、犧牲材料層212、硬掩膜材料層214及蝕刻方塊結構216的製程在本領域中是周知的，並且為了簡潔及明確的緣故，於此將不進行討論。
如圖4所繪示，可蝕刻圖3的結構，其將圖案化的蝕刻方塊結構216轉譯成硬掩膜材料層214和犧牲材料層212，用以形成具有第一硬掩膜224的第一犧牲材料結構222(繪示於介電隔離結構116上的位置)和具有第二硬掩膜234的第二犧牲材料結構232(繪示於微電子基板110上的位置)。蝕刻方塊結構216可選自對硬掩膜材料層214具有低蝕刻選擇性的材料，該蝕刻硬掩膜材料 層214造成於蝕刻過程期間蝕刻方塊材料收縮，藉此在第一硬掩膜224中形成曲面226且亦在第二硬掩膜234中形成曲面236。
如圖5所繪示，其為圖4之沿著線5-5的剖面視圖，第一犧牲材料結構222和第二犧牲232可為沿著介電隔離結構116和微電子基板110延伸的非平面結構。對本領域具有通常知識之該些者將了解的是，第一犧牲材料結構222亦將延伸上至微電子基板110之至少一部分(未具體闡述)並且第二犧牲材料結構232將延伸上到至少一關聯的介電隔離結構(未繪示)。如將進一步了解的，至少一微電子電晶體200(請見圖17)將自第一犧牲材料結構222和第二犧牲材料結構232之各者形成，其中他們在微電子基板110上延伸，並且至少一端至端結構205(請見圖17)將自第一犧牲材料結構222和第二犧牲材料結構232之各者形成，其中他們在他們關聯的介電隔離結構上延伸。因此，當微電子電晶體200(請見圖12)和端至端結構205(請見圖12)在本實施例中同步地形成時，其形成為了明確的緣故在分開的犧牲材料結構上闡述。進一步來說，要注意的是，微電子基板鰭111可自微電子基板110延伸，用以對本領域具有通常知識的該些者闡述可形成非平面微電子電晶體。正如他們可與於此闡述的實施例稍微不同，用於非平面微電子電晶體之組件的製造過程為了簡潔和明確的緣故，於此將不會討論。圖6闡述沿著圖5之線6-6的側剖面視圖。
如圖7所繪示，可移除蝕刻方塊結構216(請見圖4)並且可相鄰第一犧牲材料結構222和第二犧牲材料結構232形成犧牲間隔層242。如將討論的，可使用犧牲間隔層242在形成源極區域112和汲極區域114期間防止對第二閘極材料結構232的損害。犧牲間隔層242可藉由任何已知的技術來形成，包括但不限於犧牲材料之保形沉積(conformal deposition)，跟著是各向異性蝕刻(anisotropic etch)。
如圖8所繪示，可形成源極區域112和汲極區域114且其後可移除犧牲間隔層242(請見圖7)。在一實施例中，可藉由在微電子基板110中進行底切過程(undercut process)跟著是磊晶再生長過程來形成源極區域112和汲極區域114。這些過程為本領域中已周知的，並且為了簡潔和明確的緣故，於此將不討論。
如圖9所繪示，可在微電子基板110、源極區域112、汲極區域114、介電隔離區域116、第一硬掩膜224、第二硬掩膜234和相鄰的第一犧牲材料結構222及第二犧牲材料結構232之上沉積層間介電材料130。如進一步繪示於圖9，可平坦化層間介電材料130，用以曝露第一硬掩膜224和第二硬掩膜234的部分。
如圖10所繪示，可透過第二硬掩膜234之部分和第二犧牲材料結構232之部分來形成溝槽244用以曝露微電子基板110之部分。可藉由將在層間介電質130上的蝕刻掩膜(未繪示)圖案化及進行各向異性蝕刻(像是 乾蝕刻)來形成溝槽244。可以層間介電質130與第二硬掩膜234/第二犧牲材料結構232之間的選擇性來進行蝕刻。因此，由於第二硬掩膜曲面236，層間介電質130之部分在第二硬掩膜234之部分和第二犧牲材料結構232之部分之上延伸並且對其進行保護。圖11(沿著圖10之線11-11的剖面)及圖12(沿著圖12之線12-12的剖面)闡述蝕刻以形成溝槽244的圖案亦可形成為第一犧牲材料結構222的部分，使得當第一犧牲材料結構222延伸(未繪示)至微電子基板110上時，如關於第二犧牲材料結構232所闡述者相同的結構將延伸以用於在其上形成微電子電晶體。
如圖13所繪示，閘極電極122和閘極介電層124可在溝槽244中形成(請見圖10)，其中閘極介電層124係配置於閘極電極122與微電子基板110之間。雖然閘極介電層124係說明為其中的保角沉積，但閘極介電層124可形成為僅在溝槽244之底部處的一層(請見圖10)，用以鄰接微電子基板110，如圖2所繪示者。進一步如圖13所繪示，源極接點132和汲極接點134可透過層間介電材料130來形成以分別與源極區域112和汲極區域114電連接。用於形成閘極介電層124、閘極電極122、源極接點132及汲極接點134的製程係在本領域中是周知的且為了簡潔及明確的緣故於此將不會討論。
如圖14所繪示，像是藉由各向異性蝕刻，可蝕刻第一硬掩膜224，並且可以等向性蝕刻(isotropic etch)，像是濕蝕刻，來在用於形成端至端結構205(請見圖17)的地區移除第一犧牲材料結構222(請見圖13)。如圖15及16所繪示，實質地移除整體第一犧牲材料結構222(請見圖13)，整體第一犧牲材料結構222包括延伸至微電子基板110之至少一部分(未具體地闡述)的其之部分上，以用於形成微電子電晶體，如先前所討論的。照樣地，當第二犧牲材料結構232(請見圖13)將延伸至與介電隔離結構(未繪示)關聯的至少一者上以用於形成與端至端結構關聯的至少一者時，在用於形成端至端結構的地區移除第二犧牲材料結構232(請見圖13)將亦在閘極介電質124和閘極電極122移除第二犧牲材料結構，用以形成氣隙間隔層210，藉以形成微電子電晶體200。
如圖17所繪示，可沉積介電栓塞(plug)材料256以填充由移除第一犧牲材料結構222(請見圖13)所剩下的孔洞，藉此形成端至端結構205。在一實施例中，介電栓塞材料256可藉由非保形沉積過程(non-conformal deposition process)來沉積，像是物理氣相沉積(physical vapor deposition)，使得介電栓塞材料256僅填充在介電隔離結構116之上的地區而不會轉移到關聯的微電子電晶體之氣隙間隔層。
圖18~23闡述本發明說明的另一實施例，其中微電子電晶體可不以硬掩膜來形成。要注意的是，在此實施例中，使用以形成第一犧牲材料結構222和第二犧牲 閘極材料結構232的犧牲材料層212(請見圖3)對微電子基板110和層間介電質130兩者必需具有非常良好的選擇性(selectivity)。如圖18所繪示，第一犧牲材料結構222和第二犧牲材料結構232各者可被製造具有小於且實質與底面264對準的頂面262，其分別鄰接介電隔離結構116和微電子基板110。於此使用的術語「與...對準」可界定以意味頂面262與底面264實質上共用共同的中線CL。要了解的是，雖然所闡述較小的頂面262係為形成曲面的結果，像是在圖3~17中所繪示關於第一硬掩膜224和第二硬掩膜234，本發明說明並不限於此，正如第一犧牲結構222及/或第二犧牲閘極材料結構232能以任何適當的形狀來形成(像是在剖面上的多邊形)一樣，只要頂面262小於且實質與其底面264對準即可。要注意的是，如先前所討論的，圖18闡述在製造源極區域112和汲極區域114之後的結構。
如圖19所繪示，層間介電材料130可在微電子基板110、源極區域112、汲極區域114、介電隔離區域116及相鄰的該第一犧牲材料結構222和第二犧牲材料結構232之上沉積。如進一步在圖19中所繪示，可將層間介電材料130平坦化以曝露第一犧牲材料結構222和第二犧牲材料結構232之頂面262。
如圖20所繪示，溝槽244可透過第二犧牲材料結構232之部分來形成，用以曝露微電子基板110之部分。如先前所討論的，溝槽244可藉由在層間介電質130 上將蝕刻掩膜(未繪示)圖案化且進行各向異性蝕刻(像是乾蝕刻)來形成。可以層間介電質130與第二犧牲材料結構232之間的選擇性來進行蝕刻。因此，由於第二犧牲材料結構232之頂面262小於第二犧牲材料結構232之低面264，層間介電質130之部分在第二犧牲材料結構232之部分上延伸且對其保護。
如圖21所繪示，閘極介電層124和閘極電極122可在溝槽244中形成(請見圖20)，其中閘極介電層124係配置於閘極電極122與微電子基板110之間。如進一步在圖16中所繪示，可透過層間介電材料130形成源極接點132和汲極接點134，用以分別與源極區域112和汲極區域114電連接。
如圖22所繪示，第一犧牲材料結構222(請見圖21)和第二犧牲材料結構可用等向性蝕刻(像是濕蝕刻)以與圖14~16相關所討論的方式來移除，其中形成氣隙間隔層210而鄰近於閘極介電質124和閘極電極122，由此形成微電子電晶體200。
如圖23所繪示，可沉積介電栓塞材料256以填充由移除第一犧牲材料結構222(請見圖16)所留下的孔洞，由此形成端至端結構205。在一實施例中，介電栓塞材料256可藉由非保形沉積過程來沉積，像是物理氣相沉積，使得介電栓塞材料256僅填充在介電隔離結構116之上的地區而不轉移到沿著第一犧牲材料結構222形成的至少一微電子電晶體中的氣隙間隔層，如先前所討論者。
如圖17及23中所繪示，微電子電晶體200具有位於閘極電極122與源極接點132及汲極接點134中之至少一者之間他們分別的氣隙間隔層210。如對本領域具有通常知識之該些者將了解的，此配置可明顯地降低閘極電極122與源極接點132及汲極接點134中至少一者之間的電容耦合，其相較於具有自固態或半固態介電材料形成的間隔層的微電子電晶體而言可降低電路延遲。
圖24闡述依據本發明說明之一建置的一種計算裝置300。計算裝置300容置有板302。板可包括眾多的微電子組件，其包括但不限於處理器304、至少一通訊晶片306A、306B、揮發性記憶體308(例如，DRAM)、非揮發性記憶體310(例如，ROM)、快閃記憶體312、圖形處理器或CPU 314、數位信號處理器(未繪示)、密碼處理器(未繪示)、晶片組316、天線、顯示器(觸控螢幕顯示器)、觸控螢幕控制器、電池、音訊編解碼器(未繪示)、視訊編解碼器(未繪示)、功率放大器(AMP；power amplifier)、全球定位系統(GPS；global positioning system)裝置、羅盤、加速度計(未繪示)、陀螺儀(未繪示)、揚聲器(未繪示)、攝像機以及大量儲存裝置(未繪示)(諸如硬碟驅動、光碟(CD；compact disk)、數位多功能光碟(DVD；digital versatile disk)等等)。微電子組件之任一者可實體地及電性地耦接至板302。在一些建置中，微電子組件之至少一者可為部分的處理器304。
通訊晶片致能無線通訊以用於至及自計算裝置的資料之傳輸。術語「無線」及其衍生可使用來描述電路、裝置、系統、方法、技術、通訊通道等，其可透過使用經由非固態媒體之調變的電磁放射來通訊資料。此術語並非暗示關聯的裝置並不包含任何線，雖然在一些實施例中他們可能沒有。通訊晶片可建置眾多的無線標準或協定之任一者，包括但不限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生以及任何指稱為3G、4G、5G及以上的其它無線協定。計算裝置可包括複數個通訊晶片。舉例而言，第一通訊晶片可專用於較短範圍無線通訊，像是Wi-Fi及藍牙，以及第二通訊晶片可專用於較長範圍無線通訊，像是GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它者。
術語「處理器」可係指任何裝置或從暫存器及/或記憶體處理電子資料的裝置之部分，用以將該電子資料變換成可存儲於暫存器及/或記憶體中的其它電子資料。
在具有微電子電晶體的計算裝置400內的微電子組件之任一者可包括位於閘極電極與源極接點及汲極接點中之至少一者之間的氣隙間隔層，其可明顯地降低閘極電極與源極接點及汲極接點中之至少一者之間的電容耦 合，由此相較於具有自固態或半固態介電材料所形成的間隔層的微電子電晶體來說降低了電路延遲，如於此所討論者。
在各種建置中，計算裝置可為膝上型電腦(laptop)、易網機(netbook)、筆記型電腦、超薄型筆電(ultrabook)、智慧型電話、平板電腦、個人數位助理(PDA；personal digital assistant)、超級行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器(monitor)、機上盒、娛樂控制單元(entertainment control unit)、數位相機、可攜式音樂播放器(portable music player)或數位視訊錄影機(digital video recorder)。在進一步建置中，計算裝置可為處理資料之任何其它電子裝置。
要了解的是，本發明說明之標的並不必然限於在圖1~19中闡述的特定應用。該標的可應用於其它微電子電晶體配置，如本領域具有通常知識之該些者所了解的。
下列範例屬於進一步實施例，其中範例1是一種微電子電晶體，包含：微電子基板；源極區域和汲極區域，形成在該微電子基板中；層間介電質，配置於該微電子基板之上；源極接點，延伸通過該層間介電質且電接觸該源極區域；汲極接點，延伸通過該層間介電質且電接觸該源極區域；閘極電極，位於該源極接點與該汲極接點之間；以及氣隙間隔層，位於該閘極電極與該源極接點及 該汲極接點其中之少一者之間。
在範例2中，範例1之標的能選擇地包括：該氣隙間隔層包含具有氣體配置於其中的孔洞。
在範例3中，範例2之標的能選擇地包括：該氣體包含空氣。
在範例4中，範例1至3之任一者的標的能選擇地包括：閘極硬掩膜，其中該閘極電極延伸通過該閘極硬掩膜。
在範例5中，範例1至3之任一者的標的能選擇地包括：閘極介電層，配置於該閘極電極與該微電子基板之間。
在範例6中，範例5之標的能選擇地包括：該閘極介電層包含鄰接該閘極電極的保形層。
下列範例屬於進一步的實施例，其中範例7是一種製造微電子電晶體的方法，包含：形成微電子基板；在該微電子基板中形成源極區域和汲極區域；在該微電子基板之上形成層間介電材料；形成源極接點延伸通過該層間介電材料且電接觸該源極區域；形成汲極接點延伸通過該層間介電材料且電接觸該源極區域；形成閘極電極位於該源極接點與該汲極接點之間；以及形成氣隙間隔層位於該閘極電極與該源極接點及該汲極接點其中至少一者之間。
在範例8中，範例7之標的能選擇地包括：形成該氣隙間隔層的步驟包含形成具有氣體配置於其中的 孔洞。
在範例9中，範例8之標的能選擇地包括：形成具有該氣體配置於其中的該孔洞的步驟包含形成具有空氣配置於其中的該孔洞。
在範例10中，範例7至9之任一者的標的能選擇地包括：形成閘極介電層，配置於該閘極電極與該微電子基板之間。
在範例11中，範例7至9之任一者的標的能選擇地包括：在該微電子基板中形成源極區域和汲極區域之前在該微電子基板上形成犧牲材料層且在該犧牲材料層上形成硬掩膜材料層；在該硬掩膜材料層上將蝕刻方塊結構圖案化，其中該蝕刻方塊結構對該硬掩膜材料層選擇性地具有低蝕刻；蝕刻該犧牲材料層及該硬掩膜材料層，用以形成在其上具有硬掩膜的犧牲閘極材料結構，其中該蝕刻方塊結構於該蝕刻過程期間收縮，用以在形成該層間介電材料之前形成該硬掩膜之曲面；平坦化該層間介電材料，用以曝露該硬掩膜之部分；選擇性地蝕刻通過該犧牲閘極材料結構之部分的溝槽，其中鄰接該硬掩膜曲面的該層間介電材料之部分在該硬掩膜之部分和在該選擇性蝕刻該溝槽之後剩下的該犧牲閘極材料結構之部分之上延伸且對其進行保護；在該溝槽中形成閘極介電層和該閘極電極，其中該閘極介電層配置於該閘極電極與該微電子基板之間；以及移除在選擇性地蝕刻該溝槽之後剩下的該犧牲閘極材料之該部分，用以形成該氣隙間隔層。
在範例12中，範例11之標的能選擇地包括：在該溝槽中形成該閘極介電層和該閘極電極的步驟包含在該溝槽內形成保形閘極介電層且在該閘極介電層上形成該閘極電極。
在範例13中，範例7之標的能選擇地包括形成該氣隙間隔層的步驟，其包含：在形成該層間介電質之前在該微電子基板上形成犧牲材料結構，其中該犧牲閘極材料結構之頂面小於鄰接該微電子基板的該犧牲材料結構之對立底面且與其對準；將該層間介電材料平坦化，用以曝露該犧牲材料結構之該頂面；選擇性地蝕刻通過該犧牲材料結構之部分的溝槽，其中該層間介電材料之部分在該選擇性蝕刻該溝槽之後剩下的該犧牲材料結構之部分之上延伸且對其進行保護；在該溝槽中形成閘極介電層和該閘極電極，其中該閘極介電層配置於該閘極電極與該微電子基板之間；以及移除在選擇性地蝕刻該溝槽之後剩下的該犧牲閘極材料之該部分，用以形成該氣隙間隔層。
在範例14中，範例13之標的能選擇地包括：在該溝槽中形成該閘極介電層和該閘極電極的步驟包含在該溝槽內形成保形閘極介電層且在該閘極介電層上形成該閘極電極。
下列範例屬於進一步實施例，其中範例15是一種電子系統，包含：板；以及微電子組件，附接至該板，其中該微電子組件包括微電子電晶體，其包含：微電子基板；源極區域和汲極區域，形成於該微電子基板中； 層間介電質，配置於該微電子基板之上；源極接點，延伸通過該層間介電質且電接觸該源極區域；汲極接點，延伸通過該層間介電質且電接觸該源極區域；閘極電極，位於該源極接點與該汲極接點之間；以及氣隙間隔層，位於該閘極電極與該源極接點及該汲極接點其中至少一者之間。
在範例16中，範例15之標的能選擇地包括：該氣隙間隔層包含具有氣體配置於其中的孔洞。
在範例17中，範例16之標的能選擇地包括：該氣體包含空氣。
在範例18中，範例15至17之任一者的標的能選擇地包括：閘極硬掩膜，其中該閘極電極延伸通過該閘極硬掩膜。
在範例19中，範例15至17之任一者的標的能選擇地包括：配置於該閘極電極與該微電子基板之間的閘極介電層。
在範例20中，範例19之標的能選擇地包括：該閘極介電層包含鄰接該閘極電極的保形層。
因此，本發明說明之實施例已詳細地說明，要了解的是，由附加的申請專利範圍所界定的本發明說明並不受到在上面說明中提出的特定細節所限制，由於其許多明顯的變化在不悖離其精神或範圍下是可能的。
200‧‧‧微電子電晶體
110‧‧‧微電子基板
112‧‧‧源極區域
114‧‧‧汲極區域
122‧‧‧閘極電極
124‧‧‧閘極介電層
126‧‧‧硬掩膜
128‧‧‧側壁
130‧‧‧層間介電材料
132‧‧‧源極接點
134‧‧‧汲極接點
210‧‧‧氣隙間隔層

Claims (8)

  1. 一種製造微電子電晶體的方法，包含：形成微電子基板；在該微電子基板中形成源極區域和汲極區域；在該微電子基板之上形成層間介電材料；形成源極接點延伸通過該層間介電材料且電接觸該源極區域；形成汲極接點延伸通過該層間介電材料且電接觸該汲極區域；形成閘極電極位於該源極接點與該汲極接點之間；形成氣隙間隔層位於該閘極電極與該源極接點及該汲極接點其中至少一者之間；在該微電子基板中形成源極區域和汲極區域之前在該微電子基板上形成犧牲材料層且在該犧牲材料層上形成硬掩膜材料層；在該硬掩膜材料層上將蝕刻方塊結構圖案化，其中該蝕刻方塊結構對該硬掩膜材料層選擇性地具有低蝕刻；蝕刻該犧牲材料層及該硬掩膜材料層，用以形成在其上具有硬掩膜的犧牲閘極材料結構，其中該蝕刻方塊結構於該蝕刻過程期間收縮，用以在形成該層間介電材料之前形成該硬掩膜之曲面；平坦化該層間介電材料，用以曝露該硬掩膜之部分；選擇性地蝕刻通過該犧牲閘極材料結構之部分的溝槽，其中鄰接該硬掩膜曲面的該層間介電材料之部分在該 硬掩膜之部分和在該選擇性蝕刻該溝槽之後剩下的該犧牲閘極材料結構之部分之上延伸且對其進行保護；在該溝槽中形成閘極介電層和該閘極電極，其中該閘極介電層配置於該閘極電極與該微電子基板之間；以及移除在選擇性地蝕刻該溝槽之後剩下的該犧牲閘極材料之該部分，用以形成該氣隙間隔層。
  2. 如申請專利範圍第1項的方法，其中形成該氣隙間隔層的步驟包含形成具有氣體配置於其中的孔洞。
  3. 如申請專利範圍第2項的方法，其中形成具有該氣體配置於其中的該孔洞的步驟包含形成具有空氣配置於其中的該孔洞。
  4. 如申請專利範圍第1項的方法，其中在該溝槽中形成該閘極介電層和該閘極電極的步驟包含在該溝槽內形成保形閘極介電層且在該閘極介電層上形成該閘極電極。
  5. 一種製造微電子電晶體的方法，包含：形成微電子基板；在該微電子基板中形成源極區域和汲極區域；在該微電子基板之上形成層間介電材料；形成源極接點延伸通過該層間介電材料且電接觸該源極區域；形成汲極接點延伸通過該層間介電材料且電接觸該汲極區域；形成閘極電極位於該源極接點與該汲極接點之間；形成氣隙間隔層位於該閘極電極與該源極接點及該汲 極接點其中至少一者之間，其中形成該氣隙間隔層的步驟包含：在形成該層間介電質之前在該微電子基板上形成犧牲材料結構，其中該犧牲材料結構之頂面小於鄰接該微電子基板的該犧牲材料結構之對立底面且與其對準；將該層間介電材料平坦化，用以曝露該犧牲材料結構之該頂面；選擇性地蝕刻通過該犧牲材料結構之部分的溝槽，其中該層間介電材料之部分在該選擇性蝕刻該溝槽之後剩下的該犧牲材料結構之部分之上延伸且對其進行保護；在該溝槽中形成閘極介電層和該閘極電極，其中該閘極介電層配置於該閘極電極與該微電子基板之間；以及移除在選擇性地蝕刻該溝槽之後剩下的該犧牲閘極材料之該部分，用以形成該氣隙間隔層。
  6. 如申請專利範圍第5項的方法，其中在該溝槽中形成該閘極介電層和該閘極電極的步驟包含在該溝槽內形成保形閘極介電層且在該閘極介電層上形成該閘極電極。
  7. 如申請專利範圍第5項的方法，其中形成該氣隙間隔層的步驟包含形成具有氣體配置於其中的孔洞。
  8. 如申請專利範圍第7項的方法，其中形成具有該氣體配置於其中的該孔洞的步驟包含形成具有空氣配置於其中的該孔洞。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3326206B1 (en) * 2015-07-17 2021-11-24 Intel Corporation Method of manufacturing a transistor with airgap spacer
US10319627B2 (en) * 2016-12-13 2019-06-11 Globalfoundries Inc. Air-gap spacers for field-effect transistors
WO2019005109A1 (en) * 2017-06-30 2019-01-03 Intel Corporation TRANSISTOR WITH SPACERS FORMING REINFORCED HOUSING
CN109216192B (zh) * 2017-07-03 2021-10-15 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN109904120B (zh) 2017-12-11 2021-12-14 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
CN109962014B (zh) * 2017-12-26 2022-10-04 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN108735751B (zh) * 2018-04-26 2020-11-03 上海华力集成电路制造有限公司 一种浮栅存储单元及其制备方法
US20200152639A1 (en) * 2018-11-08 2020-05-14 Nanya Technology Corporation Semiconductor structure and manufacturing method thereof
KR20210038762A (ko) 2019-09-30 2021-04-08 삼성전자주식회사 반도체 장치
CN112951725B (zh) * 2019-12-10 2024-03-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11901220B2 (en) 2019-12-20 2024-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Bilayer seal material for air gaps in semiconductor devices
CN113013100A (zh) * 2019-12-20 2021-06-22 台湾积体电路制造股份有限公司 用于形成半导体器件的方法
US11217664B2 (en) 2020-02-11 2022-01-04 Nanya Technology Corporation Semiconductor device with porous dielectric structure
US11728401B2 (en) * 2020-10-30 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods thereof
US11876114B2 (en) 2021-09-07 2024-01-16 International Business Machines Corporation Airgap gate spacer

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120199886A1 (en) * 2011-02-03 2012-08-09 International Business Machines Corporation Sealed air gap for semiconductor chip
US20120248511A1 (en) * 2011-04-01 2012-10-04 Ted Ming-Lang Guo Semiconductor structure and method for slimming spacer

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100246349B1 (ko) * 1997-05-24 2000-03-15 김영환 모스페트 소자 및 그 제조방법
JPH1117166A (ja) * 1997-06-23 1999-01-22 Nec Corp 半導体装置の製造方法
TW392357B (en) * 1998-02-10 2000-06-01 United Microelectronics Corp Manufacturing method for semiconductor device and structure manufactured by the same
US6274450B1 (en) * 1999-09-17 2001-08-14 United Microelectronics Corp. Method for implementing metal oxide semiconductor field effect transistor
JP2002329861A (ja) * 2001-05-01 2002-11-15 Mitsubishi Electric Corp 半導体装置およびその製造方法
TW492087B (en) * 2001-06-19 2002-06-21 Taiwan Semiconductor Mfg Gate structure and its manufacturing method
DE102004052388B4 (de) * 2004-10-28 2016-05-25 Infineon Technologies Ag Halbleiterbauelement sowie zugehöriges Herstellungsverfahren
EP1804293A1 (en) * 2005-12-30 2007-07-04 STMicroelectronics S.r.l. Process for manufacturing a non volatile memory electronic device
US7994040B2 (en) * 2007-04-13 2011-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and fabrication thereof
US7585716B2 (en) * 2007-06-27 2009-09-08 International Business Machines Corporation High-k/metal gate MOSFET with reduced parasitic capacitance
US7943992B2 (en) * 2008-06-10 2011-05-17 Intel Corporation Metal gate structures with recessed channel
US7838373B2 (en) * 2008-07-30 2010-11-23 Intel Corporation Replacement spacers for MOSFET fringe capacitance reduction and processes of making same
US8202776B2 (en) * 2009-04-22 2012-06-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method for protecting a gate structure during contact formation
US8530971B2 (en) * 2009-11-12 2013-09-10 International Business Machines Corporation Borderless contacts for semiconductor devices
US8241991B2 (en) 2010-03-05 2012-08-14 Asm Japan K.K. Method for forming interconnect structure having airgap
US8546239B2 (en) * 2010-06-11 2013-10-01 Sandisk Technologies Inc. Methods of fabricating non-volatile memory with air gaps
KR20120027906A (ko) * 2010-09-14 2012-03-22 삼성전자주식회사 반도체 소자 및 반도체 소자 제조 방법
US8390079B2 (en) * 2010-10-28 2013-03-05 International Business Machines Corporation Sealed air gap for semiconductor chip
US8637930B2 (en) * 2011-10-13 2014-01-28 International Business Machines Company FinFET parasitic capacitance reduction using air gap
US20130221414A1 (en) * 2012-02-27 2013-08-29 Chao Zhao Semiconductor FET and Method for Manufacturing the Same
KR101887414B1 (ko) * 2012-03-20 2018-08-10 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9064948B2 (en) * 2012-10-22 2015-06-23 Globalfoundries Inc. Methods of forming a semiconductor device with low-k spacers and the resulting device
US9190486B2 (en) * 2012-11-20 2015-11-17 Globalfoundries Inc. Integrated circuits and methods for fabricating integrated circuits with reduced parasitic capacitance
KR20140086645A (ko) * 2012-12-28 2014-07-08 에스케이하이닉스 주식회사 자기정렬된 에어갭을 구비한 반도체장치 및 그 제조 방법
FR3001831B1 (fr) * 2013-02-04 2016-11-04 St Microelectronics Sa Transistor mos a espaceurs d'air
US9153498B2 (en) * 2013-07-22 2015-10-06 Globalfoundries Inc. Methods of forming semiconductor device with self-aligned contact elements and the resulting devices
FR3011386B1 (fr) * 2013-09-30 2018-04-20 Commissariat A L'energie Atomique Et Aux Energies Alternatives Transistor mos a espaceurs d'air
CN104733319A (zh) * 2013-12-20 2015-06-24 中国科学院微电子研究所 一种mos晶体管结构及其制造方法
KR102154085B1 (ko) * 2014-02-12 2020-09-09 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
US9305835B2 (en) * 2014-02-26 2016-04-05 International Business Machines Corporation Formation of air-gap spacer in transistor
JP6249888B2 (ja) * 2014-06-19 2017-12-20 ルネサスエレクトロニクス株式会社 半導体装置
US9419091B1 (en) * 2015-02-04 2016-08-16 International Business Machines Corporation Trenched gate with sidewall airgap spacer
EP3326206B1 (en) * 2015-07-17 2021-11-24 Intel Corporation Method of manufacturing a transistor with airgap spacer
WO2017111770A1 (en) * 2015-12-23 2017-06-29 Intel Corporation Transistor with dual-gate spacer
US9721897B1 (en) * 2016-09-27 2017-08-01 International Business Machines Corporation Transistor with air spacer and self-aligned contact

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120199886A1 (en) * 2011-02-03 2012-08-09 International Business Machines Corporation Sealed air gap for semiconductor chip
US20120248511A1 (en) * 2011-04-01 2012-10-04 Ted Ming-Lang Guo Semiconductor structure and method for slimming spacer

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