TW201732947A - 用於改善靜電的非平面ｉｇｚｏ裝置的製造技術 - Google Patents

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吉伯特 狄威
瑞菲爾 羅伊斯
傑克 卡瓦萊羅斯
馬可 拉多撒福傑維克
肯特 米拉德
馬克 法藍奇
艾希許 阿格拉瓦
班傑明 朱功
萊恩 亞奇
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Abstract

本發明之實施例包含非平面銦鎵鋅氧化物(IGZO)電晶體以及形成此種裝置的方法。在一實施例中，該IGZO電晶體可包含一基材以及在該基材之上形成的源極及汲極區。根據一實施例，可在該基材之上形成一IGZO層，且該IGZO層可在電氣上被耦合到該源極區及該汲極區。進一步之實施例包含一閘極電極，且一閘極介電質將該閘極電極與該IGZO層隔離。在一實施例中，該閘極介電質接觸該IGZO層的多於一個表面。在一實施例中，該IGZO電晶體是一鰭式場效電晶體。在另一實施例中，該IGZO電晶體是一奈米線或一奈米帶電晶體。本發明之實施例亦可包含在一積體電路晶片的後段製程(BEOL)堆疊中形成的一非平面IGZO電晶體。

Description

用於改善靜電的非平面IGZO裝置的製造技術
本發明之實施例是在半導體裝置及處理之領域，且尤其是在包含非平面銦鎵鋅氧化物(Indium-Gallium-Zinc-Oxide；簡稱IGZO)電晶體的半導體裝置以及形成該裝置的方法之領域。
最近，已越來越多地將非晶相銦鎵鋅氧化物(amorphous InGaZnO；簡稱a-IGZO)半導體用於電晶體應用。此種裝置的數項令人滿意的電氣及製造特性已帶動了更多的使用。例如，a-IGZO電晶體之特徵通常在於高能帶間隙(band gap)、比非晶矽(amorphous silicon)高的遷移率(mobility)、低溫製程相容性、以及低製造成本。目前，包含a-IGZO半導體的電晶體之主要用途是在發光二極體(Light Emitting Diode；簡稱LED)以及有機發光二極體(Organic LED；簡稱OLED)應用。a-IGZO電晶體通常被用於主動矩陣顯示器(active matrix display)，以便控制該顯示器的像素。為了符合主動矩陣 顯示器所需的電氣性能規格，a-IGZO電晶體被製造為具有大閘極長度的大型平面電晶體(planar transistor)。
105,205,305,405‧‧‧基材
106,281,381‧‧‧介電層
115‧‧‧源極及汲極開口
121‧‧‧導電材料
124,224,324,424‧‧‧源極區
126,226,326,426‧‧‧汲極區
107,207,307‧‧‧硬遮罩層
116,216,316,416‧‧‧開口
117‧‧‧通道開口
140,241,341,341A,341B‧‧‧非晶相銦鎵鋅氧化物層
142,242,342,442‧‧‧閘極介電層
122‧‧‧第二導電材料
128,228,328,428‧‧‧閘極電極
108‧‧‧第二介電層
129‧‧‧閘極接點
125‧‧‧源極接點
127‧‧‧汲極接點
240,340,440‧‧‧非晶相銦鎵鋅氧化物鰭
255,355,455‧‧‧假性閘極電極
232,332,432‧‧‧閘極功函數層
309,309A,309B‧‧‧犧牲層
310,410‧‧‧鰭
363‧‧‧側壁間隔物
352A/352B,352,452,452A/452B‧‧‧奈米線
500‧‧‧轉接板
502‧‧‧第一基材
504‧‧‧第二基材
506‧‧‧銲球柵陣列
508‧‧‧金屬互連
510‧‧‧通孔
512‧‧‧穿透矽通孔
514‧‧‧嵌入式裝置
600‧‧‧計算裝置
602‧‧‧積體電路晶粒
608‧‧‧通訊晶片
604‧‧‧中央處理單元
606‧‧‧晶粒內置記憶體
610‧‧‧揮發性記憶體
612‧‧‧非揮發性記憶體
614‧‧‧圖形處理單元
616‧‧‧數位信號處理器
642‧‧‧密碼處理器
620‧‧‧晶片組
622‧‧‧天線
624‧‧‧觸控式螢幕顯示器
626‧‧‧觸控式螢幕控制器
628‧‧‧電池
644‧‧‧全球衛星定位系統裝置
630‧‧‧羅盤
632‧‧‧移動感測器
634‧‧‧喇叭
636‧‧‧相機
638‧‧‧使用者輸入裝置
640‧‧‧大量儲存裝置
第1A圖根據本發明的一實施例而示出一基材之一橫斷面圖。
第1B圖根據本發明的一實施例而示出在該基材之上形成的一介電質上產生圖案而形成源極及汲極開口之後的第1A圖中之該基材之一橫斷面圖。
第1C圖根據本發明的一實施例而示出在將一金屬層沈積到該等開口中以及該介電層之上之後的第1B圖中之該基材之一橫斷面圖。
第1D圖根據本發明的一實施例而示出在該金屬層被研磨而界定源極及汲極區之後的第1C圖中之該基材之一橫斷面圖。
第1E圖根據本發明的一實施例而示出在形成一硬遮罩且在該硬遮罩上產生圖案而形成一硬遮罩開口之後的第1D圖中之該基材之一橫斷面圖。
第1F圖根據本發明的一實施例而示出在該硬遮罩開口被轉移到該介電層而形成了一通道開口之後的第1E圖中之該基材之一橫斷面圖。
第1G圖根據本發明的一實施例而示出在該等露出面之上形成了一a-IGZO層之後的第1F圖中之該基材之一橫斷面圖。
第1H圖根據本發明的一實施例而示出在該a-IGZO層之上沈積了一閘極介電層之後的第1G圖中之該基材之一橫斷面圖。
第1I圖根據本發明的一實施例而示出在該閘極介電層之上沈積了一閘極電極金屬之後的第1H圖中之該基材之一橫斷面圖。
第1J圖根據本發明的一實施例而示出在該閘極電極金屬被研磨而界定了該閘極電極及該通道之後的第1I圖中之該基材之一橫斷面圖。
第1K圖根據本發明的一實施例而示出在該第一介電層之上沈積了一第二介電層之後的第1J圖中之該基材之一橫斷面圖。
第1L圖根據本發明的一實施例而示出在通過該第二介電層而形成了源極、汲極、以及閘極接點之後的第1K圖中之該基材之一橫斷面圖。
第2A圖根據本發明的一實施例而示出一基材以及在該基材之上形成的一a-IGZO層之一橫斷面圖。
第2B圖根據本發明的一實施例而示出在該a-IGZO層之上沈積了一遮罩層且在該遮罩層上產生圖案之後的第2A圖中之該基材之一橫斷面圖。
第2C圖根據本發明的一實施例而示出在該遮罩層被用於蝕刻a-IGZO鰭且在各相鄰鰭之間形成了氧化物之後的第2B圖中之該基材之一橫斷面圖。
第2D圖根據本發明的一實施例而示出在該鰭之上形 成了一假性閘極之後的沿著該鰭的長度及寬度的第2C圖所示的該等a-IGZO鰭中之一a-IGZO鰭之一對橫斷面圖。
第2E圖根據本發明的一實施例而示出在該鰭之上形成了一源極及汲極區之後的沿著該鰭的長度及寬度的第2D圖所示的該a-IGZO鰭之一對橫斷面圖。
第2F圖根據本發明的一實施例而示出在移除了該假性閘極之後的沿著該鰭的長度及寬度的第2E圖所示的該a-IGZO鰭之一對橫斷面圖。
第2G圖根據本發明的一實施例而示出在該鰭之上形成了一閘極介電質、一閘極功函數金屬、以及一閘極電極之後的沿著該鰭的長度及寬度的第2F圖所示的該a-IGZO鰭之一對橫斷面圖。
第2H圖根據本發明的一實施例而示出在掘入該閘極電極之後的沿著該鰭的長度及寬度的第2G圖所示的該a-IGZO鰭之一對橫斷面圖。
第3A圖根據本發明的一實施例而示出一基材以及在該基材之上形成的複數個被交替配置的a-IGZO層及犧牲層之一橫斷面圖。
第3B圖根據本發明的一實施例而示出在該等被交替配置的a-IGZO層及犧牲層之上沈積了一遮罩層且在該遮罩層上產生圖案之後的第3A圖中之該基材之一橫斷面圖。
第3C圖根據本發明的一實施例而示出在該遮罩層被 用於蝕刻包含被交替配置層的a-IGZO及犧牲層的鰭且在相鄰的鰭之間形成了氧化物之後的第3B圖中之該基材之一橫斷面圖。
第3D圖根據本發明的一實施例而示出在該鰭之上形成了一假性閘極之後的沿著該鰭的長度及寬度的第3C圖所示的該等鰭中之一鰭之一對橫斷面圖。
第3E圖根據本發明的一實施例而示出在沿著該假性閘極的該等側壁形成了間隔物之後的沿著該鰭的長度及寬度的第3D圖所示的該鰭之一對橫斷面圖。
第3F圖根據本發明的一實施例而示出在該鰭之上形成了一源極及汲極區之後的沿著該鰭的長度及寬度的第3E圖所示的該鰭之一對橫斷面圖。
第3G圖根據本發明的一實施例而示出在移除了該假性閘極之後的沿著該鰭的長度及寬度的第3F圖所示的該鰭之一對橫斷面圖。
第3H圖根據本發明的一實施例而示出在移除了該犧牲層在該等間隔物之間的部分之後的沿著該鰭的長度及寬度的第3G圖所示的該鰭之一對橫斷面圖。
第3I圖根據本發明的一實施例而示出在該等a-IGZO奈米線之上形成了一閘極介電質以及一閘極功函數金屬之後的沿著該鰭的長度及寬度的第3H圖所示的該鰭之一對橫斷面圖。
第3J圖根據本發明的一實施例而示出在沈積且掘入一閘極電極之後的沿著該鰭的長度及寬度的第3I圖所示 的該鰭之一對橫斷面圖。
第4A圖根據本發明的一實施例而示出在該鰭之上形成了一源極及汲極區之後的沿著該鰭的長度及寬度的第3D圖所示的該鰭之一對橫斷面圖。
第4B圖根據本發明的一實施例而示出在移除了該假性閘極之後的沿著該鰭的長度及寬度的第4A圖所示的該鰭之一對橫斷面圖。
第4C圖根據本發明的一實施例而示出在移除了該犧牲層在該源極與汲極區之間的部分之後的沿著該鰭的長度及寬度的第4B圖所示的該鰭之一對橫斷面圖。
第4D圖根據本發明的一實施例而示出在該鰭之上形成了一閘極介電質以及一閘極功函數金屬之後的沿著該鰭的長度及寬度的第4C圖所示的該鰭之一對橫斷面圖。
第4E圖根據本發明的一實施例而示出在沈積且掘入一填充金屬之後的沿著該鰭的長度及寬度的第4D圖所示的該鰭之一對橫斷面圖。
第5圖是實施本發明的一或多個實施例的一轉接板之一橫斷面圖。
第6圖是包含根據本發明的一實施例而建構的一或多個電晶體的一計算裝置之一示意圖。
【發明內容及實施方式】
本發明說明了包含一半導體裝置之系統以及形成該半導體裝置之方法，其中該半導體裝置包含非平面IGZO電 晶體。在下文的說明中，將使用熟悉此項技術者普遍用於將其工作之內容傳遞給其他熟悉此項技術者的術語說明各實施例之各種觀點。然而，熟悉此項技術者顯然理解：可以只利用所說明的該等觀點中之某些觀點實施本發明。為了便於解說，述及了一些特定的數字、材料、及組態，以便提供對該等實施例之徹底了解。然而，熟悉此項技術者顯然理解：可在沒有該等特定細節之情形下實施本發明。在其他的情形中，省略或簡化了習知的特徵，以便不會模糊了該等實施例。
將以一種最有助於了解本發明之方式，而以依次進行的多個分立式操作之形式說明各操作，然而，不應將說明的順序詮釋為意味著這些操作必然是與順序相依的。尤其，不需要按照呈現的順序執行這些操作。
將a-IGZO用於顯示器技術是特別有利的，這是因為該等電晶體的相對尺寸(與積體電路(Integrated Circuit；簡稱IC)晶片或類似裝置中使用的電晶體比較時)目前不是一個關鍵的顧慮。因此，大型平面電晶體被用於主動矩陣顯示器時通常不會造成問題。然而，當像素尺寸持續減小時，可能需要微縮a-IGZO電晶體的尺寸。此外，a-IGZO電晶體的大尺寸將此類裝置的使用限制在尺寸不是顧慮點的應用。例如，目前可使用的大型a-IGZO電晶體佔用了IC上太多的晶片面積(real estate)。
減小a-IGZO電晶體的尺寸時，也將降低電氣性能。 例如，當尺寸減小時，平面a-IGZO電晶體將越來越會遭遇到諸如大漏電流等的不良短通道效應(short channel effect)。此外，微縮平面a-IGZO電晶體時，將減少驅動電流。因此，微縮的平面a-IGZO電晶體將遭遇高功率消耗及降低的整體裝置性能。
因此，本發明之實施例包含可被用於在不會顯著犧牲電氣性能或降低裝置的可製造性之情形下微縮基於IGZO的電晶體的尺寸之各種非平面電晶體組態。在非平面裝置中，通道被多個面上的各閘極電極環繞。增加數目的閘控面提供了對該通道的較佳電控制。因此，可避免諸如增加的漏電流等的前文所述之微縮問題，且維持可被接受的驅動電流。
此外，因為可在任何所需面之上形成a-IGZO電晶體(亦即，不需要用於沈積a-IGZO的結晶基材)，所以該等非平面a-IGZO電晶體可被整合到晶片中之任何位置。此外，因為將低溫處理(例如，低於大約攝氏400度)被用於沈積a-IGZO，所以本發明之實施例可包含：在具有低熱預算(thermal budget)的層中形成該等電晶體。在任何基材上形成以及利用低溫製程形成之組合可將a-IGZO電晶體整合到後段製程(BEOL)堆疊。因此，a-IGZO材料可被用於形成高電壓且低漏電流後端電晶體之邏輯應用。此種方式是特別有利的，這是因為BEOL堆疊中之晶片面積不如該晶片的半導體層上的晶片面積那麼貴重。
本發明之實施例包含可被用於形成各種非平面a-IGZO電晶體之流程。下文中將以與第1A-1L圖有關之方式示出且說明一第一此類流程。
現在請參閱第1A圖，根據本發明的一實施例而示出具有在表面之上形成的一介電層106的一基材105之一橫斷面圖。可在諸如一半導體基材等的一基材上形成或完成本發明之實施例。由於將於下文中更詳細說明的低溫處理操作，所以本發明之實施例包含：使用任何基材材料。在一實施例中，基材105可以是一BEOL堆疊中之一層間介電質(Inter-Layer Dielectric；簡稱ILD)。例如，可使用低K值介電材料等的已知其在積體電路結構中之適用性之介電材料形成ILD基材。可被用於基材105的介電材料之例子包括但不限於二氧化矽(SiO2)、碳摻雜氧化物(Carbon Doped Oxide；簡稱CDO)、氮化矽、諸如全氟環丁烷(perfluorocyclobutane)或聚四氟乙烯(polytetrafluoroethylene)等的有機聚合物、氟矽玻璃(Fluorosilicate Glass；簡稱FSG)、以及諸如聚倍半矽氧烷(silsesquioxane)、矽氧烷(siloxane)、或有機矽玻璃(organosilicate glass)等的有機矽酸鹽(organosilicate)。該等ILD層可包含細孔或氣隙，以便進一步減少其介電常數。額外的實施例可包含一種係為玻璃基材或通常被用於顯示器技術的任何其他堅硬基材之一基材105。本發明之實施例可包含聚合物基材105。聚合物基材105可以是一種堅硬的或軟性的材料。在軟性基材 105上形成a-IGZO電晶體時，提供了設計時之甚至更大的自由度，且可在順應使用者的穿戴式裝置(wearable device)(例如，手錶、或生醫感測器(biomedical sensor)等的穿戴式裝置)上包含a-IGZO電晶體。在一實施例中，基材105可以是使用塊狀矽(bulk silicon)或絕緣層上覆矽(silicon-on-insulator)基材形成的結晶基材。在其他實施例中，可使用其中包括但不限於鍺、銻化銦(indium antimonide)、碲化鉛(lead telluride)、砷化銦(indium arsenide)、磷化銦(indium phosphide)、砷化鎵(gallium arsenide)、砷化銦鎵(indium gallium arsenide)、銻化鎵(gallium antimonide)、或III-V族材料或IV族材料的其他組合之可以與或可以不與矽結合的替代材料形成該半導體基材。雖然本說明書說明了可用於形成基材105的材料之一些例子，但是可被用來作為可在其上建造一半導體裝置的基礎之任何材料都在本發明的精神及範圍內。
根據本發明的一實施例，介電層106可以是與基材105相同的材料。額外的實施例可包含：使用係為與基材105不同的材料之一介電層。在本發明的某些實施例中，可在基材105與介電層106之間形成一蝕刻終止層(etch stop layer)(圖中未示出)。在基材105與介電層106之間包含一蝕刻終止層時，可提供被用於後續處理操作的蝕刻製程之較佳的控制。
現在請參閱第1B圖，根據本發明的一實施例而示出 在產生源極及汲極開口115的圖案之後的介電層106之一橫斷面圖。例如，可利用此項技術中習知的一微影製程在介電層106上產生圖案。
現在請參閱第1C圖，根據本發明的一實施例而示出在表面之上沈積了一導電材料121之後的介電層106之一橫斷面圖。如圖所示，被沈積的金屬121可填滿源極及汲極開口115，而形成一源極區124以及一汲極區126。此外，該金屬沈積製程可在介電層106的一頂面之上沈積導電材料121。根據本發明的一實施例，可利用諸如無電鍍(electroless plating)或類似製程等的任何適當的製程沈積導電材料121。根據一實施例，該導電材料可以是諸如一金屬材料等的任何導電材料。在基材105是一BEOL堆疊中之一層的實施例中，導電材料121可以是被用於形成該BEOL堆疊中之互連線及通孔(圖中未示出)的相同的導電材料。舉例而言，該導電材料可以是銅。
現在請參閱第1D圖，根據本發明的一實施例而示出在過量的導電材料121被移除之後的介電層106以及源極及汲極區124/126之一橫斷面圖。自介電層106的表面之上移除過量的導電材料121之後，將使源極區124在電氣上與汲極區126隔離。根據一實施例，可利用任何適當的掘入製程(recessing process)移除過量的導電材料121。例如，可利用一蝕刻製程或一化學機械研磨(Chemical Mechanical Polishing；簡稱CMP)製程移除過量的導電材料121。
現在請參閱第1E圖，根據本發明的一實施例而示出在形成一硬遮罩層107且在該硬遮罩層107上產生圖案而形成一開口116之後的該裝置之一橫斷面圖。如圖所示，硬遮罩層107中之開口116實質上以介電層106的在源極區124與汲極區126之間形成的該部分為中心。開口116可具有大於源極區124與汲極區126之間的間隔之寬度W。具有大於源極區124與汲極區126之間的間隔之寬度W的一開口時，可容許某一程度的未對準(misalignment)。然而，請注意，該開口之該寬度W不應大於源極區124的外緣與汲極區126的外緣之間的距離，否則可能露出介電層106的不需要之部分。
現在請參閱第1F圖，根據本發明的一實施例而示出在硬遮罩層107中之開口116被轉移到介電層106而形成了一通道開口117之後的介電層106之一橫斷面圖。在一實施例中，可利用一蝕刻製程移除介電材料。在一製程中，該蝕刻製程可以是一定時蝕刻(timed etch)。替代實施例可利用介電層106與基材105之間的一蝕刻終止層，以便提供對蝕刻製程的較佳之控制。在此種實施例中，一第一蝕刻製程可移除介電材料106，且一第二蝕刻製程可移除該蝕刻終止層。在一實施例中，亦可留下該蝕刻終止層，且可在該蝕刻終止層之上形成通道開口117中形成的後續結構。
現在請參閱第1G圖，根據本發明的一實施例而示出在該等露出面之上形成一a-IGZO層140之後的該裝置之 一橫斷面圖。在一實施例中，a-IGZO層140是一保形層(conformal layer)，其中係沿著源極區124及汲極區126的側壁沈積該保形層，而且沿著該通道開口的底面且在介電層106、源極區124、以及汲極區126的頂面之上形成該保形層。因此，在通道開口117之內，a-IGZO層140可包含與源極區124及汲極區126接觸而形成之側壁部分、以及實質上平行於基材105的一面之一平面部分。在一實施例中，可利用一低溫製程沈積a-IGZO層140。例如，可利用不超過大約攝氏400度的一製程沈積a-IGZO層140。在一實施例中，可利用一物理氣相沈積(Physical Vapor Deposition；簡稱PVD)製程(例如，濺鍍(sputtering))、一化學氣相沈積(Chemical Vapor Deposition；簡稱CVD)製程、或原子層沈積(Atomic Layer Deposition；簡稱ALD)製程沈積a-IGZO層140。
現在請參閱第1H圖，根據本發明的一實施例而示出在a-IGZO層140之上沈積一閘極介電層142之後的該裝置之一橫斷面圖。在一實施例中，閘極介電層142可接觸a-IGZO層140之多於一個表面。例如，閘極介電層142可接觸沿著該等源極及汲極區而形成的a-IGZO層140之側壁面、以及在基材105之上形成的a-IGZO層140之一平面。閘極介電層142可包含一層或一堆疊的層。該一或多個層可包括氧化矽、二氧化矽(SiO2)、及/或高K值介電材料。可被用於該閘極介電層的高K值材料之例子包括但不限於二氧化鉿(hafnium oxide)、矽酸鉿 (hafnium silicon oxide)、氧化鑭(lanthanum oxide)、鋁酸鑭(lanthanum aluminum oxide)、氧化鋯(zirconium oxide)、矽酸鋯(zirconium silicon oxide)、氧化鉭(tantalum oxide)、氧化鈦(titanium oxide)、鈦酸鍶鋇(barium strontium titanium oxide)、鈦酸鋇(barium titanium oxide)、鈦酸鍶(strontium titanium oxide)、氧化釔(yttrium oxide)、氧化鋁(aluminum oxide)、鉭酸鈧鉛(lead scandium tantalum oxide)、及鈮酸鋅鉛(lead zinc niobate)。在某些實施例中，可額外地對該閘極介電層執行一退火製程，以便提高高K值材料被使用時的品質。
現在請參閱第1I圖，根據本發明的一實施例而示出在閘極介電層142之上沈積一第二導電材料122之後的該裝置之一橫斷面圖。如圖所示，第二導電材料122可填滿閘極介電層142之上的溝槽，且延伸到該裝置的一頂面之上。導電材料122的在該通道開口中形成之部分是閘極電極128。被用於形成閘極電極128之導電材料122可根據該電晶體將是一P型金屬氧化物半導體(PMOS)或一N型金屬氧化物半導體(NMOS)而包含至少一P型功函數金屬或N型功函數金屬。在某些實施例中，閘極電極128可包含由兩個或更多個金屬層構成之一堆疊，其中一或多個金屬層是功函數金屬層，且至少一金屬層是填充金屬層。本發明之實施例包含一低溫沈積製程。例如，可利用諸如濺鍍等的一PVD製程沈積導電材料122。
對於PMOS電晶體而言，可被用於閘極電極128之金屬包括但不限於釕、鈀、鉑、鈷、鎳、以及諸如氧化釕等的導電金屬氧化物。一P型金屬層將能夠形成具有大約4.9eV(電子伏特)與大約5.2eV之間的功函數之一PMOS閘極電極。對於NMOS電晶體而言，可被用於閘極電極128之金屬包括但不限於鉿、鋯、鈦、鉭、鋁、這些金屬的合金、以及諸如碳化鉿、碳化鋯、碳化鈦、碳化鉭、及碳化鋁等的這些金屬之碳化物。一N型金屬層將能夠形成具有大約3.9eV與大約4.2eV之間的功函數之一NMOS閘極電極。
現在請參閱第1J圖，根據本發明的一實施例而示出在移除過量的金屬122之後的該裝置之一橫斷面圖。自介電層106的表面之上移除過量的導電材料122之後，將在電氣上隔離閘極電極128。此外，應當理解：所使用的該等處理操作可形成一自我對準的閘極電極128。因此，不需要將圖案產生製程用於形成對準該通道之上的一閘極電極。此外，可移除閘極介電層142以及a-IGZO層140的在介電層106、源極區124、以及汲極區126的頂面之上形成的該等部分。根據一實施例，可利用任何適當的掘入製程移除過量的導電材料122、過量的閘極介電質142、以及過量的a-IGZO 140。例如，該掘入製程可包括一或多個蝕刻製程及/或一化學機械研磨(CMP)製程。
現在請參閱第1K圖，根據本發明的一實施例而示出在該裝置之上形成一第二介電層108之後的該裝置之一橫 斷面圖。在一實施例中，第二介電層108可以是與第一介電層106相同的材料。在一BEOL堆疊中形成該電晶體裝置的實施例中，第二介電層108可以是該堆疊中之次一層。額外的實施例包含：形成係為與第一介電層106不同的材料之一第二介電層108。
現在請參閱第1L圖，根據本發明的一實施例而示出在形成了至源極、汲極、以及閘極的接點之後的該裝置之一橫斷面圖。如圖所示，一閘極接點129接觸閘極電極128，源極接點125接觸源極區124，且汲極接點127接觸汲極區126。根據一實施例，如此項技術中習知的，可利用一圖案產生及金屬沈積製程形成該等接點。在一實施例中，可在該BEOL堆疊中形成互連或通孔(圖中未示出)的同時形成該等接點125、127、129。
第1L圖所示之該電晶體可被視為一非平面電晶體，這是因為a-IGZO通道140沿著橫向及垂直方向延伸。a-IGZO通道140在橫向方向上沿著基材105的表面而延伸，且在垂直方向上沿著源極區124及汲極區126的側壁而延伸。因此，本發明之實施例包含沿著多於一個表面而控制通道之一閘極電極。
根據本發明之額外的實施例，可形成其他的非平面a-IGZO電晶體。例如，本發明之實施例可包含鰭式場效電晶體(finfet)a-IGZO電晶體。將以與第2A-2H圖有關之方式示出且說明用於形成finfet a-IGZO電晶體的一製程。
現在請參閱第2A圖，根據本發明的一實施例而示出包含一基材205以及在基材205之上形成的一a-IGZO層241之一裝置之一橫斷面圖。根據一實施例，基材205可以是一BEOL堆疊中之一ILD。此外，基材205可實質上類似於前文所述之基材105，且因而此處將不詳細說明基材205。a-IGZO層241可以是任何所需的厚度。例如，為a-IGZO層241選擇的厚度可取決於後續形成的鰭為了提供所需的電氣性能所需之高度。與前文所述之a-IGZO層140類似，可利用諸如不超過大約攝氏400度的最高處理溫度之CVD或PVD等的低溫處理操作形成a-IGZO層241。
現在請參閱第2B圖，根據本發明的一實施例而示出在a-IGZO層241之上形成一有圖案的一硬遮罩層207之後的該裝置之一橫斷面圖。根據一實施例，可在a-IGZO層241的需要形成鰭的各部分之上形成該有圖案的硬遮罩207。
現在請參閱第2C圖，根據本發明的一實施例而示出在a-IGZO層241上產生圖案而形成a-IGZO鰭240之後的該裝置之一橫斷面圖。在一實施例中，硬遮罩層207可在一蝕刻製程期間遮蔽a-IGZO層241的一些部分使其不被蝕刻。例如，可利用諸如電漿乾式蝕刻(dry etching)製程等的一非等向性蝕刻(anisotropic etch)形成該等鰭240。根據一實施例，可在該等鰭240之間沈積介電層281。例如，介電層281可以是一淺溝槽隔離(Shallow Trench Isolation；簡稱STI)。
現在請參閱第2D圖，根據本發明的一實施例而示出在移除了該硬遮罩且在該鰭之上形成了一假性閘極電極之後的沿著該鰭的長度(下圖)以及該鰭的寬度(上圖)的該裝置之一對橫斷面圖。根據一實施例，可在將介電層281掘入到鰭240的頂面之下之後，形成假性閘極電極255。在一實施例中，如此項技術中習知的，可利用一毯覆式沈積(blanket deposition)製程形成該假性閘極電極，然後可利用一蝕刻製程界定該假性閘極電極。在一實施例中，假性閘極電極255可以是對a-IGZO鰭240具有蝕刻選擇性之任何材料。如沿著該鰭的寬度之該橫斷面圖所示，該假性閘極電極可延伸到鰭240的頂面之上，且沿著鰭240的側壁而延伸。
現在請參閱第2E圖，根據本發明的一實施例而示出在形成了源極區224及汲極區226之後的沿著該鰭的長度(下圖)以及該鰭的寬度(上圖)的該裝置之一對橫斷面圖。根據一實施例，源極區224及汲極區226可以是諸如金屬材料等的任何導電材料。在基材205是一BEOL堆疊中之一層的實施例中，源極區224及汲極區226可以是與被用於形成該BEOL堆疊中之互連線及通孔(圖中未示出)相同的導電材料。舉例而言，該導電材料可以是銅。
應當理解：在該所示實施例中，假性閘極電極255不包含側壁間隔物，然而，各實施例不限於此類組態。例如，在可供選擇採用之情形下可利用任何適當的材料或製 程形成該等側壁間隔物。下文中將更詳細地說明在假性閘極電極255上使用側壁間隔物。如將於下文中更詳細說明的，當在一後續處理操作中沈積的閘極介電質材料能夠提供源極區224及汲極區226的側壁與閘極電極間之適當的隔離時，本發明之實施例可省略該假性閘極電極上的側壁間隔物。
現在請參閱第2F圖，根據本發明的一實施例而示出在移除了該假性閘極電極之後的沿著該鰭的長度(下圖)以及該鰭的寬度(上圖)的該裝置之一對橫斷面圖。在一實施例中，可利用選擇性地移除假性閘極電極255且不會實質上移除源極區224、汲極區226、或a-IGZO鰭240的各部分之一蝕刻製程移除假性閘極電極255。在移除了假性閘極電極255之後，形成了源極區224與汲極區226之間的一開口216。該開口露出鰭240的將充當該電晶體的通道區之一部分。
現在請參閱第2G圖，根據本發明的一實施例而示出在形成了一閘極介電層242、一閘極功函數層232、以及一閘極電極228之後的沿著該鰭的長度(下圖)以及該鰭的寬度(上圖)的該裝置之一對橫斷面圖。在一實施例中，閘極介電層242可接觸a-IGZO鰭240的多於一個表面。例如，沿著該鰭的寬度之該橫斷面圖示出：閘極介電層242接觸a-IGZO鰭240的側壁面以及a-IGZO鰭240的頂面。根據一實施例，閘極介電層242可包含一層或一堆疊的層。該一或多個層可包括氧化矽、二氧化矽 (SiO2)、及/或任何適當的高K值介電材料。閘極介電層242可實質上類似於前文所述之閘極介電層142，且因而此處將不更詳細地說明閘極介電層242。然而，請注意，閘極介電層242中沿著源極區224及汲極區226的側壁形成的該部分之厚度可充當一間隔物，因而容許在可供選擇採用之情形下省略前文所述的假性閘極電極255上之側壁間隔物。
在一實施例中，閘極功函數層232以及閘極電極228可以是類似於前文所述之閘極電極128的任何適當的導電材料。例如，閘極功函數層232可以是功函數金屬。因此，如前文所述，閘極功函數層232的材料選擇可取決於該裝置將是一PMOS或NMOS電晶體。
現在請參閱第2H圖，根據本發明的一實施例而示出在掘入閘極電極228以及閘極功函數層232之後的沿著該鰭的長度(下圖)以及該鰭的寬度(上圖)的該裝置之一對橫斷面圖。自源極區224及汲極區226的表面之上移除過量的導電材料228及232之後，將使閘極電極228與閘極功函數層232在電氣上隔離。此外，應當理解：所使用的該等處理操作可形成一自我對準的閘極電極228。因此，不需要將圖案產生製程用於形成對準該通道之上的一閘極電極。此外，可移除閘極介電質242的在源極區224以及汲極區226的頂面之上形成的該等部分。根據一實施例，可利用任何適當的掘入製程自閘極功函數層232、閘極電極228、以及閘極介電層242移除過量的材料。例 如，該掘入製程可包括一或多個蝕刻製程及/或一CMP製程。
如第2H圖中沿著鰭240的寬度之該橫斷面圖所示，閘極電極228可包含一"U"形結構，該"U"形結構包含實質上平行於基材205的表面之一下方部分、以及實質上垂直於基材205的頂面之兩個側壁部分。因此，本發明之實施例包含沿著多於一個表面控制鰭240的通道之一閘極電極228。
根據本發明之額外的實施例，可形成其他的非平面a-IGZO電晶體。例如，本發明之實施例可包含奈米線或奈米帶a-IGZO電晶體。將以與第3A-3I圖有關之方式示出且說明形成此種a-IGZO電晶體的一製程。
現在請參閱第3A圖，根據本發明的一實施例示出包含與在基材205之上形成的複數個犧牲層309以交替方式配置的複數個a-IGZO層341之一裝置之一橫斷面圖。在該所示實施例中，一第一a-IGZO層341A及一第二a-IGZO層341B係與一第一犧牲層309A及一第二犧牲層309B交替配置。然而，應當理解：可根據本發明的實施例而使用任何數目的a-IGZO層341。本發明之實施例可包含對a-IGZO層341具有蝕刻選擇性之用於犧牲層309的材料。例如，該犧牲層可以是可在大約攝氏400度或更低的溫度下被沈積的一濺鍍非晶相鍺層。
根據一實施例，基材305可以是一BEOL堆疊中之一ILD。此外，基材305可實質上類似於前文所述之基材 105，且因而此處將不詳細說明基材305。a-IGZO層341可以是任何所需的厚度。例如，為a-IGZO層341選擇的厚度可取決於奈米線或奈米帶為了提供完成的電晶體所需的電氣性能所需之高度。與前文所述之a-IGZO層140類似，可利用諸如不超過大約攝氏400度的最高處理溫度之CVD或PVD等的低溫處理操作形成a-IGZO層341。
現在請參閱第3B圖，根據本發明的一實施例而示出在a-IGZO層341之上形成一有圖案的一硬遮罩層307之後的該裝置之一橫斷面圖。根據一實施例，可在該層的需要形成鰭的各部分之上形成該有圖案的硬遮罩307。
現在請參閱第3C圖，根據本發明的一實施例而示出在該等被交替配置層的a-IGZO 341及犧牲材料309上產生圖案而形成鰭340/310之後的該裝置之一橫斷面圖。該等鰭可包含被交替配置層的a-IGZO 340及犧牲材料310。在一實施例中，硬遮罩層307可在一蝕刻製程期間遮蔽a-IGZO/犧牲材料堆疊341/309的一些部分使其不被蝕刻。例如，可利用諸如電漿乾式蝕刻製程等的一非等向性蝕刻形成該等鰭310/340。在一實施例中，可使用蝕刻犧牲材料309及a-IGZO材料341的一單一蝕刻化學劑。額外的實施例包含選擇性地蝕刻該等兩層中之一層的多種蝕刻化學劑。根據一實施例，可在該等鰭310/340之間沈積介電層381。例如，介電層381可以是一STI。
現在請參閱第3D圖，根據本發明的一實施例而示出在移除了該硬遮罩且在鰭310/340之上形成了一假性閘極 電極之後的沿著該鰭的長度(下圖)以及該鰭的寬度(上圖)的該裝置之一對橫斷面圖。根據一實施例，可在將介電層381掘入到鰭310/340的頂面之下之後，形成假性閘極電極355。在一實施例中，如此項技術中習知的，可利用一毯覆式沈積製程形成假性閘極電極355，然後可利用一蝕刻製程界定假性閘極電極355。在一實施例中，假性閘極電極355可以是對該等a-IGZO鰭層340具有蝕刻選擇性之任何材料。如沿著該鰭的寬度之該橫斷面圖所示，假性閘極電極355可延伸到a-IGZO鰭層340B的頂面之上，且沿著該鰭的側壁而延伸(亦即，在該等犧牲鰭層310以及該等a-IGZO鰭層340的各部分之上)。
現在請參閱第3E圖，根據本發明的一實施例而示出在沿著假性閘極電極355的該等側壁形成了側壁間隔物363之後的沿著該鰭的長度(下圖)以及該鰭的寬度(上圖)的該裝置之一對橫斷面圖。可由諸如氮化矽、氧化矽、碳化矽、摻雜碳的氮化矽、以及氮氧化矽等的材料形成該等側壁間隔物363。用於形成側壁間隔物363的製程是此項技術中習知的，且通常包括沈積及蝕刻製程步驟。在一替代實施例中，可使用複數個間隔物對，例如，可在該閘極堆疊的相對側形成兩對、三對、或四對的側壁間隔物363。
現在請參閱第3F圖，根據本發明的一實施例而示出在形成了源極區324及汲極區326之後的沿著該鰭的長度(下圖)以及該鰭的寬度(上圖)的該裝置之一對橫斷面 圖。根據一實施例，源極區324及汲極區326可以是諸如金屬材料等的任何導電材料。在基材305是一BEOL堆疊中之一層的實施例中，源極區324及汲極區326可以是與被用於形成該BEOL堆疊中之互連線及通孔(圖中未示出)相同的導電材料。舉例而言，該導電材料可以是銅。
現在請參閱第3G圖，根據本發明的一實施例而示出在移除了該假性閘極電極之後的沿著該鰭的長度(下圖)以及該鰭的寬度(上圖)的該裝置之一對橫斷面圖。在一實施例中，可利用選擇性地移除假性閘極電極355且不會實質上移除源極區324、汲極區326、或a-IGZO鰭340的各部分之一蝕刻製程移除假性閘極電極355。在移除了假性閘極電極355之後，形成了源極區324與汲極區326之間的一開口316。該開口露出a-IGZO鰭層340的將被形成到該電晶體的奈米線或奈米帶部分之一部分。
現在請參閱第3H圖，根據本發明的一實施例而示出在選擇性地移除了該等犧牲鰭層310在該等側壁間隔物363之間的部分之後的沿著該鰭的長度(下圖)以及該鰭的寬度(上圖)的該裝置之一對橫斷面圖。例如，可使用選擇性地移除犧牲材料310且使a-IGZO材料340實質上保持不變的一濕式蝕刻(wet etch)。舉例而言，水中之過氧化氫(H2O2)可被用於選擇性地蝕刻掉該等a-IGZO層340之上的犧牲層310(例如，鍺)。因此，形成了奈米線352A/352B(或奈米帶，將根據該等層340的幾何形狀而形成奈米線或奈米帶)。應當理解：雖然沿著該鰭的 寬度的該橫斷面圖中之該等奈米線352看起來是漂浮的，但是如該第二橫斷面圖所示，該等奈米線被連接到該鰭的剩餘部分。
現在請參閱第3I圖，根據本發明的一實施例而示出在該等奈米線352周圍形成了一閘極介電層342以及一閘極功函數層332之後的沿著該鰭的長度(下圖)以及該鰭的寬度(上圖)的該裝置之一對橫斷面圖。在一實施例中，閘極介電層342可接觸a-IGZO奈米線352的多於一個表面。例如，沿著該鰭的寬度之該橫斷面圖示出：閘極介電層342完全地包圍該等a-IGZO奈米線352(亦即，閘極介電層342接觸該等a-IGZO奈米線352的所有面)。根據一實施例，閘極介電層342可包含一層或一堆疊的層。該一或多個層可包括氧化矽、二氧化矽(SiO2)、及/或任何適當的高K值介電材料。閘極介電層342可實質上類似於前文所述之閘極介電層142，且因而此處將不更詳細地說明閘極介電層342。在一實施例中，如前文所述，閘極功函數層332可以是根據該裝置將是一PMOS或NMOS電晶體而提供一所需功函數之任何適當的導電材料。
現在請參閱第3J圖，根據本發明的一實施例而示出在沈積閘極電極328且將該裝置平坦化之後的沿著該鰭的長度(下圖)以及該鰭的寬度(上圖)的該裝置之一對橫斷面圖。自源極區324及汲極區326的表面之上移除過量的導電材料328之後，將使閘極電極328與閘極功函數層 332在電氣上隔離。此外，應當理解：所使用的該等處理操作可形成一自我對準的閘極電極328。因此，不需要將圖案產生製程用於形成對準該通道之上(亦即，奈米線352之上)的一閘極電極。此外，也可利用掘入製程移除閘極介電質342的可能已在源極區324以及汲極區326的頂面之上形成的各部分。根據一實施例，該掘入製程可包括一或多個蝕刻製程及/或一CMP製程。
如第3J圖中沿著鰭奈米線352的寬度之該橫斷面圖所示，閘極電極328可包含一"U"形結構，該"U"形結構包含實質上平行於基材305的表面之一下方部分、以及實質上垂直於基材305的頂面之兩個側壁部分。此外，閘極電極328及/或閘極功函數層332可完全環繞該等奈米線，而形成一環繞式閘極(Gate All Around；簡稱GAA)結構。因此，本發明之實施例包含沿著多於一個表面控制通道奈米線352之一閘極電極328。
根據本發明之額外的實施例，可形成其他的非平面a-IGZO電晶體。例如，本發明之實施例可包含在沒有側壁間隔物之情形下形成的奈米線或奈米帶a-IGZO電晶體。將以與第4A-4E圖有關之方式示出且說明形成此種a-IGZO電晶體的一製程。被用於形成不具有側壁間隔物的奈米線或奈米帶a-IGZO電晶體之初始處理操作實質上類似於前文中以與第3A-3D圖有關之方式說明的那些處理操作。因此，第4A圖是在形成了第3D圖中之裝置之後的次一處理操作之一圖式。
現在請參閱第4A圖，根據本發明的一實施例而示出在形成了源極區424及汲極區426之後的沿著該鰭的長度(下圖)以及該鰭的寬度(上圖)的該裝置之一對橫斷面圖。根據一實施例，源極區424及汲極區426可以是諸如金屬材料等的任何導電材料。在基材405是一BEOL堆疊中之一層的實施例中，源極區424及汲極區426可以是與被用於形成該BEOL堆疊中之互連線及通孔(圖中未示出)相同的導電材料。舉例而言，該導電材料可以是銅。
應當理解：在該所示實施例中，假性閘極電極455不包含側壁間隔物。如將於下文中更詳細說明的，當在一後續處理操作中沈積的閘極介電質材料能夠提供源極區424及汲極區426的側壁與閘極電極間之適當的隔離時，本發明之實施例可省略該假性閘極電極上的側壁間隔物。
現在請參閱第4B圖，根據本發明的一實施例而示出在移除了該假性閘極電極之後的沿著該鰭的長度(下圖)以及該鰭的寬度(上圖)的該裝置之一對橫斷面圖。在一實施例中，可利用選擇性地移除假性閘極電極455且不會實質上移除源極區424、汲極區426、或a-IGZO鰭440的各部分之一蝕刻製程移除假性閘極電極455。在移除了假性閘極電極455之後，形成了源極區424與汲極區426之間的一開口416。該開口露出a-IGZO鰭層440的將被形成到該電晶體的奈米線或奈米帶部分之一部分。
現在請參閱第4C圖，根據本發明的一實施例而示出在選擇性地移除了該等犧牲鰭層410在源極區424與汲極 區426之間的部分之後的沿著該鰭的長度(下圖)以及該鰭的寬度(上圖)的該裝置之一對橫斷面圖。例如，可使用選擇性地移除犧牲材料410且使a-IGZO材料440實質上保持不變的一濕式蝕刻。因此，形成了奈米線452A/452B(或奈米帶，將根據該等層440的幾何形狀而形成奈米線或奈米帶)。應當理解：雖然沿著該鰭的寬度的該橫斷面圖中之該等奈米線452看起來是漂浮的，但是如該第二橫斷面圖所示，該等奈米線452被連接到該鰭的剩餘部分。
現在請參閱第4D圖，根據本發明的一實施例而示出在該等奈米線452周圍形成了一閘極介電層442以及一閘極功函數層432之後的沿著該鰭的長度(下圖)以及該鰭的寬度(上圖)的該裝置之一對橫斷面圖。在一實施例中，閘極介電層442可接觸a-IGZO奈米線452的多於表面。例如，沿著該鰭的寬度之該橫斷面圖示出：閘極介電層442完全地包圍該等a-IGZO奈米線452(亦即，閘極介電層442接觸該等a-IGZO奈米線452的所有面)。根據一實施例，閘極介電層442可包含一層或一堆疊的層。該一或多個層可包括氧化矽、二氧化矽(SiO2)、及/或任何適當的高K值介電材料。閘極介電層442可實質上類似於前文所述之閘極介電層142，且因而此處將不更詳細地說明閘極介電層442。然而，應當理解：閘極介電層442中沿著源極區424及汲極區426的側壁形成的該部分之厚度可充當一間隔物，因而容許在可供選擇採用之情形 下省略前文所述的假性閘極電極455上之側壁間隔物。在一實施例中，如前文所述，閘極功函數層432可以是根據該裝置將是一PMOS或NMOS電晶體而提供一所需功函數之任何適當的導電材料。
現在請參閱第4E圖，根據本發明的一實施例而示出在沈積閘極電極428且將該裝置平坦化之後的沿著該鰭的長度(下圖)以及該鰭的寬度(上圖)的該裝置之一對橫斷面圖。自源極區424及汲極區426的表面之上移除過量的導電材料428之後，將使閘極電極428與閘極功函數層432在電氣上隔離。此外，應當理解：所使用的該等處理操作可形成一自我對準的閘極電極428。因此，不需要將圖案產生製程用於形成對準該通道之上(亦即，奈米線452之上)的一閘極電極。此外，也可利用掘入製程移除閘極介電質442的可能已在源極區424以及汲極區426的頂面之上形成的各部分。根據一實施例，該掘入製程可包括一或多個蝕刻製程及/或一CMP製程。
如第4E圖中沿著鰭奈米線452的寬度之該橫斷面圖所示，閘極電極428可包含一"U"形結構，該"U"形結構包含實質上平行於基材405的表面之一下方部分、以及實質上垂直於基材405的頂面之兩個側壁部分。此外，閘極電極428及/或閘極功函數層432可完全環繞該等奈米線，而形成一環繞式閘極(GAA)結構。因此，本發明之實施例包含沿著多於一個表面控制通道奈米線452之一閘極電極428。
第5圖示出包含本發明的一或多個實施例之一轉接板500。轉接板500是被用於將一第一基材502橋接到一第二基材504的一中間基板。第一基材502可以是諸如一積體電路晶粒。第二基材504可以是諸如一記憶體模組、一電腦主機板、或另一積體電路晶粒。一般而言，轉接板500之用途在於使一連接伸展到一較寬的間距或使一連接重新佈線到一不同的連接。例如，一轉接板500可將一積體電路晶粒耦合到一銲球柵陣列(Ball Grid Array；簡稱BGA)506，而該BGA 506然後可被耦合到第二基材504。在某些實施例中，第一及第二基材502/504被連接到轉接板500的相反面。在其他實施例中，第一及第二基材502/504被連接到轉接板500的相同面。且在進一步的實施例中，利用轉接板500將三個或更多個基材互連。
可由環氧樹脂、玻璃纖維強化環氧樹脂、陶瓷材料、或諸如聚醯亞胺等的聚合物材料形成轉接板500。在進一步的實施例中，可由諸如矽、鍺、以及其他的III-V族及IV族材料等的可包括與前文所述的用於半導體基材之相同材料等的替代的剛性或軟性材料形成該轉接板。
該轉接板可包含一些金屬互連508、以及其中包括但不限於一些穿透矽通孔(Through-Silicon Via；簡稱TSV)512的一些通孔510。轉接板500可進一步包含嵌入式裝置514，其中包括被動及主動裝置。此類裝置包括但不限於電容、去耦合電容器、電阻器、電感器、熔絲、二極體、變壓器、感測器、以及靜電放電(Electrostatic Discharge；簡稱ESD)裝置。亦可在轉接板500上形成諸如射頻(Radio Frequency；簡稱RF)裝置、功率放大器、電源管理裝置、天線、陣列、感測器、及微機電系統(MEMS)裝置等的更複雜的裝置。
根據本發明之實施例，包含非平面a-IGZO電晶體之設備或用於形成本發明揭露的此類裝置之製程可被用於轉接板500的製造。
第6圖示出根據本發明的一實施例之一計算裝置600。計算裝置600可包含一些組件。在一實施例中，這些組件被連接到一或多個主機板。在一替代實施例中，這些組件被製造到一單一系統單晶片(System-on-a-Chip；簡稱SoC)中，而不是被製造到一主機板上。計算裝置600中之該等組件包括但不限於一積體電路晶粒602以及至少一通訊晶片608。在某些實施例中，通訊晶片608被製造為積體電路晶粒602的一部分。積體電路晶粒602可包含一CPU 604、以及通常被用來作為快取記憶體之晶粒內置記憶體606，且可以諸如嵌入式動態隨機存取記憶體(embedded DRAM；簡稱eDRAM)或自旋轉移力矩記憶體(Spin-Transfer Torque Memory；簡稱STTM或STTM-RAM)等的技術提供該晶粒內置記憶體606。
計算裝置600可包含可在或可不在實體上及電氣上被耦合到主機板的(或一SoC晶粒內製造的)其他組件。這些其他的組件包括但不限於揮發性記憶體610(例如，動態隨機存取記憶體(DRAM))、非揮發性記憶體612 (例如，唯讀記憶體(ROM)或快閃記憶體)、一圖形處理單元(Graphics Processing Unit；簡稱GPU)614、一數位信號處理器616、一密碼處理器642(一種執行硬體內的密碼演算法之專用處理器)、一晶片組620、一天線622、一顯示器或一觸控式螢幕顯示器624、一觸控式螢幕控制器626、一電池628或其他電源、一功率放大器(圖中未示出)、一全球衛星定位系統(Global Positioning System；簡稱GPS)裝置644、一羅盤630、一移動共處理器或感測器632(可包括一加速度計(accelerometer)、一陀螺儀(gyroscope)、及一羅盤)、一喇叭634、一相機636、使用者輸入裝置638(例如，鍵盤、滑鼠、觸控筆、及觸控板)、以及一大量儲存裝置640(例如，硬碟機、光碟(Compact Disk；簡稱CD)、及數位多功能光碟(Digital Versatile Disk；簡稱DVD)等的大量儲存裝置)。
通訊晶片608能夠執行無線通訊，而將資料傳輸進出計算裝置600。術語"無線"及其派生詞可被用於描述可利用通過非固體介質之調變電磁輻射而傳送資料之電路、裝置、系統、方法、技術、通訊通道等的術語。該術語並不意味著相關聯的裝置不包含任何導線，但是在某些實施例中，該等相關聯的裝置可能不包含任何導線。通訊晶片608可實施其中包括但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進技術(Long Term Evolution；簡稱LTE)、Ev-DO、 HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙(Bluetooth)、以上各項的衍生標準或協定、以及被稱為3G、4G、5G、及更新的世代之任何其他無線協定的一些無線標準或協定中之任何標準或協定。計算裝置600可包含複數個通訊晶片608。例如，一第一通訊晶片608可被專用於諸如Wi-Fi及藍牙等的較短距離之無線通訊，且一第二通訊晶片608可被專用於諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他無線通訊標準等的較長距離之無線通訊。
計算裝置600之處理器604包含諸如根據本發明的一實施例的非平面a-IGZO電晶體等的一或多個裝置。術語"處理器"可意指用於處理來自暫存器及/或記憶體的電子資料而將該電子資料轉換為可被儲存在暫存器及/或記憶體的其他電子資料之任何裝置或裝置的一部分。
通訊晶片608亦可包含諸如根據本發明的一實施例的一或多個非平面a-IGZO電晶體等的一或多個裝置。
在進一步的實施例中，被安裝在計算裝置600內之另一組件可包含諸如根據本發明的一實施例的一或多個非平面a-IGZO電晶體等的一或多個裝置或用於形成此類裝置的製程。
在各實施例中，計算裝置600可以是膝上型電腦、簡易筆記型電腦、筆記型電腦、超輕薄筆記本電腦、智慧型手機、平板電腦、個人數位助理(Personal Digital Assistant；簡稱PDA)、超級行動個人電腦、行動電話、 桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。在進一步的實施例中，計算裝置600可以是用於處理資料之任何其他電子裝置。
其中包括在"發明摘要"中所述者的前文中對本發明的所示實施例之說明之用意不是詳盡無遺的，也不是將本發明限制在所揭露之確切形式。雖然為了例示之目的而在本說明書中說明了本發明的特定實施例及例子，但是如熟悉相關技術者將可了解的，可在本發明的範圍內作出各種等效的修改。
可根據上述之詳細說明而作出本發明的這些修改。不應將最後的申請專利範圍中使用的術語詮釋為將本發明限制在本說明書及申請專利範圍中揭露的特定實施例。而是將完全由將根據申請專利範圍詮釋的公認信條而詮釋之最後的申請專利範圍決定本發明之範圍。
本發明之實施例包含一種半導體結構，該半導體結構包含：一基材；在該基材之上形成的一源極區；在該基材之上形成的一汲極區；在該基材之上形成的且在電氣上被耦合到該源極區及該汲極區的一銦鎵鋅氧化物(IGZO)層；以及被一閘極介電質隔離該IGZO層的一閘極電極，其中該閘極介電質接觸該IGZO層之多於一個表面。
本發明之額外的實施例包含一半導體裝置，其中該IGZO層具有接觸該源極區及該汲極區的側壁之側壁面、以及實質上平行於該基材之一平面。
本發明之額外的實施例包含一半導體裝置，其中該閘極介電質接觸該等側壁面及該平面。
本發明之額外的實施例包含一半導體裝置，其中該IGZO層是在該基材之上形成的一鰭。
本發明之額外的實施例包含一半導體裝置，其中該閘極介電質接觸該IGZO鰭的各側壁以及該IGZO鰭的一頂面。
本發明之額外的實施例包含一半導體裝置，其中該源極區及該汲極區接觸該IGZO鰭的一頂面。
本發明之額外的實施例包含一半導體裝置，其中該IGZO層是一奈米線或一奈米帶。
本發明之額外的實施例包含一半導體裝置，其中該閘極介電質環繞該奈米線或奈米帶的整個表面。
本發明之額外的實施例包含一半導體裝置，其中各側壁間隔物將該源極區及該汲極區與該閘極電極隔離。
本發明之額外的實施例包含一半導體裝置，其中該閘極電極包含一功函數金屬以及一填充金屬。
本發明之額外的實施例包含一半導體裝置，其中該基材是一介電層。
本發明之額外的實施例包含一半導體裝置，其中該介電層是一積體電路晶片的一後段製程(BEOL)堆疊中之一層。
本發明之實施例包含一種形成非平面銦鎵鋅氧化物(IGZO)電晶體之方法，該方法包含下列步驟：在一基 材之上形成一介電層；在該介電層上產生圖案，而形成一源極開口及一汲極開口；在該源極開口中形成一導電源極區，且在該汲極開口中形成一導電汲極區；移除該介電層在該源極區與該汲極區之間的部分；在該源極區與該汲極區之間的該基材之上形成一IGZO層，其中該IGZO層包含接觸該源極區的一側壁以及該汲極區的一側壁之側壁部分、以及實質上平行於該基材之一平面部分；在該IGZO層之上形成一閘極介電層；以及在該閘極介電層之上形成一閘極電極。
本發明之額外的實施例包含形成非平面IGZO之一方法，該方法進一步包含下列步驟：將閘極電極平坦化，使該閘極電極的頂面與該源極區及該汲極區的頂面實質上共面(coplanar)。
本發明之額外的實施例包含形成非平面IGZO之一方法，其中該IGZO層及該閘極介電層將該源極區及該汲極區與該閘極電極隔離。
本發明之額外的實施例包含形成非平面IGZO之一方法，其中該基材是一積體電路晶片的一後段製程(BEOL)堆疊中之一介電層。
本發明之額外的實施例包含形成非平面IGZO之一方法，其中最高處理溫度不超過大約攝氏400度。
本發明之額外的實施例包含一種形成非平面銦鎵鋅氧化物(IGZO)電晶體之方法，該方法包含下列步驟：在一基材之上形成一第一層，其中該第一層包括IGZO；在 該第一層上產生圖案，而形成一鰭；在該鰭之上形成一假性閘極電極；在該鰭的一頂面上形成一源極區及一汲極區，其中該源極區及該汲極區是在該假性閘極電極的相對側；移除該假性閘極電極；在該IGZO的各露出部分上形成一閘極介電層；以及在該閘極介電層之上形成一閘極電極。
本發明之額外的實施例包含形成非平面IGZO之一方法，其中該第一層包含以與複數個IGZO層成交替方式配置的複數個犧牲材料層。
本發明之額外的實施例包含形成非平面IGZO之一方法，該方法進一步包含下列步驟：在形成該閘極介電層之前，先移除該犧牲材料層在該源極區與該汲極區之間形成的一部分。
本發明之額外的實施例包含形成非平面IGZO之一方法，其中在該IGZO的各露出部分上形成該閘極介電層之該步驟包含下列步驟：在該源極區與該汲極區之間的該IGZO之所有面周圍形成一閘極介電層。
本發明之額外的實施例包含形成非平面IGZO之一方法，該方法進一步包含下列步驟：沿著該假性閘極電極的側壁形成側壁間隔物。
本發明之額外的實施例包含形成非平面IGZO之一方法，其中該等側壁間隔物將該閘極電極與該源極區及該汲極區隔離。
本發明之額外的實施例包含形成非平面IGZO之一方 法，其中該基材是一積體電路晶片的一後段製程(BEOL)堆疊中之一介電層。
本發明之額外的實施例包含形成非平面IGZO之一方法，其中最高處理溫度不超過大約攝氏400度。
105‧‧‧基材
106‧‧‧介電層
108‧‧‧第二介電層
124‧‧‧源極區
125‧‧‧源極接點
126‧‧‧汲極區
127‧‧‧汲極接點
128‧‧‧閘極電極
129‧‧‧閘極接點
140‧‧‧非晶相銦鎵鋅氧化物層
142‧‧‧閘極介電層

Claims (25)

  1. 一種半導體裝置，包含：基材；在該基材之上形成的源極區；在該基材之上形成的汲極區；在該基材之上形成的且在電氣上被耦合到該源極區及該汲極區的銦鎵鋅氧化物(IGZO)層；以及以閘極介電質將該IGZO層隔離開的閘極電極，其中該閘極介電質接觸該IGZO層之多於一個表面。
  2. 如申請專利範圍第1項之半導體裝置，其中該IGZO層具有接觸該源極區及該汲極區的側壁之側壁面、以及實質上平行於該基材之一平面。
  3. 如申請專利範圍第2項之半導體裝置，其中該閘極介電質接觸該等側壁面及該平面。
  4. 如申請專利範圍第1項之半導體裝置，其中該IGZO層是在該基材之上形成的一鰭。
  5. 如申請專利範圍第4項之半導體裝置，其中該閘極介電質接觸該IGZO鰭的側壁以及該IGZO鰭的一頂面。
  6. 如申請專利範圍第5項之半導體裝置，其中該源極區及該汲極區接觸該IGZO鰭的一頂面。
  7. 如申請專利範圍第1項之半導體裝置，其中該IGZO層是一奈米線或一奈米帶。
  8. 如申請專利範圍第7項之半導體裝置，其中該閘 極介電質環繞該奈米線或奈米帶的整個表面。
  9. 如申請專利範圍第7項之半導體裝置，其中側壁間隔物將該源極區及該汲極區與該閘極電極隔離。
  10. 如申請專利範圍第1項之半導體裝置，其中該閘極電極包含一功函數金屬以及一填充金屬。
  11. 如申請專利範圍第1項之半導體裝置，其中該基材是一介電層。
  12. 如申請專利範圍第11項之半導體裝置，其中該介電層是一積體電路晶片的一後段製程(BEOL)堆疊中之一層。
  13. 一種形成非平面銦鎵鋅氧化物(IGZO)電晶體之方法，包含：在一基材之上形成一介電層；在該介電層上產生圖案，而形成一源極開口及一汲極開口；在該源極開口中形成一導電源極區，且在該汲極開口中形成一導電汲極區；移除該介電層在該源極區與該汲極區之間的部分；在該源極區與該汲極區之間的該基材之上形成一IGZO層，其中該IGZO層包含接觸該源極區的一側壁以及該汲極區的一側壁之側壁部分，以及實質上平行於該基材之一平面部分；在該IGZO層之上形成一閘極介電層；以及在該閘極介電層之上形成一閘極電極。
  14. 如申請專利範圍第13項之方法，進一步包含：將閘極電極平坦化，使該閘極電極的頂面與該源極區及該汲極區的頂面實質上共面。
  15. 如申請專利範圍第14項之方法，其中該IGZO層及該閘極介電層將該源極區及該汲極區與該閘極電極隔離。
  16. 如申請專利範圍第13項之方法，其中該基材是一積體電路晶片的一後段製程(BEOL)堆疊中之一介電層。
  17. 如申請專利範圍第16項之方法，其中最高處理溫度不超過大約攝氏400度。
  18. 一種形成非平面銦鎵鋅氧化物(IGZO)電晶體之方法，包含：在一基材之上形成一第一層，其中該第一層包括IGZO；在該第一層上產生圖案，而形成一鰭；在該鰭之上形成一假性閘極電極；在該鰭的一頂面上形成一源極區及一汲極區，其中該源極區及該汲極區是在該假性閘極電極的相對側；移除該假性閘極電極；在該IGZO的露出部分上形成一閘極介電層；以及在該閘極介電層之上形成一閘極電極。
  19. 如申請專利範圍第18項之方法，其中該第一層包含以與複數個IGZO層成交替方式配置的複數個犧牲材 料層。
  20. 如申請專利範圍第19項之方法，進一步包含：在形成該閘極介電層之前，移除該犧牲材料層在該源極區與該汲極區之間形成的一部分。
  21. 如申請專利範圍第20項之方法，其中在該IGZO的露出部分上形成該閘極介電層包含：在該源極區與該汲極區之間的該IGZO之所有面周圍形成一閘極介電層。
  22. 如申請專利範圍第18項之方法，進一步包含：沿著該假性閘極電極的側壁形成側壁間隔物。
  23. 如申請專利範圍第22項之方法，其中該等側壁間隔物將該閘極電極與該源極區及該汲極區隔離。
  24. 如申請專利範圍第18項之方法，其中該基材是一積體電路晶片的一後段製程(BEOL)堆疊中之一介電層。
  25. 如申請專利範圍第24項之方法，其中最高處理溫度不超過大約攝氏400度。
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