KR101377597B1 - 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

트랜지스터 및 그 제조방법에 관해 개시되어 있다. 개시된 본 발명의 트랜지스터는 기판 상에 배열된 채널층과, 상기 기판 상에 상기 채널층의 양단과 각각 접하도록 형성된 소오스 전극 및 드레인 전극과, 상기 소오스 전극과 상기 드레인 전극 사이의 상기 채널층을 둘러싼 게이트 절연층 및 상기 게이트 절연층을 둘러싼 게이트 전극을 포함하고, 상기 기판 상에 복수의 상기 채널층이 다층 구조로 배열되고, 상기 복수의 채널층 각각이 상기 게이트 절연층 및 게이트 전극에 의해 순차적으로 둘러싸여 있는 것을 특징으로 한다.

Description

트랜지스터 및 그 제조방법{Transistor and method of manufacturing the same}
도 1은 종래의 트랜지스터를 보여주는 평면도이다.
도 2는 도 1의 A-A'선에 따른 단면도이다.
도 3은 본 발명의 일 실시예에 따른 트랜지스터를 보여주는 평면도이다.
도 4는 도 3의 B-B'선에 따른 단면도이다.
도 5a 내지 도 5n은 본 발명의 일 실시예에 따른 트랜지스터의 제조방법을 보여주는 도면이다.
도 6 및 도 7은 본 발명의 일 실시에에 따른 트랜지스터의 제조 과정에서 형성한 수직 채널층들을 보여주는 주사 전자 현미경(Scanning Electron Microscope) 사진이다.
<도면의 주요 부분에 대한 부호의 설명>
300 : 제1 기판 310 : 채널층(수직 채널층)
315 : 산화물층 320 : 게이트 절연층
330 : 게이트 전극 340 : 수직 구조체
350 : 마스크층 360 : 소오스/드레인 전극층
360a : 소오스 전극 360b : 드레인 전극
370 : 콘택 전극 400 : 기판(제2 기판)
500 : 블레이드
1. 발명의 분야
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 실린더 타입의 게이트를 갖는 트랜지스터 및 그 제조방법에 관한 것이다.
2. 관련기술의 설명
박막 트랜지스터(Thin film transistor)는 액정표시장치 또는 유기발광표시장치 등과 같은 평판표시장치에서 스위칭 소자로 사용된다. 박막 트랜지스터의 성능을 판단하는 기준인 이동도(mobility) 또는 누설전류 등은 전하 운반자(캐리어)가 이동하는 경로인 채널층의 재질 및 상태에 크게 좌우된다.
현재 상용화되어 있는 액정표시장치의 경우, 박막 트랜지스터의 채널층은 대부분 비정질 실리콘(amorphous silicon)이다. 박막 트랜지스터의 채널층이 비정질 실리콘일 때, 전하 이동도는 0.5㎠/Vs 내외로 매우 낮기 때문에, 액정표시장치의 동작 속도를 증가시키기 어렵다.
이에, 비정질 실리콘보다 전하 이동도가 높은 단결정 반도체를 채널층으로 이용한 나노와이어 트랜지스터(이하, 종래의 나노와이어 트랜지스터)가 제안되었다.
도 1은 종래의 나노와이어 트랜지스터를 보여주는 평면도이고, 도 2는 도 1의 A-A'선에 따른 단면도이다.
도 1 및 도 2를 참조하면, 기판(100) 상에 게이트 전극(110)이 형성되고, 게이트 전극(110)을 덮도록 기판(100) 상에 게이트 절연층(120)이 형성된다. 게이트 절연층(120) 상에 단결정 반도체로 이루어지고 기둥 형상을 갖는 다수의 채널층(130)이 임의로 배열된다. 채널층(130)은 다른 기판 상에 단결정 성장법으로 형성되고, 절단되어 기판(100)으로 옮겨진 것이다. 게이트 절연층(120) 상에 채널층(130)의 일단을 덮는 소오스 전극(140a) 및 타단을 덮는 드레인 전극(140b)이 존재한다.
이와 같이 종래의 나노와이어 트랜지스터는 단결정 반도체로 이루어진 채널층(130)을 포함하는 바, 전하 이동도가 우수하다.
그러나 종래의 나노와이어 트랜지스터는 다음과 같은 문제가 있다. 도 2에 도시된 바와 같이, 채널층(130)은 다층 구조로 형성되는 것이 일반적인데, 이 경우, 채널층(130)의 전 영역에 게이트 전계가 균일하게 인가되기 어렵다. 게이트 전극(110)에 가까운 채널층(130)이 게이트 전극(110)에서 먼 채널층(130)보다 게이트 전계의 영향을 크게 받는다. 그러므로 모든 채널층(130)이 균일하게 턴-온(turn-on) 또는 턴-오프(turn-off)되기 어렵다. 따라서 종래 기술 만으로는 우수한 스위칭 특성을 갖는 트랜지스터를 구현하기 어렵다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래의 문제점을 개선하기 위한 것으로서, 전하 이동도가 높은 단결정 물질로 형성되고, 균일하게 전계를 인가받아 동시에 턴-온(turn-on)될 수 있는 채널층을 갖는 트랜지스터를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 트랜지스터의 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 기판 상에 배열된 채널층; 상기 기판 상에 상기 채널층의 양단과 각각 접하도록 형성된 소오스 전극 및 드레인 전극; 상기 소오스 전극과 상기 드레인 전극 사이의 상기 채널층을 둘러싼 게이트 절연층; 및 상기 게이트 절연층을 둘러싼 게이트 전극;을 포함하는 것을 특징으로 하는 트랜지스터를 제공한다.
여기서, 상기 기판은 유리 기판, 플라스틱 기판 및 반도체 기판 중 어느 하나일 수 있다.
상기 채널층은 단결정 구조를 가질 수 있다.
상기 채널층은 탄소 나노 튜브(CNT)층, Si층, ZnO층, GaN층, GaP층 및 InP층 중 어느 하나일 수 있다.
상기 채널층은 원통형, 육면체형 및 판형 중 어느 한 모양일 수 있다.
상기 기판 상에 상기한 채널층이 복수 개로 배열될 수 있다.
상기 복수의 채널층들은 상기 기판 상에 단층 또는 다층 구조로 배열될 수 있다.
상기 게이트 절연층은 SiOx층 또는 SixNy층이거나, SixNy층보다 유전 상수가 큰 물질층일 수 있다.
상기 본 발명의 트랜지스터는 상기 게이트 전극과 접하는 콘택 전극을 더 포함할 수 있다.
상기 콘택 전극은 상기 게이트 전극의 위 또는 아래에 형성될 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 제1 기판 상에 수직 채널층을 형성하는 단계; 상기 수직 채널층의 표면 상에 게이트 절연층 및 게이트 전극을 차례로 형성하여 상기 수직 채널층, 상기 게이트 절연층 및 상기 게이트 전극을 포함하는 수직 구조체를 형성하는 단계; 상기 수직 구조체를 상기 제1 기판에서 분리하는 단계; 상기 수직 구조체를 제2 기판 상에 눕혀서 배열하는 단계; 상기 제2 기판 상기 수직 구조체의 양단을 노출시키는 마스크층을 형성하는 단계; 상기 노출된 수직 구조체의 양단에서 상기 게이트 전극과 상기 게이트 절연층을 차례로 제거하는 단계; 및 상기 수직 구조체의 양단에 각각 접하는 소오스 전극 및 드레인 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 트랜지스터의 제조방법을 제공한다.
여기서, 상기 제1 기판은 단결정 구조를 갖는 반도체 기판일 수 있다.
상기 수직 채널층은 상기 제1 기판을 식각하여 형성할 수 있다.
상기 수직 채널층은 단결정 성장법으로 형성할 수 있다.
상기 수직 채널층은 탄소 나노 튜브(CNT), Si, ZnO, GaN, GaP 및 InP 중 어 느 하나로 형성할 수 있다.
상기 수직 채널층은 원통형, 육면체형 및 판형 중 어느 한 모양으로 형성할 수 있다.
상기 수직 채널층은 복수 개로 형성하고, 상기 게이트 절연층 및 상기 게이트 전극은 상기 복수의 수직 채널층들 각각을 차례로 둘러싸도록 형성할 수 있다.
상기 본 발명의 트랜지스터의 제조방법은 상기 게이트 절연층을 형성하기 전, 상기 수직 채널층의 직경 또는 두께를 감소시키는 단계를 더 포함할 수 있다.
상기 수직 채널층의 직경 또는 두께를 감소시키는 단계는, 상기 수직 채널층의 표면을 산화시켜 산화물층을 형성하는 단계; 및 상기 산화물층을 제거하는 단계;를 포함할 수 있다.
상기 게이트 절연층은 SiOx 또는 SixNy로 형성하거나, SixNy보다 유전 상수가 큰 물질로 형성할 수 있다.
상기 제2 기판은 유리 기판, 플라스틱 기판 및 반도체 기판 중 어느 하나일 수 있다.
상기 수직 구조체는 복수 개로 상기 제2 기판 상에 배열할 수 있다.
상기 수직 구조체들은 상기 제2 기판 상에 단층 또는 다층 구조로 배열할 수 있다.
상기 수직 구조체의 양단에서 상기 게이트 전극을 제거할 때, 상기 마스크층 하부의 상기 게이트 전극의 일부를 언더-컷(under-cut)시킬 수 있다.
상기 소오스 전극 및 상기 드레인 전극을 형성하는 단계는, 상기 제2 기판 및 상기 마스크층 상에 상기 수직 구조체의 양단을 덮는 소오스/드레인 전극층을 형성하는 단계; 및 상기 마스크층 및 상기 마스크층 상의 상기 소오스/드레인 전극층을 제거하는 단계;를 포함할 수 있다.
상기 소오스 전극 및 상기 드레인 전극을 형성하는 단계는, 상기 제2 기판 및 상기 마스크층 상에 상기 수직 구조체의 양단을 덮는 소오스/드레인 전극층을 형성하는 단계; 상기 소오스/드레인 전극층을 상기 마스크층이 노출될때 까지 연마하는 단계; 및 상기 마스크층을 제거하는 단계;를 포함할 수 있다.
상기 제2 기판 상에 상기 게이트 전극과 접하는 콘택 전극을 더 형성할 수 있다.
상기 콘택 전극은 상기 게이트 전극 위에 형성할 수 있다.
상기 콘택 전극은 상기 게이트 전극 아래에 형성할 수 있다.
이하, 본 발명의 바람직한 실시예에 따른 트랜지스터 및 그 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 도면들에서 동일한 도면 번호는 동일한 구성 요소를 나타낸다.
도 3은 본 발명의 일 실시예에 따른 트랜지스터(이하, 본 발명의 트랜지스터)를 보여주는 평면도이고, 도 4는 도 3의 B-B'선에 따른 단면도이다.
도 3 및 도 4를 참조하면, 기판(400) 상에 다수의 채널층(310)이 놓여져 있 다. 기판(400)은 유리 기판 또는 플라스틱 기판인 것이 바람직하지만, 경우에 따라서는 실리콘 기판과 같은 반도체 기판일 수도 있다. 채널층들(310)은 단결정층으로서, 탄소 나노 튜브(Carbon Nano Tube)(CNT)층, Si층, ZnO층, GaN층, GaP층 및 InP층 중 어느 하나일 수 있다. 채널층들(310)의 모양은 원통형일 수 있지만, 육면체형 또는 판형과 같은 다른 모양일 수도 있다. 채널층들(310)은 기판(400) 상에 다층 구조로 배열될 수 있지만, 단층 구조로 배열될 수도 있다.
기판(400) 상에 채널층들(310)의 일단을 덮는 소오스 전극(360a) 및 타단을 덮는 드레인 전극(360b)이 형성되어 있다. 소오스 전극(360a)과 드레인 전극(360b) 사이의 채널층들(310)은 각각 게이트 절연층(320)으로 둘러싸여 있다. 게이트 절연층(320)은 SiOx층 또는 SixNy층이거나, SixNy층보다 유전 상수가 높은 고유전 물질층, 예를 들면, Ta2O5, BST, PZT등 일 수 있다. 게이트 절연층(320) 각각은 게이트 전극(330)으로 둘러싸여 있다. 즉, 소오스 및 드레인 전극(360a, 360b) 사이의 채널층들(310) 각각 게이트 절연층(320)과 게이트 전극(330)에 의해 이중으로 피복되어 있다. 게이트 전극(330)은 소오스 전극(360a) 및 드레인 전극(360b)과 이격되어 있다.
본 발명의 트랜지스터는 게이트 전극(330)과 접하는 콘택 전극(370)을 더 포함할 수 있다. 콘택 전극(370)은 도 3 및 도 4에 도시된 바와 같이, 게이트 전극(330)의 위에 형성될 수 있지만, 게이트 전극(330)의 아래에 형성될 수도 있다.
이와 같이, 본 발명의 트랜지스터에서 소오스 및 드레인 전극(360a, 360b) 사이의 채널층들(310)은 각각이 게이트 절연층(320) 및 게이트 전극(330)에 의해 순차적으로 둘러싸여 있다. 채널층들(310)은 서로 접촉되어 있고, 채널층들(310)은 콘택 전극(370)에 접촉되어 있다. 그러므로 채널층들(310)은 동일한 게이트 전계를 인가받아, 균일하게 턴-온(turn-on) 될 수 있다. 또한 도 2와 같은 종래 구조에서는 채널층(130)과 게이트 전극(110)이 접하는 면적이 작아 유효 채널의 부피가 작지만, 도 4와 같은 구조에서는 채널층들(310) 각각이 게이트 전극(330)에 의해 둘러싸여 있으므로 유효 채널의 부피가 크다. 따라서, 본 발명을 이용하면 스위칭 특성이 우수한 트랜지스터를 구현할 수 있다.
도 5a 내지 도 5n은 본 발명의 일 실시예에 따른 트랜지스터의 제조방법을 보여준다. 도 5a 내지 도 5f는 단면도이고, 도 5g 내지 도 5n은 사시도이다.
도 5a를 참조하면, 제1 기판(300) 상에 이격된 다수의 수직 채널층(310)을 형성한다. 수직 채널층들(310)을 형성하는 방법은 크게 다음의 두 가지로 나눌 수 있다.
첫째, 단결정 구조를 갖는 제1 기판(300) 상에 감광막 패턴을 형성한 후, 상기 감광막 패턴을 식각 마스크로 이용해서 제1 기판(300)을 식각하여 다수의 수직 채널층(310)을 형성할 수 있다. 제1 기판(300)은 건식 또는 습식 식각 방법으로 식각할 수 있는데, 상기 습식 식각 방법은 제1 기판(300)의 결정면에 따른 식각 속도의 차이를 이용하는 이방성 식각 방법이다. 예컨대, 제1 기판(300)이 실리콘 기판이고, 제1 기판(300)의 상면이 (110)면이며 제1 기판(300)의 측면이 (111)면인 경우, (111)면의 밀도가 (110)면의 밀도보다 높기 때문에, (110)면과 수직한 방향으 로만 습식 식각을 진행시킬 수 있다. 이때, 상기 습식 식각의 식각 용액으로는 KOH 또는 TMAH(Tetramethyl Ammonium Hydroxide) 또는 EPD(Ethylene Diamine Pyrochatechol)을 사용할 수 있다. 이와 같이, 식각으로 수직 채널층들(310)을 형성하는 경우, 상기 감광막 패턴의 간격 및 폭을 제어하여 수직 채널층들(310)의 간격 및 폭을 용이하게 제어할 수 있다. 또한 상기 감광막 패턴의 모양을 달리하여, 수직 채널층들(310)의 모양을 다양하게 변형할 수 있다. 예컨대, 수직 채널층들(310)은 원기둥, 사각기둥 및 판상 중 어느 한 모양일 수 있다. 도 6 및 도 7은 상기한 식각 방법으로 형성한 수직 채널층들을 보여주는 주사 전자 현미경(Scanning Electron Microscope)(SEM) 사진이다. 도 6의 수직 채널층(310a)은 원기둥형이고, 도 7의 수직 채널층(310b)은 판상형이다.
둘째, 단결정 성장법을 이용해서 제1 기판(300) 상에 다수의 수직 채널층(310)을 형성할 수 있다.
보다 구체적으로 설명하면, 제1 기판(300) 상에 다수의 개구부를 갖는 몰드 절연층을 형성하고, 상기 개구부들 저면으로부터 소정의 단결정층을 성장시킬 수 있다. 또는 제1 기판(300) 상에 패턴화된 금속 씨드층을 형성한 후, 상기 금속 씨드층으로부터 소정의 단결정층을 성장시킬 수 있다.
상기한 방법들로 형성할 수 있는 단결정층의 종류는 다양하다. 예컨대, 수직 채널층들(310)은 탄소 나노 튜브(CNT), Si, ZnO, GaN, GaP 및 InP 중 어느 하나로 형성할 수 있다.
도 5b를 참조하면, 수직 채널층들(310) 및 제1 기판(300)의 표면을 산화시켜 산화물층(315)을 형성한다. 다음, 산화물층(315)을 습식 식각 방법으로 제거한다. 도 5c는 산화물층(315)을 제거한 이후의 상태를 보여준다.
이와 같이, 산화물층(315)을 형성한 후 제거하는 이유는 다음과 같다. 만약 수직 채널층들(310)을 건식 식각 방법으로 형성한 경우, 수직 채널층들(310)의 표면은 플라즈마에 의해 손상된다. 손상된 수직 채널층들(310)의 표면은 소자의 특성에 좋지 않은 영향을 줄 수 있다. 산화물층(315)의 형성 및 제거에 의해 상기 건식 식각에 의한 손상층을 제거할 수 있다. 또한 산화물층(315)의 형성 및 제거를 통해 수직 채널층들(310)의 직경(또는 두께)을 줄일 수 있다. 그러므로 산화물층(315)의 형성 및 제거를 통해 현재의 노광 공정으로 구현하기 어려운 미세한 폭을 갖는 수직 채널층들(310)을 얻을 수 있다. 도 5b 및 도 5c에 도시한 산화물층(315)의 형성 및 제거 공정은 선택적인(optional) 공정이다.
도 5d를 참조하면, 제1 기판(300) 및 수직 채널층들(310)의 표면 상에 게이트 절연층(320)을 형성한다. 게이트 절연층(320)은 고온 공정을 요하는 열산화법으로 형성할 수 있고, 그 밖의 다른 방법, 예컨대 CVD(Chemical Vapor Deposition)나 PE-CVD(Plasma Enhanced-CVD)나 ALD(Atomic Layer Deposition) 방법 등으로 형성할 수도 있다. 제1 기판(300)은 고온 공정에 대한 저항성이 큰 단결정 반도체 기판일 수 있기 때문에, 공정 온도로 인한 제약 없이 다양한 종류의 게이트 절연층(320)을 형성할 수 있다. 예컨대, 게이트 절연층(320)은 SiOx 또는 SixNy로 형성하거나, SixNy보다 유전 상수가 높은 고유전 물질, 예컨대 TaxOy, BST(BaSrTiO)계 물질 및 PZT(PbZrTiO)계 물질로도 형성할 수 있다. 이와 같이 본 발명에서는 고유전 물질층을 게이트 절연층(320)으로 용이하게 적용할 수 있기 때문에, 소자의 특성을 향상시킬 수 있다.
도 5e를 참조하면, 게이트 절연층(320) 상에 게이트 전극(330)을 형성한다. 게이트 전극(330)은 금속 및/또는 폴리실리콘 등으로 형성할 수 있다.
수직 채널층들(310), 게이트 절연층(320) 및 게이트 전극(330)은 수직 구조체(340)를 구성한다.
도 5f를 참조하면, 블레이드(blade)(500)를 사용하여 수직 구조체들(340)을 제1 기판(300)에서 분리한다. 수직 구조체들(340)은 다른 방법으로 분리할 수도 있다. 예컨대, 초음파 발생기(ultra-sonic generator)를 사용해서 수직 구조체들(340)에 진동을 가함으로써, 수직 구조체들(340)을 제1 기판(300)에서 분리할 수 있다. 또는 게이트 전극(330) 및 게이트 절연층(320)을 이방성 식각하여 제1 기판(300)의 상면을 노출시킨 후, 제1 기판(300)의 상면을 식각함으로써 수직 구조체들(340)을 제1 기판(300)에서 분리할 수도 있다. 도 5g는 분리된 수직 구조체들(340)을 보여준다.
도 5h를 참조하면, 수직 구조체들(340)을 제2 기판(400) 상에 눕혀서 배열(deposit)한다. 제2 기판(400)은 유리 기판 또는 플라스틱 기판일 수 있지만, 경우에 따라서는 실리콘 기판과 같은 반도체 기판일 수도 있다. 제2 기판(400)으로 유리 기판을 사용하면, 광투과성이 우수한 소자를 구현할 수 있고, 제2 기판(400)으로 플라스틱 기판을 사용하면 플렉서블(flexible)한 소자를 구현할 수 있다.
수직 구조체들(340)을 제2 기판(400) 상에 배열하는 방법을 보다 구체적으로 설명하면 다음과 같다. 수직 구조체들(340)을 주어진 용매 상에 띄운 후, 상기 용매 상에서 소정의 배열 구조를 갖도록 만든다. 이보다 앞서, 제2 기판(400)은 상기 용매 안에 잠겨있을 수 있다. 수직 구조체들(340)이 제2 기판(400) 위쪽에 위치된 상태에서, 제2 기판(400)을 서서히 들어올리거나 상기 용매를 배출구를 통해 서서히 제거하면 제2 기판(400) 상에 수직 구조체들(340)을 배열시킬 수 있다. 상기한 배열 방법은 다양하게 변형될 수 있다. 예컨대, 수직 구조체들(340)을 상기 용매 상에 띄운 상태에서, 상기 용매의 위쪽에서 제2 기판(400)의 상면을 수직 구조체들(340)과 밀착시킴으로써, 수직 구조체들(340)을 제2 기판(400)의 상면에 물리적으로 흡착시킬 수 있다. 또는 수직 구조체들(340)을 상기 용매 상에 띄운 상태에서, 수직 구조체들(340)을 포함한 상기 용매를 제2 기판(400) 상에 부어, 수직 구조체들(340)을 제2 기판(400) 상에 배열할 수 있다. 또는 용매를 사용하지 않고 수직 구조체들(340)을 직접적으로 제2 기판(400) 상에 배열시킬 수도 있다. 이와 같은 방법으로 배열될 수직 구조체들(340)은 단층 또는 다층 구조를 가질 수 있다.
도 5i를 참조하면, 제2 기판(400) 및 수직 구조체들(340) 상에 수직 구조체들(340)의 양단을 노출시키는 마스크층(350)을 형성한다. 마스크층(350)은 감광층일 수 있다.
마스크층(350)을 식각 마스크로 이용해서 수직 구조체들(340)의 양단에서 게이트 전극(330)을 식각한다. 도 5j는 게이트 전극(330)을 식각한 후의 상태를 보여준다. 게이트 전극(330)의 식각을 위해 건식 또는 습식 식각 방법이 사용될 수 있 는데, 이들은 등방성 식각 특성을 갖는 것이 바람직하다. 이에, 마스크층(350) 하부의 게이트 전극(330)의 일부가 언더-컷(under-cut)된다.
계속해서 마스크층(350)을 식각 마스크로 이용해서 수직 구조체들(340)의 양단에서 게이트 절연층(320)을 식각한다. 도 5k는 게이트 절연층(340)을 식각한 후의 상태를 보여준다. 게이트 절연층(320)의 식각에는 건식 또는 습식 식각 방법이 사용될 수 있는데, 이들도 등방성 식각 특성을 가질 수 있다. 이때 마스크층(350) 하부의 게이트 절연층(320)의 일부는 언더-컷(under-cut) 될 수 있다. 게이트 절연층(320)의 언더-컷(under-cut) 양은 게이트 전극(330)보다 적을 수 있다.
도 5l을 참조하면, 제2 기판(400) 및 마스크층(350) 상에 수직 구조체들(340)의 양단을 덮는 소오스/드레인 전극층(360)을 형성한다. 이때, 마스크층(350) 하부의 게이트 전극(330)의 일부가 언더-컷(under-cut)되어 있기 때문에, 소오스/드레인 전극층(360)과 게이트 전극(330)은 접하지 않는다.
그 다음, 마스크층(350) 및 마스크층(350) 상의 소오스/드레인 전극층(360)을 리프트-오프(lift-off) 방법으로 제거한다. 혹은 소오스/드레인 전극층(360)을 마스크층(350)이 노출될때 까지 CMP(Chemical Mechanical Polishing)한 후 마스크층(350)을 제거할 수도 있다. 그 결과, 도 5m에 도시한 바와 같이, 제2 기판(400) 상에 수직 구조체들(350)의 일단을 덮는 소오스 전극(360a) 및 타단을 덮는 드레인 전극(360b)이 형성된다.
도 5n을 참조하면, 소오스 전극(360a)과 드레인 전극(360b) 사이의 제2 기판(400) 상에 수직 구조체들(340) 상에 게이트 전극(330)과 접하는 콘택 전극(370) 을 형성한다. 콘택 전극(370)은 게이트 전극(330)의 일부 또는 전부를 덮을 수 있다.
도시하지는 않았지만, 콘택 전극(370)은 수직 구조체들(350) 아래에 형성할 수도 있다. 이 경우, 도 5h 단계에서, 제2 기판(400) 상에 콘택 전극(370)을 형성한 후, 콘택 전극(370) 및 제2 기판(400) 상에 수직 구조체들(350)을 배열한다. 콘택 전극(370)의 형성 시점을 제외한 나머지 공정은 앞서 설명한 실시예와 동일할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 본 발명의 트랜지스터의 구성요소는 다양화될 수 있고, 본 발명의 트랜지스터는 구조는 변형될 수 있음을 알 수 있을 것이다. 또한, 본 발명의 트랜지스터는 액정표시장치나 유기발광표시장치 분야뿐만 아니라 발광 소자, 메모리 소자 및 논리 소자 분야 등에도 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
이상에서 설명한 바와 같이, 본 발명의 트랜지스터에서 소오스 및 드레인 전극(360a, 360b) 사이의 채널층들(310)은 게이트 절연층(320)과 게이트 전극(330)으로 피복되어 있다. 그러므로 채널층들(310)이 동일한 게이트 전계를 인가받아 균일 하게 턴-온(turn-on) 될 수 있고, 유효 채널의 부피가 증가될 수 있다. 따라서, 본 발명을 이용하면, 스위칭 특성이 우수한 트랜지스터를 구현할 수 있다.
또한, 게이트 절연층(320)은 고온 공정에 저항성이 큰 제1 기판(300)에서 형성하기 때문에, 공정의 제약 없이 양질의 게이트 절연층(320)을 형성할 수 있다. 그러므로 게이트 절연층(320)의 품질 향상에 따른 소자의 특성 개선을 기대할 수 있다.
또한, 수직 채널층들(310)을 식각 방법으로 형성하는 경우 균일한 크기 및 간격을 갖는 수직 채널층들(310)을 용이하게 얻을 수 있는 바, 소자 특성의 균일성을 개선할 수 있다.

Claims (29)

  1. 기판 상에 배열된 채널층;
    상기 기판 상에 상기 채널층의 양단과 각각 접하도록 형성된 소오스 전극 및 드레인 전극;
    상기 소오스 전극과 상기 드레인 전극 사이의 상기 채널층을 둘러싼 게이트 절연층; 및
    상기 게이트 절연층을 둘러싼 게이트 전극;을 포함하고,
    상기 기판 상에 복수의 상기 채널층이 다층 구조로 배열되고,
    상기 복수의 채널층 각각이 상기 게이트 절연층 및 게이트 전극에 의해 순차적으로 둘러싸여 있는 것을 특징으로 하는 트랜지스터.
  2. 제 1 항에 있어서, 상기 기판은 유리 기판, 플라스틱 기판 및 반도체 기판 중 어느 하나인 것을 특징으로 하는 트랜지스터.
  3. 제 1 항에 있어서, 상기 채널층은 단결정 구조를 갖는 것을 특징으로 하는 트랜지스터.
  4. 제 1 항 및 제 3 항 중 어느 한 항에 있어서, 상기 채널층은 탄소 나노 튜브(CNT)층, Si층, ZnO층, GaN층, GaP층 및 InP층 중 어느 하나인 것을 특징으로 하는 트랜지스터.
  5. 제 1 항에 있어서, 상기 채널층은 원통형, 육면체형 및 판형 중 어느 한 모양인 것을 특징으로 하는 트랜지스터.
  6. 삭제
  7. 삭제
  8. 제 1 항에 있어서, 상기 게이트 절연층은 SiOx층 또는 SixNy층이거나, SixNy층보다 유전 상수가 큰 물질층인 것을 특징으로 하는 트랜지스터.
  9. 제 1 항에 있어서, 상기 게이트 전극과 접하는 콘택 전극을 더 포함하는 것을 특징으로 하는 트랜지스터.
  10. 제 9 항에 있어서, 상기 콘택 전극은 상기 게이트 전극의 위 또는 아래에 형성된 것을 특징으로 하는 트랜지스터.
  11. 제1 기판 상에 수직 채널층을 형성하는 단계;
    상기 수직 채널층의 표면 상에 게이트 절연층 및 게이트 전극을 차례로 형성하여 상기 수직 채널층, 상기 게이트 절연층 및 상기 게이트 전극을 포함하는 수직 구조체를 형성하는 단계;
    상기 수직 구조체를 상기 제1 기판에서 분리하는 단계;
    상기 수직 구조체를 제2 기판 상에 눕혀서 배열하는 단계;
    상기 제2 기판 상에 상기 수직 구조체의 양단을 노출시키는 마스크층을 형성하는 단계;
    상기 노출된 수직 구조체의 양단에서 상기 게이트 전극과 상기 게이트 절연층을 차례로 제거하는 단계; 및
    상기 수직 구조체의 양단에 각각 접하는 소오스 전극 및 드레인 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 트랜지스터의 제조방법.
  12. 제 11 항에 있어서, 상기 제1 기판은 단결정 구조를 갖는 반도체 기판인 것을 특징으로 하는 트랜지스터의 제조방법.
  13. 제 11 항에 있어서, 상기 수직 채널층은 상기 제1 기판을 식각하여 형성하는 것을 특징으로 하는 트랜지스터의 제조방법.
  14. 제 11 항에 있어서, 상기 수직 채널층은 단결정 성장법으로 형성하는 것을 특징으로 하는 트랜지스터의 제조방법.
  15. 제 11 항에 있어서, 상기 수직 채널층은 탄소 나노 튜브(CNT), Si, ZnO, GaN, GaP 및 InP 중 어느 하나로 형성하는 것을 특징으로 하는 트랜지스터의 제조방법.
  16. 제 11 항에 있어서, 상기 수직 채널층은 원통형, 육면체형 및 판형 중 어느 한 모양으로 형성하는 것을 특징으로 하는 트랜지스터의 제조방법.
  17. 제 11 항에 있어서, 상기 수직 채널층은 복수 개로 형성하고, 상기 게이트 절연층 및 상기 게이트 전극은 상기 복수의 수직 채널층들 각각을 차례로 둘러싸도록 형성하는 것을 특징으로 하는 트랜지스터의 제조방법.
  18. 제 11 항에 있어서, 상기 게이트 절연층을 형성하기 전, 상기 수직 채널층의 직경 또는 두께를 감소시키는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터의 제조방법.
  19. 제 18 항에 있어서, 상기 수직 채널층의 직경 또는 두께를 감소시키는 단계는,
    상기 수직 채널층의 표면을 산화시켜 산화물층을 형성하는 단계; 및
    상기 산화물층을 제거하는 단계;를 포함하는 것을 특징으로 하는 트랜지스터 의 제조방법.
  20. 제 11 항에 있어서, 상기 게이트 절연층은 SiOx 또는 SixNy로 형성하거나, SixNy보다 유전 상수가 큰 물질로 형성하는 것을 특징으로 하는 트랜지스터의 제조방법.
  21. 제 11 항에 있어서, 상기 제2 기판은 유리 기판, 플라스틱 기판 및 반도체 기판 중 어느 하나인 것을 특징으로 하는 트랜지스터의 제조방법.
  22. 제 11 항에 있어서, 상기 수직 구조체는 복수 개로 상기 제2 기판 상에 배열하는 것을 특징으로 하는 트랜지스터의 제조방법.
  23. 제 21 항에 있어서, 상기 수직 구조체들은 상기 제2 기판 상에 단층 또는 다층 구조로 배열하는 것을 특징으로 하는 트랜지스터의 제조방법.
  24. 제 11 항에 있어서, 상기 수직 구조체의 양단에서 상기 게이트 전극을 제거할 때, 상기 마스크층 하부의 상기 게이트 전극의 일부를 언더-컷(under-cut)시키는 것을 특징으로 하는 트랜지스터의 제조방법.
  25. 제 11 항에 있어서, 상기 소오스 전극 및 상기 드레인 전극을 형성하는 단계는,
    상기 제2 기판 및 상기 마스크층 상에 상기 수직 구조체의 양단을 덮는 소오스/드레인 전극층을 형성하는 단계; 및
    상기 마스크층 및 상기 마스크층 상의 상기 소오스/드레인 전극층을 제거하는 단계;를 포함하는 것을 특징으로 하는 트랜지스터의 제조방법.
  26. 제 11 항에 있어서, 상기 소오스 전극 및 상기 드레인 전극을 형성하는 단계는,
    상기 제2 기판 및 상기 마스크층 상에 상기 수직 구조체의 양단을 덮는 소오스/드레인 전극층을 형성하는 단계;
    상기 소오스/드레인 전극층을 상기 마스크층이 노출될때 까지 연마하는 단계; 및
    상기 마스크층을 제거하는 단계;를 포함하는 것을 특징으로 하는 트랜지스터의 제조방법.
  27. 제 11 항에 있어서, 상기 제2 기판 상에 상기 게이트 전극과 접하는 콘택 전극을 더 형성하는 것을 특징으로 하는 트랜지스터의 제조방법.
  28. 제 27 항에 있어서, 상기 콘택 전극은 상기 게이트 전극 위에 형성하는 것을 특징으로 하는 트랜지스터의 제조방법.
  29. 제 27 항에 있어서, 상기 콘택 전극은 상기 게이트 전극 아래에 형성하는 것을 특징으로 하는 트랜지스터의 제조방법.
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