KR20120079323A - 트랜지스터의 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 238000000034 method Methods 0.000 claims abstract description 56
- 239000002086 nanomaterial Substances 0.000 claims abstract description 42
- 238000001338 self-assembly Methods 0.000 claims abstract description 8
- 230000002209 hydrophobic effect Effects 0.000 claims description 36
- 239000000758 substrate Substances 0.000 claims description 26
- 239000002041 carbon nanotube Substances 0.000 claims description 17
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 15
- 229910021393 carbon nanotube Inorganic materials 0.000 claims description 14
- 239000002070 nanowire Substances 0.000 claims description 5
- 239000002071 nanotube Substances 0.000 claims description 4
- 102100036464 Activated RNA polymerase II transcriptional coactivator p15 Human genes 0.000 description 17
- 101000713904 Homo sapiens Activated RNA polymerase II transcriptional coactivator p15 Proteins 0.000 description 17
- 229910004444 SUB1 Inorganic materials 0.000 description 17
- 239000000463 material Substances 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 8
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 239000007772 electrode material Substances 0.000 description 3
- VLKZOEOYAKHREP-UHFFFAOYSA-N n-Hexane Chemical compound CCCCCC VLKZOEOYAKHREP-UHFFFAOYSA-N 0.000 description 3
- 239000002904 solvent Substances 0.000 description 3
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000003054 catalyst Substances 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- SLYCYWCVSGPDFR-UHFFFAOYSA-N octadecyltrimethoxysilane Chemical compound CCCCCCCCCCCCCCCCCC[Si](OC)(OC)OC SLYCYWCVSGPDFR-UHFFFAOYSA-N 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- PYJJCSYBSYXGQQ-UHFFFAOYSA-N trichloro(octadecyl)silane Chemical compound CCCCCCCCCCCCCCCCCC[Si](Cl)(Cl)Cl PYJJCSYBSYXGQQ-UHFFFAOYSA-N 0.000 description 2
- FZMJEGJVKFTGMU-UHFFFAOYSA-N triethoxy(octadecyl)silane Chemical compound CCCCCCCCCCCCCCCCCC[Si](OCC)(OCC)OCC FZMJEGJVKFTGMU-UHFFFAOYSA-N 0.000 description 2
- RFFLAFLAYFXFSW-UHFFFAOYSA-N 1,2-dichlorobenzene Chemical compound ClC1=CC=CC=C1Cl RFFLAFLAYFXFSW-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000000813 microcontact printing Methods 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000001179 sorption measurement Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
- H01L29/0669—Nanowires or nanotubes
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
- H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
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- Engineering & Computer Science (AREA)
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- Crystallography & Structural Chemistry (AREA)
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Abstract
트랜지스터의 제조방법에 관해 개시되어 있다. 개시된 트랜지스터의 제조방법은 게이트 및 채널층을 형성한 후, 이들을 분리시키는 단계와 이들 사이에 게이트절연층을 형성하는 단계를 포함할 수 있다. 여기서, 상기 채널층은 적어도 하나의 나노구조체(나노튜브, 나노와이어 등)로 구성될 수 있다. 이 경우, 상기 채널층은 자기조립(self-assembly) 방법으로 형성할 수 있다. 상기 게이트와 채널층을 분리시키는 단계는 상기 채널층에 접촉된 상기 게이트의 일부를 제거(리세스)하는 단계를 포함할 수 있다. 상기 게이트절연층은 상기 채널층을 둘러싸는 구조로 형성할 수 있다. 상기 게이트절연층 상에 상기 게이트(제1 게이트)와 접촉되는 제2 게이트를 더 형성할 수 있다. 상기 제1 및 제2 게이트는 상기 채널층을 둘러싸는 구조를 포함할 수 있다.
Description
트랜지스터의 제조방법에 관한 것이다.
트랜지스터는 다양한 전자 기기 분야에서 여러 가지 목적으로 널리 사용되고 있다. 예컨대, 트랜지스터는 메모리소자, 논리회로, 평판표시장치 분야 등에서 스위칭소자(switching device)나 구동소자(driving device) 등으로 사용되고, 그 밖에도 다양한 회로의 기본 구성요소로 사용되고 있다.
현재 상용화되고 있는 대부분의 트랜지스터는 실리콘(Si) 기반의 MOS-FET(metal oxide semiconductor field effect transistor) 이다. 하지만 Si 기반 MOS-FET의 특성 한계와 제조공정의 한계 등으로 인해, 이를 뛰어넘을 수 있는 차세대 물질/소자에 대한 연구 및 개발이 요구되고 있다. 예컨대, 탄소나노튜브(carbon nanotube)(CNT)와 같은 나노구조체를 채널층으로 적용한 트랜지스터를 제조하려는 시도가 이루어지고 있다.
그러나 탄소나노뉴브와 같은 나노구조체를 트랜지스터에 적용함에 있어서, 아직 안정적인 공정 개발이 미흡한 상황이다. 예컨대, 탄소나노튜브를 재현성 있게 합성하기 어려울 뿐 아니라, 합성된 탄소나노튜브를 취급(handling)하기도 용이하지 않기 때문에, 이를 적용한 소자(트랜지스터)의 구현에 제약이 따른다.
우수한 성능의 트랜지스터를 용이하게 제조할 수 있는 방법을 제공한다.
본 발명의 한 측면(aspect)에 따르면, 채널, 소오스, 드레인 및 게이트를 포함하는 트랜지스터의 제조방법에 있어서, 게이트를 형성하는 단계; 상기 게이트 상에 채널층을 형성하는 단계; 상기 게이트와 상기 채널층을 분리시키는 단계; 및 상기 게이트와 상기 채널층 사이에 게이트절연층을 형성하는 단계;를 포함하는 트랜지스터의 제조방법이 제공된다.
상기 게이트와 상기 채널층을 분리시키는 단계는 상기 채널층에 접촉된 상기 게이트의 일부를 제거하는 단계를 포함할 수 있다.
상기 게이트절연층은 상기 소오스 및 드레인 사이에서 상기 채널층을 둘러싸도록 형성할 수 있다.
상기 게이트는 제1 게이트일 수 있고, 상기 게이트절연층 상에 상기 제1 게이트와 전기적으로 연결된 제2 게이트를 형성하는 단계를 더 수행할 수 있다.
상기 제1 및 제2 게이트는 상기 소오스 및 드레인 사이에서 상기 채널층을 둘러싸는 구조를 포함할 수 있다.
상기 채널층은 적어도 하나의 나노구조체를 포함할 수 있다.
상기 나노구조체는 나노튜브(nanotube) 또는 나노와이어(nanowire) 구조를 가질 수 있다.
상기 나노구조체는 탄소나노튜브(CNT), Si, ZnO, V2O5 중 적어도 하나를 포함할 수 있다.
상기 채널층은 자기조립(self-assembly) 방법으로 형성할 수 있다. 이 경우, 상기 채널층을 형성하는 단계는 기판 상에 상기 게이트의 제1 영역 및 그 양측의 상기 기판 영역을 노출시키는 개구부를 갖는 소수성층을 형성하는 단계; 및 상기 개구부에 의해 노출된 영역에 상기 적어도 하나의 나노구조체를 흡착시키는 단계;를 포함할 수 있다.
상기 채널층의 일단 및 타단에 각각 상기 소오스 및 드레인을 형성할 수 있다.
상기 소오스 및 드레인을 형성하는 단계 전, 상기 소수성층을 제거하는 단계를 더 포함할 수 있다.
상기 게이트와 상기 채널층을 분리시키는 단계는 상기 적어도 하나의 나노구조체에 접촉된 상기 게이트의 일부를 제거하는 단계를 포함할 수 있다.
상기 게이트절연층은 상기 소오스 및 드레인 사이에서 상기 적어도 하나의 나노구조체를 감싸는 구조로 형성할 수 있다.
상기 게이트는 제1 게이트일 수 있고, 상기 게이트절연층 상에 상기 제1 게이트와 전기적으로 연결된 제2 게이트를 형성하는 단계를 더 수행할 수 있다.
비교적 간단한 방법으로 우수한 성능의 트랜지스터를 용이하게 제조할 수 있다. 이 제조방법은 대량 생산 및 신뢰성 확보에 유리할 수 있다.
도 1a 내지 도 1i는 본 발명의 일 실시예에 따른 트랜지스터의 제조방법을 보여주는 사시도이다.
도 2는 도 1i의 A-A'선에 따른 단면도를 보여준다.
도 3a 내지 도 3e는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여주는 사시도이다.
* 도면의 주요 부분에 대한 부호설명 *
C1 : 채널층 D1 : 드레인전극
G1, G2 : 게이트 GI1 : 게이트절연층
L1 : 소수성층 n1 : 나노구조체
NS1 : 나노구조체 용액 S1 : 소오스전극
SUB1 : 기판
도 2는 도 1i의 A-A'선에 따른 단면도를 보여준다.
도 3a 내지 도 3e는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여주는 사시도이다.
* 도면의 주요 부분에 대한 부호설명 *
C1 : 채널층 D1 : 드레인전극
G1, G2 : 게이트 GI1 : 게이트절연층
L1 : 소수성층 n1 : 나노구조체
NS1 : 나노구조체 용액 S1 : 소오스전극
SUB1 : 기판
이하, 본 발명의 실시예에 따른 트랜지스터의 제조방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1a 내지 도 1i는 본 발명의 일 실시예에 따른 트랜지스터의 제조방법을 보여주는 사시도이다.
도 1a를 참조하면, 기판(SUB1) 상에 제1 게이트(G1)를 형성할 수 있다. 기판(SUB1)은, 예컨대, 실리콘 기판일 수 있으나, 유리 기판 및 플라스틱 기판 등 반도체 소자 공정에서 사용하는 다양한 기판 중 어느 하나일 수 있다. 기판(SUB1) 상면에 소정의 절연층(미도시)을 형성한 후, 그 위에 제1 게이트(G1)를 형성할 수도 있다. 상기 절연층은, 예컨대, 실리콘 산화물층(SiO2층)일 수 있으나, 그 밖에 다른 절연층일 수도 있다. 제1 게이트(G1)는 스퍼터링(sputtering) 또는 증발(evaporation) 법과 같은 PVD(physical vapor deposition) 공정을 이용해서 형성할 수 있다. 제1 게이트(G1)는 다양한 전극 물질 중 어느 하나로 형성할 수 있다. 예컨대, 제1 게이트(G1)는 Al과 같은 금속으로 형성할 수 있다. 그러나 이는 일례에 불과하고, 제1 게이트(G1)의 물질은 다양하게 변화될 수 있다. 제1 게이트(G1)는 소정 방향, 예컨대, Y축 방향으로 연장된 구조를 가질 수 있다.
도 1b를 참조하면, 기판(SUB1) 및 제1 게이트(G1) 상에 소수성층(L1)을 형성할 수 있다. 소수성층(L1)은 제1 게이트(G1)의 제1 영역(중앙부) 및 그 양측의 기판(SUB1) 영역을 노출시키는 개구부를 가질 수 있다. 상기 개구부에 의해 노출된 영역을 "액티브 영역"이라 할 수 있다. 소수성층(L1)은 OTS(octadecyl-trichlorosilane), OTMS(octadecyl-trimethoxysilane), OTE(octadecyl-triethoxysilane) 등과 같은 소수성 분자를 포함하는 층일 수 있다. 소수성층(L1)을 형성하는 방법에 대해 보다 구체적으로 설명하면, 먼저 상기 제1 게이트(G1)의 제1 영역 및 그 양측의 기판(SUB1) 영역을 가리는 감광성 수지인 포토레지스트막(미도시)을 형성한 후, 기판(SUB1)을 소수성 분자가 녹아 있는 용액에 넣어주면, 상기 포토레지스트막이 없는 부분에만 상기 소수성 분자가 흡착되므로, 소수성층(L1)을 형성할 수 있다. 상기 소수성 분자가 녹아 있는 용액의 용매는 헥산과 같이 포토레지스트막을 녹이지 않는 것일 수 있다. 소수성층(L1)을 형성한 후, 상기 포토레지스트막은 아세톤과 같은 용매를 이용해서 선택적으로 제거할 수 있다. 그 결과, 상기 포토레지스트막으로 가려졌던 영역, 즉, 상기 액티브 영역이 노출될 수 있다. 소수성층(L1)을 형성하는 방법은 다양하게 변화될 수 있다. 예컨대, 소수성층(L1)을 형성하는데, 상기 포토레지스트막을 이용한 포토리소그라피(photolithography) 방법 이외에도 미세접촉 프린팅(microcontact printing) 방법 등 다른 방법을 이용할 수도 있다.
도 1c를 참조하면, 다수의 나노구조체(n1)가 분산된 용액(이하, 나노구조체 용액)(NS1)을 마련한다. 나노구조체(n1)는 나노튜브(nanotube) 또는 나노와이어(nanowire) 구조를 가질 수 있다. 예컨대, 나노구조체(n1)는 탄소나노튜브(carbon nanotube)(CNT)이거나, Si, ZnO, V2O5 등과 같은 반도체로 형성된 나노와이어일 수 있다. 나노구조체 용액(NS1)의 용매는 디클로로벤젠(dichlorobenzen)과 같이 나노구조체(n1)에 영향을 주지 않는 것일 수 있다. 이러한 나노구조체 용액(NS1)에 도 1b의 구조물을 넣어준다. 나노구조체(n1)는 소수성층(L1)에는 흡착되지 않고, 소수성층(L1)이 없는 영역(즉, 비소수성 영역)에만 흡착될 수 있기 때문에, 상기 개구부 영역(즉, 액티브 영역)에 자기조립(self-assembly)될 수 있다. 이때, 기판(SUB1)과 나노구조체 용액(NS1) 사이에 소정의 전압을 인가하여, 나노구조체(n1)의 자기조립(self-assembly)을 전기적으로 촉진시킬 수도 있다. 복수의 나노구조체(n1)가 상기 개구부 영역(즉, 액티브 영역)에 자기조립(self-assembly)된 결과물이 도 1d에 도시되어 있다.
도 1d에 도시된 바와 같이, 복수의 나노구조체(n1)가 하나의 채널층(C1)을 구성할 수 있다. 이와 같이, 자기조립(self-assembly) 방식을 이용하면, 기판(SUB1)의 원하는 위치에 원하는 모양의 나노구조 채널층(C1)을 용이하게 형성할 수 있다. 여기서는, 복수의 나노구조체(n1)가 하나의 채널층(C1)을 구성하는 경우에 대해서 도시하였지만, 경우에 따라서는, 하나의 나노구조체(n1)만으로 채널층을 구성할 수도 있다.
종래의 방법의 경우, 예컨대, 기판 상에 촉매 도트(dot)를 형성하고, 상기 촉매 도트로부터 탄소나노튜브(CNT)를 성장시키되, 탄소나노튜브(CNT)의 성장 방향을 가스 플로우(gas flow)로 제어하는 방법의 경우, 공정을 정확하게 제어하기 어렵기 때문에 균일한 특성을 갖는 탄소나노튜브(CNT)를 재현성 있게 제조하기가 현실적으로 매우 어렵다. 또한 탄소나노튜브(CNT)의 성장 방향이 한 방향으로 고정되기 때문에, 다양한/복잡한 소자의 구현에 제약이 따른다. 그러나 본 실시예에서는 미리 합성된 양질의 나노구조체(n1)를 자기조립(self-assembly) 방식으로 기판(SUB1)의 원하는 위치에 원하는 형태로 용이하게 배열할 수 있다. 즉, 상기 개구부 영역(비소수성 영역)의 위치, 형태, 개수 등을 제어함으로써, 나노구조체(n1)로 구성된 채널층(C1)의 위치, 형태, 개수 등을 자유롭게 조절할 수 있다. 이 방법으로 채널층(C1)을 재현성 있게 반복해서 형성할 수 있고, 또한 하나의 기판(SUB1)에 특성/형태가 균일한 복수의 채널층 또는 다양한 형태의 복수의 채널층을 동시에 형성할 수도 있다. 특히, 이 방법은 웨이퍼 수준에서 적용이 가능하므로, 대량 생산에 유리할 수 있다. 따라서 본 발명의 실시예에 따르면, 소자의 재현성/신뢰성 확보 및 대량 생산에 유리할 수 있고, 설계 자유도의 증가에 의해 다양한 구조의 소자 구현이 용이해질 수 있다.
다음 공정으로, 도 1d의 구조물에서 소수성층(L1)을 제거할 수 있다. 그 결과물이 도 1e에 도시되어 있다. 도 1e의 구조에서는, 제1 게이트(G1)와 채널층(C1)이 서로 접촉되어 있을 수 있다.
도 1f를 참조하면, 기판(SUB1) 상에 채널층(C1)의 양단에 각각 접촉된 소오스전극(S1) 및 드레인전극(D1)을 형성할 수 있다. 보다 구체적으로 설명하면, 먼저 소오스전극(S1) 및 드레인전극(D1)을 형성할 영역을 제외한 나머지 영역을 감광성 수지인 포토레지스트막(미도시)으로 마스킹(masking) 한 후에, 상기 포토레지스트막이 형성되지 않은 영역에 소오스전극(S1) 및 드레인전극(D1)을 형성할 수 있다. 다음, 상기 포토레지스트막을 선택적으로 제거할 수 있다. 이때, 상기 포토레지스트막 상에 형성된 소오스/드레인전극 물질도 함께 제거될 수 있다. 소오스전극(S1) 및 드레인전극(D1)은 반도체 소자 공정에서 일반적으로 사용되는 다양한 전극 물질로 형성할 수 있다. 다만, 본 실시예에서는 소오스전극(S1) 및 드레인전극(D1)을 제1 게이트(G1)와는 다른 물질로 형성할 수 있다. 일례로, 소오스전극(S1) 및 드레인전극(D1)은 Au로 형성할 수 있다. 그러나 소오스전극(S1) 및 드레인전극(D1)의 물질 및 형성방법은 전술한 바에 한정되지 않고, 다양하게 변화될 수 있다.
도 1g를 참조하면, 제1 게이트(G1)의 일부를 제거하여 채널층(C1)으로부터 을 제1 게이트(G1)를 이격시킬 수 있다. 다시 말해, 제1 게이트(G1)의 일부를 식각하는 리세스(recess) 공정을 통해, 제1 게이트(G1)를 채널층(C1)으로부터 분리시킬 수 있다. 이때, 제1 게이트(G1)의 일부는 습식 식각 공정으로 제거할 수 있다. 예컨대, 제1 게이트(G1)가 Al로 형성된 경우, TMAH(tetramethylammonium hydroxide) 용액을 에천트(etchant)로 이용해서 제1 게이트(G1)의 일부를 식각할 수 있다. 상기 TMAH 용액은 Al을 선택적으로 식각하는 용액일 수 있다. 따라서, 이때 소오스전극(S1) 및 드레인전극(D1) 등 다른 구성요소들은 식각되거나 손상되지 않을 수 있다. 또한 제1 게이트(G1)의 일부가 채널층(C1)으로부터 이격되더라도, 소오스전극(S1) 및 드레인전극(D1)이 채널층(C1)을 지지해주고 있기 때문에, 채널층(C1)의 형태 및 위치는 그대로 유지될 수 있다.
도 1h를 참조하면, 소오스전극(S1) 및 드레인전극(D1) 사이의 채널층(C1)을 감싸는 게이트절연층(GI1)을 형성할 수 있다. 기판(SUB1) 상에 전체적으로 절연물질층을 형성한 후, 소오스전극(S1) 및 드레인전극(D1) 사이의 절연물질층을 제외한 나머지 부분을 제거함으로써, 게이트절연층(GI1)을 형성할 수 있다. 게이트절연층(GI1)은 소오스전극(S1) 및 드레인전극(D1) 각각의 끝 부분을 커버하도록 연장된 구조를 가질 수 있다. 이러한 게이트절연층(GI1)은, 예컨대, ALD(atomic layer deposition) 방법으로 형성할 수 있다. 상기 ALD 방법은 원자층 단위로 막을 증착하는 방법으로서, 단차 피복(step coverage) 특성이 매우 우수하기 때문에, 채널층(C1)의 상면은 물론 채널층(C1)의 하면, 즉, 채널층(C1)과 제1 게이트(G1) 사이에도 용이하게 막(즉, 게이트절연층(GI1))을 증착시킬 수 있다. 그러나 게이트절연층(GI1)의 형성방법은 전술한 ALD 에 한정되지 않고, 다양하게 변화될 수 있다. 게이트절연층(GI1)의 물질로 다양한 절연물질(유전물질)을 적용할 수 있다. 예컨대, 게이트절연층(GI1)은 Al2O3로 형성할 수 있다. 그러나 Al2O3는 게이트절연층(GI1) 물질의 일례에 불과하고, 그 밖에 다른 다양한 절연물질(예컨대, 실리콘 산화물, 실리콘 질화물 등)을 게이트절연층(GI1) 물질로 적용할 수 있다. 한편, 게이트절연층(GI1)의 두께는, 예컨대, 1?20nm 정도일 수 있다.
도 1i를 참조하면, 게이트절연층(GI1)의 상부를 감싸면서 제1 게이트(G1)와 연결된(접촉된) 제2 게이트(G2)를 형성할 수 있다. 제1 게이트(G1)는 채널층(C1)의 아래쪽에 구비되고, 제2 게이트(G1)는 채널층(C1)의 위쪽에서 채널층(C1)을 감싸면서 제1 게이트(G1)와 연결된(접촉된) 구조를 가질 수 있다. 따라서 제1 및 제2 게이트(G1, G2)는 소오스전극(S1)과 드레인전극(D1) 사이에서 채널층(C1)을 완전히 둘러싸는 구조를 가질 수 있다. 제1 및 제2 게이트(G1, G2)를 합한 구조를 "하나의 게이트"로 여길 수 있다. 이와 같이, 제1 및 제2 게이트(G1, G2)가 채널층(C1)을 둘러싸고 있기 때문에, 제1 및 제2 게이트(G1, G2)에 의해 채널층(C1)의 전기적 특성이 용이하게 조절될 수 있다. 즉, 트랜지스터의 게이팅(gating) 특성이 향상될 수 있다.
도 2는 도 1i의 A-A'선에 따른 단면도를 보여준다.
도 2를 참조하면, 기판(SUB1) 상에 제1 게이트(G1)가 구비되고, 제1 게이트(G1) 상에 이로부터 소정 간격 이격된 채널층(C1)이 구비될 수 있다. 채널층(C1)을 감싸는 게이트절연층(GI1)이 구비될 수 있다. 게이트절연층(GI1)을 사이에 두고 채널층(C1)을 감싸면서, 제1 게이트(G1)에 접촉된 제2 게이트(G2)가 구비될 수 있다. 따라서 제1 및 제2 게이트(G1, G2)는 채널층(C1)을 완전히 둘러싸는 구조를 가질 수 있다. 이와 같이, 제1 및 제2 게이트(G1, G2)가 채널층(C1)을 둘러싸고 있기 때문에, 트랜지스터의 게이팅(gating) 특성이 향상될 수 있다. 보다 구체적으로 설명하면, 트랜지스터의 트랜스컨덕턴스(transconductance) 특성, 트랜스퍼(transfer) 특성, 온-커런트(on-current) 특성 등이 향상될 수 있다. 부가해서, 제1 및 제2 게이트(G1, G2)가 채널층(C1)을 둘러싸고 있기 때문에, 채널층(C1)이 공기/수분 등 외부 환경의 영향으로부터 차단될 수 있고, 따라서 채널층(C1)의 특성 변화/열화가 방지(또는 최소화)될 수 있다. 이러한 측면에서도, 본 트랜지스터는 우수한 특성(안정성)을 가질 수 있다. 탄소나노튜브(CNT)와 같은 나노구조체가 공기 중에 노출될 경우, 물 분자가 그 표면에 쉽게 흡착되기 때문에, 트랜지스터의 전류-전압 특성에서 이력(hysterisis) 현상이 나타날 수 있다. 그러나 본 발명의 실시예에 따른 트랜지스터에서는 채널층(C1)이 게이트절연층(GI1)과 게이트(G1+G2)에 의해 완전히 둘러싸여 있기 때문에, 수분의 침투/흡착이 근본적으로 차단되고 채널층(C1)의 특성 변화/열화가 방지(또는 최소화)될 수 있다.
이상에서 설명한 바와 같이, 본 발명의 실시예에 따르면, 복수의 나노구조체(n1)가 우수한 배향성을 갖고 비교적 치밀하게 조립(assembly)된 채널층(C1)을 게이트(G1+G2)로 둘러싼 GAA(gate-all-around) 구조의 트랜지스터를 용이하게 제작할 수 있다. 이러한 트랜지스터는 그 구조로 인해 우수한 동작 특성 및 안정성을 가질 수 있다. 여기서 채널층(C1)은 복수의 나노구조체(n1)가 아닌 단일 나노구조체(n1)로 구성될 수도 있다. 단일 나노구조체(n1)로 구성된 채널층을 사용할 경우, 매우 작은 사이즈의 트랜지스터를 구현할 수 있기 때문에, 집적도 향상에 유리할 수 있다. 또한 앞서 설명한 바와 같이, 본 실시예의 방법은 소자(트랜지스터)의 재현성 및 신뢰성 확보에 유리할 수 있고, 아울러 대량 생산에도 유리할 수 있다.
도 1a 내지 도 1i의 실시예에서는 채널층(C1)을 형성한 후, 소오스/드레인전극(S1, D1)을 형성하기 전에, 소수성층(L1)을 제거한 상태에서, 후속 공정을 진행하였지만, 다른 실시예에 따르면, 소수성층(L1)을 남겨둔 상태에서 후속 공정을 진행할 수도 있다. 이러한 다른 실시예에 대해서 도 3a 내지 도 3e를 참조하여 보다 상세히 설명하도록 한다.
도 3a 내지 도 3e는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여주는 사시도이다.
도 3a를 참조하면, 도 1a 내지 도 1d와 동일한 방법으로 기판(SUB1) 상에 제1 게이트(G1), 소수성층(L1) 및 채널층(C1)이 형성된 구조물을 마련할 수 있다. 도 3a의 구조는 도 1d의 구조와 동일할 수 있다.
도 3b를 참조하면, 소수성층(L1)을 제거하지 않은 상태에서, 채널층(C1)의 양단에 각각 접촉되는 소오스전극(S1) 및 드레인전극(D1)을 형성할 수 있다. 소오스전극(S1) 및 드레인전극(D1)의 형성방법 및 물질은 도 1f를 참조하여 설명한 바와 동일하거나 유사할 수 있다. 이때, 제1 게이트(G1)는 채널층(C1)과 접촉되어 있을 수 있다. 도 3b에 포함된 부분 단면도는 제1 게이트(G1)와 채널층(C1)이 접촉된 상태를 보여준다.
도 3c를 참조하면, 채널층(C1) 하부에 존재하는 제1 게이트(G1) 부분을 선택적으로 식각하여 리세스(recess) 시킬 수 있다. 채널층(C1)은 복수의 나노구조체(n1)가 얽혀있는 성긴 구조를 갖기 때문에, 채널층(C1)을 통하여 소정의 식각액(ex, TMAH 용액)이 제1 게이트(G1)로 용이하게 침투할 수 있다. 따라서 채널층(C1) 하부에 존재하는 제1 게이트(G1) 부분을 용이하게 식각할 수 있다. 그 결과, 제1 게이트(G1)를 채널층(C1)으로부터 이격시킬 수 있다. 도 3c에 포함된 부분 단면도는 제1 게이트(G1)와 채널층(C1)이 이격된 상태를 보여준다.
도 3d를 참조하면, 소오스전극(S1) 및 드레인전극(D1) 사이의 채널층(C1)을 감싸는 게이트절연층(GI1)을 형성할 수 있다. 게이트절연층(GI1)은 소오스전극(S1) 및 드레인전극(D1) 각각의 끝 부분을 커버하도록 연장된 구조를 가질 수 있다. 게이트절연층(GI1)의 형성방법, 물질, 두께 등은 도 1h를 참조하여 설명한 바와 동일하거나 유사할 수 있으므로, 이에 대한 반복 설명은 생략한다.
게이트절연층(GI1) 형성시, 소수성층(L1)(도 3c 참조)의 적어도 일부가 제거될 수 있다. 이에 대해 보다 상세히 설명하면, 게이트절연층(GI1)은 고온(＞?100℃)에서 형성될 수 있는데, 이러한 고온에 의해 유기물로 구성된 소수성층(L1)의 적어도 일부가 제거(휘발)될 수 있다. 또한, 소수성층(L1)이 고온 공정에 의해 제거되지 않는다 하더라도, 게이트절연층(GI1) 형성을 위한 식각(패터닝) 공정에서, 소수성층(L1)의 적어도 일부가 제거될 수 있다. 즉, 게이트절연층(GI1) 형성을 위한 식각시 소수성층(L1)이 함께 식각되어 제거될 수 있다. 따라서 게이트절연층(GI1)의 형성시, 제1 게이트(G1)의 적어도 일부가 노출될 수 있다.
도 3e를 참조하면, 소오스전극(S1)과 드레인전극(D1) 사이에서 게이트절연층(GI1)을 덮는 제2 게이트(G2)를 형성할 수 있다. 제2 게이트(G2)는 게이트절연층(GI1)을 덮으면서 제1 게이트(G1)와 연결(접촉)될 수 있다. 제1 및 제2 게이트(G1, G2)를 합한 구조는 소오스전극(S1)와 드레인전극(D1) 사이에서 채널층(C1)을 둘러싸는 구조를 가질 수 있다. 따라서 도 3e의 단면도는 도 2와 유사할 수 있다.
만약, 도 3e 단계에서, 제1 게이트(G1) 상에 소수성층(L1)의 일부가 잔류된 경우에는, 잔류된 소수성층(L1)을 제거하여 제1 게이트(G1)의 일부를 노출시키는 공정을 추가로 수행할 수 있다. 이때, 노출되는 제1 게이트(G1) 영역은 이후 전극이 형성되는 콘택 영역일 수 있다. 그러나 앞서 설명한 바와 같이, 게이트절연층(GI1) 형성시, 소수성층(L1)은 대부분 제거(휘발)될 수 있기 때문에, 제1 게이트(G1) 상에 소수성층(L1)이 잔류되지 않을 가능성이 높고, 이를 제거하기 위한 추가적인 공정은 필요치 않을 수 있다.
위와 같은 방법으로 제조된 트랜지스터는 다양한 전자 기기에 여러 가지 목적으로 적용될 수 있다. 예컨대, 전술한 트랜지스터는 휘발성/비휘발성 메모리소자, 논리회로(인버터, NAND, NOR 회로 등), 평판표시장치 등에서 스위칭소자(switching device)나 구동소자(driving device) 등으로 사용될 수 있고, 증폭 소자 등 다양한 회로의 기본 구성요소로 적용될 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 전술한 본 발명의 실시예에 따른 트랜지스터의 제조방법은 다양하게 변형될 수 있음을 알 수 있을 것이다. 구체적인 예로, 도 1a 내지 도 1i의 제조방법 및 도 3a 내지 도 3e의 제조방법에서 채널층(C1)을 나노구조체(n1)로 형성하지 않고, 그 밖에 다른 구성의 물질층으로 형성할 수 있다. 또한, 경우에 따라서는 제2 게이트(G2)를 형성하지 않고, 제1 게이트(G1)만으로 채널층(C1)의 전기적 특성을 제어할 수도 있다. 부가해서, 도 1a의 단계에서 제1 게이트(G1) 양측의 기판(SUB1) 상에 제1 게이트(G1)와 동일한 높이의 절연층을 형성한 후에, 평탄한 면 위에 후속 공정을 수행할 수도 있다. 그 밖에도 다양한 변형이 가능하다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
Claims (15)
- 채널, 소오스, 드레인 및 게이트를 포함하는 트랜지스터의 제조방법에 있어서,
게이트를 형성하는 단계;
상기 게이트 상에 채널층을 형성하는 단계;
상기 게이트와 상기 채널층을 분리시키는 단계; 및
상기 게이트와 상기 채널층 사이에 게이트절연층을 형성하는 단계;를 포함하는 트랜지스터의 제조방법. - 제 1 항에 있어서, 상기 게이트와 상기 채널층을 분리시키는 단계는,
상기 채널층에 접촉된 상기 게이트의 일부를 제거하는 단계를 포함하는 트랜지스터의 제조방법. - 제 1 항에 있어서,
상기 게이트절연층은 상기 소오스 및 드레인 사이에서 상기 채널층을 둘러싸도록 형성하는 트랜지스터의 제조방법. - 제 3 항에 있어서, 상기 게이트는 제1 게이트이고,
상기 게이트절연층 상에 상기 제1 게이트와 전기적으로 연결된 제2 게이트를 형성하는 단계를 더 포함하는 트랜지스터의 제조방법. - 제 4 항에 있어서,
상기 제1 및 제2 게이트는 상기 소오스 및 드레인 사이에서 상기 채널층을 둘러싸는 구조를 포함하는 트랜지스터의 제조방법. - 제 1 항에 있어서,
상기 채널층은 적어도 하나의 나노구조체를 포함하는 트랜지스터의 제조방법. - 제 6 항에 있어서,
상기 나노구조체는 나노튜브(nanotube) 또는 나노와이어(nanowire) 구조를 갖는 트랜지스터의 제조방법. - 제 6 항에 있어서,
상기 나노구조체는 탄소나노튜브(CNT), Si, ZnO, V2O5 중 적어도 하나를 포함하는 트랜지스터의 제조방법. - 제 6 항에 있어서,
상기 채널층은 자기조립(self-assembly) 방법으로 형성하는 트랜지스터의 제조방법. - 제 6 항에 있어서, 상기 채널층을 형성하는 단계는,
기판 상에 상기 게이트의 제1 영역 및 그 양측의 상기 기판 영역을 노출시키는 개구부를 갖는 소수성층을 형성하는 단계; 및
상기 개구부에 의해 노출된 영역에 상기 적어도 하나의 나노구조체를 흡착시키는 단계;를 포함하는 트랜지스터의 제조방법. - 제 10 항에 있어서,
상기 채널층의 일단 및 타단에 각각 상기 소오스 및 드레인을 형성하는 트랜지스터의 제조방법. - 제 11 항에 있어서, 상기 소오스 및 드레인을 형성하는 단계 전,
상기 소수성층을 제거하는 단계를 더 포함하는 트랜지스터의 제조방법. - 제 10 내지 12 항 중 어느 한 항에 있어서, 상기 게이트와 상기 채널층을 분리시키는 단계는,
상기 적어도 하나의 나노구조체에 접촉된 상기 게이트의 일부를 제거하는 단계를 포함하는 트랜지스터의 제조방법. - 제 6 항에 있어서,
상기 게이트절연층은 상기 소오스 및 드레인 사이에서 상기 적어도 하나의 나노구조체를 감싸는 구조로 형성하는 트랜지스터의 제조방법. - 제 14 항에 있어서, 상기 게이트는 제1 게이트이고,
상기 게이트절연층 상에 상기 제1 게이트와 전기적으로 연결된 제2 게이트를 형성하는 단계를 더 포함하는 트랜지스터의 제조방법.
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|---|---|---|---|---|
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- 2011-01-04 KR KR1020110000551A patent/KR20120079323A/ko not_active Application Discontinuation
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| WITN | Withdrawal due to no request for examination |