JP2008135748A - ナノチューブを利用した電界効果トランジスタ及びその製造方法 - Google Patents
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Abstract
【課題】導電性ナノチューブをゲートとする製作が容易な高集積度のトランジスタ及びその製造方法を提供する。
【解決手段】本発明によるトランジスタは、ナノチューブをゲートとして利用し、製造方法は、ナノチューブをチャンネルパターン時にマスクとして利用する。これにより、50nm以下の線幅を有するトランジスタが得られる。
【選択図】図1
【解決手段】本発明によるトランジスタは、ナノチューブをゲートとして利用し、製造方法は、ナノチューブをチャンネルパターン時にマスクとして利用する。これにより、50nm以下の線幅を有するトランジスタが得られる。
【選択図】図1
Description
本発明は、導電性ナノチューブをゲートとして利用する電界効果トランジスタ及びその製造方法に係り、特に半導体メモリ素子などに使われる電界効果トランジスタ及びその製造方法に関する。
半導体素子の集積化が急激に進められるにつれて、古典的な構造のCMOS半導体素子の縮小化、すなわちスケーリングが限界に達するようになった。スケーリングは、素子を高集積、高性能、低電力化するために、ゲート電極の幅と長さとを減らし、単位素子間の孤立面積を最小化し、ゲート絶縁層の厚さと接合深さとを薄くする方向に進められている。しかし、かかるあらゆる試みは、根本的にゲート制御能力が保証されねばならないので、窮極的にはトランジスタのIon/Ioff(on−current off−current ratio)が極大化されねばならない。2001年ITRS(International Technology Roadmap for Semiconductors)のロードマップによれば、最近に駆動電流を向上させるためにSOI(Silicon−On−Insulator)基板を利用したUTB−FD(Ultra−Thin Body Fully Depleted)SOIトランジスタ[非特許文献1]、Strained Siチャンネルを利用して電子移動度を向上させるBand−engineeredトランジスタ[非特許文献2]などが研究されている。また、垂直トランジスタ[非特許文献3]、Fin−FET[非特許文献4]、二重ゲートトランジスタ[非特許文献5]など、多様な3次元構造のシリコントランジスタが試みられている。しかし、3次元ゲート構造のシリコントランジスタにおいては、ゲートの電界効果を極大化させるためにゲートの構造を変形させるのに工程上の難しさがある。特に、チャンネルとして使われるシリコンには、シリコン基板を利用するか、または蒸着及びパターニング工程により3次元構造が決定されたシリコン膜を使用せねばならないため、3次元ゲート構造の工程が複雑になる。
一方、最近では、スケーリングの限界に達しているシリコン素子の問題を克服するための方案として、カーボンナノチューブ(Carbon Nano Tube:CNT)をチャンネルとして利用したトランジスタが提案され、タンズとデッカーらは、常温で動作するCNTトランジスタを報告した[非特許文献6]。特に、CNTの水平成長技術[非特許文献7]と、ナノ孔からCNTを垂直成長させる技術[非特許文献8]とが開発されたことから、それを素子に応用しようとする研究が活発に進められている。
かかる研究に加えて、本研究者らは、新たな技術的接近により高集積度のトランジスタを具現する方法を研究して来ており、その結果として本発明を提案するもので
ある。
S.Fung et al.、IEDM−2001、p.629 K.Rim、et al.、VLSI2002 page 12 Oh、et al.、IEDM−2000、page 65 Hisamoto、et al.、IEEE Trans.On Electron Device 47、2320(2000) Denton、et al.、IEEE Electron Device Letters 17、509(1996) Tans、et al.、Nature 393、49(1998) Hongjie Dai、et al.、Appl.Phys.Lett.79、3155(2001) Choi、et al.、Adv.Mater.14、27(2002);Duesberg、et al.、Nano Letters
ある。
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本発明が解決しようとする課題は、導電性ナノチューブをゲートとする製作が容易な高集積度のトランジスタ及びその製造方法を提供するところにある。]
前記課題を解決するために、本発明の一類型によるトランジスタは、半導体基板と、前記半導体基板に設けられるチャンネル領域と、前記チャンネル領域の両側に設けられるソース及びドレインと、前記半導体基板上に形成されるものであって、ソースとドレインとの間で前記チャンネル領域を横切る伝導性ナノチューブによるゲートと、を備える。
本発明の一類型によるトランジスタの製造方法は、半導体基板の表面に伝導性ナノチューブを設ける工程と、前記ナノチューブを横切る所定サイズのソース及びドレイン領域を定義する工程と、前記ソース及びドレイン領域に金属物質膜を形成する工程と、前記金属物質膜からナノチューブ上に形成された部分を除去して、前記金属物質膜から分離されたソース電極及びドレイン電極を前記ナノチューブの両側に形成する工程と、前記イオン注入によりソースとドレイン電極との間に位置するナノチューブの下部のチャンネル領域をドーピングする工程と、を含む。
本発明の具体的な実施形態によるトランジスタの製造方法において、前記ソース及びドレイン形成領域に対応するサイズと位置とのウィンドウを有するフォトレジスト膜を、前記ナノチューブが配置された基板上に形成することによって、前記ソース及びドレイン形成領域が定義される。
そして、前記金属物質膜の形成工程は、前記フォトレジスト膜上に金属物質を蒸着して、前記ウィンドウにより定義されたソース及びドレイン領域に金属物質膜を形成する工程と、前記フォトレジスト膜を除去してフォトレジスト膜上に蒸着された金属物質を除去して、前記ソース及びドレイン形成領域にのみ前記金属物質膜を残留させる工程と、をさらに含む。
また、前記ソース及びドレイン電極の形成工程は、前記ソース及びドレイン領域に形成される残留金属物質膜からナノチューブ上に残留する部分を除去して、前記ナノチューブを中心にその両側に配置されるソース電極とドレイン電極とを得る。
本発明の望ましい実施形態によれば、前記リフトオフ時に超音波を加えて前記フォトレジスト膜上の金属物質膜だけでなく、ナノチューブ上の金属物質膜を除去して、両側に分離されたソース電極及びドレイン電極を得る。
本発明の望ましい実施形態によれば、前記ナノチューブは、CNTである。
電界効果トランジスタの具現において、チャンネルの間隔は、一般的に光エッチング技術の限界によって決定される。したがって、どんなに精密かつ狭くチャンネルを形成するかによって、トランジスタのサイズと集積度とが大きく影響を受けるといえる。本発明は、CNTをトランジスタの製造時に電極形成マスク及びゲート電極として使用することで、製造工程数を減らすだけでなく、数十nm以下の長さを有するチャンネルを精密な光エッチング工程なしに形成可能にする。
微細なチャンネル幅は、トランジスタ素子の動作特性の向上及び直接度の向上に直接的な影響を与える要素である。例えば、モビリティーの場合、チャンネル幅と長さとの比にそのサイズが直接的に影響を受ける。
μ∝W/L(W:チャンネルの幅、L:チャンネルの長さ)
本発明によれば、nmサイズのチャンネル長を有する電界効果トランジスタを微細な光エッチング工程なしに形成できる。したがって、高性能の電界効果トランジスタの製作を容易にする。また、ソースとドレイン電極との形成時に蒸着マスクとして活用されたCNTは、工程完了後にゲート電極として活用できるので、ゲート電極の形成のための別途の光エッチング及び電極物質形成工程を省略することができる。
本発明によれば、nmサイズのチャンネル長を有する電界効果トランジスタを微細な光エッチング工程なしに形成できる。したがって、高性能の電界効果トランジスタの製作を容易にする。また、ソースとドレイン電極との形成時に蒸着マスクとして活用されたCNTは、工程完了後にゲート電極として活用できるので、ゲート電極の形成のための別途の光エッチング及び電極物質形成工程を省略することができる。
一般的に、トランジスタは、ウェーハ上に複数のアレイ形態で製作されるが、以下の実施形態の説明では、一つのトランジスタの製造工程が説明され、かかる製造工程の説明によりアレイ形態のトランジスタの製造は容易に理解されるであろう。そして、本発明による薄膜トランジスタの製造方法で特定に説明されていない工法は、一般的に知られた工程技術を適用し、したがって、以下の実施形態に説明される各工程別の工程技術は、本発明の技術的範囲を制限しない。
本発明によれば、PNP型またはNPN型トランジスタが得られる。かかるトランジスタの型の選択は、公知の技術であって、使用基板(ウェーハ)及びドーパントの種類によって選択される。以下では、N型基板を利用したNPN型トランジスタ及びその製造方法について説明する。
図1及び図2は、本発明の一実施形態による電界効果トランジスタの概略的構造を示す斜視図及び断面図である。
図1及び図2に示すように、p型シリコン基板10上にソース電極12aとドレイン電極12bとが狭いギャップをおいて設けられ、これらの間に導電性ナノチューブによるゲート13が配置される。前記ゲート13は、基板10の表面に平行に配置され、その両側の構造物11により支持されている。前記ゲート13は、基板10から離れた状態で懸垂されている。一方、前記ソース電極12aとドレイン電極12bとの下部には、n型ソース10aとドレイン10bとが設けられている。前記ソース電極12aとドレイン電極12bとのギャップ及びチャンネルの長さは、後述する本発明によるトランジスタの製造過程を通じて前記ゲート13により決定される。
ソース10aとドレイン10bとがn型であり、それらの間のチャンネル10c及び基板10がp型であると前述したが、他の実施形態によれば、ソース10aとドレイン10bとがp型であり、それらの間のチャンネル10c及び基板10がn型となりうる。
かかる本発明によるトランジスタの特徴は、ナノチューブをゲートとして利用する点であり、それを通じてチャンネル長の短縮による高密度のメモリ装置などの製造が可能になる。かかる本発明は、ゲートをナノチューブの成長法を利用して製造するので、微細な線幅のゲートが得られる。したがって、従来のようにフォトリソグラフィに依存した従来の製造方法とは異なり、装備の限界による工程制約がなく、非常に狭い幅(直径)のゲートを形成できる。
以下、本発明の実施形態による電界効果トランジスタの製造方法を段階的に説明する。
図3Aに示したように、n型基板10を準備する。前記n型基板10は、その下部に点線で表現されたp型基板10′により支持されるが、この場合、n型基板10は、p型基板10′の所定領域に対するn型不純物の注入により形成されたn型ウェルに該当する。かかる内容は一般的であるので、具体的には説明しない。
図3Bに示したように、前記基板10上に、所定間隔をおいて、絶縁性サポータ11b、11bとその上の触媒層11a、11aとを有するナノチューブ水平成長構造物11、11を形成する。本発明の実施形態において、ナノチューブは、CNTであり、したがって、前記触媒層11a、11aは、公知のCNT成長用物質、例えばFe、Ni合金などで形成される。前記構造物11は、一般的な成膜及びパターニング過程を含む写真エッチング工程などにより形成される。前記対向した二つの構造物11は、CNTを水平方向に成長するためのものである。
図3Cに示したように、前記構造物11、11の間に水平方向のナノチューブ、望ましくはCNTを成長してゲートを得る。CNTの水平成長は、例えば電界により成長方向が制御されるYuegang Zhangらが提案したCNT成長方法を利用して成長される(参考:“Electric−field−directed growth of aligned single−walled carbon nanotubes”、Applied Physics Letters、Volume 79、Number 19、5 November 2001)。
図3Dに示したように、CNTゲートが形成された基板10上にフォトレジスト膜14をコーティングした後、図3Eに示したように、フォトリソグラフィ工程により、前記CNTゲートを横切る所定サイズのウィンドウ14aを前記フォトレジスト膜14に形成する。前記ウィンドウ14aは、基板10にソース電極12aとドレイン電極12bとが形成される部分を定義する。
図3Fに示したように、前記フォトレジスト膜14上に、ソース電極及びドレイン電極でパターニングされる金属膜15を蒸着法などにより形成する。
図3Gに示したように、リフトオフにより金属膜15はパターニングされるが、前記フォトレジスト膜14をエッチングすれば、フォトレジスト膜14と共にその上に形成された金属膜15も部分的に除去され、したがって、フォトレジスト膜14のウィンドウ14aを通じて基板10に蒸着された金属膜15のみが前記CNTゲート13を横切る形態に残留する。
図3Hに示したように、前記残留する金属膜15から前記CNTゲート13上に蒸着されている金属を部分的に除去して、CNTゲート13の両側に分離されるソース電極12aとドレイン電極12bとを得る。かかるソース電極とドレイン電極との分離は、図3Gのリフトオフ過程で共に除去されるが、かかる電極の分離は、CNTと金属との低い接合力及びCNTゲートの両側に表れる大きい段差(劣化したステップカバレッジ)に起因する。一方、フォトレジストのリフトオフ時によく離れない場合には、リフトオフ時に超音波をフォトレジスト溶剤に加えることによって、さらに容易にゲート上の金属を脱落させることができる。かかる超音波によるゲート上の金属膜の除去は、別途の過程によっても行われる。
図3Iに示したように、n型ソースとドレインとを孤立させると共に、それらの間にチャンネル10cを形成するための不純物を注入する。不純物は、p型であって、前記金属膜により得られたソース電極12a及びドレイン電極12bが覆われていないあらゆる部分に注入され、特にCNTゲート13の下部にも注入される。CNTは、構造的にまばらな網状構造であるので、不純物イオンの透過が可能である。かかるp型の不純物注入によれば、不純物が注入されたあらゆる部分がp型に変わり、したがって、正ソース/ドレイン電極12a、12bの下部は、元来のn型を維持しつつその外側部分から孤立される。かかる不純物注入によれば、図3Jに示したように、CNTゲートを有するNPN構造のトランジスタの初期形態が得られる。
前記のような過程を経た後、後続されるCVDなどによる絶縁物質蒸着などによりCNTゲートとチャンネルとの間にゲート絶縁層を形成できる。その後にトランジスタの製造に必要な通常の後続過程を通じて、目的とする電界効果トランジスタを得る。
前述した方法は、CNTゲート13を成長により直接基板10に形成するものである。しかし、CNTゲート13の形成において、CNTを別途に製作した後、それを基板10に固定させる方法を利用することもできる。
以下、本発明の他の実施形態による方法として、別途に製作したCNTを利用する電界効果トランジスタの製造方法について説明する。
図4Aに示したように、基板20上に犠牲層21を形成する。このとき、犠牲層21の材料は、後続される工程で使われるフォトレジスト(PR)または電極物質に対して選択的エッチングが可能なあらゆる物質が使われ、ここには、ポリマーまたはAlなどの金属物質が含まれる。前記犠牲層21上には、別途の工程を通じて合成されたCNT23を付着させる。CNT23は、犠牲層21にファン・デル・ワールスの力により吸着されるので、犠牲層21に非常に強く付着されている。前記CNT23の付着は、例えばCNTが分散された溶媒を犠牲層21上にスピンコーティングし、犠牲層21上のCNTのうち一つを光学顕微鏡、電子走査顕微鏡などを利用して肉眼で見つつ選択する。
図4Bに示したように、CNTが吸着された前記犠牲層21上にフォトレジストマスク22を所定厚さにコーティングした後、それをパターニングして前記CNTの両端が露出するウィンドウ22aを形成する。このとき、ウィンドウ22aの底部には、犠牲層21の表面が露出する。前記ウィンドウ22aは、後続される工程でソース電極及びドレイン電極を形成するためのものであって、それらに対応する形状を有する。
図4Cに示したように、前記フォトレジストマスク22上に電極物質層24を形成する。
図4Dに示したように、前記フォトレジストマスク22を除去するリフトオフ工程により、前記電極物質層24をパターニングして、前記CNT23の両端を支持する上部支持層24a、24bを形成する。
図4Eに示したように、前記電極物質層24から得られた上部支持層24a、24bをマスクとして適用して、その下部の犠牲層21をパターニングする。かかる過程を通じて、前記上部支持層24a、24bの下部に、犠牲層21の一部がCNT23を支持する下部支持層21a、21bとして残留する。したがって、CNT23は、基板20の表面から離隔された状態で前記上下部支持層24a、24b、21a、21bにより懸垂される。ここで、前記CNT23の両側の支持層24a、24bとそれらの下部にそれぞれ設けられる犠牲層の残留物層21a、21bとは、CNT23を基板20に対して支持する支持構造物として作用する。
前記のような過程を通じてCNT23を基板20に固定した後、前述したようなトランジスタの製造工程を行う。図4Eの過程を経た後、図3Dないし図3Jの過程を経て目的とするCNTゲートを備えた電界効果トランジスタを得る。
図5A及び図5Bは、CNTをゲートとして利用する薄膜トランジスタの製造過程中で得られた走査電子顕微鏡SEM(Scanning Electron Image)イメージであって、図5Aは、ソース電極及びドレイン電極の形成時にマスクとして作用したCNT上の電極物質の除去直前の状態を示し、図5Bは、CNT上の電極物質が除去されてソース電極とドレイン電極との間にナノサイズのギャップ(チャンネルの長さまたはソースとドレインとの間隔)が成功的に形成された形態を示す。図5A及び図5Bにおいて、左側上端のコーナー部分がソース電極であり、右側下端のコーナー部分がドレインである。そして、右側下端のコーナー部分及び左側上端のコーナー部分がナノチューブを支持する支持構造体である。図5A及び図5Bの右側下部に表示されたスケールバーは1.5μmである。
前述した本発明による電界効果トランジスタは、CNTのようなナノチューブをゲートとして利用し、このゲートをトランジスタの製造過程中でソースとドレインとの間隔を調整するマスクとしても利用する。前述した実施形態では、ゲートとして利用されるCNTの形態を、ナノチューブの一例として説明したが、他の物質からなる導電性ナノチューブも利用可能である。また、基板にナノチューブを固定する方法として二つの例を例示的に説明したが、これは、本発明の技術的範囲を制限するものではない。
本発明は、半導体メモリ素子関連の技術分野に適用可能である。
10 基板、
10a ソース、
10b ドレイン、
11 構造物、
11a 触媒層、
11b 絶縁性サポータ、
12a ソース電極、
12b ドレイン電極、
13 ゲート。
10a ソース、
10b ドレイン、
11 構造物、
11a 触媒層、
11b 絶縁性サポータ、
12a ソース電極、
12b ドレイン電極、
13 ゲート。
Claims (14)
- 半導体基板と、
前記半導体基板に設けられるチャンネル領域と、
前記チャンネル領域の両側に設けられるソース及びドレインと、
前記半導体基板上に形成されるものであって、ソースとドレインとの間で前記チャンネル領域を横切る伝導性ナノチューブによるゲートと、を備えることを特徴とするトランジスタ。 - 前記伝導性ナノチューブは、CNTであることを特徴とする請求項1に記載のトランジスタ。
- 前記ゲートは、前記基板に固定された支持構造体により支持されていることを特徴とする請求項1に記載のトランジスタ。
- 半導体基板の表面に伝導性ナノチューブを設ける工程と、
前記ナノチューブを横切る所定サイズのソース及びドレイン領域を定義する工程と、
前記ソース及びドレイン領域に金属物質膜を形成する工程と、
前記金属物質膜からナノチューブ上に形成された部分を除去して、前記金属物質膜から分離されたソース電極及びドレイン電極を前記ナノチューブの両側に形成する工程と、
前記イオン注入によりソースとドレイン電極との間に位置するナノチューブの下部のチャンネル領域をドーピングする工程と、を含むことを特徴とするトランジスタの製造方法。 - 前記ソース及びドレイン形成領域に対応するサイズと位置とのウィンドウを有するフォトレジスト膜を、前記ナノチューブが配置された基板上に形成することによって、前記ソース及びドレイン形成領域を定義することを特徴とする請求項4に記載のトランジスタの製造方法。
- 前記金属物質膜の形成工程は、
前記フォトレジスト膜上に金属物質を蒸着して、前記ウィンドウにより定義されたソース及びドレイン領域に金属物質膜を形成する工程と、
前記フォトレジスト膜を除去してフォトレジスト膜上に蒸着された金属物質を除去して、前記ソース及びドレイン形成領域にのみ前記金属物質膜を残留させる工程と、を含むことを特徴とする請求項5に記載のトランジスタの製造方法。 - 前記ソース及びドレイン電極の形成工程は、
前記ソース及びドレイン領域に形成される残留金属物質膜からナノチューブ上に残留する部分を除去して、前記ナノチューブを中心にその両側に配置されるソース電極とドレイン電極とを形成することを特徴とする請求項4に記載のトランジスタの製造方法。 - 前記ソース及びドレイン電極の形成工程は、
前記ソース及びドレイン領域に形成される残留金属物質膜からナノチューブ上に残留する部分を除去して、前記ナノチューブを中心にその両側に配置されるソース電極とドレイン電極とを形成することを特徴とする請求項5に記載のトランジスタの製造方法。 - 前記ソース及びドレイン電極の形成工程は、
前記ソース及びドレイン領域に形成される残留金属物質膜からナノチューブ上に残留する部分を除去して、前記ナノチューブを中心にその両側に配置されるソース電極とドレイン電極とを形成することを特徴とする請求項6に記載のトランジスタの製造方法。 - 前記ナノチューブは、前記基板に対する水平成長法により形成することを特徴とする請求項4ないし9のうちいずれか一項に記載のトランジスタの製造方法。
- 前記ナノチューブは、別途の工程を通じて合成し、前記基板に対して支持構造物により固定することを特徴とする請求項4ないし9のうちいずれか一項に記載のトランジスタの製造方法。
- 前記ナノチューブは、CNTであることを特徴とする請求項10に記載のトランジスタの製造方法。
- 前記ナノチューブは、CNTであることを特徴とする請求項11に記載のトランジスタの製造方法。
- 前記ナノチューブは、CNTであることを特徴とする請求項4ないし9のうちいずれか一項に記載のトランジスタの製造方法。
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