KR101424816B1 - 나노와이어를 포함하는 박막 트랜지스터 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 나노와이어를 포함하는 박막 트랜지스터 및 그의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 채널층으로 소스/드레인 전극의 측면으로부터 기판에 수평한 방향으로 정렬된 나노와이어(nano wire)를 포함하는 박막 트랜지스터 및 그의 제조방법에 관계한다.
나노와이어, 에피텍셜 성장, 박막 트랜지스터

Description

나노와이어를 포함하는 박막 트랜지스터 및 그의 제조방법{Thin Film Transistor comprising Nano wire and Preparing Method thereof}
본 발명은 나노와이어를 포함하는 박막 트랜지스터 및 그의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 채널층으로 소스/드레인 전극의 측면으로부터 기판에 수평한 방향으로 정렬된 나노와이어(nano wire)를 포함하는 박막 트랜지스터 및 그의 제조방법에 관계한다.
나노와이어(nano wire)는 직경이 나노미터 영역이고, 길이가 수백 나노미터, 마이크로미터 또는 밀리미터 단위를 갖는 극미세선으로서, 직경과 길이에 따라 그 물성이 달라진다. 이러한 나노와이어는 작은 크기로 인하여 미세 소자에 다양하게 응용될 수 있을 뿐 아니라, 특정 방향으로의 전자의 이동 및 편광 현상을 나타내는 광학 특성을 이용할 수 있는 장점이 있다.
근래에는, 소자의 소형과 및 고성능화에 대한 요구로 나노스케일의 소자들이 등장하였으며, 그러한 나노스케일의 소자들에 나노와이어를 활용하는 시도들이 활 발하게 진행되고 있다.
현재까지 개발된 반도체 물질로서 나노와이어를 이용한 소자에는 기판 위에 나노 조작, 유체역학적 정렬, 임프린트(imprint)에 의한 정렬, 액체의 친수성 및/또는 소수성을 이용한 정렬 등의 방법으로 나노와이어를 배열한 것들이 알려져 있다.
본 발명이 해결하고자 하는 하나의 과제는 채널층의 전자이동도가 우수한 박막 트랜지스터를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 채널층의 전자이동도가 우수한 박막 트랜지스터를 포함하는 디스플레이 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 채널층으로 나노와이어를 포함하는 박막 트랜지스터의 제조방법을 제공하는 것이다.
본 발명의 하나의 양상은 반도체 채널층으로 소스/드레인 전극의 측면 사이에 기판에 수평한 방향으로 정렬된 나노와이어(nano wire)를 포함하는 박막 트랜지스터에 관한 것이다.
본 발명의 구현예에 따른 다른 양상은 상기 박막 트랜지스터를 포함하는 디스플레이 소자에 관한 것이다.
본 발명의 구현예에 따른 또 다른 양상은 소스 및 드레인 전극 중 어느 하나 이상의 전극의 대향하는 측면에 시드의 결정면을 형성하는 단계; 및 상기 형성된 시드의 결정면으로부터 기판에 수평한 방향으로 나노와이어를 에피텍셜 성장시키는 단계를 포함하는 박막 트랜지스터의 제조방법에 관한 것이다.
이하, 본 발명의 구현예들에 따른 나노와이어를 포함하는 박막 트랜지스터의 바람직한 실시예를 첨부된 도면을 참고하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
본 발명의 일구현예에 따른 박막 트랜지스터는 반도체 채널층으로 소스/드레인 전극의 측면 사이에 기판에 수평한 방향으로 정렬된 나노와이어(nano wire)를 포함할 수 있다. 상기 반도체 채널층은 다수의 나노와이어 다발로 이루어질 수 있다.
본 발명의 다른 구현예에 따르면, 상기 나노와이어는 소스/드레인 전극의 측면에 형성된 결정면으로부터 기판에 수평한 방향으로 에피텍셜 성장한 형태일 수 있다.
도 1은 본 발명의 일구현예에 따른 박막 트랜지스터의 단면도이며, 이는 전체 어레이(array)에서 하나의 셀(cell)의 박막 트랜지스터를 도시한 것이다. 도 1을 참조하면, 본 발명의 일구현예에 따른 박막 트랜지스터는 소스/드레인 전극(4, 5) 사이에 반도체 채널층(6)으로 끊어짐 없이 하나로 연장된 나노와이어를 포함하며, 상기 나노와이어는 소스/드레인 전극(4, 5)의 측면으로부터 기판(1)에 수평한 방향으로 정렬되어 있으며, 나노와이어 다발을 포함할 수 있다. 본 발명의 구현예들에서는 기판(1)에 수평 방향으로 배열되고, 소스/드레인 전극(4, 5) 간에 일렬로 연장된 나노와이어를 반도체 채널로 포함함으로써 전자이동도가 높은 박막 트랜지스터를 제공할 수 있다. 본 발명의 구현예들에 의한 박막 트랜지스터는 반도체 채널층으로 나노와이어를 사용한 종래기술이 다수의 나노와이어 간의 전자 이동을 이 용하여 전자의 연속적인 흐름이 원활하지 못한 것과 달리, 소스/드레인 전극(4, 5) 간에 하나로 연결된 나노와이어로 소스/드레인 전극(4, 5)을 연결하여 반도체 채널로 사용함으로써 전자의 흐름이 끊어지지 아니하여 높은 전자이동도를 구현할 수 있다.
상기 나노와이어는 시드를 이용한 나노와이어의 결정성장 유도법을 이용하여 제조할 수 있으나, 이에 제한되는 것은 아니다. 일례로, 시드를 이용하는 경우는 나노와이어가 결정면에 대하여 수직방향으로 우수한 결정 성장 특성(에피텍셜 성장, epitaxial growth)을 갖는 것을 이용한 것으로, 소스/드레인 전극(4, 5) 측면에 결정 성장을 위한 시드를 처리한 뒤, 이를 결정화하여 생성된 결정면으로부터 기판(1)에 수평한 방향으로 나노와이어(6)를 에피텍셜 성장시켜 제조할 수 있다.
상기 나노와이어로는 결정성장이 가능한 반도체 특성을 지니는 것이라면 제한받지 아니하고 사용할 수 있으며, 전자이동도가 높은 것이 바람직하다. 약 1000 cm2/Vs의 전자이동도까지 구현하는 것으로는 Si, GaN, GaAs, ZnO 나노와이어를 예로 들 수 있으나, 이에 제한되는 것은 아니다. 상기 소스/드레인 전극(4, 5)은 특별히 제한되지 아니하고, 당해 기술 분야에서 일반적으로 사용되는 것을 사용할 수 있으나, 바람직하게는 반도체 채널층의 나노와이어와 오믹 컨택(Ohmic contanct)이 우수한 것이 좋다. 상기 소스/드레인 전극(4, 5)으로는, 예를 들면, 니오븀(Nb), 백금(Pt) 등을 예로 들 수 있다.
본 발명의 일구현예에 따르면, 상기 박막 트랜지스터의 구조는 특별히 제한되지 아니하며, 바텀 게이트 또는 탑 게이트 구조를 가질 수 있다. 또한, 상기 박막 트랜지스터의 일구현예는 언더컷 구조를 가질 수도 있다. 도 2는 본 발명의 일구현예에 따른 박막 트랜지스터의 단면 개략도이며, 도 2를 참조하면, 언더컷 구조의 박막 트랜지스터의 경우 별도의 게이트 절연막 없이도 게이트 전극(24)이 소스/드레인 전극(25, 26)과 절연되게 되어 소스/드레인 전극(25, 26) 간의 전류 누설을 방지할 수 있다.
본 발명의 구현예들에 의한 박막 트랜지스터의 제조방법은 통상적으로 사용되는 방법에 의해 제조될 수 있으며, 특별히 제한되지 아니한다.
본 발명의 구현예들에 의한 박막 트랜지스터는 소스 및 드레인 전극 중 어느 하나 이상의 전극의 대향하는 측면에 시드의 결정면을 형성하는 단계; 및 상기 형성된 시드의 결정면으로부터 기판에 수평한 방향으로 나노와이어를 에피텍셜 성장시키는 단계를 포함하는 방법에 의해 제조될 수 있다. 이때, 상기 시드의 결정면은 나노와이어의 성장방향에 수직하는 것이 바람직하다.
일례로, 본 발명의 일구현예에 의한 언더컷 구조의 박막 트랜지스터의 제조방법은 하기와 같다.
언더컷 구조의 박막 트랜지스터는 우선, 기판 상부에 절연층, 스페이서 및 전극층을 순차적으로 형성하는 단계; 상기 전극층 상부에 포토레지스트를 코팅한 뒤, 상기 포토레지스트를 패터닝하는 단계; 상기 전극층을 언더컷 에칭하여 소스 전극 및 드레인 전극을 형성하는 단계; 상기 스페이서를 언더컷 에칭하는 단계; 상기 단계에서 형성된 언더컷 구조체에 시드를 코팅하여 시드층을 형성하는 단계로서, 상기 시드층이 포토레지스트의 상부, 소스/드레인 전극과 포토레지스트의 측면, 및 포토레지스트에 의해 노출된 절연층의 상부에 형성되는 단계; 상기 단계에서 형성된 언더컷 구조체에 증착에 의해 게이트 전극을 형성하는 단계; 상기 포토레지스트를 리프트 오프하는 단계; 및 상기 소스/드레인 전극 측면의 시드층을 결정화 처리한 뒤, 생성된 결정면으로부터 기판에 수평한 방향으로 나노와이어를 에피텍셜 성장시켜 상기 소스/드레인 전극 측면 사이에 반도체 채널을 형성하는 단계를 포함하는 것을 특징으로 한다.
도 3a 내지 도 3g는 본 발명의 일구현예에 따른 박막 트랜지스터의 제조방법을 보여주는 공정흐름도이며, 이는 전체 어레이(array)에서 하나의 셀(cell)의 박막 트랜지스터를 도시한 것이다.
도 3a를 참고하면, 먼저 기판(31) 상부에 절연층(32), 스페이서(33) 및 전극층(34)을 순차적으로 형성한다. 상기 스페이서(33)로는 전극 물질과 선택적 에칭 (etching selectivity)이 가능한 물질을 사용하는 것이 바람직하다. 이때, 전극층(34), 절연층(32)과 스페이서(33)는 다른 물질을 사용하는 것이 바람직하다. 이는 각 층의 에칭 단계에서 다른층들이 식각되는 것을 방지하기 위함이다. 상기 스페이서(33)의 두께는 약 50 내지 100nm가 되도록 하는 것이 바람직하며, 물질로는 Mo를 사용할 수 있다. 상기 전극층(34)의 두께는 약 200 내지 400nm가 되도록 하는 것이 바람직하다. 상기 전극층의 상부에 포토레지스트를 코팅한 뒤, 포토 마스 크(Photo Mask)를 사용하여 상기 포토레지스트를 패터닝한다. 상기 포토레지스트의 패터닝 단계는 통상적인 방법을 사용하며, 특별히 제한되지 아니한다. 일례를 들어 설명하면, 상기 전극층(34) 상부에 포토레지스트 조성물을 코팅한 뒤, 포토 마스크 등을 사용하여 UV 등에 선택적으로 노광한 후 현상하는 포토리소그래피(photolithography) 공정을 수행하여 패턴을 형성할 수 있다.
도 3b를 참조하면, 상기 전극층(34)의 포토레지스트(35)에 의해 노출된 부분을 화살표 방향과 같이 언더컷 에칭하여 소스 전극(41) 및 드레인 전극(42)을 형성한다. 상기 전극층(34)의 언더컷 에칭 단계는 건식 에칭 공정 및 습식 에칭 공정을 순차적으로 수행하며, 각 소스 전극(41) 및 드레인 전극(42)을 상부의 포토레지스트(35) 보다 약 50nm에서100nm 정도 안쪽으로 전극층(34)의 내측면을 언더컷 에칭한다. 언더컷 에칭되는 두께는 에칭 공정의 시간, 에칭액의 농도 등을 조절함으로써 변경가능하다.
도 3c를 참조하여, 상기 스페이서(33)를 화살표 방향과 같이 언더컷 에칭한다. 상기 스페이서의 언더컷 에칭에는 습식 에칭 공정이 사용될 수 있으며, 각 소스 전극(41) 및 드레인 전극(42)보다 약 500nm 에서1000nm 정도 안쪽으로 스페이서(33)의 내측면을 언더컷 에칭한다. 언더컷 에칭되는 두께는 에칭 공정의 시간, 에칭액의 농도 등을 조절함으로써 변경가능하다. 상기 전극층(34) 및 스페이서(33)의 언더컷 에칭을 수행하면, 도 3c에 도시된 것과 같은 언더컷 구조체를 수득하게 된다.
도 3d를 참조하면, 상기 단계에서 형성된 언더컷 구조체에 시드를 코팅하여 시드층(36)을 형성한다. 이러한 시드층(36) 코팅 단계는 전체 어레이(array)에 시드액을 스퍼터링(sputtering), 이베포레이션(evaporation) 등의 물리적 기상 증착법(Physical Vapor Deposition: PVD), 열 기상 화학 증착법, 플라즈마 기상 화학 증착법(Plasma-enhanced chemical vapor deposition: PECVD) 등의 화학 기상 증착법(Chemical Vapor Deposition: CVD) 등에 의해서 수행될 수 있으며, 특히 스텝 커버리지(Step Coverage)가 좋은 방법을 사용할 수 있다. 이 단계에서 시드를 코팅하면, 상기 언더컷 구조체에서 포토레지스트(35)의 상부, 소스/드레인 전극(41, 42)과 포토레지스트(35)의 측면, 및 포토레지스트에 의해 노출된 절연층의 상부에 시드층이 코팅되게 되며, 스페이서(33)의 측면과 포토레지스트(35) 하부에 해당하는 전극층의 상부에는 코팅되지 않도록 하는 것이 바람직하다. 상기 시드층(36)은 추후 단계에서 반도체 채널 층의 나노와이어를 성장시키기 위한 것으로, Si, GaN, GaAs, ZnO 등을 사용하는 것이 바람직하다. 상기 시드층(36)의 두께는 약 20 내지 40nm 정도로 형성하는 것이 바람직하다.
도 3e를 참조하면, 시드층(36)이 코팅된 언더컷 구조체에 증착에 의해 게이트 전극(37)을 형성한다. 상기 게이트 전극(37) 형성 단계는 전체 어레이(array)에 직선성이 강한 증착방법인 이베포레이션(evaporation)을 이용하여 게이트 전극 물질을 증착하는 것이 바람직하며, 그 결과 게이트 전극(37)이 상기 구조체의 상부로 노출된 부분에만 형성되고, 포토레지스트 하부의 언더컷 구조에는 형성되지 아니하게 된다. 게이트 전극(37)으로는 통상적으로 사용되는 물질을 사용할 수 있으며, 예를 들면, 크롬(Cr), Nb, Au 등을 사용할 수 있으나, 이에 제한되지 않는다. 게이트 전극의 두께는 약 100 nm가 바람직하며, 게이트 전극의 두께는 이베포레이션의 시간 등을 조절하여 변경가능하다.
도 3f를 참조하면, 상기 포토레지스트(35)를 리프트 오프하여 제거한다. 리프트오프 공정은 상기 포토레지스트(35)를 용해시키는 용액 또는 유기 용제(예를 들어, 아세톤)를 사용하여 상기 포토레지스트(35)를 제거하는 공정이다. 그 결과, 포토레지스트 측면 및 상부에 코팅된 시드층 및 포토레지스트 상부에 증착된 게이트 전극이 모두 제거되어 도 3f에 도시된 바와 같은 구조체가 남게 된다.
즉, 본 발명의 일구현예에 의하면, 언더컷 구조를 가짐에 따라 별도의 게이트 절연막을 포함하지 않더라도 게이트 전극(37)이 소스/드레인 전극(41, 42)과 절연되게 되어 소스/드레인 전극(41, 42) 간의 전류 누설을 방지할 수 있으며, 별도의 추가적인 마스크(Mask) 없이 게이트 전극(37)을 형성하게 되어 제조 공정 상 단가를 현저히 낮출 수 있다.
도 3g를 참조하면, 마지막으로 시드를 이용한 나노와이어의 결정성장 유도법을 이용하여 나노와이어를 포함하는 반도체 채널층(38)을 형성하여 박막 트랜지스터를 완성할 수 있다. 본 발명의 구현예들에서는 기판(31)에 수평 방향으로 배열되고, 소스/드레인 전극(41, 42) 간에 일렬로 연장된 나노와이어를 반도체 채널로 제조함으로써 전자이동도가 높은 박막 트랜지스터를 제공할 수 있다. 상기 반도체 채널층(38)의 형성단계는 우선, 상기 소스/드레인 전극(41, 42) 측면의 시드층(36)을 결정화 처리한 뒤, 생성된 결정면으로부터 기판(31)에 수평한 방향으로 나노와이어를 에피텍셜 성장시켜 상기 소스/드레인 전극(41, 42) 측면 사이에 반도체 채 널층(38)을 형성한다. 상기 시드층(36)의 결정화 처리는 Zn 시드를 산화시켜 결정화시킴으로써 수행되며, 그 결과 무정형(amorphous)인 소스/드레인 전극(41, 42) 측면에서 나노와이어가 잘 자라게 된다.
즉, 상기와 같은 제조방법에 의하면 하나의 셀(cell)의 박막 트랜지스터를 제조하는 데 하나의 마스크만을 사용하여 소스/드레인 전극 및 게이트 전극 뿐 아니라 반도체 채널의 패턴을 형성할 수 있어 전체 공정의 단가를 낮출 수 있다.
본 발명의 또 다른 양상은 상기 박막 트랜지스터를 포함하는 디스플레이 소자 및 디스플레이 전자기기에 관계한다. 본 발명의 구현예들에 의한 박막 트랜지스터는 센서, 기억소자, 광소자, 능동 매트릭스형(active matrix, AM) 평판 디스플레이 등에서 스위칭 소자 또는 구동소자로 사용될 수 있다.
예를 들어, 본 발명의 구현예들에 의한 박막 트랜지스터가 사용된 유기 발광 다이오드(Organic light emitting diode)는 박막 트랜지스터의 화소 전극 상부 또는 하부에 전자 주입층, 전자 수송층, 발광층, 정공 수송층, 정공 주입층 등을 형성하게 되며, 발광층에서 발광이 된다.
또한, 액정 디스플레이 소자의 경우, 본 발명의 구현예들에 의해 박막 트랜지스터가 형성된 기판과 공통 전극이 형성되어 있는 기판 사이에 액정이 주입되어 있으며, 상기 액정 물질은 상기 박막 트랜지스터의 화소 전극 위에서만 컨트롤 될 수 있다. 또한, 본 발명의 구현예들에 따른 디스플레이 소자는 상기 이외에, PDP(플라스마 디스플레이 패널)이나 무기 EL, 전계방출 디스플레이(field emission display, FED) 등에도 적용할 수 있다.
본 발명의 구현예들에 의한 디스플레이 소자는 다양한 디스플레이 전자기기에 적용할 수 있다. 예를 들어, 액정 프로젝터, 텔레비전, 전자수첩, 휴대 전화, POS 단말 등의 전자기기에 적용할 수 있다.
이상에서 본 발명의 바람직한 실시예를 참고로 본 발명에 대해서 상세하게 설명하였으나, 이들은 단지 예시적인 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
도 1 은 본 발명의 일구현예에 따른 박막 트랜지스터의 단면 개략도이고,
도 2는 본 발명의 일구현예에 따른 박막 트랜지스터의 단면 개략도이며,
도 3a 내지 도 3g는 본 발명의 일구현예에 따른 박막 트랜지스터의 제조방법을 보여주는 공정흐름도이다.
<도면의 주요 부분에 대한 부호의 설명>
1, 21: 기판, 2, 24: 게이트 전극
3: 게이트 절연막, 4, 25: 소스 전극
5, 26: 드레인 전극, 6, 27: 나노와이어

Claims (8)

  1. 반도체 채널층으로 소스/드레인 전극의 측면 사이에 기판에 수평한 방향으로 정렬된 나노와이어(nano wire)를 포함하며,
    상기 나노와이어는 소스/드레인 전극의 측면에 형성된 결정면으로부터 기판에 수평한 방향으로 에피텍셜 성장한 형태인 것을 특징으로 하는 박막 트랜지스터.
  2. 제 1항에 있어서, 상기 박막 트랜지스터의 반도체 채널층이 나노와이어 다발인 것을 특징으로 하는 박막 트랜지스터.
  3. 삭제
  4. 제 1항에 있어서, 상기 나노와이어는 Si, GaN, GaAs 또는 ZnO 나노와이어인 것을 특징으로 하는 박막 트랜지스터.
  5. 제 1항에 있어서, 상기 박막 트랜지스터가 언더컷 구조인 것을 특징으로 하 는 박막 트랜지스터.
  6. 제 1항, 제2항, 제4항, 제5항 중 어느 한 항에 따른 박막 트랜지스터를 포함하는 디스플레이 소자.
  7. 소스 및 드레인 전극 중 어느 하나 이상의 전극의 대향하는 측면에 시드의 결정면을 형성하는 단계; 및
    상기 형성된 시드의 결정면으로부터 기판에 수평한 방향으로 나노와이어를 에피텍셜 성장시키는 단계를 포함하는 박막 트랜지스터의 제조방법.
  8. 제 7항에 있어서, 상기 시드의 결정면은 나노와이어의 성장방향에 수직인 것을 특징으로 하는 제조방법.
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