CN111952350A - 一种薄膜晶体管、阵列基板及相关制备方法 - Google Patents

一种薄膜晶体管、阵列基板及相关制备方法 Download PDF

Info

Publication number
CN111952350A
CN111952350A CN201910399400.7A CN201910399400A CN111952350A CN 111952350 A CN111952350 A CN 111952350A CN 201910399400 A CN201910399400 A CN 201910399400A CN 111952350 A CN111952350 A CN 111952350A
Authority
CN
China
Prior art keywords
forming
pattern
amorphous silicon
guide structure
catalyst particles
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910399400.7A
Other languages
English (en)
Inventor
董学
袁广才
关峰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201910399400.7A priority Critical patent/CN111952350A/zh
Publication of CN111952350A publication Critical patent/CN111952350A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78663—Amorphous silicon transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明公开了一种薄膜晶体管、阵列基板及相关制备方法，包括在衬底基板上形成栅电极的图形、有源层的图形、源电极和漏电极的图形。在形成有源层的图形之前还形成导向结构和催化剂颗粒，利用催化剂颗粒与硅具有较低的共熔点、以非晶硅的吉布斯自由能大于结晶硅的吉布斯自由能为驱动力、通过熔融的催化剂颗粒吸收非晶硅形成过饱和硅共熔体，使硅成核生长成为硅基纳米线。并且在生长过程中，非晶硅薄膜在催化剂颗粒的作用下沿着导向结构线性生长，从而获得高密度、高均一性的硅基纳米线。另外，通过对催化剂颗粒的尺寸以及非晶硅薄膜的厚度进行控制还可以实现对硅基纳米线的宽度进行控制。从而实现尺度均一可控的硅基纳米线薄膜晶体管的制备。

Description

一种薄膜晶体管、阵列基板及相关制备方法
技术领域
本发明涉及半导体技术领域，尤指一种薄膜晶体管、阵列基板及相关制备方法。
背景技术
硅基纳米线为近年来开发的新型硅基半导体材料，具有一维的尺度结构，更加优异的半导体特性。采用硅基纳米线作为薄膜晶体管沟道可以获得更高的迁移率以及更加稳定的特性。
但是，硅基纳米线作为薄膜晶体管沟道材料，其尺度的均一性、可控性尤为重要。为满足显示器件的均一性需求，如何获得尺度均一可控的硅基纳米线薄膜晶体管已成为人们研究的热点。
发明内容
有鉴于此，本发明实施例提供了一种薄膜晶体管、阵列基板及相关制备方法，用以实现尺度均一可控的硅基纳米线薄膜晶体管。
本发明实施例提供的一种薄膜晶体管的制备方法，包括在衬底基板上形成栅电极的图形、有源层的图形、源电极和漏电极的图形，在形成所述有源层的图形之前，还包括：
形成导向结构；
在所述导向结构至少一侧形成至少一个催化剂颗粒的图形；其中，所述催化剂颗粒与硅具有温度范围在200℃～1000℃共熔点；
形成所述第一有源层的图形，具体包括：
形成覆盖所述催化剂颗粒和所述导向结构的非晶硅薄膜；
对所述非晶硅薄膜进行退火，使非晶硅由所述催化剂颗粒开始沿所述导向结构的延伸方向生长形成硅基纳米线；
去除所述催化剂颗粒，并至少保留所述硅基纳米线，形成所述有源层的图形。
可选地，在本发明实施例提供的制备方法中，形成多个导向结构，所述多个导向结构中的任一个均沿第一方向延伸，所述多个导向结构垂直于所述第一方向的截面包括凹凸结构，且所述凹凸结构的每一凹槽内形成有一个所述催化剂颗粒。
可选地，在本发明实施例提供的制备方法中，形成多个导向结构，所述多个导向结构中的任一个均沿第一方向延伸，所述多个导向结构垂直于所述第一方向的截面为包括至少一个台阶的阶梯结构，且所述阶梯结构的每一台阶上形成有一个所述催化剂颗粒。
可选地，在本发明实施例提供的制备方法中，在形成所述栅电极的图形之后形成所述有源层的图形；
形成所述栅电极的图形之后，在形成所述有源层的图形之前，还包括：形成栅极绝缘层；
形成多个所述导向结构，具体包括：对所述栅极绝缘层进行构图，形成所述导向结构。
可选地，在本发明实施例提供的制备方法中，在形成所述栅电极的图形之后形成所述有源层的图形；
形成所述栅电极的图形之后，在形成第一有源层的图形之前，还包括：形成栅极绝缘层；
形成多个所述导向结构，具体包括：所述栅电极的图形和覆盖于所述栅电极上的所述栅极绝缘层构成所述导向结构，其中，所述栅电极垂直于所述第一方向的截面包括凹凸结构，或者，所述栅电极垂直于所述第一方向的截面包括至少一个台阶的阶梯结构。
可选地，在本发明实施例提供的制备方法中，在形成所述栅电极的图形之前形成所述有源层的图形；
形成多个所述导向结构，具体包括：在所述衬底基板上形成介电层，对所述介电层进行构图，形成所述导向结构。
可选地，在本发明实施例提供的制备方法中，所述介电层复用为所述阵列基板的缓冲层。
可选地，在本发明实施例提供的制备方法中，形成所述催化剂颗粒的图形，具体包括：
在形成有所述导向结构的衬底基板上形成所述催化剂膜层；
在所述催化剂膜层上形成压印胶；
对所述压印胶进行纳米压印工艺，形成压印胶颗粒的图形；
以所述压印胶颗粒的图形为掩膜图形对所述催化剂膜层进行刻蚀，形成所述催化剂颗粒的图形。
可选地，在本发明实施例提供的制备方法中，形成所述催化剂颗粒的图形，具体包括：
在形成有所述导向结构的衬底基板上形成所述催化剂膜层；
在所述催化剂膜层上形成压印胶；
对所述压印胶进行纳米压印工艺，形成压印胶线的图形；其中所述压印胶线的延伸方向与所述导向结构的延伸方向垂直；
以所述压印胶线的图形为掩膜图形对所述催化剂膜层进行刻蚀，形成催化剂线的图形；
对所述催化剂线进行等离子体轰击，形成所述催化剂颗粒的图形。
可选地，在本发明实施例提供的制备方法中，所述催化剂颗粒的材料包括铟、锡、镍或氧化铟。
可选地，在本发明实施例提供的制备方法中，所述催化剂颗粒的粒径为5nm～10μm。
可选地，在本发明实施例提供的制备方法中，对所述非晶硅薄膜进行退火时，退火温度为200℃-600℃。
相应地，本发明实施例还提供了一种薄膜晶体管，所述薄膜晶体管采用本发明实施例提供的上述任一种制备方法制备；其中，
在所述薄膜晶体管中，所述有源层下方设置有至少一个沿第一方向延伸的导向结构，所述有源层的材料为硅基纳米线，且所述硅基纳米线的延伸方向与所述导向结构的延伸方向相同，且所述导向结构沿所述第一方向的长度大于所述硅基纳米线沿所述方向的长度。
相应地，本发明实施例还提供了一种阵列基板的制备方法，包括采用本发明实施例提供的上述任一种薄膜晶体管的制备方法制备至少一个薄膜晶体管还包括：在所述衬底基板上形成至少一个PN结。
可选地，在本发明实施例提供的制备方法中，形成所述PN结具体包括：
在形成覆盖所述催化剂颗粒和所述导向结构的非晶硅薄膜后，对所述非晶硅薄膜进行P掺杂，形成所述PN结的P型区，之后在所述P型区上方形成所述PN结的N型区；或者，
在形成覆盖所述催化剂颗粒和所述导向结构的非晶硅薄膜后，对所述非晶硅薄膜进行N掺杂，形成所述PN结的N型区，之后在所述N型区上方形成所述PN结的P型区；或者，
在形成覆盖所述催化剂颗粒和所述导向结构的非晶硅薄膜后，对所述非晶硅薄膜进行P掺杂形成所述PN结的P型区，并对所述非晶硅薄膜进行N掺杂形成所述PN结的N型区；或者，
在形成覆盖所述催化剂颗粒和所述导向结构的非晶硅薄膜之前，形成所述PN结的P型区，在形成覆盖所述催化剂颗粒和所述导向结构的非晶硅薄膜之后，对所述非晶硅薄膜进行N掺杂形成所述PN结的N型区；或者，
在形成覆盖所述催化剂颗粒和所述导向结构的非晶硅薄膜之前，形成所述PN结的N型区，在形成覆盖所述催化剂颗粒和所述导向结构的非晶硅薄膜之后，对所述非晶硅薄膜进行P掺杂形成所述PN结的P型区；或者，
在形成覆盖所述催化剂颗粒和所述导向结构的非晶硅薄膜之前，形成所述PN结的N型区或P型区，在形成覆盖所述催化剂颗粒和所述导向结构的非晶硅薄膜后，形成所述PN结的P型区或N型区，所述非晶硅薄膜复用为所述PN结的本征区。
相应地，本发明实施例还提供了一种阵列基板，所述阵列基板包括至少一个薄膜晶体管和至少一个PN结；
在所述薄膜晶体管中，所述有源层下方设置有至少一个沿第一方向延伸的导向结构，所述有源层的材料为硅基纳米线，且所述硅基纳米线的延伸方向与所述导向结构的延伸方向相同，且所述导向结构沿所述第一方向的长度大于所述硅基纳米线沿所述方向的长度。
本发明有益效果如下：
本发明实施例提供的一种薄膜晶体管、阵列基板及相关制备方法，包括在衬底基板上形成栅电极的图形、有源层的图形、源电极和漏电极的图形。而在形成有源层的图形之前还形成导向结构和催化剂颗粒，利用催化剂颗粒与硅具有较低的共熔点、以非晶硅的吉布斯自由能大于结晶硅(硅基纳米线)的吉布斯自由能为驱动力、通过熔融的催化剂颗粒吸收非晶硅形成过饱和硅共熔体，使硅成核生长成为硅基纳米线。并且硅基纳米线在生长过程中，非晶硅薄膜在催化剂颗粒的作用下沿着导向结构线性生长，从而获得高密度、高均一性的硅基纳米线。另外，通过对催化剂颗粒的尺寸以及非晶硅薄膜的厚度进行控制还可以实现对硅基纳米线的宽度进行控制。从而实现尺度均一可控的硅基纳米线薄膜晶体管的制备。
附图说明
图1为本发明实施例提供的制备方法中的部分步骤流程图；
图2a为本发明实施例提供的多个导向结构的结构示意图；
图2b为本发明实施例提供的多个导向结构的结构示意图；
图3a为图2a所示的多个导向结构沿AA’方向的一种截面示意图；
图3b为图2b所示的多个导向结构沿AA’方向的另一种截面示意图；
图4a至图4d为本发明实施例提供的在制备催化剂颗粒时执行各步骤后的结构示意图；
图5a至图5c为本发明实施例提供的在制备催化剂颗粒时执行各步骤后的结构示意图；
图6a至图6f为本发明实施例提供的在制备薄膜晶体管时执行各步骤后的结构示意图；
图7a至图7f为本发明实施例提供的在制备薄膜晶体管时执行各步骤后的结构示意图；
图8a至图8f为本发明实施例提供的在制备薄膜晶体管时执行各步骤后的结构示意图；
图9为本发明实施例提供的薄膜晶体管的结构示意图；
图10为本发明实施例提供的导向结构的一种结构示意图；
图11a至图11h为本发明实施例提供的在制备薄膜晶体管时执行各步骤后的结构示意图；
图12a为本发明实施例提供的阵列基板中第一薄膜晶体管的结构示意图；
图12b图12a所示的第一薄膜晶体管沿CC’方向的截面示意图。
图13为本发明实施例提供的阵列基板的结构示意图之一；
图14为本发明实施例提供的阵列基板的结构示意图之二；
图15为本发明实施例提供的阵列基板的结构示意图之三；
图16为本发明实施例提供的阵列基板的结构示意图之四；
图17为本发明实施例提供的阵列基板的结构示意图之五；
图18为本发明实施例提供的阵列基板的结构示意图之六。
具体实施方式
为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
附图中各部件的形状和大小不反映真实比例，目的只是示意说明本发明内容。
本发明实施例提供的一种薄膜晶体管的制备方法，包括在衬底基板上形成栅电极的图形、有源层的图形、源电极和漏电极的图形，在形成有源层的图形之前，如图1所示，还包括：
S101、形成导向结构；
S102、在导向结构至少一侧形成至少一个催化剂颗粒的图形；其中，催化剂颗粒与硅具有温度范围在200℃～1000℃共熔点；
形成第一有源层的图形，具体包括：
S103、形成覆盖催化剂颗粒和导向结构的非晶硅薄膜；
S104、对非晶硅薄膜进行退火，使非晶硅由催化剂颗粒开始沿导向结构的延伸方向生长形成硅基纳米线；
S105、去除催化剂颗粒，并至少保留硅基纳米线，形成有源层的图形。
本发明实施例的提供的薄膜晶体管的制备方法，包括在衬底基板上形成栅电极的图形、有源层的图形、源电极和漏电极的图形。而在形成有源层的图形之前还形成导向结构和催化剂颗粒，利用催化剂颗粒与硅具有较低的共熔点、以非晶硅的吉布斯自由能大于结晶硅(硅基纳米线)的吉布斯自由能为驱动力、通过熔融的催化剂颗粒吸收非晶硅形成过饱和硅共熔体，使硅成核生长成为硅基纳米线。并且硅基纳米线在生长过程中，非晶硅薄膜在催化剂颗粒的作用下沿着导向结构线性生长，从而获得高密度、高均一性的硅基纳米线。另外，通过对催化剂颗粒的尺寸以及非晶硅薄膜的厚度进行控制还可以实现对硅基纳米线的宽度进行控制。从而实现尺度均一可控的硅基纳米线薄膜晶体管的制备。
需要说明的是，在本发明实施例提供的制备方法中，在形成有源层的图形时，可以去除催化剂颗粒以及非晶硅图案，只保留硅基纳米线，即有源层的图形只包括硅基纳米线；同时，硅基纳米线的数量可以为单根或者多根，在此不作限定。
或者，在具体实施时，在形成有源层的图形时，保留预设区域内的非晶硅薄膜和硅基纳米线，即有源层图形包括硅基纳米线以及位于相邻硅基纳米线之间的非晶硅图案。预设区域为用于形成有源层的区域，因此预设区域的大小和位置根据实际需要的有源层的区域的大小和位置进行设定。
可选地，在本发明实施例提供的制备方法中，如图2a所示，形成多个导向结构01，多个导向结构01中的任一个均沿第一方向X延伸，如图3a所示，多个导向结构01垂直于第一方向的截面包括凹凸结构，且凹凸结构的每一凹槽内形成有一个催化剂颗粒021；或者单个导向结构沿第一方向延伸的顶面包括凹凸结构。
可选地，在本发明实施例提供的制备方法中，如图2b所示，形成多个导向结构01，多个导向结构01中的任一个均沿第一方向X延伸，如图3b所示，多个导向结构01垂直于第一方向的截面为包括至少一个台阶的阶梯结构，且阶梯结构的每一台阶上形成有一个催化剂颗粒021；或者单个导向结构沿第一方向延伸的侧面包括至少一个台阶的阶梯结构。
在具体实施时，如图3a和图3b所示，导向结构01垂直于第一方向的截面包括凹凸结构或包括至少一个台阶的阶梯结构，可以实现硅基纳米线的多层次分布，从而提升沟道宽度的同时可以解决散热问题。
当然，在具体实施时，多个导向结构垂直于第一方向的截面也可以同时包括凹凸结构和阶梯结构，在此不作限定。
可以理解的是，多个导向结构可以通过分次制作，如分别形成多个条状结构；如果多个导向结构的材质相同，其还可以最终形成一体结构；多个导向结构也可以通过一次成膜工艺后进行图案化构成一体成型。
需要说明的是，在本发明实施例提供的制备方法中，每个导向结构沿第一方向X延伸的侧面也可以是一个平面，在具体实施时，侧面与底面的夹角优选大于或等于60°，这样可以保证后续非晶硅薄膜能够覆盖位于导向结构侧面的催化剂颗粒，以保证硅基纳米线的正常生长。
在具体实施时，在本发明实施例提供的制备方法中，在导向结构中，凹凸结构中凹槽深度可以控制在5nm-10μm之间，在此不作限定。
或者，在具体实施时，在本发明实施例提供的制备方法中，在导向结构中，阶梯结构中台阶高度可以控制在5nm-10μm之间，在此不作限定。
可选地，在本发明实施例提供的制备方法中，在形成栅电极的图形之后形成有源层的图形；
形成栅电极的图形之后，在形成有源层的图形之前，还包括：形成栅极绝缘层；
形成多个导向结构，具体包括：对栅极绝缘层进行构图，形成多个导向结构。
在具体实施时，通过对栅极绝缘层进行构图，形成导向结构，可以避免由于单独增加用于制备导向结构的膜层而导致的阵列基板的厚度增加。
可选地，在本发明实施例提供的制备方法中，在形成栅电极的图形之后形成有源层的图形；
形成栅电极的图形之后，在形成第一有源层的图形之前，还包括：形成栅极绝缘层；
形成多个导向结构，具体包括：栅电极的图形和覆盖于栅电极上的栅极绝缘层构成导向结构，其中，栅电极垂直于第一方向的截面包括凹凸结构，或者，栅电极垂直于第一方向的截面包括至少一个台阶的阶梯结构。
在具体实施时，将栅电极的表面图案化以构成多个导向结构，覆盖于栅电极上的栅极绝缘层由于栅电极具有导向结构的形貌而具有相应的结构。而通过将栅电极的图形构成导向结构，可以避免由于单独增加用于制备导向结构的膜层而导致的阵列基板的厚度增加，并且还不用增加构图工艺，仅是将现有栅电极的图形作了改变。
可选地，在本发明实施例提供的制备方法中，在形成栅电极的图形之前形成有源层的图形；
形成多个导向结构，具体包括：在衬底基板上形成介电层，对介电层进行构图，形成导向结构。
在具体实施时，在本发明实施例提供的制备方法中，介电层可以通过沉积的方法形成，在此不作限定。
在具体实施时，介电层的材料可以为氧化铝(AlOx)，氧化硅(SiOx)，氮化硅(SiNx)等，在此不作限定。
可选地，在本发明实施例提供的制备方法中，介电层复用为阵列基板的缓冲层，当然也可以在形成介电层之前，先在衬底基板上形成缓冲层，在不作限定。
可选地，在本发明实施例提供的制备方法中，形成催化剂颗粒的图形，具体包括：
在形成有导向结构01的衬底基板10上形成催化剂膜层02，如图4a所示；
在催化剂膜层02上形成压印胶03，如图4b所示；
对压印胶03进行纳米压印工艺，形成压印胶颗粒031的图形，如图4c所示；
以压印胶颗粒031的图形为掩膜图形对催化剂膜层02进行刻蚀，形成催化剂颗粒021的图形，如图4d所示。
或者，可选地，在本发明实施例提供的制备方法中，形成催化剂颗粒的图形，具体包括：
在形成有导向结构01的衬底基板10上形成催化剂膜层02，如图4a所示；
在催化剂膜层02上形成压印胶03，如图4b所示；
对压印胶03进行纳米压印工艺，形成压印胶线032的图形；其中压印胶线032的延伸方向与导向结构01的延伸方向垂直，如图5a所示；
以压印胶线032的图形为掩膜图形对催化剂膜层02进行刻蚀，形成催化剂线022的图形，如图5b所示；
对催化剂线进行等离子体轰击，形成催化剂颗粒021的图形，如图5c和图4d所示，其中图4d为图5c沿B-B’方向的截面图。
在具体实施时，采用纳米压印工艺形成催化剂颗粒的图形，可以实现图形的高精细化，保证催化剂颗粒的均一和可控，以保证硅基纳米线的均匀生长。
可选地，在本发明实施例提供的制备方法中，催化剂线的线宽控制在50nm～1000nm之间，例如50nm、100nm、500nm、1000nm等，在此不作限定。
在具体实施时，催化剂颗粒的粒径根据需要的硅基纳米线的线宽确定，一般催化剂颗粒的粒径接近硅基纳米线的线宽。
当然在，具体实施时，也可以采用光刻工艺形成催化剂颗粒的图形。因此，可选地，在本发明实施例提供的制备方法中，形成催化剂颗粒的图形，具体包括：
在形成有导向结构的衬底基板上形成催化剂膜层；
在催化剂膜层上形成光刻胶；
对光刻胶进行曝光、显影工艺，形成光刻胶颗粒的图形；
以光刻胶颗粒的图形为掩膜图形对催化剂膜层进行刻蚀，形成催化剂颗粒的图形。
在具体实施时，在本发明实施例提供的制备方法中，催化剂颗粒形成于导向结构沿其延伸方向的一端，这样可以保证硅基纳米线从导向结构的一端开始向另一端延伸生长。
进一步地，在本发明实施例提供的制备方法中，导向结构沿其延伸方向可以是直线型的，也可以是曲线型，在此不作限定。
可选地，在本发明实施例提供的制备方法中，催化剂颗粒的材料包括铟、锡、镍或氧化铟，在此不作限定。
可选地，在本发明实施例提供的制备方法中，催化剂颗粒的粒径可以控制在5nm～10μm之间，例如5nm、10nm、50nm、100nm、500nm、1μm、10μm等，在此不作限定。
可选地，在本发明实施例提供的制备方法中，对非晶硅薄膜进行退火时，退火温度可以控制在200℃～600℃之间，在此不作限定。进一步地，退火温度可以控制在250℃～450℃之间。
在具体实施时，在本发明实施例提供的制备方法中，形成的薄膜晶体管的结构可以为底栅型结构，也可以为顶栅型结构，在此不作限定。
下面通过具体实施例说明本发明实施例提供的制备方法。
以薄膜晶体管为底栅型晶体管为例，本发明提供的一些实施例具体包括以下步骤：
步骤1、如图6a、图7a和图8a所示，通过一次构图工艺在衬底基板10上形成沿第一方向X延伸的栅电极11的图形。
具体地，如图6a所示，栅电极11垂直于第一方向X的截面包括具有至少一个台阶的阶梯结构。即将栅电极11的表面图案化以用于与后续的栅极绝缘层构成导向结构。其中，图7a为图6a沿BB’方向的截面示意图，图8a为图6a沿CC’方向的截面示意图。
在具体实施时，栅电极沿第一方向延伸的上表面可以包括凹凸结构阶梯结构，或者栅电极沿第一方向延伸的侧面为与底面的夹角为大于或等于60度角的平面，在此不作限定。
在具体实施时，栅电极的材料可以为钼(Mo)，铝(Al)，铜(Cu)，镍(Ti)，钨(Wu)等金属或合金，厚度可以控制在5nm～5000nm之间，在此不作限定。
在具体实施时，导向结构的数量可以是一个，也可以是多个，在此不作限定。
步骤2、如图6b、图7b和图8b所示，形成栅极绝缘层30，覆盖于栅电极11上的栅极绝缘层30由于栅电极11具有导向结构01的形貌而具有相应的结构，因此栅电极11和覆盖于栅电极11上的栅极绝缘层30构成导向结构01。其中，图7b为图6b沿BB’方向的截面示意图，图8b为图6b沿CC’方向的截面示意图。
在具体实施时，栅极绝缘层的材料为介电材料，厚度可以控制在50nm～5000nm之间，在此不作限定。
步骤3、如图6c、图7c和图8c所示，在导向结构01的至少一侧形成催化剂颗粒021的图形。其中，图7c为图6c沿BB’方向的截面示意图，图8c为图6c沿CC’方向的截面示意图。
具体地，在导向结构01的凹槽部分或台阶部分，形成催化剂颗粒021的图形。
在具体实施时，可以先形成催化剂膜层，然后在催化剂膜层上形成压印胶，对压印胶进行纳米压印工艺，形成压印胶颗粒的图形；以压印胶颗粒的图形为掩膜图形对催化剂膜层进行刻蚀，形成催化剂颗粒的图形。或者对压印胶进行纳米压印工艺，形成压印胶线的图形，以压印胶线的图形为掩膜图形对催化剂膜层进行刻蚀，形成催化剂线的图形，对催化剂线进行等离子体轰击，形成催化剂颗粒的图形。当然，也可以采用光刻工艺形成催化剂颗粒的图形。
进一步地，催化剂颗粒的粒径可以控制在5nm～10μm之间，例如5nm、10nm、50nm、100nm、500nm、1μm、10μm等，在此不作限定。催化剂颗粒的材料包括铟、锡、镍或氧化铟，在此不作限定。
步骤4、如图6d、图7d和图8d所示，形成覆盖催化剂颗粒021以及导向结构01非晶硅薄膜40；并对非晶硅薄膜40进行退火，使非晶硅由催化剂颗粒021开始沿导向结构01的延伸方向生长形成硅基纳米线41。其中，图7d为图6d沿BB’方向的截面示意图，图8d为图6d沿CC’方向的截面示意图。
在具体实施时，可以采用温度范围为100℃～400℃的低温工艺沉积非晶硅薄膜。例如采用等离子增强型化学气相淀积(PECVD)法沉积5nm～50000nm非晶硅薄膜，进一步非晶硅薄膜的厚度可以控制在10nm～1000nm之间，在此不作限定。
在具体实施时，退火温度可以控制在200℃～600℃之间，在此不作限定。进一步地，退火温度可以控制在250℃～450℃之间。
步骤5、如图6e、图7e和图8e所示，去除催化剂颗粒021，并保留预设区域内的非晶硅薄膜40和硅基纳米线41，形成有源层12的图形。其中，图7e为图6e沿BB’方向的截面示意图，图8e为图6e沿CC’方向的截面示意图。
在具体实施时，硅基纳米线的径宽可以控制在5nm～5μm之间，硅基纳米线的长度可以控制在5nm～100μm之间，具体根据需要的薄膜晶体管的电性能设计，在此不作限定。
步骤6、如图6f、图7f和图8f所示，通过一次构图工艺形成源电极13和漏电极的图形。其中，图7f为图6f沿BB’方向的截面示意图，图8f为图6f沿CC’方向的截面示意图。
在具体实施时，源电极和漏电极的材料可以为钼(MO)，铝(Al)，铜(Cu)，镍(Ti)，钨(Wu)等金属或合金，在此不作限定。
进一步地，源电极和漏电极的厚度可以控制在50nm～5000nm之间，在此不作限定。
在上述实施例中，如图9所示，在形成源电极13和漏电极14之前，还可以包括形成刻蚀阻挡层50的图形。源电极13和漏电极14通过贯穿刻蚀阻挡层50的过孔与有源层12连接。
在具体实施时，刻蚀阻挡层的材料为介电材料，例如氮化硅(SiNX)，氧化硅(SiOx)，氧化铝(AllOx)，氧化钛(TiOx)等，厚度控制可以在50nm～5000nm之间，在此不作限定。
进一步地，在本发明实施例提供的上述制备方法中，为了使源电极和漏电极与有源层形成良好的欧姆接触，在硅基纳米线与源漏电极接触的区域需要进行离子注入，形成重掺杂区，或通过重掺a-Si形成良好欧姆接触。
另外，需要说明的是，定义薄膜晶体管为PMOS或NMOS由重掺杂区的类型决定，具体与现有技术相同，在此不作详述。
进一步地，在本发明实施例提供的上述制备方法中，如图10所示，导向结构01也可以通过对栅极绝缘层30进行构图形成。即在步骤1中将栅电极11的图形为现有栅电极的图形，步骤2中形成栅极绝缘层30后需要对栅极绝缘层30进行构图形成导向结构01的图形。
以薄膜晶体管为顶栅型晶体管为例，本发明提供的一些实施例具体包括以下步骤：
步骤01、如图11a所示，在衬底基板上形成缓冲层20，并对缓冲层进行构图形成导向结构01的图形。
需要说明的是，在图11a中，虚线矩形框示意出导向结构01的凹槽部分，图11b为图11a沿BB’方向的截面示意图。
在具体实施时，缓冲层采用介电材料，如SiOx，AlOx，TiOx等，厚度控制在10nm～5000nm之间，在此不作限定。缓冲层既可以隔离衬底基板中杂质，又可以省去单独用于制作导向结构的膜层。
步骤02、如图11b所示，在导向结构01的至少一侧形成催化剂颗粒021的图形。
步骤03、如图11c所示，形成覆盖催化剂颗粒021以及导向结构01非晶硅薄膜40；并对非晶硅薄膜40进行退火，使非晶硅由催化剂颗粒021开始沿导向结构01的延伸方向生长形成硅基纳米线41。
步骤04、如图11d所示，去除催化剂颗粒021，并至少保留硅基纳米线41，形成有源层12的图形。
步骤05、如图11e所示，形成栅极绝缘层30。
步骤06、如图11f所示，形成栅电极11的图形。
步骤07、如图11g所示，形成蚀阻挡层50的图形。
步骤08、如图11h所示，通过一次构图工艺形成源电极13和漏电极14的图形。源电极13和漏电极14通过贯穿刻蚀阻挡层50和栅极绝缘层30的过孔与有源层12连接。
在具体实施时，顶栅型薄膜晶体管和底栅型薄膜晶体管在制作工艺上仅是膜层先后制作顺序的改变，因此，上述顶栅型薄膜晶体管中各膜层的制备可以参考上述底栅型薄膜晶体管中具有相同功能的膜层的制备。
相应地，本发明实施例还提供了一种薄膜晶体管，薄膜晶体管采用本发明实施例提供的上述任一种制备方法制备；其中，
如图6f、图7f、图8f、图9和图11h所示，薄膜晶体管包括：栅电极11、有源层12、源电极13和电极14；
在薄膜晶体管中，有源层12下方设置有至少一个沿第一方向延伸的导向结构01，有源层12的材料为硅基纳米线41，且硅基纳米线41的延伸方向与导向结构01的延伸方向相同，且导向结构01沿第一方向X的长度大于硅基纳米线41沿方向的长度。
在具体实施时，参见图12a和图12b所示，在薄膜晶体管中，导向结构01沿第一方向X延伸，硅基纳米线41的延伸方向与导向结构01的延伸方向相同，为源电极13与漏电极14的连线方向。图12a和图12b仅是为了说明硅基纳米线41在薄膜晶体管中的位置关系。
在具体实施时，由于该阵列基板解决问题的原理与前述一种阵列基板的制备方法相似，因此该阵列基板的实施可以参见前述制备方法的实施，重复之处不再赘述。
相应地，本发明实施例还提供了一种阵列基板的制备方法，包括采用本发明实施例提供的上述任一种薄膜晶体管的制备方法制备至少一个薄膜晶体管；还包括：在衬底基板上形成至少一个PN结。
可选地，在本发明实施例提供的制备方法中，形成PN结具体包括：
如图13所示，在形成覆盖催化剂颗粒和导向结构的非晶硅薄膜后，对非晶硅薄膜进行P掺杂，形成PN结010的P型区011，之后在P型区011上方形成PN结的N型区012。
或者，可选地，在本发明实施例提供的制备方法中，形成PN结具体包括：如图14所示，在形成覆盖催化剂颗粒和导向结构的非晶硅薄膜后，对非晶硅薄膜进行N掺杂，形成PN结010的N型区012，之后在N型区012上方形成PN结的P型区011。
或者，可选地，在本发明实施例提供的制备方法中，形成PN结具体包括：如图15和图16所示，在形成覆盖催化剂颗粒和导向结构的非晶硅薄膜后，对非晶硅薄膜进行P掺杂形成PN结010的P型区011，并对非晶硅薄膜进行N掺杂形成PN结010的N型区012；其中，在图16中，P型区011和N型区012中的非晶硅薄膜40作为PN结010的本征区。
或者，可选地，在本发明实施例提供的制备方法中，形成PN结具体包括：在形成覆盖催化剂颗粒和导向结构的非晶硅薄膜之前，形成PN结的P型区，在形成覆盖催化剂颗粒和导向结构的非晶硅薄膜之后，对非晶硅薄膜进行N掺杂形成PN结的N型区。
或者，可选地，在本发明实施例提供的制备方法中，形成PN结具体包括：在形成覆盖催化剂颗粒和导向结构的非晶硅薄膜之前，形成PN结的N型区，在形成覆盖催化剂颗粒和导向结构的非晶硅薄膜之后，对非晶硅薄膜进行P掺杂形成PN结的P型区。
或者，可选地，在本发明实施例提供的制备方法中，形成PN结具体包括：如图17所示，在形成覆盖催化剂颗粒和导向结构的非晶硅薄膜之前，先形成PN结010的N型区012，在形成覆盖催化剂颗粒和导向结构的非晶硅薄膜后，形成PN结010的P型区011，非晶硅薄膜40复用为PN结010的本征区。
或者，可选地，在本发明实施例提供的制备方法中，形成PN结具体包括：在形成覆盖催化剂颗粒和导向结构的非晶硅薄膜之前，形成PN结的P型区，在形成覆盖催化剂颗粒和导向结构的非晶硅薄膜后，形成PN结的N型区012，非晶硅薄膜40复用为PN结010的本征区。
具体地，在本发明实施例提供的制备方法中，利用用于形成有源层的非晶硅薄膜作为用于形成PN结的P型区和或N型区的膜层，可以简化工艺，以及节省生成成本。
当然，在具体实施时，还可以在形成薄膜晶体管之前形成PN结，或者在形成薄膜晶体管之后形成PN结，在此不作限定。
进一步地，在本发明实施例提供的制备方法中，还包括形成与PN结的P型区电连接的正电极，与PN结的N型区电连接的负电极。
具体地，以形成薄膜晶体管之后形成PN结为例，如图18所示，在形成薄膜晶体管之后，还包括：
形成第一绝缘层21的图形；
形成PN结010的底电极013(正电极或负电极)的图形，其中，底电极013的材料可以为金属材料；
形成PN结010的图形，其中，PN结010可以采用非晶硅进行掺杂形成，也可以采用非晶硅和铟镓锌氧化物(IGZO)形成，在此不作限定。
形成PN结010的上电极014(负电极或正电极)的图形，其中，上电极014的材料可以为透明导电氧化物，例如铟锡氧化物(ITO)等，厚度控制在5nm～5000nm之间。
形成保护层22；
形成平坦化层23，其中平坦化层23的材料为树脂材料。
形成第二绝缘层24，其中第二绝缘层24的材料为SiOx、SiNx、AlOx等，厚度可以控制在50nm～50000nm之间。
形成输出电极015的图形，输出电极015通过贯穿第二绝缘层24、平坦化层23以及保护层22的过孔与上电极014连接，其中，输出电极015的材料包括Mo，Al，Cu，Ti等金属或合金，厚度可以控制在50nm～5000nm之间。
形成阻挡层25，其中阻挡层25的材料为介电材料，如SiNx，SiOx等，厚度可以控制在20nm～50000nm之间，用于阻水氧，保证器件的稳定性。
相应地，本发明实施例还提供了一种阵列基板，阵列基板采用本发明实施例提供的任一种制备方法制备；如图13至图18所示，阵列基板包括至少一个薄膜晶体管和至少一个PN结010；
在薄膜晶体管中，有源层12下方设置有至少一个沿第一方向延伸的导向结构01，有源层12的材料为硅基纳米线41，且硅基纳米线41的延伸方向与导向结构01的延伸方向相同，且导向结构01沿第一方向X的长度大于硅基纳米线41沿方向的长度。
由于该阵列基板解决问题的原理与前述一种阵列基板的制备方法相似，因此该阵列基板的实施可以参见前述制备方法的实施，重复之处不再赘述。
在具体实施时，在本发明实施例提供的阵列基板中，PN结为光电二极管，可以进行光电信号转换，如用于光度传感器，指纹传感器等。PN位于靠近衬底基板时，适合近离基板面光线检测；当PN位于靠近阵列基板顶层时，适合远离基板面光线检测。
本发明实施例提供的一种薄膜晶体管、阵列基板及相关制备方法，包括在衬底基板上形成栅电极的图形、有源层的图形、源电极和漏电极的图形。而在形成有源层的图形之前还形成导向结构和催化剂颗粒，利用催化剂颗粒与硅具有较低的共熔点、以非晶硅的吉布斯自由能大于结晶硅(硅基纳米线)的吉布斯自由能为驱动力、通过熔融的催化剂颗粒吸收非晶硅形成过饱和硅共熔体，使硅成核生长成为硅基纳米线。并且硅基纳米线在生长过程中，非晶硅薄膜在催化剂颗粒的作用下沿着导向结构线性生长，从而获得高密度、高均一性的硅基纳米线。另外，通过对催化剂颗粒的尺寸以及非晶硅薄膜的厚度进行控制还可以实现对硅基纳米线的宽度进行控制。从而实现尺度均一可控的硅基纳米线薄膜晶体管的制备。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种薄膜晶体管的制备方法，包括在衬底基板上形成栅电极的图形、有源层的图形、源电极和漏电极的图形，其特征在于，在形成所述有源层的图形之前，还包括：
形成导向结构；
在所述导向结构至少一侧形成至少一个催化剂颗粒的图形；其中，所述催化剂颗粒与硅具有温度范围在200℃～1000℃共熔点；
形成所述第一有源层的图形，具体包括：
形成覆盖所述催化剂颗粒和所述导向结构的非晶硅薄膜；
对所述非晶硅薄膜进行退火，使非晶硅由所述催化剂颗粒开始沿所述导向结构的延伸方向生长形成硅基纳米线；
去除所述催化剂颗粒，并至少保留所述硅基纳米线，形成所述有源层的图形。
2.如权利要求1所述的制备方法，其特征在于，形成多个导向结构，所述多个导向结构中的任一个均沿第一方向延伸，所述多个导向结构垂直于所述第一方向的截面包括凹凸结构，且所述凹凸结构的每一凹槽内形成有一个所述催化剂颗粒。
3.如权利要求1所述的制备方法，其特征在于，形成多个导向结构，所述多个导向结构中的任一个均沿第一方向延伸，所述多个导向结构垂直于所述第一方向的截面为包括至少一个台阶的阶梯结构，且所述阶梯结构的每一台阶上形成有一个所述催化剂颗粒。
4.如权利要求2或3所述的制备方法，其特征在于，在形成所述栅电极的图形之后形成所述有源层的图形；
形成所述栅电极的图形之后，在形成所述有源层的图形之前，还包括：形成栅极绝缘层；
形成多个所述导向结构，具体包括：对所述栅极绝缘层进行构图，形成所述导向结构。
5.如权利要求2或3所述的制备方法，其特征在于，在形成所述栅电极的图形之后形成所述有源层的图形；
形成所述栅电极的图形之后，在形成第一有源层的图形之前，还包括：形成栅极绝缘层；
形成多个所述导向结构，具体包括：所述栅电极的图形和覆盖于所述栅电极上的所述栅极绝缘层构成所述导向结构，其中，所述栅电极垂直于所述第一方向的截面包括凹凸结构，或者，所述栅电极垂直于所述第一方向的截面包括至少一个台阶的阶梯结构。
6.如权利要求2或3所述的制备方法，其特征在于，在形成所述栅电极的图形之前形成所述有源层的图形；
形成多个所述导向结构，具体包括：在所述衬底基板上形成介电层，对所述介电层进行构图，形成所述导向结构。
7.一种薄膜晶体管，其特征在于，所述薄膜晶体管采用如权利要求1-6任一项所述的制备方法制备；其中，
在所述薄膜晶体管中，所述有源层下方设置有至少一个沿第一方向延伸的导向结构，所述有源层的材料为硅基纳米线，且所述硅基纳米线的延伸方向与所述导向结构的延伸方向相同，且所述导向结构沿所述第一方向的长度大于所述硅基纳米线沿所述方向的长度。
8.一种阵列基板的制备方法，其特征在于，包括采用如权利要求1-6任一项所述的薄膜晶体管的制备方法制备至少一个薄膜晶体管；还包括：在所述衬底基板上形成至少一个PN结。
9.如权利要求8所述的制备方法，其特征在于，形成所述PN结具体包括：
在形成覆盖所述催化剂颗粒和所述导向结构的非晶硅薄膜后，对所述非晶硅薄膜进行P掺杂，形成所述PN结的P型区，之后在所述P型区上方形成所述PN结的N型区；或者，
在形成覆盖所述催化剂颗粒和所述导向结构的非晶硅薄膜后，对所述非晶硅薄膜进行N掺杂，形成所述PN结的N型区，之后在所述N型区上方形成所述PN结的P型区；或者，
在形成覆盖所述催化剂颗粒和所述导向结构的非晶硅薄膜后，对所述非晶硅薄膜进行P掺杂形成所述PN结的P型区，并对所述非晶硅薄膜进行N掺杂形成所述PN结的N型区；或者，
在形成覆盖所述催化剂颗粒和所述导向结构的非晶硅薄膜之前，形成所述PN结的P型区，在形成覆盖所述催化剂颗粒和所述导向结构的非晶硅薄膜之后，对所述非晶硅薄膜进行N掺杂形成所述PN结的N型区；或者，
在形成覆盖所述催化剂颗粒和所述导向结构的非晶硅薄膜之前，形成所述PN结的N型区，在形成覆盖所述催化剂颗粒和所述导向结构的非晶硅薄膜之后，对所述非晶硅薄膜进行P掺杂形成所述PN结的P型区；或者，
在形成覆盖所述催化剂颗粒和所述导向结构的非晶硅薄膜之前，形成所述PN结的N型区或P型区，在形成覆盖所述催化剂颗粒和所述导向结构的非晶硅薄膜后，形成所述PN结的P型区或N型区，所述非晶硅薄膜复用为所述PN结的本征区。
10.一种阵列基板，括至少一个薄膜晶体管和至少一个PN结,其特征在于:
所述至少一个薄膜晶体管包括有源层，所述有源层的下方设置有至少一个沿第一方向延伸的导向结构，所述有源层的材料为硅基纳米线，且所述硅基纳米线的延伸方向与所述导向结构的延伸方向相同，且所述导向结构沿所述第一方向的长度大于所述硅基纳米线沿所述方向的长度。
CN201910399400.7A 2019-05-14 2019-05-14 一种薄膜晶体管、阵列基板及相关制备方法 Pending CN111952350A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910399400.7A CN111952350A (zh) 2019-05-14 2019-05-14 一种薄膜晶体管、阵列基板及相关制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910399400.7A CN111952350A (zh) 2019-05-14 2019-05-14 一种薄膜晶体管、阵列基板及相关制备方法

Publications (1)

Publication Number Publication Date
CN111952350A true CN111952350A (zh) 2020-11-17

Family

ID=73336513

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910399400.7A Pending CN111952350A (zh) 2019-05-14 2019-05-14 一种薄膜晶体管、阵列基板及相关制备方法

Country Status (1)

Country Link
CN (1) CN111952350A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113206015A (zh) * 2021-04-30 2021-08-03 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板及显示装置
CN113391733A (zh) * 2021-07-09 2021-09-14 江苏软讯科技有限公司 一种金属网格柔性导电膜及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090206321A1 (en) * 2008-02-18 2009-08-20 Samsung Electronics Co., Ltd. Thin film transistor comprising nanowires and fabrication method thereof
CN108217591A (zh) * 2018-01-04 2018-06-29 南京大学 一种异质交替叠层台阶引导生长三维坡面纳米线阵列的方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090206321A1 (en) * 2008-02-18 2009-08-20 Samsung Electronics Co., Ltd. Thin film transistor comprising nanowires and fabrication method thereof
CN108217591A (zh) * 2018-01-04 2018-06-29 南京大学 一种异质交替叠层台阶引导生长三维坡面纳米线阵列的方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
许明坤: ""平面硅纳米线自定位生长及同质、异质外延调控"", 《中国博士学位论文电子期刊网》 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113206015A (zh) * 2021-04-30 2021-08-03 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板及显示装置
CN113391733A (zh) * 2021-07-09 2021-09-14 江苏软讯科技有限公司 一种金属网格柔性导电膜及其制作方法

Similar Documents

Publication Publication Date Title
CN103199012B (zh) Io esd器件及其形成方法
US8084811B2 (en) Power devices with super junctions and associated methods manufacturing
KR102285120B1 (ko) 광 수신 소자
JP2010520619A (ja) 金属シリサイド晶子上にナノ構造物を形成する方法、並びにこの方法により得られる構造物及びデバイス
WO2014153871A1 (zh) 薄膜晶体管、非晶硅平板探测基板及制备方法
US7973311B2 (en) Isolated sensor structures such as for flexible substrates
CN102349166A (zh) 太阳能电池的制造方法和太阳能电池
KR20110084178A (ko) 측면 성장 반도체 나노와이어 제조 방법 및 상기 방법에 의해 얻어진 트랜지스터
KR20110138173A (ko) 광전 변환 장치 및 광전 변환 장치의 제작 방법
US11217709B2 (en) Graphene-semiconductor heterojunction photodetector and method of manufacturing the same
CN110931611A (zh) 高效微装置
US10115833B2 (en) Self-aligned heterojunction field effect transistor
CN113206015A (zh) 薄膜晶体管及其制作方法、阵列基板及显示装置
CN104681624A (zh) 单晶硅基底tft器件
CN101960611B (zh) 具有高纵横比纳米结构的光伏装置
KR20170030969A (ko) 나노구조체 형성방법과 이를 적용한 반도체소자의 제조방법 및 나노구조체를 포함하는 반도체소자
TWI573257B (zh) 感測裝置
WO2014173078A1 (zh) 薄膜晶体管、其制作方法和阵列基板
CN111952350A (zh) 一种薄膜晶体管、阵列基板及相关制备方法
KR102059131B1 (ko) 그래핀 소자 및 이의 제조 방법
JP5734447B2 (ja) 光起電力装置の製造方法および光起電力装置
TW201039460A (en) Method of manufacturing solar cell
US20230230996A1 (en) Sensing device and fabricating method of the same
KR100809440B1 (ko) ｎ-형 및 ｐ-형 ＣＩＳ를 포함하는 박막트랜지스터 및 그제조방법
JP6058881B2 (ja) フォトダイオード、その製造方法及びそれを含むフォトセンサ

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20201117

RJ01 Rejection of invention patent application after publication