KR20220058383A - 반도체 구조물 및 그 방법 - Google Patents

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Abstract

구조물은 기판 위에 그리고 유전체 피처(feature)에 인접한 반도체층의 스택을 가진다. 게이트 유전체는 각 층과 유전체 피처를 감싸서 형성된다. 제1 게이트 전극 물질의 제1 층이 게이트 유전체 및 유전체 피처 위에 퇴적된다. 유전체 피처 상의 제1 층은 유전체 피처의 상단 표면 아래의 제1 높이로 리세싱된다. 제1 게이트 전극 물질의 제2 층이 제1 층 위에 퇴적된다. 기판의 제2 영역에서 제1 게이트 전극 물질이 보존되면서, 기판의 제1 영역 내의 제1 게이트 전극 물질이 제거되어 제1 영역에서 게이트 유전체의 일부분을 노출시킨다. 게이트 유전체의 노출된 부분 위에 그리고 제1 게이트 전극 물질의 잔여 부분 위에 제2 게이트 전극 물질이 퇴적된다.

Description

반도체 구조물 및 그 방법{SEMICONDUCTOR STRUCTURES AND METHODS THEREOF}
우선권
본 출원은 그 전체 개시가 참조로서 본 명세서에 통합되는 2020년 10월 30일에 출원된 미국 특허 가출원 제63/107,887호의 이익 및 그에 대한 우선권을 주장한다.
전자 산업은, 더 많은 수의 점점 복잡하고 정교해지는 기능들을 동시에 지원할 수 있는, 더 작고 더 빠른 전자 디바이스들에 대한 끊임없이 증가하는 수요를 경험해 왔다. 이러한 요구를 충족하기 위해 집적 회로(integrated circuit; IC) 산업에서는 저비용, 고성능 및 저전력 IC를 제조하는 추세가 계속되고 있다. 지금까지 이러한 목표들은 대부분 IC 치수들(예를 들어, 최소 IC 피처 크기(minimum IC feature size))을 감소시켜 생산 효율을 향상시키고 연관된 비용을 낮춤으로써 달성되어 왔다. 그러나, 이러한 스케일링(scaling)으로 인해 IC 제조 프로세스에서 복잡성도 또한 증가되었다. 따라서 IC 디바이스 및 성능의 지속적인 발전을 실현하려면 IC 제조 프로세스 및 기술에서 유사한 발전이 필요하다.
나노시트 기반 디바이스(때때로 게이트 올 어라운드(gate-all-around) 디바이스, 다중 브리지 채널 디바이스 등으로도 불림)는 더 나은 게이트 제어 능력, 더 낮은 누설 전류, 및 FinFET 디바이스 레이아웃과의 완전한 호환성으로 인해 CMOS를 로드맵의 다음 단계로 끌어올릴 유망한 후보이다. 나노시트 기반 디바이스의 제조에는 에칭 및 퇴적의 다수의 반복이 필요하다. 전도성이 반대인 트랜지스터들 사이의 간격이 더 작아짐에 따라, 인접한 피처를 손상시키지 않고 이러한 반복적인 에칭 동작을 구현하는 것이 점점 더 어려워지고 있다. 이러한 문제는 성능이나 신뢰성 저하로 이어질 수 있다. 따라서 기존의 반도체 디바이스(특히 다중 게이트 디바이스) 및 이를 제조하는 방법은 일반적으로 의도된 목적에 적합했지만 모든 양상에서 완전히 만족스럽지는 않았다.
본 개시는 첨부 도면과 함께 이하의 상세한 설명을 읽음으로써 최상으로 이해될 것이다. 산업에서의 표준 실무에 따라서, 다양한 피처들(features)이 실제 축적으로(scale) 도시되지 않았고 단지 설명 목적을 위해서 사용된다는 것이 강조된다. 실제로, 다양한 피처의 치수는 논의의 명료화를 위해 임의로 증가되거나 감소될 수 있다.
도 1은 본 개시의 다양한 양상에 따라 반도체 디바이스를 제조하기 위한 방법의 흐름도이다.
도 2a는 본 개시의 다양한 양상들에 따른 부분적으로 반도체 디바이스의 개략적 평면도이다. 도 2b 및 2c는 본 개시의 실시예에 따른, 부분적으로 도 2a의 반도체 디바이스의 개략적인 단면도이다.
도 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13 및 14는 본 개시의 다양한 양상에 따른(도 1의 방법과 관련된 것과 같은) 다양한 제조 단계에서 부분적으로 도 2a의 반도체 디바이스의 개략적인 단면도이다.
하기의 개시는 제공되는 특허 대상의 상이한 피처들(features)을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배열들의 특정 예시는 본 개시를 단순화시키기 위해 이하에서 설명된다. 물론, 이것들은 단지 예이고, 제한하는 것으로 의도되지 않는다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한, 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 도시되는 바와 같이 하나의 요소 또는 피처와 또 다른 요소(들) 또는 피처(들) 간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 달리(90도 회전되거나 또는 다른 방위로) 배향될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 기술어들(descriptors)은 마찬가지로 상응하게 해석될 수 있다. 또한, 숫자 또는 숫자의 범위가 "약", "대략" 등으로 기술될 때, 이 용어는 달리 명시되지 않는 한, 본 명세서에 개시된 특정 기술의 당업자의 지식에 따라 설명된 숫자의 특정 변화(+/- 10% 또는 다른 변화 등) 내에 있는 숫자를 포함한다. 예를 들어, 용어 "약 5 nm"는 4.5 nm 내지 5.5 nm, 4.0 nm 내지 5.0 nm 등의 치수 범위를 포함할 수 있다.
본 개시는 일반적으로 집적 회로(IC)와 같은 반도체 디바이스에 관한 것으로, 보다 구체적으로는, 나노시트 기반 디바이스(또는 나노시트 기반 트랜지스터)를 갖는 IC 디바이스에 관한 것이다. 나노시트 기반 디바이스는 수직으로 적층된 수평 배향 다중 채널을 갖는 트랜지스터를 지칭한다. 나노시트 기반 디바이스라는 용어는 나노와이어, 나노시트, 나노바 등과 같은 임의의 적절한 형상의 채널을 갖는 이러한 디바이스를 광범위하게 포함하다. 나노시트 기반 디바이스는 때때로 게이트 올 어라운드(gate-all-around; GAA) 디바이스 또는 다중 브리지 채널(multi-bridge channel; MBC) 디바이스로 상호 교환적으로 지칭될 수 있다. 나노시트 기반 디바이스는 더 나은 게이트 제어 능력, 더 낮은 누설 전류, 및 FinFET 디바이스 레이아웃과의 완전한 호환성으로 인해 CMOS를 로드맵의 다음 단계로 끌어올릴 유망한 후보이다. 그러나, 나노시트 기반 디바이스는 복잡한 디바이스 구조물을 가지고 있으며 나노시트 기반 디바이스의 디바이스 피처들 사이의 제한된 간격은 때때로 더 많은 프로세싱 문제를 제시한다. 예를 들어, 일부 나노시트 기반 디바이스는 유전체 핀을 구현하여 인접한 n형 트랜지스터로부터 p형 트랜지스터를 분리한다. 상이한 물질의 게이트 전극을 형성하기 위한 다중 패터닝 게이트(multi-patterning gate; MPG) 프로세스 동안, 일부 게이트 물질은 수직으로 인접한 채널층들 사이의 영역으로부터 그리고 채널층의 측벽 표면과 유전체 핀의 측벽 표면 사이의 영역으로부터 에칭 프로세스에 의해 제거된다. 축소가 계속됨에 따라 이러한 영역의 감소된 간격은 때때로 게이트 경계를 손상시키지 않고 에칭 프로세스를 구현하기가 더 어렵게 만든다. 따라서, 나노시트 기반 디바이스를 위한 개선된 MPG 프로세스를 갖는 것이 바람직하다.
도 1은 본 개시의 다양한 양상에 따라 반도체 디바이스를 제조하기 위한 방법(100)의 흐름도이다. 일부 실시예에서, 방법(100)은 나노시트 기반 트랜지스터를 포함하는 반도체 디바이스를 제조한다. 추가 프로세싱은 본 개시에 의해 고려된다. 추가의 단계가 방법(100)의 이전, 동안 및 이후에 제공될 수 있고, 이하에서 설명되는 일부 단계는 방법(100)의 추가적인 실시예에서 이동, 대체 또는 제거될 수 있다. 방법(100)은 아래에서 도 2a 내지 14와 함께 설명된다. 도 2a는 본 개시의 다양한 양상들에 따른 방법(100)과 연관된 제조 단계에서 부분적으로 반도체 디바이스(200)의 개략적인 평면도이다. 도 2b 내지 도 14는 본 개시의 다양한 양상에 따른 방법(100)과 연관된 다양한 제조 단계에서 부분적으로 디바이스(200)의 개략적인 단면도이다.
디바이스(200)는 본 실시예에서 다중 게이트(multi-gate 또는 multigate) 디바이스이며, 마이크로프로세서, 메모리 및/또는 다른 IC 디바이스에 포함될 수 있다. 일부 실시예에서, 디바이스(200)는 저항기, 커패시터, 인덕터, 다이오드, p형 전계 효과 트랜지스터(p-type field effect transistor; PFET), n형 전계 효과 트랜지스터(n-type field effect transistor; NFET), 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide semiconductor field effect transistor; MOSFET), 상보형 금속 산화물 반도체(complementary metal-oxide semiconductor; CMOS) 트랜지스터, 양극성 접합 트랜지스터(bipolar junction transistor; BJT), 측방향 확산 MOS(laterally diffused MOS; LDMOS) 트랜지스터, 고전압 트랜지스터, 고주파수 트랜지스터, 다른 적절한 컴포넌트 또는 이들의 조합과 같은 다양한 수동 및 능동 마이크로전자 디바이스를 포함하는 IC 칩, 시스템 온 칩(system on chip; SoC) 또는 그 일부분이다. 일부 실시예에서, 다중 게이트 디바이스(200)는 비휘발성 랜덤 액세스 메모리(non-volatile random-access memory; NVRAM), 플래시 메모리, 전기적으로 소거 가능한 프로그램가능 판독 전용 메모리(electrically erasable programmable read only memory; EEPROM), 전기적으로 프로그램 가능한 판독 전용 메모리(electrically programmable read-only memory; EPROM), 다른 적합한 메모리 유형 또는 이들의 조합과 같은 비휘발성 메모리에 포함된다. 도 2a 내지 14는 본 개시의 발명 개념을 더 잘 이해하도록 명확성을 위해 단순화되었다. 추가의 피처들이 디바이스(200)에 추가될 수 있고, 이하에서 설명되는 피처들 중의 일부는 디바이스(200)의 다른 실시예에서 대체, 수정 또는 제거될 수 있다. 디바이스(200)의 제조는 방법(100)의 실시예와 관련하여 아래에서 설명된다.
동작(102)에서, 방법(100)(도 1a)은 디바이스(200)의 초기 구조물(또는 워크피스)을 제공하거나 이 초기 구조물을 제공 받으며, 이 구조물의 일부분이 실시예에 따라 도 2a 내지 2c에 도시된다. 특히, 도 2a는 디바이스(200)가 2개의 디바이스 영역(또는 영역들)(200A 및 200B)을 포함하는 것을 예시한다. 영역(200A)은 활성 영역(204A)과, 일반적으로 활성 영역(204A)에 수직인 게이트 영역(206A)을 포함한다. 활성 영역(204A)은 한 쌍의 소스/드레인(source/drain; S/D) 영역 및 한 쌍의 S/D 영역 사이의 채널 영역을 포함한다. 게이트 영역(206A)은 채널 영역과 맞물린다(engage). 영역(200A)은 활성 영역(204A)에 일반적으로 평행하게 그리고 활성 영역(204A)의 양측부 상에 길이 방향으로 배향되는 유전체 핀(231)을 더 포함한다. 게이트 영역(206A)은 2개의 유전체 핀(231) 사이에서 "y" 방향을 따라 연장된다. 유사하게, 영역(200B)은 활성 영역(204B)과, 일반적으로 활성 영역(204B)에 수직인 게이트 영역(206B)을 포함한다. 활성 영역(204B)은 한 쌍의 S/D 영역 및 한 쌍의 S/D 영역 사이의 채널 영역을 포함한다. 게이트 영역(206B)은 채널 영역과 맞물린다. 영역(200B)은 활성 영역(204B)에 일반적으로 평행하게 그리고 활성 영역(204B)의 양측부 상에 길이 방향으로 배향되는 유전체 핀(231)을 더 포함한다. 게이트 영역(206B)은 2개의 유전체 핀(231) 사이에서 "y" 방향을 따라 연장된다.
도 2b는 각각 도 2a의 A1―A1 및 B1―B1 라인을 따른 영역(200A 및 200B)의 단면도인 실시예에 따른 디바이스(200)의 단면도를 도시한다. 도 2c는 각각 도 2a의 A2―A2 및 B2―B2 라인을 따른 영역(200A 및 200B)의 단면도인 실시예에 따른 디바이스(200)의 단면도를 도시한다. 도 2b 및 2c에 예시된 실시예는 나노시트 기반 디바이스이며, 여기서 채널층(215)은 나노 크기 시트의 형상이다. 영역(200A 및 200B)은 본 개시의 발명 개념을 더 잘 이해하기 위해 명확성을 위해 동일한 구성을 갖는 것으로 도시되어 있다. 다양한 실시예에서, 영역(200A 및 200B)은 상이한 구성을 가질 수 있다. 예를 들어, 그들은 상이한 수의 채널을 가질 수 있고 그리고/또는 그들의 채널층(215)은 상이한 형상 또는 치수를 가질 수 있다. 또 다른 예를 들어, 영역(200A 및 200B) 중 임의의 영역은 나노와이어 FET(즉, 채널층(215)이 나노 크기 와이어 또는 나노 크기 막대의 형상임) 또는 나노시트 FET일 수 있다.
도 2b 내지 2c를 참조하면, 디바이스(200)는 기판(예컨대, 웨이퍼)(202)을 포함한다. 도시된 실시예에서, 기판(202)은 실리콘을 포함한다. 대안적으로 또는 추가적으로, 기판(202)은 게르마늄과 같은 또 다른 원소 반도체; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물과 같은 화합물 반도체; 실리콘 게르마늄(SiGe), GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP와 같은 합금 반도체; 또는 이들의 조합을 포함한다. 대안적으로, 기판(202)은 SOI(silicon-on-insulator) 기판, SGOI(silicon germanium-on-insulator) 기판 또는 GOI(germanium-on-insulator) 기판과 같은 반도체 온 인슐레이터(semiconductor-on-insulator) 기판이다.
영역(200A 및 200B) 각각은 한 쌍의 S/D 피처(260)를 더 포함한다. n형 트랜지스터의 경우, S/D 피처(260)는 n형이다. p형 트랜지스터의 경우 S/D 피처(260)는 p형이다. S/D 피처(260)는 예를 들어 CVD 퇴적 기술(예를 들어, 기상 에피택시), 분자 빔 에피택시, 다른 적합한 에피택셜 성장 프로세스, 또는 이들의 조합을 사용하여 디바이스(200)의 트렌치를 채우기 위해 반도체 물질(들)(예를 들어, Si, SiGe)을 에피택셜 성장시킴으로써 형성될 수 있다. 따라서, S/D 피처(260)는 또한 에피택셜 S/D 피처(260) 또는 에피택셜 피처(260)로 상호 교환적으로 지칭될 수 있다. S/D 피처(260)는 적절한 n형 도펀트 및/또는 p형 도펀트로 도핑될 수 있다. 예를 들어, n형 트랜지스터의 경우, S/D 피처(260)는 실리콘을 포함할 수 있고 탄소, 인, 비소, 다른 n형 도펀트 또는 이들의 조합으로 도핑될 수 있으며; p형 트랜지스터의 경우, S/D 피처(260)는 실리콘 게르마늄 또는 게르마늄을 포함할 수 있고 붕소, 다른 p형 도펀트, 또는 이들의 조합으로 도핑될 수 있다.
영역(200A 및 200B) 각각은 기판(202) 위에 부유되고(suspended) 한 쌍의 S/D 피처(260)를 접속하는 반도체층(215)의 스택을 더 포함한다. 반도체층의 스택(215)은 각각의 트랜지스터에 대한 트랜지스터 채널의 역할을 한다. 따라서, 반도체층(215)은 채널층(215)이라고도 한다. 채널층(215)은 게이트 트렌치(275)에서 노출되며, 이는 그 안의 각각의 게이트 영역(206A 및 206B)(도 2a)으로부터 더미 게이트를 제거함으로써 생성된다. 채널층(215)은 단결정 실리콘을 포함할 수 있다. 대안적으로, 채널층(215)은 게르마늄, 실리콘 게르마늄, 또는 또 다른 적절한 반도체 물질(들)을 포함할 수 있다. 초기에, 채널층(215)은 채널층(215) 및 상이한 물질의 다른 반도체층을 포함하는 반도체층 스택의 일부로서 형성된다. 반도체층 스택은 이중 패터닝 또는 다중 패터닝 프로세스를 포함하는 하나 이상의 포토리소그래피 프로세스를 사용하여 기판(202) 위에 돌출된 핀 형상으로 패터닝된다. 게이트 트렌치(275)가 형성된 후, 반도체층 스택은 다른 반도체층을 제거하기 위해 선택적으로 에칭되고, 채널층(215)은 기판(202) 위에 그리고 각각의 S/D 피처(260) 사이에 부유되어 있다. 채널층(215)은 간극(277A)에 의해 서로 그리고 기판(202)으로부터 분리된다.
일부 실시예에서, 각각의 채널층(215)은 나노미터 크기의 치수를 가지며, 따라서 "나노구조물"로 지칭될 수 있다. 예를 들어, 일부 실시예에서, 각각의 채널층(215)은 ("y" 방향 및 "z" 방향으로 정의된 평면에 수직인 "x" 방향을 따르는) 약 10 nm 내지 약 300 nm의 길이와, ("y" 방향을 따르는) 약 10 nm 내지 약 80 nm의 폭과, ("z" 방향을 따르는) 약 4 nm 내지 약 8 nm의 높이를 가질 수 있다. 채널층들(215) 사이의 ("z" 방향을 따른) 간극(277A)의 수직 간격(h0)은 일부 실시예에서 약 6 nm 내지 약 15 nm일 수 있다. 따라서 상대적인 치수에 따라, 채널층(215)은 일반적으로 하이-k 금속 게이트가 채널층을 물리적으로 감쌀수 있는방식으로 부유된 채널층을 지칭하는 "나노와이어" 또는 "나노시트"로 지칭될 수 있다. 일부 실시예에서, 채널층(215)은 원통형(예를 들어, 나노와이어), 직사각형(예를 들어, 나노바), 시트형(예를 들어, 나노시트)이거나, 다른 적절한 형상을 가질 수 있다.
디바이스(200)는 다양한 활성 영역(204A 및 204B)과 같은 다양한 영역을 분리하기 위한 분리 피처(들)(230)를 더 포함한다. 분리 피처(230)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 다른 적절한 분리 물질(예를 들어, 실리콘, 산소, 질소, 탄소, 또는 다른 적절한 분리 구성 요소), 또는 이들의 조합을 포함한다. 분리 피처(230)는 쉘로우 트렌치 분리(shallow trench isolation; STI) 구조물, 딥 트렌치 분리(deep trench isolation; DTI) 구조물 및/또는 국부적 실리콘 산화(local oxidation of silicon; LOCOS) 구조물과 같은 상이한 구조물을 포함할 수 있다. 분리 피처(230)는 절연 물질의 다수의 층을 포함할 수 있다.
디바이스(200)는 S/D 피처(260)에 인접한 게이트 스페이서(247)를 더 포함한다. 게이트 스페이서(247)는 실리콘, 산소, 탄소, 질소, 다른 적절한 물질 또는 이들의 조합(예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), 실리콘 탄화물, 실리콘 탄소 질화물(SiCN), 실리콘 산탄화물(SiOC), 실리콘 산탄질화물(SiOCN))을 포함할 수 있다. 일부 실시예에서, 게이트 스페이서(247)는 실리콘 질화물을 포함하는 제1 유전체층 및 실리콘 산화물을 포함하는 제2 유전체층과 같은 다층 구조물을 포함한다. 디바이스(200)는 인접한 채널층들(215) 사이에 수직으로 그리고 S/D 피처들(260)에 인접한 내부 스페이서(255)를 더 포함한다. 내부 스페이서(255)는 실리콘, 산소, 탄소, 질소, 다른 적절한 물질, 또는 이들의 조합(예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 또는 실리콘 산탄화물)을 포함하는 유전체 물질을 포함할 수 있다. 일부 실시예에서, 내부 스페이서(255)는 로우-k 유전체 물질을 포함한다. 게이트 스페이서(247) 및 내부 스페이서(255)는 퇴적 프로세스(예컨대, CVD, PVD, ALD 등) 및 에칭 프로세스(예컨대, 건식 에칭)에 의해 형성된다. 게이트 트렌치(275)는 "x" 방향을 따라 대향하는 게이트 스페이서들(247)과 대향하는 내부 스페이서들(255) 사이에 제공된다. 또한, 게이트 트렌치(275)의 대향하는 게이트 스페이서들(247) 사이의 거리는 게이트 길이를 정의하는 거리(d3)를 갖는다. 일부 실시예에서, 거리(d3)는 약 10 nm보다 큰데, 예를 들어 약 19 nm 내지 약 50 nm이다. 거리(d3)가 약 10 nm 미만과 같이 너무 작으면, 이후에 형성되는 층(예컨대, 아래에 설명된 희생층)이 제거되기 어렵고 그 잔류물이 예상 성능을 방해할 수 있다. 즉, 더 큰 거리(d3)는 프로세싱 윈도우를 증가시키고 채널층(215)들 사이 및 그 주변의 내부 영역 및 더 깊은 영역에 대한 더 쉬운 물질 접근을 허용한다.
디바이스(200)는 분리 피처(230), S/D 피처(260), 및 게이트 스페이서(247) 위에 배치된 콘택 에칭 정지층(contact etch stop layer; CESL)(268)을 더 포함한다. CESL(268)은 실리콘 질화물 또는 실리콘 산질화물과 같은 실리콘 및 질소를 포함한다. CESL(268)은 CVD와 같은 퇴적 프로세스 또는 다른 적절한 방법에 의해 형성될 수 있다. 디바이스(200)는 CESL(268) 위에 레벨 간 유전체(inter-level dielectric; ILD) 층(270)을 더 포함한다. ILD 층(270)은 예를 들면, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, TEOS로 형성된 산화물, PSG, BPSG, 로우-k 유전체 물질, 다른 적절한 유전체 물질 또는 이들의 조합을 포함한 유전체 물질을 포함한다. ILD 층(270)은 CVD, 유동성 CVD(flowable CVD; FCVD), 또는 다른 적절한 방법과 같은 퇴적 프로세스에 의해 형성될 수 있다.
유전체 핀(231)(때때로 하이브리드 핀(231)이라고도 상호교환적으로 지칭됨)은 분리 피처(230) 위에 배치된다. 도 2c에 도시된 실시예에서, 유전체 핀(231)은 유전체 라이너(232), 유전체 라이너(232) 위의 유전체 충전층(233), 및 유전체 라이너(232 및 233) 위의 유전체 헬멧(234)을 포함한다. 실시예에서, 유전체 라이너(232)는 Si, O, N 및 C를 포함하는 유전체 물질과 같은 로우-k 유전체 물질을 포함한다. 예시적인 로우-k 유전체 물질은 FSG, 탄소 도핑된 실리콘 산화물, 크세로겔, 에어로겔, 비정질 불화 탄소, 파릴렌, BCB, 폴리이미드, 또는 이들의 조합을 포함한다. 로우-k 유전체 물질은 일반적으로 예를 들면, 실리콘 산화물의 유전 상수(k
Figure pat00001
3.9)보다 낮은, 저 유전 상수를 갖는 유전체 물질을 지칭한다. 유전체 라이너(232)는 CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, 다른 적절한 방법, 또는 이들의 조합을 사용하여 퇴적될 수 있다. 실시예에서, 유전체 충전층(233)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, TEOS 형성 산화물, PSG, BPSG, 로우-k 유전체 물질, 다른 적절한 유전체 물질, 또는 이들의 조합을 포함한다. 유전체 충전층(233)은, 예를 들어, 디바이스(200) 위에 유동성 물질(예컨대, 액체 화합물)을 퇴적하고 유동성 물질을 열적 어닐링 및/또는 자외선 방사선 처리와 같은 적절한 기술에 의해 고체 물질로 변환하는 것을 포함하는 유동성 CVD(FCVD) 프로세스를 사용해 퇴적될 수 있다. 유전체 충전층(233)은 다른 유형의 방법을 사용하여 퇴적될 수 있다. 실시예에서, 유전체 헬멧(234)은 예를 들면, HfO2, HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO, ZrO2, ZrSiO2, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3(BTO), (Ba,Sr)TiO3 (BST), Si3N4, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적절한 하이-k 유전체 물질, 또는 이들의 조합과 같은, 하이-k 유전체 물질을 포함한다. 하이-k 유전체 물질은 일반적으로 예를 들면, 실리콘 산화물의 유전율(k
Figure pat00002
3.9)보다 큰, 고 유전상수를 갖는 유전체 물질을 지칭한다. 유전체 헬멧(234)은 ALD, CVD, PVD, 산화 기반 퇴적 프로세스, 다른 적절한 프로세스, 또는 이들의 조합과 같은 개시에 설명된 프로세스 중 임의의 것에 의해 형성된다.
유전체 핀(231)은 각각 폭 치수(t0)를 갖는다. 일부 실시예에서, 폭 치수(t0)는 약 5 nm 내지 약 30 nm이다. 유전체 핀(231)은 상이한 게이트 물질을 갖는 게이트 구조물의 부분을 절개하고 인접한 디바이스 영역을 분리시킨다. 치수(t0)는 약 5 nm 미만과 같이 너무 작으면, 유전체 핀(231)이 너무 약해서 후속 프로세싱 동작을 견디지 못하고 자신이 보호하는 디바이스의 무결성을 위태롭게 할 수 있다. 반대로, 치수(t0)가 너무 크면(예컨대, 약 30 nm 초과), 유전체 핀(231)이 차지하는 귀중한 칩 풋프린트와 관련된 비용은 존재할 수 있는 임의의 추가적인 이점을 초과할 수 있다. 일부 실시예에서, 유전체 핀(231)(예를 들어, 유전체 헬멧(234))은 예를 들어, 거리(H1)만큼 채널층(215)의 상단 표면 위로 연장된다. 일부 실시예에서, 거리(H1)는 약 5 nm 내지 약 50 nm이다. 거리(H1)가 5 nm 미만과 같이 너무 작으면, 인접한 게이트 부분들 간의 적절한 분리를 보장하는 충분한 오차 마진이 없을 수 있다. 반대로 거리(H1)가 너무 높으면, 추가 높이로 인해 물질 및 프로세싱 비용에 대한 이점이 충분하지 않다. 게이트 트렌치(275)는 "y" 방향을 따라 대향하는 유전체 핀들(231) 사이에 제공된다. 일부 실시예에서, 인접한 유전체 핀(231)은 거리(d0)만큼 분리된다. 따라서, 게이트 트렌치(275)는 거리(d0)와 동일한 측방향 폭을 갖는다. 일부 실시예에서, 거리(d0)는 약 20 nm 내지 약 100 nm이다. 게이트 트렌치(275)는 채널층(215)의 측벽 표면과 유전체 핀(231)의 측벽 표면 사이에 간극(277B)을 포함한다. 간극(277B)은 측방향 폭(w0)을 갖는다. 일부 실시예에서, 측방향 폭(w0)은 약 8 nm 내지 약 17 nm이다. 더욱이, 게이트 트렌치(275)는 수직으로 인접한 채널층들(215) 사이에 간극(277A)을 더 포함한다. 간극(277A)은 수직 치수(h0)를 갖는다. 일부 실시예에서, 수직 치수(h0)는 약 6 nm 내지 약 15 nm이다. 거리(w0)가 예를 들면, 약 8 nm 미만과 같이 너무 작거나, 치수(h0)가 약 6 nm 미만과 같이 너무 작으면 적절한 하이-k 금속 게이트 구조물을 형성하도록 후속 층을 형성하기에 공간이 충분하지 않을 수 있다. 반대로, 치수(w0)가 예를 들면, 약 17 nm 초과와 같이 너무 크거나, 치수(h0)가 예를 들어, 약 15 nm 초과와 같이 너무 크면, 이들의 추가 체적은 자신의 칩 풋프린트 및/또는 그와 관련된 물질 및 프로세싱 비용을 정당화하기에 충분한 이익을 가져 오지 못할 수 있다. 일부 실시예에서, 측방향 폭(w0)과 거리(h0) 사이의 차이(Δ1)는 적어도 약 1 nm 내지 약 3 nm이다. 차이(Δ1)가 약 1 nm 내지 약 3 nm 미만과 같이 너무 작으면, 후속적으로 형성된 층은 간극(277A)에서 병합되기 전에 간극(277B)에서 병합될 수 있다. 이것은 때때로 간극(277A)으로 들어가고 나가는 물질 확산 경로를 차단한다. 따라서, 이후에 형성된 전극층은 간극(277A)을 완전히 채우지 못하고 채널층(215)을 완전히 둘러싸지 못할 수 있다. 그 결과, 채널층(215)의 게이트 제어가 어렵게 될 수 있다. 일부 실시예에서, 게이트 길이(d3)와 거리(h0) 사이의 차이(Δ2)는 적어도 약 3 nm 내지 약 5 nm이다. 차이(Δ2)가 약 3 nm 내지 약 5 nm 미만과 같이 너무 작으면, 후속적으로 형성된 층은 내부 스페이서에 의해 규정된 크기를 가로 질러 유사하게 병합되어 간극(277A)의 완전한 충전을 방지할 수 있다.
동작(104)에서, 방법(100)(도 1a)은 도 3에 도시된 바와 같이 게이트 트렌치(275)에서 노출되는 채널층(215)의 표면 상에 계면 게이트 유전체층(또는 간단히, 계면층)(280)을 형성한다. 도 3 내지 14는 각각 도 2a의 A2―A2 라인 및 B2―B2 라인을 따라 상이한 프로세싱 단계에서의 영역(200A 및 200B)의 단면도를 도시한다. 도 3을 참조하면, 도시된 실시예에서, 계면층(280)은 각각의 채널층(215)을 감싸고 간극(277A)을 부분적으로 채운다. 본 실시예에서, 계면층(280)은 채널층(215) 및 기판(202)의 표면과 같은 게이트 트렌치(275)에 노출된 반도체 표면 상에 배치되지만, 게이트 트렌치(275)에 노출된 유전체 표면(예컨대, 분리 피처(230), 게이트 스페이서(247) 및 유전체 핀(231)의 표면) 상에는 배치되지 않는다. 예를 들어, 계면층(280)은 반도체 표면이 산소와 반응하여 계면층(280)으로서 반도체 산화물을 형성하는 산화 프로세스(예컨대, 열 산화 또는 화학적 산화)에 의해 형성될 수 있다. 이러한 산화 프로세스에서 유전체 표면은 산소와 반응하지 않으므로 그 위에 계면층(280)이 형성되지 않는다. 대안적인 실시예에서, 계면층(280)은 예를 들어 원자 층 퇴적(ALD) 또는 기타 적절한 퇴적 방법을 사용하여 채널층(215) 및 기판(202) 상에 뿐만 아니라 분리 피처(230), 게이트 스페이서(247) 및 유전체 핀(231) 상에 배치된다. 계면층(280)은 예를 들어, SiO2, HfSiO, SiON, 다른 실리콘 함유 유전체 물질, 다른 적절한 유전체 물질, 또는 이들의 조합과 같은 유전체 물질을 포함한다. 일부 실시예에서, 계면층(280)은 약 5 Å 내지 약 15 Å의 두께를 갖는다. 계면층(280)이 너무 얇으면(예를 들어 5Å 미만), 일부 경우에는 그 신뢰성이 좋지 않을 수 있다. 계면층(280)이 너무 두꺼우면(예를 들어 15Å 이상), 간극(277A)의 잔여 부분은 일부 경우에 내부를 채우기 위해 하이-k 유전체층 및 금속 전극층을 갖기에는 너무 작을 수 있다.
여전히 동작(104)에서, 방법(100)(도 1a)은 도 3에 도시된 바와 같이, 게이트 트렌치(275)에 노출된 계면층(280) 위에 그리고 다른 구조물 위에 하이-k 게이트 유전체층(또는 간단히 하이-k 유전체층)(282)을 더 형성한다. 여전히 도 3을 참조하면, 하이-k 유전체층(282)은 계면층(280) 위에 배치되고 각각의 채널층(215)을 감싼다. 하이-k 유전체층(282) 및 계면층(280)은 집합적으로 디바이스(200)의 게이트 유전체층으로 지칭될 수 있다. 게이트 유전체층은 간극(277A)을 부분적으로 채운다. 본 실시예에서, 하이-k 유전체층(282)은 또한 분리 피처(230), 게이트 스페이서(247) 및 유전체 핀(231) 상에 배치된다. 예를 들어, 하이-k 유전체층(282)은 실시예에서 분리 피처(230), 게이트 스페이서(247) 및 유전체 핀(231) 바로 위에 배치된다. 하이-k 유전체층(282)은 예를 들면, HfO2, HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO, ZrO2, ZrSiO2, ZnO, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3 (BTO), (Ba,Sr)TiO3 (BST), 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적절한 하이-k 유전체 물질, 또는 이들의 조합과 같은, 하이-k 유전체 물질을 포함한다. 하이-k 유전체층(282)은 ALD, CVD, PVD, 산화 기반 퇴적 프로세스, 다른 적절한 프로세스, 또는 이들의 조합과 같은 본 개시에 설명된 프로세스 중 임의의 것에 의해 형성된다. 일부 실시예에서, 하이-k 유전체층(282)은 약 1 nm 내지 약 2 nm의 두께를 갖는다. 하이-k 유전체층(282)이 약 1 nm 미만과 같이 너무 작은 두께를 갖는 경우, 층의 무결성이 모든 경우에 보장되지 않을 수 있다; 하이-k 유전체층(282)이 약 2 nm보다 큰 것과 같이 너무 큰 두께를 갖는 경우, 채널층들(215) 사이의 간격이 불필요하게 감소될 수 있어서, 전극층의 후속 형성에 문제가 발생할 수 있다.
계면층(280) 및 하이-k 유전체층(282)의 형성 후에, 간극(277A 및 277B)은 부분적으로 채워진다. 하이-k 유전체층(282)의 수직으로 인접한 표면들 사이와 같이 수직으로 인접한 채널층들(215) 사이에는 간격이 남아 있다. 간격은 z 방향을 따라 치수(h1)를 갖다. 치수(h1)는 치수(h0) 및 하이-k 게이트 유전체층(282)의 두께에 의해 제약된다. 일부 실시예에서, 치수(h1)는 약 1 nm 내지 약 10 nm이다. 더욱이, 하이-k 유전체층(282)의 측벽 표면과 유전체 핀(231)의 측벽 표면 사이에 간격(y 방향을 따른 치수(w1)를 가짐)이 남아 있다. 치수(w1)는 치수(w0) 및 하이-k 게이트 유전체층(282)의 두께에 의해 제약된다. 일부 실시예에서, 치수(w1)는 약 4 nm 내지 약 13 nm이다.
동작(106)에서, 방법(100)(도 1a)은 하이-k 유전체층(282)의 전극층(284)을 형성한다. 도 4를 참조하면, 영역(200A 및 200B) 모두에서, 전극층(284)은 하이-k 유전체층(282) 위에 퇴적되고 각각의 채널층(215)을 둘러싸고 있다. 전극층(284)은 또한, 유전체 핀(231) 및 분리 피처(230) 위에 배치된다. 일부 실시예에서, 전극층(284)은 예를 들어, Ti, Al, Ag, Mn, Zr, TiC, TiAl, TiAlC, TiAlSiC, TiAlN, TaC, TaCN, TaSiN, TaAl, TaAlC, TaSiAlC, TiAlN, 기타 n형 일함수 물질 또는 이들의 조합과 같은 n형 트랜지스터용 n형 일함수 금속을 포함한다. 일부 실시예에서, 전극층(284)은 예를 들어, TiN, TaN, TaSN, TiSiN, Ru, Mo, Al, WN, WCN, ZrSi2, MoSi2, TaSi2, NiSi2, 기타 p형 일함수 물질 또는 이들의 조합과 같은 p형 트랜지스터용 p형 일함수 금속을 제공한다. 전극층(284)은 두께 치수(t1)를 갖는다. 일부 실시예에서, 두께 치수(t1)는 약 1 nm 내지 약 4 nm이다. 치수(t1)가 약 1 nm 미만과 같이 너무 작으면, 전극층(284)의 균일성이 일부 경우에 손상될 수 있다; 반대로, 치수 t1이 약 4 nm 초과와 같이 너무 크면, (나중에 설명되는 바와 같이) 잔류물을 남기지 않고 게이트 트렌치의 모든 영역에서 전극층(284)을 제거하는 것이 어려울 수 있다. 유전체층(284)은 ALD, CVD, PVD 또는 다른 적합한 프로세스를 사용해 퇴적될 수 있다. 일부 실시예에서, 전극층(284)은 벌크 금속층을 추가로 포함한다.
전극층(284)의 형성 후, 간극(277A 및 277B)(도 3을 비교함)은 부분적으로 더 채워진다. 일부 실시예에서, 전극층(284)의 수직으로 인접한 표면들 사이와 같이 수직으로 인접한 채널층들(215) 사이의 z 방향을 따른 치수(h2)의 간격이 유지된다. 치수(h2)는 치수(h1) 및 전극층(284)의 두께에 의해 제약된다. 일부 실시예에서, 치수(h2)는 약 8 nm보다 작다. 또한, 전극층(284)의 측벽 표면과 유전체 핀(231)의 측벽 표면 사이의 y 방향을 따른 간격 치수(w2)가 유지된다. 치수(w2)는 치수(w1) 및 전극층(284)의 두께에 의해 제약된다. 일부 실시예에서, 치수(w2)는 약 1 nm 내지 약 12 nm이다.
일부 접근법에서, 마스크 요소는 예를 들어 영역(200B)을 덮기 위해 영역(200A 및 200B) 중 하나를 덮도록 이 프로세싱 단계에서 형성된다. 이어서, 전극층(284)은 그 위에 다른 전극 물질을 갖는 또 다른 전극층을 형성하기 위한 준비로 노출된 영역, 예를 들어 영역(200A)으로부터 제거된다. 이러한 접근 방식은 치수(w2)가 매우 작을 때 문제가 발생할 수 있다. 일반적인 에칭 동작에서는, 에칭 화학 물질이 확산될 수 있도록 피처들 사이에 충분한 공간이 있다. 따라서, 에칭 화학 물질은 상대적으로 빠르게 피처들 사이의 공간으로 그리고 에칭 화학 물질과 타겟 물질 사이의 반응 기간(reaction timescale)을 훨씬 초과하는 기간 단위로 확산될 수 있다. 이러한 일반적인 에칭 동작에서, 에칭 반응은 타겟 피처의 모든 노출된 표면 주위에서 거의 동시에 시작되고 또한 거의 동시에 완료된다. 예를 들어, 게이트 트렌치(275)의 상단 부분에서 전극층(284)의 에칭(예를 들어, 최상부 채널층(215)의 상단 표면 위) 및 게이트 트렌치(275)의 하부 부분에서 전극층(284)의 에칭(예를 들어, 간극(277B)의 하단 부분에서 또는 간극(277A)에서)은 실질적으로 동시에 개시 및 완료된다. 즉, 화학 반응 단계는 전체 에칭 동작에 대해 유일한 속도 제한 단계이다. 그러나 축소가 계속되고 피처 간격이 계속 축소됨에 따라, 확산 경로의 치수(예컨대, 치수(w2))가 너무 작아져서 그러한 시나리오가 적용되지 않을 수 있다. 예를 들어, 에칭 화학 물질은 그들이 확산하는 좁은 통로(예컨대, 간극(277B))로부터 상당히 증가된 저항을 경험할 수 있다. 그 결과, 에칭 화학 물질의 확산 속도가 상당히 감소되고 때로는 허용할 수 없을 정도로 느린 속도로 감소된다. 더욱이, 피처들 사이의 내부 영역 및 더 깊은 영역으로의 에칭 화학 물질의 느린 진입은 그 안의 대상 물질에 대해 에칭 반응의 개시를 더 지연시킨다. 예를 들어, 간극(277B)의 하단 부분 내의 그리고 간극(277A) 내의 전극층(284)의 부분의 에칭은, 에칭 화학 물질이 게이트 트렌치(275)의 상단 부분에서 전극층(284)의 일부를 제거함으로써, 확산 경로를 넓히고 이러한 내부 영역 및 더 깊은 영역에 대해 액세스를 제공한다. 즉, 대상 물질에 대해 에칭 반응은 위치와 환경에 따라 동시적이 아니라 순차적이 된다. 이로 인해 에칭 동작이 종료될 때 잔류 물질이 적시에 제거되지 않아 문턱 전압 및 기타 중요한 디바이스 파라미터에 때때로 부정적인 영향을 미친다. 이러한 문제를 해결하기 위한 한 가지 접근 방식은 확산 경로를 더 빠르게 치우는(clear) 화학 물질을 구현하는 것이다. 불행히도, 그러한 화학 물질은 때때로 서로 다른 극성의 트랜지스터를 분리하는 경계 역할을 하는 하드 마스크층을 손상시켜 성능 저하 및/또는 실패(failures)를 초래한다. 아래에서 상세히 설명되는 바와 같이, 본 개시는 상이한 접근법을 사용하여 이 도전을 해결한다.
도 5를 참조하면, 본 개시는 유전체층(288A)이 간극(277A) 및 간극(277B) 내로를 포함해(도 4를 참조함), 게이트 트렌치(275) 내로 퇴적된다는 것을 제공한다. 따라서, 수직으로 인접한 채널층들(215) 사이와, 채널층(215)의 측벽 표면과 유전체 핀(231)의 측벽 표면 사이의 모든 공간은 유전체층(288A)으로 채워진다. 일부 실시예에서, 유전체층(288A)은 하단 반사 방지 코팅(bottom anti-reflective coating; BARC) 물질을 포함한다. 유전체층(288A)은 후속 에칭 반응으로부터 그 위에 형성된 다양한 층들뿐만 아니라 채널층(215)을 보호하는 역할을 한다. 실시예에서, 유전체층(288A)은 디바이스(200) 위에 BARC 물질을 스핀 코팅하고 게이트 트렌치(275)를 채우는 것에 의해 형성된다. 일부 실시예에서, BARC 물질은 (예를 들어, 약 100℃ 내지 약 200℃ 범위의 온도에서) 베이킹되어 BARC 물질 내에서 가교(cross-linking)를 야기한다. 일부 실시예에서, 유전체층(288A)은 유전체 핀(231)의 상단 표면(위에 형성된 층을 포함함) 위로 연장되는 상단 표면을 갖는다.
도 6을 참조하면, 방법(100)(도 1)의 단계 108에서, 유전체층(288A)의 상단 부분은 유전체 헬멧(234)의 상단 표면 아래 및 최상부 채널층(215)을 감싸는 전극층(284)의 상단 표면 위의 높이 레벨(302)까지 부분적으로 에칭(또는 후퇴)된다. 일부 실시예에서, 부분적 에칭 동작은 높이 레벨(302) 위의 전극층(284)을 동시에 제거한다. 즉, 에칭된 전극층(284)은 높이 레벨(302)에서도 상단 표면을 갖는다. 그 결과, 유전체 핀(231)의 상단 부분 주위의 하이-k 게이트 유전체층(282)은 높이 레벨(302) 위에 그리고 에칭된 유전체층(288A)의 상단 표면 위에 노출된다. 최상부 채널층(215)의 상단 표면과 높이 레벨(302)(이는 또한 에칭된 유전체층(288A)의 상단 표면과 에칭된 전극층(284)의 상단 표면임) 사이의 거리는 거리(H2)이다. 거리(H2)는 거리(H1)보다 작다. 일부 실시예에서, 거리(H2)는 약 4 nm 내지 약 50 nm이다. 유전체 핀(231)의 상단 섹션으로부터 전극층(284)을 제거하는 것은 후속 에칭 동작에서 최대 프로세싱 윈도우를 유지하는데 유리하다.
도 7을 참조하면, 부분적 에칭 동작이 완료된 후, 에칭된 유전체층(288A)이 완전히 제거되어, 간극(277A) 및 간극(277B)을 포함하는 게이트 트렌치(275)를 재형성한다. 따라서, 하이-k 유전체층(282)은 유전체 핀(231)의 상단 표면 및 측벽 표면 상에 노출된 상단 부분과, 유전체 핀(231)의 측벽 상에 그리고 채널층(215) 주위에 덮인 부분을 갖는다. 한편, 전극층(284)은 유전체 핀(231)의 측벽 상의 하이-k 게이트 유전체층(282)의 측벽 표면 상의 제1 부분과 채널층(215) 주위의 하이-k 게이트 유전체층(282)을 둘러싸는 제2 부분을 갖는다. 게이트 트렌치(275)는 원래의 측방향 치수(d1)를 갖는 상단 부분과, d1보다 작은 치수를 갖는, 예를 들어, (d1-2t1)과 동일한 치수를 갖는 하부 부분을 갖는다.
도 8을 참조하면, 방법(100)(도 1)의 단계(110)에서, 게이트 트렌치(275)를 적어도 부분적으로 채우도록 영역(200A 및 200B) 위에 또 다른 전극층(285)이 퇴적된다. 전술한 바와 같이, 유전체 핀(231)의 상단 부분(높이 레벨(302) 위)을 감싸는 하이-k 유전체층(282)은 게이트 트렌치(275)에서 노출된다. 전극층(285)은 하이-k 유전체층(282)의 노출된 부분 위에 형성되고 이 노출된 부분을 감싸고 있다. 즉, 전극층(285)은 유전체 핀(231)의 상단 표면 상에, 그리고 유전체 핀(231)의 측벽 표면의 상단 섹션 상에서 하이-k 유전체층(282)과 직접적으로 인터페이스한다. 또한, 전극층(285)은 간극(277A, 277B)을 완전히 채운다. 예를 들어, 다시 도 7을 참조하면, 전극층(284)의 수직으로 인접한 표면들 사이의 z 방향을 따라 수직 치수(h2)의 간극(277A)이 존재한다. 전극층(285)의 퇴적 후에, 간극(277A)은 완전히 채워진다. 즉, 간극(277A) 내에 형성된 전극층(285)의 두께는 간극(277A)의 수직 치수(h2)와 일치한다. 따라서, 퇴적 동작 후 수직으로 인접한 채널층들(215) 사이에 공극이 남아 있지 않다. 유사하게, 퇴적 동작 전에, 채널층의 측벽 표면과 유전체 핀(231) 사이의 y 방향을 따른 측방향 치수(w2)의 간극(277B)이 존재한다. 전극층(285)의 퇴적 후에, 전극층(285)은 간극(277B)을 완전히 채우고 간극(277B)은 완전히 사라진다. 즉, 간극(277B) 내에 형성된 전극층(285)의 측방향 치수는 간극(277B)의 측방향 치수(w2)와 일치한다. 따라서, 퇴적 동작 후에 채널층(215)과 유전체 핀(231) 사이에 공극이 남아 있지 않다.
또한, 전극층(285)의 퇴적은 영역(200A 및 200B)의 다른 노출된 표면도 덮는다. 따라서, 전극층(285)은 하이-k 유전체층(282)의 노출된 상단 표면 및 측벽 표면 위에뿐만 아니라 유전체 핀(231)의 측벽 표면을 덮는 전극층(284) 상에 또한 형성된다. 유전체 핀(231)의 측벽 표면은 퇴적 시작시에 전극층(284)에 의해 부분적으로 덮이기 때문에, 퇴적된 전극층(285)은 유전체 핀(231)의 측벽 표면을 따라 계단형 프로파일을 갖는다.
전극층(285)은 임의의 적절한 전극 물질을 포함할 수 있다. 도시된 실시예에서, 전극층(285)은 전극층(284)과 동일한 물질을 포함한다. 따라서, 설명 및 도면이 전극층(284 및 285)을 2개의 별개의 층으로 예시하고 있지만, 일부 실시예에서, 제조 완료 후 명확한 물질 계면이 없을 수 있다. 이들 층은 이하에서 총괄적으로 전극층(2845)으로 지칭된다. 도 8에 도시된 바와 같이, 전극층(2845)은 각각 y 방향을 따라 상이한 측방향 치수를 갖는 여러 계단형 부분을 포함한다. 예를 들어, 전극층(2845)의 상단 섹션(2845a)은 측면 치수(t2)를 가지며; 전극층(2845)의 중간 섹션(2845b)은 측방향 치수(t3)를 갖는다. 전극층(2845)의 상단 부분 및 중간 부분은 모두 유전체 핀(231)의 측벽 표면 상에 있다. 전극층(2845)은 게이트 트렌치(275)의 전체 측방향 치수를 채우는 하부 섹션(2845c)을 더 포함한다. 따라서, 하부 섹션(2845c)은 측방향 치수(d1)(도 7을 참조함)를 가진다. 측방향 치수(d1)는 측방향 치수(t3)보다 크고, 측방향 치수(t3)는 측방향 치수(t2)보다 크다. 일부 실시예에서, 전극층(2845)은 중간 섹션(2845b)과 하부 섹션(2845c) 사이의 전이 영역에 부분(290)을 갖는다. 일부 실시예에서, 부분(290)은 대향하는 성장 전선(growth fronts)으로부터 전극층(285)의 병합 동안 형성된 각진 리세스를 포함한다. 더욱이, 게이트 트렌치(275)는 이제 (d1-2t2)와 동일한 측방향 치수를 갖는 상단 섹션 및 (d1-2t3)와 동일한 측방향 치수를 갖는 하부 섹션을 갖는다. 일부 실시예에서, 전극층(2845)의 상단 표면 및 최상부 채널층(215)의 상단 표면은 z 방향을 따라 거리(H3)를 갖는다. 일부 실시예에서, 거리(H3)는 약 3 nm보다 크다. 거리가 3 nm 미만인 경우, 반대의 물질 극성을 갖는 이후에 형성되는 전극층은 트랜지스터의 문턱 전압에 악영향을 미칠 수 있다. 도 8에 도시된 바와 같이, 거리(H3)는 거리(H2)보다 작다.
도 9를 참조하면, 또 다른 유전체층(288B)이 게이트 트렌치(275) 내로 그리고 전극층(2845) 위에 퇴적된다. 일부 실시예에서, 유전체층(288B)은 유전체층(288A)과 유사할 수 있다. 예를 들어, 유전체층(288B)은 유사하게 BARC 층일 수 있다. 일부 실시예에서, 유전체층(288B)은 유전체층(288A)의 물질과 동일하거나 유사한 물질을 가질 수 있다. 유전체층(288B)은 전극층(2845)의 하부 섹션(2845c) 전체를 덮고 전극층(2845)의 중간 섹션(2845b)의 적어도 일부를 추가로 덮는다. 일부 실시예에서, 유전체층(288B)은 전극층(2845)의 상단 섹션(2845a)의 적어도 측벽 표면을 추가로 덮는다. 이어서, 유전체층(288B)은 부분적으로 에칭(또는 후퇴)된다. 부분적 에칭은 채널층(215)의 상단 표면과 유전체 핀(231)의 상단 표면 사이에 있는 높이 레벨(304)에서 에칭된 유전체층(288B)의 상단 표면을 형성한다. 예를 들어, 유전체층(288B)의 상단 표면과 최상부 채널층(215)의 상단 표면 사이의 거리는 수직 치수(H2')를 갖는다. 수직 치수(H2')는 수직 치수(H2) 이하일 수 있다. 일부 실시예에서, 수직 치수(H2')는 약 4 nm 내지 약 50 nm일 수 있다. 일부 실시예에서, 전극층(2845)의 상단 섹션(2845a)은 유전체층(288B)의 부분적 에칭 동안 전체적으로 제거된다. 이에 따라 유전체 핀(231)의 상단 표면과 측벽 표면을 둘러싸는 하이-k 게이트 유전체층(282)이 노출된다. 더욱이, 게이트 트렌치(275)의 상단 부분은 이제 복원된 측면 치수(d1)를 갖는다. 부분적 에칭 후에, 유전체층(288B)의 잔여 부분은 전극층(2845)(예컨대, 하부 섹션(2845c))의 상단 표면이 게이트 트렌치(275)에서 노출되도록 제거된다. 이 프로세싱 단계에서, 게이트 트렌치(275)의 하부 부분은 (d1-2t3)과 동일한 측방향 치수를 갖는다. 일부 실시예에서, 전극층(2845)의 상단 섹션을 제거하는 부분적 에칭과 함께 유전체층(288B)의 퇴적은 선택된 디바이스 영역에서 전극층(2845)을 제거하는 후속 에칭 동작의 프로세싱 마진을 최대화하여 디바이스 특성 및 성능을 개선한다. 그러나, 일부 실시예에서, 유전체층(288B)의 퇴적 및 부분적 에칭 동작이 생략된다.
도 10을 참조하면, 하드 마스크층(286)이 디바이스 영역(200A 및 200B) 위에 형성된다. 예를 들어, 하드 마스크층(286)은 유전체 핀(231)의 상단 부분 주위의 노출된 하이-k 유전체층(282) 위와 같이 디바이스(200)의 전체 노출된 표면 위에 그리고 전극층(2845)의 상단 표면 및 측벽 표면 상에 형성될 수 있다. 하드 마스크층(286)은 디바이스(200)의 노출된 표면에 부합하는 프로파일을 가질 수 있다. 전술한 바와 같이, 게이트 트렌치(275)는 상이한 측방향 치수의 다수의 부분을 갖는다; 전극층(2845)은 또한 상이한 영역에서 상이한 측방향 치수를 갖는다. 따라서, 하드 마스크층(286)은 다중 계단 프로파일(multi-step profile)을 갖는다. 예를 들어, 하드 마스크층(286)은 유전체 핀(231)의 상단 부분 주위의 하이-k 게이트 유전체층(282)의 상단 표면 및 측벽 표면 상에서 이들과 직접 접촉하는 상단 섹션(286a)을 포함한다. 하드 마스크층(286)은 또한 전극층(2845)의 중간 섹션(2845b)의 상단 표면 및 측벽 표면 상에서 이들과 직접 접촉하는 중간 섹션(286b)을 포함한다. 하드 마스크층(286)은 전극층(2845)의 하부 섹션(2845c)의 상단 표면 상에서 이들과 직접 접촉하는 하부 섹션(286c)을 더 포함한다. 일부 실시예에서, 하드 마스크층(286)은 부분(290)의 각진 리세스를 추가로 채운다. 일부 실시예에서, 하드 마스크층(286)은 예를 들어, 두께(t4)와 같은 실질적으로 균일한 두께를 갖는다. 일부 실시예에서, 두께 치수(t4)는 약 8Å 내지 약 20 Å이다. 하드 마스크층(286)이 너무 얇으면(예를 들어 8Å 미만), 후속 단계에서 하드 마스크로서의 균일성과 효율성이 일부 경우에 열악할 수 있다. 하드 마스크층(286)이 너무 두꺼우면(예를 들어, 20Å 초과), 이점이 프로세싱 비용을 정당화하지 못할 수 있다.
하드 마스크층(286)은 에칭 프로세스 동안 하드 마스크층(286)과 전극층(2845) 사이에서 높은 에칭 선택성을 달성하는 물질을 포함한다. 예를 들어, 하드 마스크층(286)은 건식 에칭 프로세스 또는 습식 에칭 프로세스일 수 있는, 에칭 프로세스에서 전극층(2845)의 최소(내지 무(no)) 에칭으로 선택적으로 에칭될 수 있다. 일부 실시예에서, 에칭 선택성은 100:1 이상이다. 즉, 에칭 프로세스는 하드 마스크층(286)을 전극층(2845)을 에칭하는 속도보다 적어도 100배 더 큰 속도로 에칭한다. 일부 실시예에서, 하드 마스크층(286)은 알루미나, 실리콘 질화물, 란탄 산화물, 실리콘(예컨대, 폴리실리콘), 실리콘 탄질화물, 실리콘 산탄질화물, 알루미늄 질화물, 알루미늄 산질화물, 이들의 조합, 또는 다른 적절한 물질을 포함한다. 일부 실시예에서, 하드 마스크층(286)은 ALD, CVD, 열 프로세스(예컨대, 퍼니스 프로세스), PVD 프로세스, 또는 기타 적절한 프로세스를 사용하여 퇴적될 수 있으며, 약 100℃ 내지 약 400℃ 범위의 온도 및 약 1 토르 내지 100 토르 범위의 압력에서 퇴적될 수 있다.
도 11을 참조하면, 유전체층(288C)이 영역(200B) 위에 형성되지만 영역(200A) 위에는 형성되지 않는다(또는 영역(200A)을 노출시키는 개구를 가짐). 유전체층(288C)은 하드 마스크층(286) 및 그 아래의 전극층(2845)의 선택적 에칭을 돕는다. 일부 실시예에서, 유전체층(288C)은 유전체층(288A 또는 288B)과 유사한 BARC 물질을 구현할 수 있다. 일부 실시예에서, 유전체층(288C)의 형성은 리소그래피 프로세스를 구현한다. 예를 들어, BARC 층은 디바이스(200) 위에 퇴적된다. 그런 다음 레지스트(또는 포토레지스트) 층이 스핀 코팅에 의해 BARC 층 위에 형성된다. 이어서, 노광 전 베이킹 프로세스를 수행하고, 이어서 노광 프로세스, 노광 후 베이킹 프로세스, 및 현상액에서 노광된 레지스트층을 현상한다. 현상 후, 레지스트층은 포토 마스크에 대응하는 레지스트 패턴이 되고, 여기서 레지스트 패턴은 디바이스 영역(200B)을 덮고 디바이스 영역(200A)을 노출시킨다. 노광 프로세스는 포토마스크를 사용하거나 전자빔 기록, 이온 빔 기록 또는 이들의 조합과 같은 마스크 없는 리소그래피 프로세스를 사용하여 구현될 수 있다. 레지스트 패턴을 에칭 마스크로 사용하여, BARC 층은 그 일부가 디바이스 영역(200A)으로부터 제거되도록 패터닝된다. 실시예에서, BARC 층의 에칭은, 영역(200B) 위의 BARC 층의 잔여 부분이 더 잘 보존될 수 있고 영역(200A 및 200B) 사이의 경계가 더 미세하게 제어될 수 있도록 이방성 에칭 프로세스를 구현한다.
이 프로세싱 단계에서, 디바이스 영역(200A)의 하드 마스크층(286)은 노출되는 반면, 디바이스 영역(200B)의 하드 마스크층(286)은 유전체층(288C) 아래에서 덮이고 보호된다. 단계(112)(도 1)에서, 방법은 하드 마스크층(286) 및 전극층(2845)을 전체적으로 디바이스 영역(200A)으로부터 제거하는 것으로 진행한다. 결과적인 구조물은 실시예에 따라 도 11에 도시된다. 영역(200B)은 에칭 프로세스로부터 유전체층(288C)에 의해 보호된다. 에칭 동작의 결과로, 하이-k 게이트 유전체층(282)이 디바이스 영역(200A)의 재생성된 게이트 트렌치(275)에서 노출된다. 실시예에서, 에칭 동작은 하드 마스크층(286)을 제거하는 하나의 에칭 프로세스 및 전극층(2845)을 제거하는 또 다른 에칭 프로세스로 2개의 에칭 프로세스를 적용한다. 또 다른 실시예에서, 에칭 동작은 하드 마스크층(286 및 2845) 모두를 제거하는 하나의 에칭 프로세스를 적용한다. 에칭 동작은 하이-k 유전체층(282)에 비해 하드 마스크층(286 및 2845)에 대해 높은 에칭 선택성을 제공한다. 일부 실시예에서, 에칭 동작은 약 10 내지 약 100의 에칭 선택성을 나타낸다. 일부 실시예에서, 에칭 선택성은 100 이상이다. 그러한 높은 에칭 선택성이 없으면, 하드 마스크층(286)이 부분적으로 에칭되어 게이트 경계 손실 및 잠재적으로 추가 트랜지스터 피처 손상을 초래할 수 있다. 에칭 동작은 습식 에칭, 건식 에칭 또는 이들의 조합을 구현할 수 있다. 에칭 동작의 파라미터(예컨대, 에칭 화학 물질, 에칭 온도, 에칭 용액 농도, 에칭 시간, 다른 적절한 습식 에칭 파라미터, 또는 이들의 조합)는 하이-k 유전체층(282)의 최소 (내지 무) 에칭을 사용해 영역(200A)에서 하드 마스크층(286 및 2845)의 완전한 제거를 보장하도록 제어된다. 일부 실시예에서, 에칭 프로세스는 유전체층(288C)을 부분적으로 에칭한다.
에칭 동작의 완료 후, 하이-k 유전체층(282)(유전체 핀(231)의 상단 표면 및 측벽 표면을 감싸는 부분과 360도로 채널층(215)을 감싸는 부분을 포함)이 디바이스 영역(200A)에서 노출된다. 더욱이, 간극(277A)은 수직 치수(h1)로 복원된 수직 치수를 갖는다; 간극(277B)은 측방향 치수(w1)로 복원된 측방향 치수를 갖는다. 즉, 유전체 핀(231)의 측벽 표면 상의 하이-k 유전체층(282)과 채널층(215)의 측벽 표면 상의 하이-k 유전체층(282) 사이의 거리가 측방향 치수(w1)이다. 도 12를 참조하면, 디바이스 영역(200B)의 유전체층(288C) 및 하드 마스크층(286)은 에칭 동작에서 선택적으로 제거된다. 일부 실시예에서, 유전체층(288C)은 스트리핑 또는 애싱 프로세스를 사용하여 제거된다. 일부 실시예에서, 에칭 동작은 전극층(2845)에 비해 유전체층(288C)과 하드 마스크층(286) 사이에 높은 에칭 선택성을 나타낼 수 있다. 따라서, 에칭 동작은 전극층(2845)에 도달함에 따라 종료된다. 이 처리 단계에서, 전극층(2845)은 디바이스 영역(200A)에서 완전히 부재하고 디바이스 영역(200B)에 존재하고 노출된다. 도 9와 관련하여 위에서 설명한 것과 유사하게, 전극층(2845)은 y 방향을 따라 측방향 치수(t3)를 갖는 중간 섹션(2845b) 및 측방향 치수(d1)를 갖는 섹션(2845c)을 포함한다.
도 13을 참조하면, 방법(100)(도 1)의 단계(114)에서 전극층(287)이 디바이스(200) 위에 형성된다. 예를 들어, 전극층(287)은 디바이스 영역(200A)에서 하이-k 게이트 유전체층(282) 위에 형성되고 이와 직접 접촉한다. 일부 실시예에서, 전극층(287)은 디바이스 영역(200A)에서 채널층(215)을 둘러싸는 하이-k 유전체층(282)을 감싼다. 더욱이, 전극층(287)은 소자 영역(200A)에서 유전체 핀(231)의 상단 표면 및 측벽 표면 상에 형성되고 이들을 감싸고 있다. 한편, 전극층(287)은, 예를 들어, 전극층(2845)의 중간 섹션(2845b)의 상단 표면 및 측벽 표면 위, 전극층(2845)의 하부 섹션(2845c)의 상단 표면 위와 같이 전극층(2845)의 상단 표면을 덮을 뿐만 아니라, 유전체 핀(231)을 감싸는 하이-k 유전체층(282) 위를 덮는다. 따라서, 전극층(287)은 디바이스 영역(200A)에서 채널층(215)을 둘러싸지만 디바이스 영역(200B)에서 채널층(215)으로부터 이격된다. 일부 실시예에서, 전극층(2845)은 n형 일함수 금속을 포함하고 전극층(287)은 p형 일함수 금속을 포함한다. 일부 다른 실시예에서, 전극층(2845)은 p형 일함수 금속을 포함하고 전극층(287)은 n형 일함수 금속을 포함한다. 전극층(2845)과 유사하게, 전극층(287)은 하나보다 많은 층을 포함할 수 있다. 전극층(287)은 ALD, CVD, PVD, 다른 적절한 프로세스, 또는 이들의 조합을 사용하여 퇴적될 수 있다.
일부 실시예에서, 캡핑층(289)이 전극층(287) 위에 형성되고 이를 감싼다. 캡핑층(289)은 후속 프로세스에서 하부 전극층(287)을 보호한다. 실시예에서, 캡핑층(289)은 TiN, TiSiN, TiO2, TiON, TaN, TaSiN, TaO2, TaON, Si 또는 이들의 조합을 포함한다. 일부 실시예에서, 캡핑층(289)은 ALD, CVD, 열 프로세스(예컨대, 퍼니스 프로세스), PVD 프로세스, 또는 다른 적절한 프로세스를 사용하여 퇴적될 수 있다. 일부 실시예에서, 캡핑층(289)은 생략된다.
일부 실시예에서, 전극층(287)은 두께(t5)를 갖고, 캡핑층(289)은 두께(t6)를 갖는다. 일부 실시예에서, 공극(279)(또는 공기 간극(279))은 원래 간극(277B)의 영역 내에서 캡핑층(289)의 상이한 부분에 의해 둘러싸여 있다. 이 영역의 공극은 극히 낮은 k의 유전체 스페이서 역할을 할 수 있으며, 더 낮은 커패시턴스를 달성하고 궁극적으로 성능을 개선하는 데 유용하다. 일부 실시예에서, 치수(t5) 및 치수(t6)의 합은 측방향 치수(w1)의 절반 이상이지만 측방향 치수(w1)의 2배 미만이 되도록 설계된다. 즉, 다음 관계가 유지된다.
2*w1 >= (t5+t6) >= 0.5*w1.
위의 관계가 실패하면 공극이 형성되지 않고 그와 관련된 이점이 손실된다. 일부 실시예에서, 두께 치수(t5)는 약 8 Å 내지 약 2 nm일 수 있다. 일부 실시예에서, 두께(t6)는 약 5 Å 내지 약 50 Å 범위 내이다. 두께(t5) 또는 두께(t6)가 너무 작으면 전극층(287)(캡핑층(289)이 그 위에 형성된 경우에도)이 간극(277B)에서 병합되지 않을 수 있어서(도 12를 참조함), 어떠한 공극도 둘러싸이지 않을 수 있다. 오히려, 연속적인 개방 공간이, 후속 단계에서 나중에 채워지는 간극(277B)에 남아 있다. 반대로, 두께 치수(t5) 또는 두께(t6)가 너무 두꺼우면, 전극층(287)(캡핑층(289)이 있거나 없는 것)은 어떠한 공극도 남기지 않고 간극(277B)에서 병합될 수 있다. 두 시나리오 모두에서, 공극을 갖는 것과 관련된 이점이 손실될 수 있다. 더욱이, 두께(t5)가 예를 들어, 약 8Å 미만과 같이 너무 작거나, 두께(t6)가 예를 들어, 약 5Å 미만과 같이 너무 작으면, 전극층(287) 또는 캡핑층(289)의 균일성 및 신뢰성은 일부 경우에 열악할 수 있다. 도 13의 도시된 실시예에서, 캡핑층(289)은 간극(277A)이 완전히 채워지도록 수직으로 인접한 채널층들(215) 사이에서 병합된다. 그러나, 일부 다른 실시예에서, 간극(277A)은 부분적으로만 채워질 수 있다.
단계(116)(도 1)로 진행하여, 벌크 금속층(350)이 전극층(287) 위에(그리고 존재하는 경우 캡핑층(289) 위에) 형성된다. 벌크 금속층(350)은 ALD, CVD, PVD, 도금, 또는 다른 적절한 프로세스를 사용하여 퇴적되어 게이트 트렌치(275)의 임의의 잔여 부분(수직으로 인접한 채널층들(215) 사이의 간극(277A)의 임의의 잔여 공간을 포함함)을 채울 수 있다. 일부 실시예에서, 전극층(287)(또는 존재한다면 그 위에 있는 캡핑층(289))이 유전체 핀(231)과 채널층(215) 사이에서 병합되기 때문에, 벌크 금속층(350)은 공극(279) 내로 침투하지 못할 수 있다. 따라서, 이들 공극(279)은 디바이스 영역(200A)에 보존된다. 한편, 디바이스 영역(200B)에는 유사한 공극이 존재하지 않는다. 즉, 전극층(2845)은 열린 공간을 남기지 않고, 채널층(215)을 감싸는 하이-k 게이트 유전체층(282)의 측벽 표면으로부터 유전체 핀(231)의 측벽 상의 하이-k 게이트 유전체층(282)의 측벽 표면까지 연속적으로 연장된다. 벌크 금속층(350)은 Al, W 및/또는 Cu와 같은 적절한 전도성 물질을 포함한다. 벌크 금속층(350)은 추가적으로 또는 집합적으로 다른 금속, 금속 산화물, 금속 질화물, 다른 적절한 물질 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 디바이스(200)의 상단 표면을 평탄화하고 유전체 핀(231)의 상단 표면(예를 들어, 유전체 헬멧(234)의 상단 표면)을 노출시키기 위해 CMP 프로세스가 수행된다.
디바이스(200)의 제조를 완료하기 위해 추가 제조 단계가 제공될 수 있다. 예를 들어, 방법(100)은, 소스/드레인 피처(260)(도 2b)에 전기적으로 접속되는 소스/드레인 콘택을 형성하고, 벌크 금속층(350)에 전기적으로 접속되는 게이트 비아를 형성하며, 완전한 IC를 형성하기 위해 디바이스(200)의 트랜지스터 및 기타 컴포넌트를 접속시키는 다층 상호접속부를 형성할 수 있다.
한정이 되도록 의도되는 것은 아니지만, 본 개시의 하나 이상의 실시예는 반도체 디바이스 및 그 형성에 다수의 이익을 제공한다. 예를 들어, 본 개시의 실시예를 사용하여, 다중 패터닝 게이트 프로세스를 위한 프로세싱 마진은 유전체 핀과 채널층 사이의 간격이 극도로 좁은 상황에서 개선된다. 또한, 하나의 하드 마스크만 구현된다. 또한, 공극(또는 공기 간극)의 존재로 인해 게이트 구조물에서 커패시턴스가 감소된다. 따라서 디바이스 전체 성능이 향상된다.
하나의 예시적인 양상에서, 본 개시는 방법에 대한 것이다. 방법은, 기판과, 기판의 표면 위에 그리고 유전체 피처에 인접한 반도체층의 스택을 갖는 구조물을 제공하는 단계를 포함한다. 각각의 반도체층은 개별 스택 내에서 서로 수직으로 이격된다. 게이트 유전체층은 반도체층들 각각 및 유전체 피처를 감싸게 형성된다. 제1 게이트 전극 물질의 제1 층은 게이트 유전체층 위에 그리고 유전체 피처 위에 퇴적된다. 유전체 피처 상의 제1 게이트 전극 물질의 제1 층은 유전체 피처의 상단 표면 아래의 제1 높이로 리세싱된다. 제1 게이트 전극 물질의 제2 층은 제1 게이트 전극 물질의 제1 층 위에 퇴적된다. 기판의 제2 영역에서 제1 게이트 전극 물질이 보존되면서, 기판의 제1 영역 내의 제1 게이트 전극 물질이 제거되어 제1 영역에서 게이트 유전체층의 일부분을 노출시킨다. 게이트 유전체층의 노출된 부분 위에 그리고 제1 게이트 전극 물질의 잔여 부분 위에 제2 게이트 전극 물질이 퇴적된다.
일부 실시예에서, 제1 영역은 n형 디바이스 영역이고, 제2 영역은 p형 디바이스 영역이다. 일부 실시예에서, 캡핑층을 형성하는 단계는 유전체 피처와 반도체층 사이의 공기 간극을 둘러싼다. 일부 실시예에서, 제1 층을 퇴적하는 단계는 인접한 반도체층들 상에 제1 층의 대향 표면들을 형성하는 단계를 포함한다. 대향 표면들은 제1 거리만큼 서로 이격되어 있다. 제2 층을 퇴적하는 단계는 제1 거리 이상의 두께를 갖는 제2 층을 퇴적하는 단계를 포함한다. 일부 실시예에서, 제1 층을 퇴적하는 단계는 유전체 피처 상에 제1 층의 제1 측부 표면과, 반도체층들 중 하나의 측벽 상에 제1 층의 제2 측부 표면을 형성하는 단계를 포함하고, 제2 측부 표면은 제1 측부 표면에 대향한다. 또한, 제2 층을 퇴적하는 단계는 제1 측부 표면과 제2 측부 표면 사이에 병합되는 제2 층을 형성하는 단계를 포함한다. 일부 실시예에서, 제2 층을 퇴적하는 단계는 유전체 피처 위에 퇴적하는 단계를 포함한다. 또한, 방법은 제2 층을 퇴적하는 단계 후에, 유전체 피처의 측벽 표면을 노출시키기 위해 제2 층을 리세싱하는 단계를 더 포함한다. 일부 실시예에서, 2 게이트 전극 물질을 퇴적하는 단계는, 제1 영역의 반도체층을 감싸는 제2 게이트 전극 물질의 제1 부분을 퇴적하는 단계와, 제2 영역의 반도체층의 상단 표면 위에 제2 게이트 전극 물질의 제2 부분을 퇴적하는 단계를 포함한다.
하나의 예시적인 양상에서, 본 개시는 방법에 대한 것이다. 본 방법은, 제1 쌍의 유전체 피처 사이의 제1 영역에서 기판 위에 제1 나노구조물을 형성하는 단계, 제2 쌍의 유전체 피처 사이의 제2 영역에서 기판 위에 제2 나노구조물을 형성하는 단계, 및 제1 나노구조물과 제2 나노구조물을 감싸는 게이트 유전체층을 형성하는 단계를 포함한다. 본 방법은 게이트 유전체층을 감싸고 제1 쌍의 유전체 피처 및 제2 쌍의 유전체 피처 상에 제1 게이트 전극 물질의 제1 층을 형성하는 단계를 또한 포함한다. 본 방법은 제1 쌍의 유전체 피처와 제2 쌍의 유전체 피처의 상단 부분을 노출시키기 위해 제1 층을 리세싱하는 단계를 더 포함한다. 또한, 본 방법은 제1 쌍의 유전체 피처와 제2 쌍의 유전체 피처의 노출된 상단 부분 상에 그리고 제1 층 상에 제1 게이트 전극 물질의 제2 층을 형성하는 단계를 포함한다. 또한, 본 방법은 게이트 유전체층의 일부분을 노출시키기 위해 제1 쌍의 유전체 피처들 사이에서 제1 게이트 전극 물질을 제거하는 단계를 포함한다. 본 방법은 제1 쌍의 유전체 피처 사이의 게이트 유전체층의 노출된 부분 상에 그리고 제2 쌍의 유전체 피처 사이의 제1 게이트 전극 물질의 잔여 부분 상에 제2 게이트 전극 물질을 퇴적하는 단계를 추가적으로 포함한다.
일부 실시예에서, 제1 영역은 n형 디바이스 영역이고, 제2 영역은 p형 디바이스 영역이다. 일부 실시예에서, 제1 층은 제1 나노구조물 및 제2 나노구조물 위의 제1 부분과, 제1 쌍의 유전체 피처와 제2 쌍의 유전체 피처의 상단 표면 및 측부 표면 상의 제2 부분을 포함한다. 또한, 제1 층을 리세싱하는 단계는 제1 층의 제1 부분을 덮는 보호층을 형성하는 단계를 포함한다. 제1 층을 리세싱하는 단계는 제1 층의 제2 부분의 상단 표면에 도달하지 않고 보호층과, 제1 층의 제2 부분을 리세스싱하는 단계를 더 포함한다. 제1 층을 리세싱하는 단계는 리세싱된 보호층을 제거하는 단계를 추가로 포함한다. 일부 실시예에서, 제1 층을 형성하는 단계는 수직으로 인접한 나노구조물들 사이에 개구를 형성하는 단계를 포함한다. 또한, 제2 층을 형성하는 단계는 제1 게이트 전극 물질로 개구를 채우는 단계를 포함한다. 일부 실시예에서, 제1 쌍의 유전체 피처 사이에서 제1 게이트 전극 물질을 제거하는 단계는 제2 영역을 덮고, 제1 영역을 노출시키는 개구를 갖는 마스크 요소를 형성하는 단계를 포함한다. 또한, 제1 쌍의 유전체 피처 사이에서 제1 게이트 전극 물질을 제거하는 단계는 제1 에칭 조건을 사용하여 개구를 통해 제1 게이트 전극 물질을 제거하는 단계와, 제2 에칭 조건을 사용하여 마스크 요소를 제거하는 단계를 포함한다. 제1 게이트 전극 물질은 제1 에칭 조건하에서 제1 에칭 속도 및 제2 에칭 조건하에서 제2 에칭 속도를 갖는다. 마스크 요소는 제1 에칭 조건하에서 제3 에칭 속도 및 제2 에칭 조건하에서 제4 에칭 속도를 갖는다. 제1 에칭 속도 대 제3 에칭 속도의 비는 10:1보다 크고, 제3 에칭 속도 대 제4 에칭 속도의 비는 1:10보다 작다. 일부 실시예에서, 방법은 제2 게이트 전극 물질을 감싸는 캡핑층을 형성하는 단계와, 캡핑층 상에 벌크 금속층을 형성하는 단계를 더 포함한다. 캡핑층을 형성하는 단계는 캡핑층의 부분들 사이에 복수의 공극을 형성한다. 또한, 벌크 금속층을 형성하는 단계는 복수의 공극을 채우지 않는다.
하나의 예시적인 양상에서, 본 개시는 디바이스에 대한 것이다. 디바이스는 기판 표면을 갖는 반도체 기판, 기판 표면에 수직인 제1 방향을 따라 반도체 기판 위에 있고 반도체 기판으로부터 분리된 반도체층을 포함한다. 디바이스는 또한 기판 표면으로부터 제1 방향을 따라 연장되는, 반도체층에 인접한 유전체 피처를 포함한다. 유전체 피처는 반도체층에 대향하는 제1 측부 표면, 및 제1 측부 표면의 반대쪽에 있는 제2 측부 표면을 갖는다. 디바이스는 반도체층을 감싸는 제1 부분 및 유전체 피처의 제1 측부 표면 상의 제2 부분을 갖는 게이트 유전체층을 더 포함한다. 또한, 디바이스는 제1 게이트 전극층 및 제2 게이트 전극층을 포함한다. 제1 게이트 전극층은 게이트 유전체층의 제1 부분을 감싸는 제1 섹션, 및 제1 섹션으로부터 게이트 유전체층의 제2 부분의 측벽 표면까지 연장되는 제2 섹션을 포함한다. 또한, 제2 섹션은 제1 게이트 전극층의 제1 섹션의 상단 표면보다 높고 유전체 피처의 상단 표면보다 낮은 상단 표면을 갖는다. 제2 게이트 전극층은, 제1 게이트 전극층의 제1 섹션의 상단 표면 상에, 제1 게이트 전극층의 제2 섹션의 상단 표면 및 측벽 표면 상에, 그리고 유전체 피처의 제1 측부 표면 상에 있다.
일부 실시예에서, 반도체층은 제1 반도체층이고, 디바이스는 제1 반도체층과 반도체 기판 사이에 제2 반도체층을 더 포함한다. 게이트 유전체층은 제2 반도체층을 감싸는 제3 부분을 갖는다. 또한, 게이트 유전체층의 제1 부분의 측벽 표면은 제1 거리만큼 게이트 유전체층의 제2 부분의 측벽 표면으로부터 측방향으로 분리된다. 게이트 유전체층의 제1 부분의 하단 표면은 제2 거리만큼 게이트 유전체층의 제3 부분의 상단 표면으로부터 수직으로 이격된다. 제1 거리는 제2 거리보다 크다. 일부 실시예에서, 제1 거리는 제2 거리보다 약 1 nm 내지 약 3 nm만큼 더 크다. 일부 실시예에서, 한 쌍의 소스/드레인 피처 사이의 거리는 제3 거리이다. 제3 거리는 제2 거리보다 약 3 nm 내지 약 5nm만큼 더 크다. 일부 실시예에서, 제1 게이트 전극층은 게이트 유전체층의 제1 부분과 제3 부분 사이의 공간을 완전히 채우는 층간 부분을 포함한다. 일부 실시예에서, 반도체층은 제1 반도체층이다. 디바이스는 제3 반도체층 및 제4 반도체층을 더 포함한다. 제1 반도체층 및 제3 반도체층은 유전체 피처의 두 반대쪽 측부 상에 있다. 그리고 제3 반도체층 및 제4 반도체층은 유전체 피처의 동일한 측부 상에 있다. 유전체 피처의 제2 측부 표면은 제3 및 제4 반도체층에 대향한다. 제2 게이트 전극층은 제3 반도체층을 감싸는 제1 세그먼트, 제4 반도체층을 감싸는 제2 세그먼트, 및 유전체 피처의 제2 측부 표면 상의 제3 세그먼트를 포함한다. 제2 게이트 전극층의 제1 세그먼트, 제2 세그먼트, 및 제3 세그먼트는 공극을 둘러싼다. 일부 실시예에서, 반도체층은 p형 디바이스 영역에 있다. 또한, 디바이스는 n형 디바이스 영역에 또 다른 반도체층뿐만 아니라, p형 및 n형 디바이스 영역에 그리고 제2 게이트 전극층 위에 캡핑층을 더 포함한다. 또한, 제2 게이트 전극층은 또 다른 반도체층을 감싼다. 캡핑층은 n형 디바이스 영역 내에서 복수의 공극을 둘러싸지만 p형 디바이스 영역 내에서는 복수의 공극을 둘러싸지 않는다.
전술된 설명은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 다수의 실시예의 특징을 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조물을 설계 또는 수정하기 위한 기초로서 본 발명 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자들은 등가의 구성이 본 개시의 취지 및 범위를 벗어나지 않으며, 본 개시의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예들
실시예 1. 방법에 있어서,
기판과, 상기 기판의 표면 위에 그리고 유전체 피처(feature)에 인접한 반도체층들의 스택들을 갖는 구조물을 제공하는 단계 - 상기 반도체층들 각각은 개별 스택 내에서 서로 수직으로 이격됨 -;
상기 반도체층들 각각 및 상기 유전체 피처 주위를 감싸는 게이트 유전체층을 형성하는 단계;
상기 게이트 유전체층 위에 그리고 상기 유전체 피처 위에 제1 게이트 전극 물질의 제1 층을 퇴적하는 단계;
상기 유전체 피처 상의 상기 제1 게이트 전극 물질의 상기 제1 층을 상기 유전체 피처의 상단 표면 아래의 제1 높이로 리세싱하는 단계;
상기 제1 게이트 전극 물질의 상기 제1 층 위에 상기 제1 게이트 전극 물질의 제2 층을 퇴적하는 단계;
상기 기판의 제2 영역에서 상기 제1 게이트 전극 물질을 제거하지 않고, 상기 기판의 제1 영역에서 상기 제1 게이트 전극 물질을 제거하여 상기 제1 영역에서 상기 게이트 유전체층의 일부분을 노출시키는 단계; 및
상기 게이트 유전체층의 노출된 부분 위에 그리고 상기 제1 게이트 전극 물질의 잔여 부분 위에 제2 게이트 전극 물질을 퇴적하는 단계
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서,
상기 제1 영역은 n형 디바이스 영역이고, 상기 제2 영역은 p형 디바이스 영역인 것인, 방법.
실시예 3. 실시예 1에 있어서,
상기 제2 게이트 전극 물질 위에 캡핑층을 형성하는 단계를 더 포함하고,
상기 캡핑층을 형성하는 단계는 상기 유전체 피처와 상기 반도체층들 사이의 공기 간극(air gap)들을 둘러싸는 것인, 방법.
실시예 4. 실시예 1에 있어서,
상기 제1 층을 퇴적하는 단계는 인접한 반도체층들 상에 상기 제1 층의 양측 표면들(opposing surfaces)을 형성하는 단계를 포함하고, 상기 양측 표면들은 제1 거리만큼 서로 이격되고,
상기 제2 층을 퇴적하는 단계는 상기 제1 거리 이상의 두께를 갖는 상기 제2 층을 퇴적하는 단계를 포함하는 것인, 방법.
실시예 5. 실시예 1에 있어서,
상기 제1 층을 퇴적하는 단계는 상기 유전체 피처 상에 상기 제1 층의 제1 측부 표면을, 그리고 상기 반도체층들 중 하나의 반도체층의 측벽 상에 상기 제1 층의 제2 측부 표면을 형성하는 단계를 포함하고, 상기 제2 측부 표면은 상기 제1 측부 표면에 대향하고(facing),
상기 제2 층을 퇴적하는 단계는 상기 제1 측부 표면과 상기 제2 측부 표면 사이에 병합되는 상기 제2 층을 형성하는 단계를 포함하는 것인, 방법.
실시예 6. 실시예 1에 있어서,
상기 제2 층을 퇴적하는 단계는 상기 유전체 피처 위에 퇴적하는 단계를 포함하고, 상기 방법은, 상기 제2 층을 퇴적하는 단계 후, 상기 유전체 피처의 측벽 표면을 노출시키기 위해 상기 제2 층을 리세싱하는 단계를 더 포함하는 것인, 방법.
실시예 7. 실시예 1에 있어서,
상기 2 게이트 전극 물질을 퇴적하는 단계는, 상기 제1 영역의 상기 반도체층들 주위를 감싸는 상기 제2 게이트 전극 물질의 제1 부분을 퇴적하는 단계 및 상기 제2 영역의 상기 반도체층들의 상단 표면 위에 상기 제2 게이트 전극 물질의 제2 부분을 퇴적하는 단계를 포함하는 것인, 방법.
실시예 8. 방법에 있어서,
제1 쌍의 유전체 피처들 사이의 제1 영역에서 기판 위에 제1 나노구조물들을 형성하는 단계;
제2 쌍의 유전체 피처들 사이의 제2 영역에서 상기 기판 위에 제2 나노구조물들을 형성하는 단계;
상기 제1 나노구조물들 및 상기 제2 나노구조물들 주위를 감싸는 게이트 유전체층을 형성하는 단계;
상기 게이트 유전체층 주위를 감싸고 상기 제1 쌍의 유전체 피처 및 상기 제2 쌍의 유전체 피처 상에 있는 제1 게이트 전극 물질의 제1 층을 형성하는 단계;
상기 제1 쌍의 유전체 피처와 상기 제2 쌍의 유전체 피처의 상단 부분을 노출시키기 위해 상기 제1 층을 리세싱하는 단계;
상기 제1 쌍의 유전체 피처와 상기 제2 쌍의 유전체 피처의 노출된 상단 부분 상에 그리고 상기 제1 층 상에 상기 제1 게이트 전극 물질의 제2 층을 형성하는 단계;
상기 게이트 유전체층의 일부분을 노출시키기 위해 상기 제1 쌍의 유전체 피처들 사이에서 상기 제1 게이트 전극 물질을 제거하는 단계; 및
상기 제1 쌍의 유전체 피처들 사이의 상기 게이트 유전체층의 노출된 부분 상에 그리고 상기 제2 쌍의 유전체 피처들 사이의 상기 제1 게이트 전극 물질의 잔여 부분 상에 제2 게이트 전극 물질을 퇴적하는 단계
를 포함하는, 방법.
실시예 9. 실시예 8에 있어서,
상기 제1 영역은 n형 디바이스 영역이고, 상기 제2 영역은 p형 디바이스 영역인 것인, 방법.
실시예 10. 실시예 8에 있어서,
상기 제1 층은 상기 제1 나노구조물 및 상기 제2 나노구조물 위의 제1 부분과, 상기 제1 쌍의 유전체 피처와 상기 제2 쌍의 유전체 피처의 상단 표면 및 측부 표면 상의 제2 부분을 포함하고,
상기 제1 층을 리세싱하는 단계는:
상기 제1 층의 상기 제1 부분을 덮는 보호층을 형성하는 단계;
상기 제1 층의 상기 제2 부분의 상단 표면에 도달하지 않고 상기 보호층과, 상기 제1 층의 상기 제2 부분을 리세스싱하는 단계;
상기 리세싱된 보호층을 제거하는 단계
를 포함하는 것인, 방법.
실시예 11. 실시예 8에 있어서,
상기 제1 층을 형성하는 단계는 수직으로 인접한 나노구조물들 사이에 개구들을 형성하는 단계를 포함하고,
상기 제2 층을 형성하는 단계는 상기 제1 게이트 전극 물질로 상기 개구들을 채우는 단계를 포함하는 것인, 방법.
실시예 12. 실시예 8에 있어서,
상기 제1 쌍의 유전체 피처 사이에서 상기 제1 게이트 전극 물질을 제거하는 단계는:
상기 제2 영역을 덮고, 상기 제1 영역을 노출시키는 개구를 갖는 마스크 요소를 형성하는 단계;
제1 에칭 조건을 사용하여 상기 개구를 통해 상기 제1 게이트 전극 물질을 제거하는 단계; 및
제2 에칭 조건을 사용하여 상기 마스크 요소를 제거하는 단계
를 포함하고,
상기 제1 게이트 전극 물질은 상기 제1 에칭 조건 하에서 제1 에칭 속도를 그리고 상기 제2 에칭 조건 하에서 제2 에칭 속도를 가지며, 상기 마스크 요소는 상기 제1 에칭 조건 하에서 제3 에칭 속도를 그리고 상기 제2 에칭 조건 하에서 제4 에칭 속도를 가지며,
상기 제1 에칭 속도 대 상기 제3 에칭 속도의 비는 10:1보다 크고, 상기 제3 에칭 속도 대 상기 제4 에칭 속도의 비는 1:10보다 작은 것인, 방법.
실시예 13. 실시예 8에 있어서,
상기 제2 게이트 전극 물질 주위를 감싸는 캡핑층을 형성하는 단계 및 상기 캡핑층 상에 벌크 금속층을 형성하는 단계를 더 포함하고,
상기 캡핑층을 형성하는 단계는 상기 캡핑층의 부분들 사이에 복수의 공극(void)들을 형성하며,
상기 벌크 금속층을 형성하는 단계는 상기 복수의 공극을 채우지 않는 것인, 방법.
실시예 14. 디바이스에 있어서,
기판 표면을 갖는 반도체 기판;
상기 기판 표면에 수직인 제1 방향을 따라 상기 반도체 기판 위에 있고 상기 반도체 기판으로부터 분리된 반도체층;
상기 반도체층에 인접하고 상기 기판 표면으로부터 상기 제1 방향을 따라 연장되는 유전체 피처 - 상기 유전체 피처는, 상기 반도체층에 대향하는 제1 측부 표면 및 상기 제1 측부 표면의 반대편의 제2 측부 표면을 가짐 -;
상기 반도체층 주위를 감싸는 제1 부분 및 상기 유전체 피처의 상기 제1 측부 표면 상의 제2 부분을 갖는 게이트 유전체층;
제1 게이트 전극층 - 상기 제1 게이트 전극층은 상기 게이트 유전체층의 상기 제1 부분 주위를 감싸는 제1 섹션과, 상기 제1 섹션으로부터 상기 게이트 유전체층의 상기 제2 부분의 측벽 표면까지 연장되는 제2 섹션을 포함하고, 상기 제2 섹션은 상기 제1 게이트 전극층의 상기 제1 섹션의 상단 표면보다 높고 상기 유전체 피처의 상단 표면보다 낮은 상단 표면을 가짐 -; 및
상기 제1 게이트 전극층의 상기 제1 섹션의 상단 표면 상의, 상기 제1 게이트 전극층의 상기 제2 섹션의 상단 표면 및 측벽 표면 상의, 그리고 상기 유전체 피처들의 상기 제1 측부 표면 상의 제2 게이트 전극층
을 포함하는, 디바이스.
실시예 15. 실시예 14에 있어서,
상기 반도체층은 제1 반도체층이고, 상기 디바이스는 상기 제1 반도체층과 상기 반도체 기판 사이에 제2 반도체층을 더 포함하고,
상기 게이트 유전체층은 상기 제2 반도체층 주위를 감싸는 제3 부분을 가지며,
상기 게이트 유전체층의 상기 제1 부분의 측벽 표면은 제1 거리만큼 상기 게이트 유전체층의 상기 제2 부분의 상기 측벽 표면으로부터 측방향으로 분리되고, 상기 게이트 유전체층의 상기 제1 부분의 하단 표면은 제2 거리만큼 상기 게이트 유전체층의 상기 제3 부분의 상단 표면으로부터 수직으로 이격되며, 상기 제1 거리는 상기 제2 거리보다 큰 것인, 디바이스.
실시예 16. 실시예 15에 있어서,
상기 제1 거리는 약 1 nm 내지 약 3 nm만큼 상기 제2 거리보다 큰 것인, 디바이스.
실시예 17. 실시예 15에 있어서,
상기 반도체층의 양 단부들 상에 한 쌍의 소스/드레인 피처들을 더 포함하고,
상기 한 쌍의 소스/드레인 피처들 사이의 거리는 제3 거리이며,
상기 제3 거리는 상기 제2 거리보다 약 3 nm 내지 약 5 nm만큼 더 큰 것인, 디바이스.
실시예 18. 실시예 15에 있어서,
상기 제1 게이트 전극층은 상기 게이트 유전체층의 상기 제1 부분과 상기 제3 부분 사이의 공간을 완전히 채우는 층간 부분을 포함하는 것인, 디바이스.
실시예 19. 실시예 14에 있어서,
상기 반도체층은 제1 반도체층이고, 상기 디바이스는 제3 반도체층 및 제4 반도체층을 더 포함하고,
상기 제1 반도체층 및 상기 제3 반도체층은 상기 유전체 피처의 두 양 측부들 상에 있고, 상기 제3 반도체층 및 상기 제4 반도체층은 상기 유전체 피처의 동일한 측부 상에 있고, 상기 유전체 피처의 제2 측부 표면은 상기 제3 반도체층 및 상기 제4 반도체층에 대향하며,
상기 제2 게이트 전극층은 상기 제3 반도체층 주위를 감싸는 제1 세그먼트, 상기 제4 반도체층 주위를 감싸는 제2 세그먼트, 및 상기 유전체 피처의 상기 제2 측부 표면 상의 제3 세그먼트를 포함하고,
상기 제2 게이트 전극층의 상기 제1 세그먼트, 상기 제2 세그먼트, 및 상기 제3 세그먼트는 공극을 둘러싸는 것인, 디바이스.
실시예 20. 실시예 14에 있어서,
상기 반도체층은 p형 디바이스 영역 내에 있고, 상기 디바이스는, n형 디바이스 영역 내의 또 다른 반도체층과, 상기 p형 디바이스 영역 및 상기 n형 디바이스 영역 내에 그리고 상기 제2 게이트 전극층 위에 캡핑층을 더 포함하고,
상기 제2 게이트 전극층은 상기 또 다른 반도체층 주위를 감싸며,
상기 캡핑층은 상기 n형 디바이스 영역 내에서 복수의 공극들을 둘러싸지만 상기 p형 디바이스 영역 내에서는 둘러싸지 않는 것인, 디바이스.

Claims (10)

  1. 방법에 있어서,
    기판과, 상기 기판의 표면 위에 그리고 유전체 피처(feature)에 인접한 반도체층들의 스택들을 갖는 구조물을 제공하는 단계 - 상기 반도체층들 각각은 개별 스택 내에서 서로 수직으로 이격됨 -;
    상기 반도체층들 각각 및 상기 유전체 피처 주위를 감싸는 게이트 유전체층을 형성하는 단계;
    상기 게이트 유전체층 위에 그리고 상기 유전체 피처 위에 제1 게이트 전극 물질의 제1 층을 퇴적하는 단계;
    상기 유전체 피처 상의 상기 제1 게이트 전극 물질의 상기 제1 층을 상기 유전체 피처의 상단 표면 아래의 제1 높이로 리세싱하는 단계;
    상기 제1 게이트 전극 물질의 상기 제1 층 위에 상기 제1 게이트 전극 물질의 제2 층을 퇴적하는 단계;
    상기 기판의 제2 영역에서 상기 제1 게이트 전극 물질을 제거하지 않고, 상기 기판의 제1 영역에서 상기 제1 게이트 전극 물질을 제거하여 상기 제1 영역에서 상기 게이트 유전체층의 일부분을 노출시키는 단계; 및
    상기 게이트 유전체층의 노출된 부분 위에 그리고 상기 제1 게이트 전극 물질의 잔여 부분 위에 제2 게이트 전극 물질을 퇴적하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 제1 영역은 n형 디바이스 영역이고, 상기 제2 영역은 p형 디바이스 영역인 것인, 방법.
  3. 제1항에 있어서,
    상기 제2 게이트 전극 물질 위에 캡핑층을 형성하는 단계를 더 포함하고,
    상기 캡핑층을 형성하는 단계는 상기 유전체 피처와 상기 반도체층들 사이의 공기 간극(air gap)들을 둘러싸는 것인, 방법.
  4. 제1항에 있어서,
    상기 제1 층을 퇴적하는 단계는 인접한 반도체층들 상에 상기 제1 층의 양측 표면들(opposing surfaces)을 형성하는 단계를 포함하고, 상기 양측 표면들은 제1 거리만큼 서로 이격되고,
    상기 제2 층을 퇴적하는 단계는 상기 제1 거리 이상의 두께를 갖는 상기 제2 층을 퇴적하는 단계를 포함하는 것인, 방법.
  5. 제1항에 있어서,
    상기 제1 층을 퇴적하는 단계는 상기 유전체 피처 상에 상기 제1 층의 제1 측부 표면을, 그리고 상기 반도체층들 중 하나의 반도체층의 측벽 상에 상기 제1 층의 제2 측부 표면을 형성하는 단계를 포함하고, 상기 제2 측부 표면은 상기 제1 측부 표면에 대향하고(facing),
    상기 제2 층을 퇴적하는 단계는 상기 제1 측부 표면과 상기 제2 측부 표면 사이에 병합되는 상기 제2 층을 형성하는 단계를 포함하는 것인, 방법.
  6. 제1항에 있어서,
    상기 제2 층을 퇴적하는 단계는 상기 유전체 피처 위에 퇴적하는 단계를 포함하고, 상기 방법은, 상기 제2 층을 퇴적하는 단계 후, 상기 유전체 피처의 측벽 표면을 노출시키기 위해 상기 제2 층을 리세싱하는 단계를 더 포함하는 것인, 방법.
  7. 제1항에 있어서,
    상기 2 게이트 전극 물질을 퇴적하는 단계는, 상기 제1 영역의 상기 반도체층들 주위를 감싸는 상기 제2 게이트 전극 물질의 제1 부분을 퇴적하는 단계 및 상기 제2 영역의 상기 반도체층들의 상단 표면 위에 상기 제2 게이트 전극 물질의 제2 부분을 퇴적하는 단계를 포함하는 것인, 방법.
  8. 방법에 있어서,
    제1 쌍의 유전체 피처들 사이의 제1 영역에서 기판 위에 제1 나노구조물들을 형성하는 단계;
    제2 쌍의 유전체 피처들 사이의 제2 영역에서 상기 기판 위에 제2 나노구조물들을 형성하는 단계;
    상기 제1 나노구조물들 및 상기 제2 나노구조물들 주위를 감싸는 게이트 유전체층을 형성하는 단계;
    상기 게이트 유전체층 주위를 감싸고 상기 제1 쌍의 유전체 피처 및 상기 제2 쌍의 유전체 피처 상에 있는 제1 게이트 전극 물질의 제1 층을 형성하는 단계;
    상기 제1 쌍의 유전체 피처와 상기 제2 쌍의 유전체 피처의 상단 부분을 노출시키기 위해 상기 제1 층을 리세싱하는 단계;
    상기 제1 쌍의 유전체 피처와 상기 제2 쌍의 유전체 피처의 노출된 상단 부분 상에 그리고 상기 제1 층 상에 상기 제1 게이트 전극 물질의 제2 층을 형성하는 단계;
    상기 게이트 유전체층의 일부분을 노출시키기 위해 상기 제1 쌍의 유전체 피처들 사이에서 상기 제1 게이트 전극 물질을 제거하는 단계; 및
    상기 제1 쌍의 유전체 피처들 사이의 상기 게이트 유전체층의 노출된 부분 상에 그리고 상기 제2 쌍의 유전체 피처들 사이의 상기 제1 게이트 전극 물질의 잔여 부분 상에 제2 게이트 전극 물질을 퇴적하는 단계
    를 포함하는, 방법.
  9. 제8항에 있어서,
    상기 제1 영역은 n형 디바이스 영역이고, 상기 제2 영역은 p형 디바이스 영역인 것인, 방법.
  10. 디바이스에 있어서,
    기판 표면을 갖는 반도체 기판;
    상기 기판 표면에 수직인 제1 방향을 따라 상기 반도체 기판 위에 있고 상기 반도체 기판으로부터 분리된 반도체층;
    상기 반도체층에 인접하고 상기 기판 표면으로부터 상기 제1 방향을 따라 연장되는 유전체 피처 - 상기 유전체 피처는, 상기 반도체층에 대향하는 제1 측부 표면 및 상기 제1 측부 표면의 반대편의 제2 측부 표면을 가짐 -;
    상기 반도체층 주위를 감싸는 제1 부분 및 상기 유전체 피처의 상기 제1 측부 표면 상의 제2 부분을 갖는 게이트 유전체층;
    제1 게이트 전극층 - 상기 제1 게이트 전극층은 상기 게이트 유전체층의 상기 제1 부분 주위를 감싸는 제1 섹션과, 상기 제1 섹션으로부터 상기 게이트 유전체층의 상기 제2 부분의 측벽 표면까지 연장되는 제2 섹션을 포함하고, 상기 제2 섹션은 상기 제1 게이트 전극층의 상기 제1 섹션의 상단 표면보다 높고 상기 유전체 피처의 상단 표면보다 낮은 상단 표면을 가짐 -; 및
    상기 제1 게이트 전극층의 상기 제1 섹션의 상단 표면 상의, 상기 제1 게이트 전극층의 상기 제2 섹션의 상단 표면 및 측벽 표면 상의, 그리고 상기 유전체 피처들의 상기 제1 측부 표면 상의 제2 게이트 전극층
    을 포함하는, 디바이스.
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