CN114078771A - 半导体器件及其形成方法 - Google Patents

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江国诚
黄懋霖
朱龙琨
余佳霓
程冠伦
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Abstract

结构具有位于衬底上方并且邻近介电部件的半导体层的堆叠件。形成包裹每层和介电部件的栅极电介质。在栅极电介质和介电部件上方沉积第一栅电极材料的第一层。介电部件上的第一层凹进至介电部件的顶面下方第一高度。在第一层上方沉积第一栅电极材料的第二层。去除衬底的第一区域中的第一栅电极材料以暴露栅极电介质的位于第一区域中的部分，而保留衬底的第二区域中的第一栅电极材料。在栅极电介质的暴露部分上方和第一栅电极材料的剩余部分上方沉积第二栅电极材料。本申请的实施例还涉及半导体器件及其形成方法。

Description

半导体器件及其形成方法
技术领域
本申请的实施例涉及半导体器件及其形成方法。
背景技术
电子工业对更小且更快的电子器件的需求日益增长，这些电子器件同时能够支持更多日益复杂和精密的功能。为了满足这些需求，集成电路(IC)工业中存在制造低成本、高性能和低功耗IC的持续趋势。迄今为止，这些目标已经在很大程度上通过减小IC尺寸(例如，最小IC部件尺寸)来实现，从而提高生产效率并且降低相关成本。但是，这种缩放也增加了IC制造工艺的复杂性。因此，实现IC器件及其性能的持续进步需要IC制造工艺和技术中的类似进步。
基于纳米片的器件(有时也称为全环栅器件、多桥沟道器件等)由于其更好的栅极控制能力、更低的漏电流以及与FinFET器件布局的完全兼容性，是将CMOS推向技术路线的下一阶段的有前途的候选器件。基于纳米片的器件的制造需要多次迭代蚀刻和沉积。随着相反导电性的晶体管之间的间隔变得越来越小，在不损坏相邻部件的情况下实现这种重复蚀刻操作变得越来越具有挑战性。这种挑战可能导致性能或可靠性的下降。因此，虽然现有半导体器件(特别是多栅极器件)及其制造方法对于它们的预期目的已经足够，但是它们并非在所有方面都完全令人满意。
发明内容
本申请的一些实施例提供了一种形成半导体器件的方法，包括：提供结构，所述结构具有衬底和位于所述衬底的表面上方并且邻近介电部件的半导体层的堆叠件，所述半导体层的每个在所述相应堆叠件内彼此垂直间隔开；形成包裹所述半导体层和所述介电部件的每个的栅极介电层；在所述栅极介电层上方和所述介电部件上方沉积所述第一栅电极材料的第一层；使所述介电部件上的所述第一栅电极材料的所述第一层凹进至所述介电部件的顶面下方第一高度；在所述第一栅电极材料的所述第一层上方沉积所述第一栅电极材料的第二层；去除所述衬底的第一区域中的所述第一栅电极材料以暴露所述栅极介电层的位于所述第一区域中的部分而不去除所述衬底的第二区域中的所述第一栅电极材料；以及在所述栅极介电层的暴露部分上方和所述第一栅电极材料的剩余部分上沉积第二栅电极材料。
本申请的另一些实施例提供了一种形成半导体器件的方法，包括：在第一对介电部件之间的第一区域中的衬底上方形成第一纳米结构；在第二对介电部件之间的第二区域中的衬底上方形成第二纳米结构；形成包裹所述第一纳米结构和所述第二纳米结构的栅极介电层；在所述第一对介电部件和所述第二对介电部件上形成第一栅电极材料的包裹所述栅极介电层的第一层；使所述第一层凹进以暴露所述第一对介电部件和所述第二对介电部件的顶部；在所述第一对介电部件和所述第二对介电部件的暴露顶部上以及所述第一层上形成所述第一栅电极材料的第二层；去除所述第一对介电部件之间的所述第一栅电极材料以暴露所述栅极介电层的部分；以及在所述栅极介电层的位于所述第一对介电部件之间的所述暴露部分上以及在第一栅电极材料的位于所述第二对介电部件之间的剩余部分上沉积第二栅电极材料。
本申请的又一些实施例提供了一种半导体器件，包括：半导体衬底，具有衬底表面；半导体层，位于所述半导体衬底上方并且沿垂直于所述衬底表面的第一方向与所述半导体衬底分隔开；介电部件，邻近所述半导体层，从所述衬底表面沿所述第一方向延伸，所述介电部件具有面向所述半导体层的第一侧面和与所述第一侧面相对的第二侧面；栅极介电层，具有包裹所述半导体层的第一部分和位于所述介电部件的所述第一侧面上的第二部分；第一栅电极层，其中，所述第一栅电极层包括包裹所述栅极介电层的所述第一部分的第一段，以及从所述第一段延伸至所述栅极介电层的所述第二部分的侧壁表面的第二段，所述第二段具有高于所述第一栅电极层的所述第一段的顶面并且低于所述介电部件的顶面的顶面；以及第二栅电极层，位于所述第一栅电极层的所述第一段的顶面上、位于所述第一栅电极层的所述第二段的顶面和侧壁表面上以及位于所述介电部件的所述第一侧面上。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明。需要强调，根据工业中的标准实践，各个部件未按比例绘制，仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本发明的各个方面的用于制造半导体器件的方法的流程图。
图2A是根据本发明的各个方面的半导体器件的示意性顶视图。图2B和图2C是根据本发明的实施例的图2A中的半导体器件的部分示意性截面图。
图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13和图14是根据本发明的各个方面的图2A中的半导体器件处于各个制造阶段(诸如与图1中的方法相关的那些)的部分示意性截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。此外，当利用“约”、“大概”等描述数值或数值范围时，根据考虑到本文公开的具体技术的本领域技术人员的知识，该术语包括在所描述的数值的某些变化(诸如+/-10％或其它变化)内的数值，除非另外指明。例如，术语“约5nm”可以包括4.5nm至5.5nm、4.0nm至5.0nm等的尺寸范围。
本发明总体上涉及诸如集成电路(IC)的半导体器件，并且更具体地，涉及具有基于纳米片的器件(或基于纳米片的晶体管)的IC器件。基于纳米片的器件是指具有垂直堆叠、水平取向的多沟道的晶体管。术语基于纳米片的器件广泛地涵盖具有任何合适形状的沟道的这种器件，诸如纳米线、纳米片、纳米棒等。基于纳米片的器件有时可互换地称为全环栅器件(GAA器件)或多桥沟道器件(MBC器件)。基于纳米片的器件由于其更好的栅极控制能力、更低的漏电流以及与FinFET器件布局的完全兼容性，是将CMOS推向技术路线的下一阶段的有前途的候选器件。但是，基于纳米片的器件具有复杂的器件结构，并且基于纳米片的器件的器件部件之间的有限间隔有时会带来更多的处理挑战。例如，一些基于纳米片的器件实施介电鳍以将p型晶体管与相邻的n型晶体管分隔开。在形成不同材料的栅电极的多重图案化栅极(MPG)工艺期间，通过蚀刻工艺从垂直相邻的沟道层之间的区域以及从沟道层的侧壁表面和介电鳍的侧壁表面之间的区域去除一些栅极材料。随着缩小尺寸的继续，这些区域中减小的间隔有时会使蚀刻工艺更难在不损坏栅极边界的情况下实现。因此，需要改进用于基于纳米片的器件的MPG工艺。
图1是根据本发明的各个方面的用于制造半导体器件的方法100的流程图。在一些实施例中，方法100制造包括基于纳米片的晶体管的半导体器件。本发明考虑了额外的处理。可以在方法100之前、期间和之后提供额外步骤，并且对于方法100的额外实施例可以移动、替换或消除下面描述的一些步骤。下面结合图2A至图14描述方法100。图2A是根据本发明的各个方面的在与方法100相关的制造阶段的半导体器件200的部分示意性顶视图。图2B至图14是根据本发明的各个方面在与方法100相关的各个制造阶段的器件200的部分示意性截面图。
在本实施例中，器件200是多栅极(或多栅极)器件，并且可以包括在微处理器、存储器和/或其它IC器件中。在一些实施例中，器件200是IC芯片、片上系统(SoC)或它们的部分的部分，其包括各种无源和有源微电子器件，诸如电阻器、电容器、电感器、二极管、p型场效应晶体管(PFET)、n型场效应晶体管(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、高压晶体管、高频晶体管、其它合适的组件或它们的组合。在一些实施例中，多栅极器件200包括在非易失性存储器中，诸如非易失性随机存取存储器(NVRAM)、闪速存储器、电可擦除可编程只读存储器(EEPROM)、电可编程只读存储器(EPROM)、其它合适的存储器类型或它们的组合。为了清楚起见，已经简化了图2A至图14，以更好地理解本发明的发明构思。可以在器件200中添加额外的部件，并且在器件200的其它实施例中可以替换、修改或消除下面描述的一些部件。下面结合方法100的实施例描述制造器件200。
在操作102中，方法100(图1)提供或提供有器件200的初始结构(或工件)，根据实施例，其部分在图2A至图2C中示出。特别地，图2A示出了器件200包括两个区域200A和200B。区域200A包括有源区域204A和大致垂直于有源区域204A的栅极区域206A。有源区域204A包括一对源极/漏极(S/D)区域和该对S/D区域之间的沟道区域。栅极区域206A接合沟道区域。区域200A还包括大致平行于有源区域204A纵向取向并且位于有源区域204A的两侧上的介电鳍231。栅极区域206A在两个介电鳍231之间沿“y”方向延伸。类似地，区域200B包括有源区域204B和大致垂直于有源区域204B的栅极区域206B。有源区域204B包括一对S/D区域和该对S/D区域之间的沟道区域。栅极区域206B接合沟道区域。区域200B还包括大致平行于有源区域204B纵向取向并且位于有源区域204B的两侧上的介电鳍231。栅极区域206B在两个介电鳍231之间沿“y”方向延伸。
图2B示出了根据实施例的器件200的截面图，其是分别沿图2A的A1-A1和B1-B1线的区域200A和200B的截面图。图2C示出了根据实施例的器件200的截面图，其是分别沿图2A的A2-A2和B2-B2线的区域200A和200B的截面图。图2B和图2C所示的实施例是基于纳米片的器件，其中它们的沟道层215为纳米尺寸的片的形状。为了清楚起见，区域200A和200B示为具有相同的配置，以更好地理解本发明的发明构思。在各个实施例中，区域200A和200B可以具有不同的配置。例如，它们可以具有不同数量的沟道和/或它们的沟道层215可以具有不同的形状或尺寸。对于另一实例，区域200A和200B中的任何一个可以是纳米线FET(即，沟道层215为纳米级的线或纳米级的棒的形状)或纳米片FET。
参考图2B至图2C，器件200包括衬底(诸如晶圆)202。在所描绘的实施例中，衬底202包括硅。可选地或额外地，衬底202包括另一元素半导体，诸如锗；化合物半导体，诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，诸如硅锗(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。可选地，衬底202是绝缘体上半导体衬底，诸如绝缘体上硅(SOI)衬底、绝缘体上硅锗(SGOI)衬底或绝缘体上锗(GOI)衬底。
区域200A和200B的每个还包括一对S/D部件260。对于n型晶体管，S/D部件260为n型。对于p型晶体管，S/D部件260为p型。S/D部件260可以例如使用CVD沉积技术(例如，汽相外延)、分子束外延、其它合适的外延生长工艺或它们的组合通过外延生长半导体材料(例如，Si、SiGe)以填充器件200中的沟槽来形成。因此，S/D部件260也可互换地称为外延S/D部件260或外延部件260。S/D部件260掺杂有适当的n型掺杂剂和/或p型掺杂剂。例如，对于n型晶体管，S/D部件260可以包括硅，并且掺杂有碳、磷、砷、其它n型掺杂剂或它们的组合；并且对于p型晶体管，S/D部件260可以包括硅锗或锗，并且掺杂有硼、其它p型掺杂剂或它们的组合。
区域200A和200B的每个还包括悬在衬底202上方并且连接该对S/D部件260的半导体层215的堆叠件。半导体层215的堆叠件用作用于相应晶体管的晶体管沟道。因此，半导体层215也称为沟道层215。沟道层215在从相应栅极区域206A和206B(图2A)中去除伪栅极产生的栅极沟槽275中暴露。沟道层215可以包括单晶硅。可选地，沟道层215可以包括锗、硅锗或另一合适的半导体材料。最初，沟道层215形成为包括沟道层215和不同材料的其它半导体层的半导体层堆叠件的一部分。使用包括双重图案或多重图案工艺的一种或多种光刻工艺将半导体层堆叠件图案化为在衬底202之上突出的鳍的形状。在形成栅极沟槽275之后，选择性蚀刻半导体层堆叠件以去除其它半导体层，留下悬在衬底202上方和相应S/D部件260之间的沟道层215。沟道层215彼此分隔开并且通过间隙277A与衬底202分隔开。
在一些实施例中，每个沟道层215具有纳米级尺寸，因此可以称为纳米结构。例如，在一些实施例中，每个沟道层215可以具有约10nm至约300nm的长度(沿“x”方向，其垂直于由“y”方向和“z”方向限定的平面)和约10nm至约80nm的宽度(沿“y”方向)和约4nm至约8nm的高度(沿“z”方向)。在一些实施例中，沟道层215之间的间隙277A(沿“z”方向)的垂直间隔h0可以为约6nm至约15nm。因此，取决于相对尺寸，沟道层215可以称为“纳米线”或“纳米片”，其通常是指以允许高k金属栅极物理包裹沟道层的方式悬浮的沟道层。在一些实施例中，沟道层215可以是圆柱形的(例如，纳米线)、矩形的(例如，纳米棒)、片形的(例如，纳米片)或者具有其它合适的形状。
器件200还包括隔离部件230，以隔离各个区域，诸如各个有源区域204A和204B。隔离部件230包括氧化硅、氮化硅、氮氧化硅、其它合适的隔离材料(例如，包括硅、氧、氮、碳或其它合适的隔离成分)或它们的组合。隔离部件230可以包括不同的结构，诸如浅沟槽隔离(STI)结构、深沟槽隔离(DTI)结构和/或硅的局部氧化(LOCOS)结构。隔离部件230可以包括多层绝缘材料。
器件200还包括与S/D部件260相邻的栅极间隔件247。栅极间隔件247可以包括硅、氧、碳、氮、其它合适的材料或它们的组合(例如，氧化硅、氮化硅、氮氧化硅(SiON)、碳化硅、碳氮化硅(SiCN)、碳氧化硅(SiOC)、碳氮氧化硅(SiOCN))。在一些实施例中，栅极间隔件247包括多层结构，诸如包括氮化硅的第一介电层和包括氧化硅的第二介电层。器件200还包括垂直位于相邻沟道层215之间并且与S/D部件260相邻的内部间隔件255。内部间隔件255可以包括介电材料，该介电材料包括硅、氧、碳、氮、其它合适的材料或它们的组合(例如，氧化硅、氮化硅、氮氧化硅、碳化硅或碳氮氧化硅)。在一些实施例中，内部间隔件255包括低k介电材料。栅极间隔件247和内部间隔件255通过沉积(例如，CVD、PVD、ALD等)和蚀刻工艺(例如，干蚀刻)形成。沿“x”方向在相对的栅极间隔件247和相对的内部间隔件255之间提供栅极沟槽275。此外，栅极沟槽275的相对栅极间隔件247之间的距离具有限定栅极长度的距离d3。在一些实施例中，距离d3大于约10nm，例如，约19nm至约50nm。如果距离d3太小，诸如小于约10nm，则随后形成的层(诸如下面描述的牺牲层)将难以去除并且其残留可能会干扰预期的性能。换句话说，较大的距离d3增加处理窗口并且允许材料更容易进入沟道层215之间和周围的内部和更深区域。
器件200还包括设置在隔离部件230、S/D部件260和栅极间隔件247上方的接触蚀刻停止层(CESL)268。CESL 268包括硅和氮，诸如氮化硅或氮氧化硅。CESL 268可以通过诸如CVD的沉积工艺或其它合适的方法来形成。器件200还包括CESL 268上方的层间介电(ILD)层270。ILD层270包括介电材料，该介电材料包括例如氧化硅、氮化硅、氮氧化硅、TEOS形成的氧化物、PSG、BPSG、低k介电材料、其它合适的介电材料或它们的组合。ILD层270可以通过诸如CVD、可流动CVD(FCVD)的沉积工艺或其它合适的方法形成。
介电鳍231(有时可互换地称为混合鳍231)设置在隔离部件230上方。在图2C中所描绘的实施例中，介电鳍231包括介电衬垫232、介电衬垫232上方的介电填充层233以及介电衬垫232和介电填充层233上方的介电帽234。在实施例中，介电衬垫232包括低k介电材料，诸如包括Si、O、N和C的介电材料。示例性低k介电材料包括FSG、碳掺杂的氧化硅、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、BCB、聚酰亚胺或它们的组合。低k介电材料通常是指具有例如比氧化硅的介电常数(k≈3.9)低的低介电常数的介电材料。介电衬垫232可以使用CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、其它合适的方法或它们的组合来沉积。在实施例中，介电填充层233包括氧化硅、氮化硅、氮氧化硅、TEOS形成的氧化物、PSG、BPSG、低k介电材料、其它合适的介电材料或它们的组合。介电填充层233可以使用可流动CVD(FCVD)工艺来沉积，该工艺包括例如在器件200上方沉积可流动材料(诸如液体化合物)，并且通过诸如热退火和/或紫外线辐射处理的合适的技术将可流动材料转换为固体材料。介电填充层233可以使用其它类型的方法来沉积。在实施例中，介电帽234包括高k介电材料，诸如HfO2、HfSiO、HfSiO4、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlOx、ZrO、ZrO2、ZrSiO2、AlO、AlSiO、Al2O3、TiO、TiO2、LaO、LaSiO、Ta2O3、Ta2O5、Y2O3、SrTiO3、BaZrO、BaTiO3(BTO)、(Ba、Sr)TiO3(BST)、Si3N4、二氧化铪-氧化铝(HfO2-Al2O3)合金、其它合适的高k介电材料或它们的组合。高k介电材料通常是指具有例如比氧化硅的介电常数(k≈3.9)大的高介电常数的介电材料。介电帽234通过本文描述的任何工艺来形成，诸如ALD、CVD、PVD、基于氧化的沉积工艺、其它合适的工艺或它们的组合。
介电鳍231每个具有宽度尺寸t0。在一些实施例中，宽度尺寸t0为约5nm至约30nm。介电鳍231切细栅极结构的具有不同栅极材料的部分并且隔离相邻的器件区域。如果尺寸t0太小，诸如小于约5nm，则介电鳍231可能太弱而无法承受随后的处理操作并且危及它们所保护的器件的完整性。相反，如果尺寸t0太大，诸如大于约30nm，则与它们占用的宝贵芯片覆盖区相关的成本超过了可能带来的任何额外的益处。在一些实施例中，介电鳍231(例如，介电帽234)在沟道层215的顶面上方延伸例如距离H1。在一些实施例中，距离H1为约5nm至约50nm。如果距离H1太小，诸如小于5nm，则可能没有确保相邻栅极部分之间的适当隔离的足够的误差容限。相反，如果距离H1太高，则额外的高度对其材料和处理成本带来的益处不足。在相对的介电鳍231之间沿“y”方向提供栅极沟槽275。在一些实施例中，相邻的介电鳍231分隔开距离d0。因此，栅极沟槽275具有等于距离d0的横向宽度。在一些实施例中，距离d0为约20nm至约100nm。栅极沟槽275包括沟道层215的侧壁表面和介电鳍231的侧壁表面之间的间隙277B。间隙277B具有横向宽度w0。在一些实施例中，横向宽度w0为约8nm至约17nm。此外，栅极沟槽275还包括垂直相邻的沟道层215之间的间隙277A。间隙277A具有垂直尺寸h0。在一些实施例中，垂直尺寸h0为约6nm至约15nm。如果宽度w0太小，诸如小于约8nm，或者如果尺寸h0太小，诸如小于约6nm，则可能没有足够间隔来形成随后的层以形成适当的高k金属栅极结构。相反，如果宽度w0太大，诸如大于约17nm，或者如果尺寸h0太大，诸如大于约15nm，则它们的额外体积可能不会带来足够大的益处来证明它们的芯片覆盖区和/或与其相关的材料和加处理本是合理的。在一些实施例中，横向宽度w0和距离h0之间的差值Δ1至少为约1nm至约3nm。如果差值Δ1太小，诸如小于约1nm至约3nm，则随后形成的层可能在间隙277A中合并之前在间隙277B中合并。这有时会切断进出间隙277A的材料扩散路径。因此，随后形成的电极层可能不完全填充间隙277A并且不能完全围绕沟道层215。因此，可能损害沟道层215的栅极控制。在一些实施例中，栅极长度d3和距离h0之间的差值Δ2至少为约3nm至约5nm。如果差值Δ2太小，诸如小于约3nm至约5nm，则随后形成的层可能类似地横跨由内部间隔件限定的尺寸合并，并且阻止间隙277A的完全填充。
在操作104中，方法100(图1)在沟道层215的在栅极沟槽275中暴露的表面上形成界面栅极介电层(或简单地，界面层)280，诸如图3所示。图3至图14分别示出了处于不同处理阶段并且沿图2A的A2-A2线和B2-B2线的区域200A和200B的截面图。转至图3，在所描绘的实施例中，界面层280包裹沟道层215的每个并且部分填充间隙277A。在本实施例中，界面层280设置在栅极沟槽275中暴露的半导体表面上，诸如沟道层215和衬底202的表面，但是不设置在栅极沟槽275中暴露的介电表面(诸如隔离部件230、栅极间隔件247和介电鳍231的表面)上。例如，界面层280可以通过氧化工艺(诸如热氧化或化学氧化)来形成，其中半导体表面与氧反应以形成半导体氧化物作为界面层280。在这种氧化工艺中，介电表面不与氧反应，因此，在其上不形成界面层280。在可选实施例中，界面层280例如通过使用原子层沉积(ALD)或其它合适的沉积方法不仅设置在沟道层215和衬底202上，而且设置在隔离部件230、栅极间隔件247和介电鳍231上。界面层280包括介电材料，诸如SiO2、HfSiO、SiON、其它含硅介电材料、其它合适的介电材料或它们的组合。在一些实施例中，界面层280具有约
Figure BDA0003192860620000111
至约
Figure BDA0003192860620000112
的厚度。如果界面层280太薄(诸如小于
Figure BDA0003192860620000113
)，则在一些情况下其可靠性可能较差。如果界面层280太厚(诸如大于
Figure BDA0003192860620000114
)，则在一些情况下间隙277A的剩余部分可能太小而不具有填充其中的高k介电层和金属电极层。
仍然在操作104中，方法100(图1)进一步在界面层280上方以及在栅极沟槽275中暴露的其它结构上方形成高k栅极介电层(或简单地，高k介电层)282，诸如图3所示。仍然参考图3，高k介电层282设置在界面层280上方并且包裹沟道层215的每个。高k介电层282和界面层280可以统称为器件200的栅极介电层。栅极介电层部分填充间隙277A。在本实施例中，高k介电层282也设置在隔离部件230、栅极间隔件247和介电鳍231上。例如，在实施例中，高k介电层282直接设置在隔离部件230、栅极间隔件247和介电鳍231上。高k介电层282包括高k介电材料，诸如HfO2、HfSiO、HfSiO4、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlOx、ZrO、ZrO2、ZrSiO2、ZnO、Al2O、AlSiO、Al2O3、TiO、TiO2、LaO、LaSiO、Ta2O3、Ta2O5、Y2O3、SrTiO3、BaZrO、BaTiO3(BTO)、(Ba、Sr)TiO3(BST)、二氧化铪-氧化铝(HfO2-Al2O3)合金、其它合适的高k介电材料或它们的组合。高k介电层282通过本文描述的任何工艺形成，诸如ALD、CVD、PVD、基于氧化的沉积工艺、其它合适的工艺或它们的组合。在一些实施例中，高k介电层282具有约1nm至约2nm的厚度。如果高k介电层282具有太小的厚度，诸如小于约1nm，则不能在所有情况下保证层的完整性；而如果高k介电层282具有太大的厚度，诸如大于约2nm，则沟道层215之间的间隔可能不必要地减小，从而使得随后形成电极层可能遇到挑战。
在形成界面层280和高k介电层282之后，部分填充间隙277A和277B。在垂直相邻的沟道层215之间，诸如在高k介电层282的垂直相邻表面之间，留有间隔。间隔沿z方向具有尺寸h1。尺寸h1受尺寸h0和高k栅极介电层282的厚度限制。在一些实施例中，尺寸h1为约1nm至约10nm。此外，在高k介电层282的侧壁表面和介电鳍231的侧壁表面之间留有间隔(沿y方向具有尺寸w1)。尺寸w1受宽度w0和高k栅极介电层282的厚度限制。在一些实施例中，尺寸w1为约4nm至约13nm。
在操作106中，方法100(图1)在高k介电层282上方形成电极层284。参考图4，在区域200A和200B中，电极层284沉积在高k介电层282上方并且围绕沟道层215的每个。电极层284也设置在介电鳍231和隔离部件230上方。在一些实施例中，电极层284包括用于n型晶体管的n型功函金属，诸如Ti、Al、Ag、Mn、Zr、TiC、TiAl、TiAlC、TiAlSiC、TiAlN、TaC、TaCN、TaSiN、TaAl、TaAlC、TaSiAlC、TiAlN、其它n型功函材料或它们的组合。在一些实施例中，电极层284包括用于p型晶体管的p型功函金属，诸如TiN、TaN、TaSN、TiSiN、Ru、Mo、Al、WN、WCN、ZrSi2、MoSi2、TaSi2、NiSi2、其它p型功函材料或它们的组合。电极层284具有厚度尺寸t1。在一些实施例中，厚度尺寸t1为约1nm至约4nm。如果尺寸t1太小，诸如小于约1nm，则电极层284的均匀性在一些情况下会受到影响；相反，如果尺寸t1太大，诸如大于约4nm，则从栅极沟槽的所有区域去除电极层284而不留下残留(如稍后所描述)可能存在挑战性。电极层284可以使用ALD、CVD、PVD或其它合适的工艺来沉积。在一些实施例中，电极层284还包括体金属层。
在形成电极层284之后，进一步部分填充间隙277A和277B(比较图3)。在一些实施例中，在垂直相邻的沟道层215之间，诸如在电极层284的垂直相邻的表面之间，沿z方向留有尺寸h2的间隔。尺寸h2受尺寸h1和电极层284的厚度限制。在一些实施例中，尺寸h2小于约8nm。此外，电极层284的侧壁表面和介电鳍231的侧壁表面之间沿y方向也留有尺寸w2的间隔。尺寸w2受尺寸w1和电极层284的厚度限制。在一些实施例中，尺寸w2为约1nm至约12nm。
在一些方法中，在该处理阶段中形成掩模元件以覆盖区域200A和200B中的一个，例如，以覆盖区域200B。随后，从暴露区域(例如，区域200A)去除电极层284，为在其上形成具有不同电极材料的另一电极层做准备。当尺寸w2非常小时，这种方法可能会遇到挑战。在典型的蚀刻操作中，部件之间有足够的间隔供蚀刻化学物质扩散通过。因此，蚀刻化学物质可以相对快速地扩散至部件之间的间隔中，并且在远远超过蚀刻化学物质和目标材料之间的反应时间尺度的时间尺度上。在这种典型的蚀刻操作中，蚀刻反应大约同时在目标部件的所有暴露表面周围开始，并且也大约同时完成。例如，在栅极沟槽275的顶部中(诸如在最顶部沟道层215的顶面之上)蚀刻电极层284以及在栅极沟槽275的下部中(诸如在间隙277B的底部部分中或在间隙277A中)蚀刻电极层284基本同时开始和完成。换句话说，化学反应步骤是用于整个蚀刻操作的唯一限速步骤。但是，随着按比例缩小继续并且部件间隔的继续缩小，用于扩散路径的尺寸(例如尺寸w2)可能变得太小，以至于这种情况不成立。例如，蚀刻化学物质可能经历来自它们扩散通过的窄沟道(诸如间隙277B)的显著增加的阻力。因此，蚀刻化学物质的扩散速率显著减小，有时减小至不可接受的慢速率。此外，蚀刻化学物质缓慢进入部件之间的内部和更深区域使得对其中目标材料的蚀刻反应的开始进一步延迟。例如，蚀刻电极层284的位于间隙277B的底部中和间隙277A中的部分仅在蚀刻化学物质去除栅极沟槽275的顶部中的一些电极层284之后开始，从而加宽扩散路径，并且提供进入这些内部和更深区域的通道。换句话说，对目标材料的蚀刻反应会变成依次进行而不是同时进行，取决于其位置和环境。这有时会导致在蚀刻操作结束时没有及时去除残留材料，这会不利地影响阈值电压和其它关键器件参数。应对这种挑战的一种方法是实施更快速清洁扩散路径的化学物质。不幸的是，这种化学物质有时也损坏用作分隔不同极性晶体管的边界的硬掩模层，从而导致性能下降和/或故障。如下面详细描述，本发明使用不同的方法解决该挑战。
转至图5，本发明提供了将介电层288A沉积至栅极沟槽275中，包括沉积至间隙277A和间隙277B中(见图4)。因此，垂直相邻的沟道层215之间以及沟道层215的侧壁表面和介电鳍231的侧壁表面之间的所有间隔填充有介电层288A。在一些实施例中，介电层288A包括底部抗反射涂覆(BARC)材料。介电层288A用于保护沟道层215以及形成在其上的各个层免于随后的蚀刻反应。在实施例中，介电层288A通过在器件200上方旋涂BARC材料并且填充栅极沟槽275来形成。在一些实施例中，烘烤BARC材料(例如，在约100℃至约200℃范围内的温度下)以在BARC材料内引起交联。在一些实施例中，介电层288A具有在介电鳍231(包括形成在其上的层)的顶面上方延伸的顶面。
转至图6，在方法100(图1)的步骤108中，部分蚀刻(或拉回)介电层288A的顶部至介电帽234的顶面下方以及电极层284的包裹最顶部沟道层215的顶面之上的高度水平302。在一些实施例中，部分蚀刻操作同时去除高度水平302之上的电极层284。换句话说，蚀刻的电极层284具有与高度水平302齐平的顶面。因此，介电鳍231的顶部周围的高k栅极介电层282在高度水平302之上和蚀刻的介电层288A的顶面之上暴露。最顶部沟道层215的顶面和高度水平302(其也是蚀刻的介电层288A的顶面和蚀刻的电极层284的顶面)之间的距离为距离H2。距离H2小于距离H1。在一些实施例中，距离H2为约4nm至约50nm。从介电鳍231的顶部段去除电极层284有利于在随后蚀刻操作中保持最大的处理窗口。
转至图7，在部分蚀刻操作完成之后，整体去除蚀刻的介电层288A，从而重新形成栅极沟槽275，包括间隙277A和间隙277B。因此，高k介电层282具有位于介电鳍231的顶面和侧壁表面上的暴露的顶部，以及位于介电鳍231的侧壁上和沟道层215周围的覆盖的部分。同时，电极层284具有位于介电鳍231的侧壁上的高k栅极介电层282的侧壁表面上的第一部分，以及围绕沟道层215周围的高k栅极介电层282的第二部分。栅极沟槽275具有：顶部，其具有原始横向尺寸d1；以及下部，具有小于d1的尺寸，例如，具有等于(d1-2t1)的尺寸。
转至图8，在方法100(图1)的步骤110中，在区域200A和200B上方沉积另一电极层285，从而使得它至少部分填充栅极沟槽275。如以上所描述，包裹介电鳍231的顶部(在高度水平302之上)的高k介电层282在栅极沟槽275中暴露。电极层285形成在高k介电层282的暴露部分上方并且包裹高k介电层282的暴露部分。换句话说，电极层285直接与介电鳍231的顶面上以及介电鳍231的侧壁表面的顶部段上的高k介电层282交界。此外，电极层285完全填充在间隙277A和277B中。例如，返回参考图7，在电极层284的垂直相邻表面之间存在沿z方向的垂直尺寸h2的间隙277A。在沉积电极层285之后，完全填充间隙277A。换句话说，形成在间隙277A内的电极层285的厚度匹配间隙277A的垂直尺寸h2。因此，在沉积操作之后在垂直相邻的沟道层215之间没有保留空隙。类似地，在沉积操作之前，沟道层的侧壁表面和介电鳍231之间沿y方向存在横向尺寸w2的间隙277B。在沉积电极层285之后，电极层285完全填充间隙277B并且间隙277B完全消失。换句话说，形成在间隙277B内的电极层285的横向尺寸匹配间隙277B的横向尺寸w2。因此，在沉积操作之后，在沟道层215和介电鳍231之间没有保留空隙。
此外，电极层285的沉积也覆盖区域200A和200B的其它暴露表面。因此，电极层285也形成在覆盖介电鳍231的侧壁表面的电极层284上，以及高k介电层282的暴露的顶部和侧壁表面上方。因为在沉积开始时介电鳍231的侧壁表面由电极层284部分覆盖，所以沉积的电极层285沿介电鳍231的侧壁表面具有阶梯状轮廓。
电极层285可以包括任何合适的电极材料。在所描绘的实施例中，电极层285包括与电极层284相同的材料。因此，虽然描述和附图将电极层284和285示出为两个不同的层，但是在一些实施例中，在制造完成之后可能不存在清晰的材料界面。这些层在下文中统称为电极层2845。如图8中所示，电极层2845包括若干阶梯部分，每个沿y方向具有不同的横向尺寸。例如，电极层2845的顶部段2845a具有横向尺寸t2；电极层2845的中间段2845b具有横向尺寸t3。电极层2845的顶部段和中间段位于介电鳍231的侧壁表面上。电极层2845还包括填充栅极沟槽275的整个横向尺寸的下部段2845c。因此，下部段2845c具有横向尺寸d1(见图7)。横向尺寸d1大于横向尺寸t3，并且横向尺寸t3大于横向尺寸t2。在一些实施例中，电极层2845在中间段2845b和下部段2845c之间的过渡区域处具有部分290。在一些实施例中，部分290包括在电极层285从相对的生长前沿的合并期间形成的有角度的凹槽。此外，栅极沟槽275现在具有：顶部段，具有等于(d1-2t2)的横向尺寸；以及下部段，具有等于(d1-2t3)的横向尺寸。在一些实施例中，电极层2845的顶面和最顶部沟道层215的顶面沿z方向具有距离H3。在一些实施例中，距离H3大于3nm。如果距离小于3nm，则随后形成的具有相反材料极性的电极层可能不利地影响晶体管的阈值电压。如图8中所示，距离H3小于距离H2。
转至图9，另一介电层288B沉积至栅极沟槽275中和电极层2845上方。在一些实施例中，介电层288B可以类似于介电层288A。例如，介电层288B可以类似地是BARC层。在一些实施例中，介电层288B可以具有与介电层288A的材料相同或类似的材料。介电层288B覆盖电极层2845的整个下部段2845c并且还覆盖电极层2845的中间段2845b的至少部分。在一些实施例中，介电层288B额外至少覆盖电极层2845的顶部段2845a的侧壁表面。随后，部分蚀刻(或拉回)介电层288B。部分蚀刻在沟道层215的顶面和介电鳍231的顶面之间的高度水平304处形成蚀刻的介电层288B的顶面。例如，介电层288B的顶面和最顶部沟道层215的顶面之间的距离具有垂直尺寸H2’。垂直尺寸H2’可以等于或小于垂直尺寸H2。在一些实施例中，垂直尺寸H2’可以为约4nm至约50nm。在一些实施例中，在部分蚀刻介电层288B期间完全去除电极层2845的顶部段2845a。因此，围绕介电鳍231的顶面和侧壁表面的高k栅极介电层282暴露。此外，栅极沟槽275的顶部部分现在具有恢复的横向尺寸d1。在部分蚀刻之后，去除介电层288B的剩余部分，从而使得电极层2845的顶面(诸如下部段2845c)在栅极沟槽275中暴露。在该处理阶段，栅极沟槽275的下部具有等于(d1-2t3)的横向尺寸。在一些实施例中，介电层288B的沉积与去除电极层2845的顶部段的部分蚀刻一起使去除所选器件区域中的电极层2845的随后蚀刻操作的处理裕度最大化，从而改善器件特性和性能。但是，在一些实施例中，省略介电层288B的沉积和部分蚀刻操作。
转至图10，在器件区域200A和200B上方形成硬掩模层286。例如，硬掩模层286可以形成在器件200的整个暴露表面上方，诸如在介电鳍231的顶部周围的暴露的高k介电层282之上，以及在电极层2845的顶面和侧壁表面上。硬掩模层286可以具有符合器件200的暴露表面的轮廓。如以上所描述，栅极沟槽275具有多个不同横向尺寸的部分；并且电极层2845在不同区域也具有不同的横向尺寸。因此，硬掩模层286具有多阶梯轮廓。例如，硬掩模层286包括：顶部段286a，位于介电鳍231的顶部周围的高k栅极介电层282的顶面和侧壁表面上并且直接接触介电鳍231的顶部周围的高k栅极介电层282的顶面和侧壁表面。硬掩模层286也包括：中间段286b，位于电极层2845的中间段2845b的顶面和侧壁表面上并且直接接触电极层2845的中间段2845b的顶面和侧壁表面。硬掩模层286还包括：下部段286c，位于电极层2845的下部段2845c的顶面上并且直接接触电极层2845的下部段2845c的顶面。在一些实施例中，硬掩模层286还填充在部分290的有角度的凹槽中。在一些实施例中，硬掩模层286具有基本均匀的厚度，诸如厚度t4。在一些实施例中，厚度t4为约
Figure BDA0003192860620000171
至约
Figure BDA0003192860620000172
。如果硬掩模层286太薄(诸如小于
Figure BDA0003192860620000173
)，则在一些情况下，其在随后步骤中作为硬掩模的均匀性和有效性可能较差。如果硬掩模层286太厚(诸如大于
Figure BDA0003192860620000174
)，益处可能无法证明其处理成本是合理的。
硬掩模层286包括在蚀刻工艺期间在硬掩模层286和电极层2845之间实现高蚀刻选择性的材料。例如，可以在蚀刻工艺中选择性蚀刻硬掩模层286而最少(至不)蚀刻电极层2845，该蚀刻工艺可以是干蚀刻工艺或湿蚀刻工艺。在一些实施例中，蚀刻选择性为100:1或更大。换句话说，蚀刻工艺以比其蚀刻电极层2845的速率大至少100倍的速率蚀刻硬掩模层286。在一些实施例中，硬掩模层286包括氧化铝、氮化硅、氧化镧、硅(诸如多晶硅)、碳氮化硅、氧碳氮化硅、氮化铝、氮氧化铝、它们的组合或其它合适的材料。在一些实施例中，硬掩模层286可以使用ALD、CVD、热工艺(诸如炉工艺)、PVD工艺或其它合适的工艺来沉积，并且可以在约100℃至约400℃范围内的温度下和约1托至100托范围内的压力下沉积。
转至图11，在区域200B上方但是不在区域200A(或者具有暴露区域200A的开口)上方形成介电层288C。介电层288C有助于硬掩模层286和其下面的电极层2845的选择性蚀刻。在一些实施例中，介电层288C可以实施类似于介电层288A或288B的BARC材料。在一些实施例中，介电层288C的形成实施光刻工艺。例如，在器件200上方沉积BARC层。然后通过旋涂在BARC层上方形成抗蚀剂(或光刻胶)层。随后，进行曝光前烘烤工艺，随后是曝光工艺、曝光后烘烤工艺以及在显影液中显影暴露的抗蚀剂层。在显影之后，抗蚀剂层成为与光掩模对应的抗蚀剂图案，其中抗蚀剂图案覆盖器件区域200B并且暴露元件器件200A。可使用光掩模或者使用无掩模光刻工艺(诸如电子束写入、离子束写入或它们的组合)来实施曝光工艺。使用抗蚀剂图案作为蚀刻掩模，图案化BARC层，从而使得其部分从器件区域200A去除。在实施例中，蚀刻BARC层实施各向异性蚀刻工艺，从而可以更好地保留BARC层的位于区域200B上方的剩余部分，并且可以更精细控制区域200A和200B之间的边界。
在该处理阶段，器件区域200A中的硬掩模层286暴露，而器件区域200B中的硬掩模层286在介电层288C下面被覆盖和保护。在步骤112(图1)中，方法继续从器件区域200A整体去除硬掩模层286以及电极层2845。根据实施例，所得结构在图11中示出。区域200B由介电层288C保护免于蚀刻工艺。由于蚀刻操作，高k栅极介电层282在器件区域200A的再生栅极沟槽275中暴露。在实施例中，蚀刻操作应用两个蚀刻工艺，一个蚀刻工艺去除硬掩模层286，并且另一蚀刻工艺去除电极层2845。在另一实施例中，蚀刻操作应用去除硬掩模层286和2845的一个蚀刻工艺。相对于高k介电层282，蚀刻操作提供了关于硬掩模层286和2845的高蚀刻选择性。在一些实施例中，蚀刻操作表现出约10至约100的蚀刻选择性。在一些实施例中，蚀刻选择性大于或等于100。这没有这种高蚀刻选择性的情况下，可以部分蚀刻掉硬掩模层286，导致栅极边界损失和潜在的进一步晶体管部件损坏。蚀刻操作可以实施湿蚀刻、干蚀刻或它们的组合。控制蚀刻操作的参数(诸如蚀刻化学物质、蚀刻温度、蚀刻溶液浓度、蚀刻时间、其它合适的湿蚀刻参数或它们的组合)以确保完全去除区域200A中的硬掩模层286和2845，而最少(至不)蚀刻高k介电层282。在一些实施例中，蚀刻工艺部分地蚀刻介电层288C。
在蚀刻操作完成之后，高k介电层282(包括包裹介电鳍231的顶面和侧壁表面的部分以及以360度包裹沟道层215的部分)在器件区域200A中暴露。此外，间隙277A具有其恢复至纵向尺寸h1的纵向尺寸；并且间隙277B具有其恢复至横向尺寸w1的横向尺寸。换句话说，介电鳍231侧壁表面上的高k介电层282和沟道层215侧壁表面上的高k介电层282之间的距离为横向尺寸w1。转至图12，在蚀刻操作中选择性去除器件区域200B中的介电层288C以及硬掩模层286。在一些实施例中，使用剥离或灰化工艺去除介电层288C。在一些实施例中，相对于电极层2845，蚀刻操作可以在介电层288C和硬掩模层286之间表现出高蚀刻选择性。因此，蚀刻操作在其到达电极层2845时终止。在该处理阶段，电极层2845完全不存在于器件区域200A中，而存在于器件区域200B中并且在器件区域200B中暴露。类似于以上关于图9所描述的那样，电极层2845包括具有沿y方向的横向尺寸t3的中间段2845b，以及具有横向尺寸d1的段2845c。
转至图13，在方法100(图1)的步骤114中，在器件200上方形成电极层287。例如，电极层287形成在器件区域200A中的高k栅极介电层282上方并且直接接触器件区域200A中的高k栅极介电层282。在一些实施例中，电极层287包裹围绕器件区域200A中的沟道层215的高k介电层282。此外，电极层287形成在器件区域200A中的介电鳍231的顶面和侧壁表面上并且包裹器件区域200A中的介电鳍231的顶面和侧壁表面。同时，电极层287覆盖电极层2845的顶面，诸如在电极层2845的中间段2845b的顶面和侧壁表面上方、在电极层2845的下部段2845c的顶面上方以及在包裹介电鳍231的高k介电层282上方。因此，电极层287围绕器件区域200A中的沟道层215，但是与器件区域200B中的沟道层215间隔开。在一些实施例中，电极层2845包括n型功函金属并且电极层287包括p型功函金属。在一些其它实施例中，电极层2845包括p型功函金属并且电极层287包括n型功函金属。类似于电极层2845，电极层287可以包括多于一层。电极层287可以使用ALD、CVD、PVD、其它合适的工艺或它们的组合来沉积。
在一些实施例中，在电极层287上方形成包裹电极层287的覆盖层289。覆盖层289在随后工艺中保护下面的电极层287。在实施例中，覆盖层289包括TiN、TiSiN、TiO2、TiON、TaN、TaSiN、TaO2、TaON、Si或它们的组合。在一些实施例中，覆盖层289可以使用ALD、CVD、热工艺(诸如炉工艺)、PVD工艺或其它合适的工艺来沉积。在一些实施例中，省略了覆盖层289。
在一些实施例中，电极层287具有厚度t5，并且覆盖层289具有厚度t6。在一些实施例中，空隙279(或气隙279)由覆盖层289的位于原始间隙277B的区域内的不同部分封闭。该区域中的空隙可以用作极低k介电间隔件，并且有利于实现更低的电容并且最终提高性能。在一些实施例中，尺寸t5和尺寸t6之和设计为等于或大于横向尺寸w1的一半，但是小于横向尺寸w1的两倍。换句话说，以下关系成立：
2*w1>＝(t5+t6)>＝0.5*w1。
如果以上关系不成立，则不形成空隙，并且失去与其相关的益处。在一些实施例中，厚度尺寸t5可以为约
Figure BDA0003192860620000201
至约2nm。在一些实施例中，厚度t6在约
Figure BDA0003192860620000202
至
Figure BDA0003192860620000203
的范围内。如果厚度t5或厚度t6太小，则电极层287(与形成在其上的覆盖层289齐平)可以不在间隙277B(见图12)中合并，从而不封闭空隙。相反，连续的开口间隔保留在间隙277B中，其稍后在随后步骤中被填充的。相反，如果厚度尺寸t5或厚度t6太厚，电极层287(具有或没有覆盖层289)可以在间隙277B中合并而不会留下任何空隙。在任何一种情况下，与具有空隙相关的益处都可能会丧失。此外，如果厚度t5太小，诸如小于约
Figure BDA0003192860620000204
，或者如果厚度t6太小，诸如小于约
Figure BDA0003192860620000205
，则在一些情况下，电极层287或覆盖层289的均匀性和可靠性可能较差。在图13的所描绘的实施例中，覆盖层289在垂直相邻的沟道层215之间合并，从而完全填充间隙277A。但是，在一些其它实施例中，可以仅部分填充间隙277A。
进入步骤116(图1)，在电极层287上方(并且如果存在，在覆盖层289上方)形成体金属层350。体金属层350可以使用ALD、CVD、PVD、镀或其它合适的工艺来沉积以填充栅极沟槽275的任何剩余部分(包括垂直相邻的沟道层215之间的间隙277A的任何剩余间隔)。在一些实施例中，因为电极层287(或者其上的覆盖层289，如果存在)在介电鳍231和沟道层215之间合并，所以体金属层350可能无法渗透至空隙279中。因此，这些空隙279保留在器件区域200A中。同时，在器件区域200B中不存在类似的空隙。换句话说，电极层2845从高k栅极介电层282的包裹沟道层215的侧壁表面连续延伸至高k栅极介电层282的位于介电鳍231的侧壁上的侧壁表面，不留下开口间隔。体金属层350包括合适的导电材料，诸如Al、W和/或Cu。体金属层350可以额外或共同包括其它金属、金属氧化物、金属氮化物、其它合适的材料或它们的组合。在一些实施例中，实施CMP工艺以平坦化器件200的顶面并且以暴露介电鳍231的顶面(诸如暴露介电帽234的顶面)。
可以提供进一步制造步骤以完成器件200的制造。例如，方法100可以形成电连接至源极/漏极部件260(图2B)的源极/漏极接触件，形成电连接至体金属层350的栅极通孔，并且形成连接器件200中的晶体管和其它组件的多层互连件以形成完整的IC。
虽然不旨在进行限制，但是本发明的一个或多个实施例为半导体器件及其形成提供了许多益处。例如，使用本发明的实施例，对于介电鳍和沟道层之间的间隔非常紧密的情况，提高了多重图案化的栅极工艺的处理裕度。此外，仅实施了一个硬掩模。此外，由于空隙(或气隙)的存在，电容在栅极结构中减小。从而提高了器件的整体性能。
在一个示例性方面，本发明涉及方法。方法包括：提供结构，结构具有衬底和位于衬底表面上方并且邻近介电部件的半导体层的堆叠件。半导体层的每个在相应堆叠件内彼此垂直间隔开。形成包裹半导体层和介电部件的每个的栅极介电层。在栅极介电层上方和介电部件上方沉积第一栅电极材料的第一层。介电部件上的第一栅电极材料的第一层凹进至介电部件的顶面下方第一高度。在第一栅电极材料的第一层上方沉积第一栅电极材料的第二层。去除衬底的第一区域中的第一栅电极材料以暴露栅极介电层的位于第一区域中的部分，而保留衬底的第二区域中的第一栅电极材料。在栅极介电层的暴露部分上方和第一栅电极材料的剩余部分上沉积第二栅电极材料。
在一些实施例中，第一区域是n型器件区域，并且第二区域是p型器件区域。在一些实施例中，覆盖层的形成封闭介电部件和半导体层之间的气隙。在一些实施例中，沉积第一层包括在相邻半导体层上形成第一层的相对表面。相对表面彼此间隔开第一距离。沉积第二层包括沉积具有等于或大于第一距离的厚度的第二层。在一些实施例中，沉积第一层包括在介电部件上形成第一层的第一侧面以及在半导体层中的一个的侧壁上形成第一层的第二侧面，其中第二侧面面向第一侧面。此外，沉积第二层包括形成在第一侧面和第二侧面之间合并的第二层。在一些实施例中，沉积第二层包括在介电部件上方沉积。此外，方法还包括在沉积第二层之后，使第二层凹进以暴露介电部件的侧壁表面。在一些实施例中，沉积第二栅电极材料包括在第一区域中沉积第二栅电极材料的包裹半导体层的第一部分以及在第二区域中的半导体层的顶面上方沉积第二栅电极材料的第二部分。
在一个示例性方面，本发明涉及方法。方法包括：在第一对介电部件之间的第一区域中的衬底上方形成第一纳米结构；在第二对介电部件之间的第二区域中的衬底上方形成第二纳米结构；以及形成包裹第一纳米结构和第二纳米结构的栅极介电层。方法还包括在第一对介电部件和第二对介电部件上形成第一栅电极材料的包裹栅极介电层的第一层。方法还包括使第一层凹进以暴露第一对介电部件和第二对介电部件的顶部。此外，方法包括在第一对介电部件和第二对介电部件的暴露顶部上以及第一层上形成第一栅电极材料的第二层。此外，方法包括去除第一对介电部件之间的第一栅电极材料以暴露栅极介电层的部分。方法额外包括在栅极介电层的位于第一对介电部件之间的暴露部分上以及在第一栅电极材料的位于第二对介电部件之间的剩余部分上沉积第二栅电极材料。
在一些实施例中，第一区域是n型器件区域，并且第二区域是p型器件区域。在一些实施例中，第一层包括位于第一纳米结构和第二纳米结构上方的第一部分以及位于第一对介电部件和第二对介电部件的顶面和侧面上的第二部分。此外，使第一层凹进包括形成覆盖第一层的第一部分的保护层。使第一层凹进还包括使保护层和第一层的第二部分凹进，而不到达第一层的第二部分的顶面。使第一层凹进额外包括去除凹进的保护层。在一些实施例中，形成第一层包括在垂直相邻的纳米结构之间形成开口。此外，形成第二层包括利用第一栅电极材料填充开口。在一些实施例中，去除第一对介电部件之间的第一栅电极材料包括形成覆盖第二区域并且具有暴露第一区域的开口的掩模元件。此外，去除第一对介电部件之间的第一栅电极材料也包括使用第一蚀刻条件通过开口去除第一栅电极材料；以及使用第二蚀刻条件去除掩模元件。第一栅电极材料在第一蚀刻条件下具有第一蚀刻速率并且在第二蚀刻条件下具有第二蚀刻速率。掩模元件在第一蚀刻条件下具有第三蚀刻速率并且在第二蚀刻条件下具有第四蚀刻速率。第一蚀刻速率与第三蚀刻速率的比率大于10:1，并且第三蚀刻速率与第四蚀刻速率的比率小于1:10。在一些实施例中，方法还包括形成包裹第二栅电极材料的覆盖层，以及在覆盖层上形成体金属层。形成覆盖层在覆盖层的部分之中形成多个空隙。形成体金属层不填充多个空隙。
在一个示例性方面，本发明涉及器件。器件包括：半导体衬底，具有衬底表面；半导体层，位于半导体衬底上方并且沿垂直于衬底表面的第一方向与半导体衬底分隔开。器件也包括：介电部件，邻近半导体层，从衬底表面沿第一方向延伸。介电部件具有面向半导体层的第一侧面和与第一侧面相对的第二侧面。器件还包括：栅极介电层，具有包裹半导体层的第一部分和位于介电部件的第一侧面上的第二部分。此外，器件包括第一栅电极层和第二栅电极层。第一栅电极层包括包裹栅极介电层的第一部分的第一段，以及从第一段延伸至栅极介电层的第二部分的侧壁表面的第二段。此外，第二段具有高于第一栅电极层的第一段的顶面并且低于介电部件的顶面的顶面。第二栅电极层位于第一栅电极层的第一段的顶面上、位于第一栅电极层的第二段的顶面和侧壁表面上以及位于介电部件的第一侧面上。
在一些实施例中，半导体层是第一半导体层，并且器件还包括位于第一半导体层和半导体衬底之间的第二半导体层。栅极介电层具有包裹第二半导体层的第三部分。此外，栅极介电层的第一部分的侧壁表面与栅极介电层的第二部分的侧壁表面横向分隔开第一距离。栅极介电层的第一部分的底面与栅极介电层的第三部分的顶面垂直间隔开第二距离。第一距离大于第二距离。在一些实施例中，第一距离比第二距离大约1nm至约3nm。在一些实施例中，一对源极/漏极部件之间的距离是第三距离。第三距离比第二距离大约3nm至约5nm。在一些实施例中，第一栅电极层包括完全填充栅极介电层的第一部分和第三部分之间的间隔的层间部分。在一些实施例中，半导体层是第一半导体层。器件还包括第三半导体层和第四半导体层，第一半导体层和第三半导体层位于介电部件的两个相对侧上。并且第三半导体层和第四半导体层位于介电部件的相同侧上。介电部件的第二侧面面向第三半导体层和第四半导体层。第二栅电极层包括包裹第三半导体层的第一段、包裹第四半导体层的第二段和位于介电部件的第二侧面上的第三段。第二栅电极层的第一段、第二段和第三段封闭空隙。在一些实施例中，半导体层位于p型器件区域中。此外，器件还包括位于n型器件区域中的另一半导体层以及位于p型器件区域和n型器件区域中和第二栅电极层上方的覆盖层。此外，第二栅电极层包裹另一半导体层。覆盖层封闭n型器件区域中的多个空隙但不封闭p型器件区域中的多个空隙。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体器件的方法，包括：
提供结构，所述结构具有衬底和位于所述衬底的表面上方并且邻近介电部件的半导体层的堆叠件，所述半导体层的每个在所述相应堆叠件内彼此垂直间隔开；
形成包裹所述半导体层和所述介电部件的每个的栅极介电层；
在所述栅极介电层上方和所述介电部件上方沉积所述第一栅电极材料的第一层；
使所述介电部件上的所述第一栅电极材料的所述第一层凹进至所述介电部件的顶面下方第一高度；
在所述第一栅电极材料的所述第一层上方沉积所述第一栅电极材料的第二层；
去除所述衬底的第一区域中的所述第一栅电极材料以暴露所述栅极介电层的位于所述第一区域中的部分而不去除所述衬底的第二区域中的所述第一栅电极材料；以及
在所述栅极介电层的暴露部分上方和所述第一栅电极材料的剩余部分上沉积第二栅电极材料。
2.根据权利要求1所述的方法，其中，所述第一区域是n型器件区域，所述第二区域是p型器件区域。
3.根据权利要求1所述的方法，还包括：在所述第二栅电极材料上方形成覆盖层，
其中，所述覆盖层的形成封闭所述介电部件和所述半导体层之间的气隙。
4.根据权利要求1所述的方法，其中，沉积所述第一层包括在相邻半导体层上形成所述第一层的相对表面，所述相对表面彼此间隔开第一距离，以及
其中，沉积所述第二层包括沉积具有等于或大于所述第一距离的厚度的第二层。
5.根据权利要求1所述的方法，其中，沉积所述第一层包括在所述介电部件上形成所述第一层的第一侧面以及在所述半导体层中的一个的侧壁上形成所述第一层的第二侧面，所述第二侧面面向所述第一侧面，以及
其中，沉积所述第二层包括形成在所述第一侧面和所述第二侧面之间合并的所述第二层。
6.根据权利要求1所述的方法，其中，沉积所述第二层包括在所述介电部件上方进行沉积，所述方法还包括在沉积所述第二层之后，使所述第二层凹进以暴露所述介电部件的侧壁表面。
7.根据权利要求1所述的方法，其中，沉积所述第二栅电极材料包括在所述第一区域中沉积所述第二栅电极材料的包裹所述半导体层的第一部分以及在所述第二区域中的所述半导体层的顶面上方沉积所述第二栅电极材料的第二部分。
8.一种形成半导体器件的方法，包括：
在第一对介电部件之间的第一区域中的衬底上方形成第一纳米结构；
在第二对介电部件之间的第二区域中的衬底上方形成第二纳米结构；
形成包裹所述第一纳米结构和所述第二纳米结构的栅极介电层；
在所述第一对介电部件和所述第二对介电部件上形成第一栅电极材料的包裹所述栅极介电层的第一层；
使所述第一层凹进以暴露所述第一对介电部件和所述第二对介电部件的顶部；
在所述第一对介电部件和所述第二对介电部件的暴露顶部上以及所述第一层上形成所述第一栅电极材料的第二层；
去除所述第一对介电部件之间的所述第一栅电极材料以暴露所述栅极介电层的部分；以及
在所述栅极介电层的位于所述第一对介电部件之间的所述暴露部分上以及在第一栅电极材料的位于所述第二对介电部件之间的剩余部分上沉积第二栅电极材料。
9.根据权利要求8所述的方法，其中，所述第一区域是n型器件区域，并且所述第二区域是p型器件区域。
10.一种半导体器件，包括：
半导体衬底，具有衬底表面；
半导体层，位于所述半导体衬底上方并且沿垂直于所述衬底表面的第一方向与所述半导体衬底分隔开；
介电部件，邻近所述半导体层，从所述衬底表面沿所述第一方向延伸，所述介电部件具有面向所述半导体层的第一侧面和与所述第一侧面相对的第二侧面；
栅极介电层，具有包裹所述半导体层的第一部分和位于所述介电部件的所述第一侧面上的第二部分；
第一栅电极层，其中，所述第一栅电极层包括包裹所述栅极介电层的所述第一部分的第一段，以及从所述第一段延伸至所述栅极介电层的所述第二部分的侧壁表面的第二段，所述第二段具有高于所述第一栅电极层的所述第一段的顶面并且低于所述介电部件的顶面的顶面；以及
第二栅电极层，位于所述第一栅电极层的所述第一段的顶面上、位于所述第一栅电极层的所述第二段的顶面和侧壁表面上以及位于所述介电部件的所述第一侧面上。
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