KR20200035896A - 나노 와이어 스택 gaa 디바이스용 별개의 에피택시 층 - Google Patents

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Abstract

본 발명은 개별적으로 형성된 나노 와이어 반도체 스트립의 스택으로부터 게이트-올-어라운드("GAA") 디바이스를 형성하기 위한 기술을 설명한다. 개별적으로 형성된 나노 와이어 반도체 스트립은 각각의 GAA 디바이스에 맞게 조정된다. 트렌치가 에피택시 층의 제1 스택에 형성되어, 에피택시 층의 제2 스택을 형성하기 위한 공간을 한정한다. 트렌치 바닥이 변형되어, 형상 또는 결정질 패싯 배향에서 결정되거나 또는 공지된 파라미터를 갖는다. 트렌치 바닥의 공지된 파라미터가 사용되어, 상대적으로 평평한 기저 표면을 가진 트렌치 바닥을 채우는데 적절한 프로세스를 선택한다.

Description

나노 와이어 스택 GAA 디바이스용 별개의 에피택시 층{SEPARATE EPITAXY LAYERS FOR NANOWIRE STACK GAA DEVICE}
상보성 금속 산화물 반도체(Complementary Metal Oxide Semiconductor, CMOS) 트랜지스터는 집적 회로를 위한 빌딩 블록이다. CMOS 스위칭 속도가 빠를수록 더 높은 구동 전류가 필요한데, 이는 CMOS 트랜지스터의 게이트 길이의 지속적 축소를 초래한다. 게이트 길이가 짧으면 게이트의 전류 제어 기능이 손상되는 바람직하지 않은 "쇼트-채널 효과"가 발생한다. FinFET 트랜지스터는 특히 쇼트-채널 효과를 극복하기 위해 개발되었다. 채널의 정전기 제어를 개선하는 추가 단계로서, 랩-어라운드(wrapped-around) 게이트를 가진 트랜지스터가 개발되었으며, 이러한 트랜지스터에서 게이트 부분은 상부면, 하부면 및/또는 측벽으로부터 반도체 채널 또는 채널 스트립을 에워쌀 수 있다.
본 발명은 개별적으로 형성된 나노 와이어 반도체 스트립의 스택으로부터 게이트-올-어라운드("GAA") 디바이스를 형성하기 위한 기술을 설명한다. 개별적으로 형성된 나노 와이어 반도체 스트립은 각각의 GAA 디바이스에 맞게 조정된다. 트렌치가 에피택시 층의 제1 스택에 형성되어, 에피택시 층의 제2 스택을 형성하기 위한 공간을 한정한다. 트렌치 바닥이 변형되어, 형상 또는 결정질 패싯 배향에서 결정되거나 또는 공지된 파라미터를 갖는다. 트렌치 바닥의 공지된 파라미터가 사용되어, 상대적으로 평평한 기저 표면을 가진 트렌치 바닥을 채우는데 적절한 프로세스를 선택한다.
본 발명의 양태는, 첨부의 도면과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 도면에서, 동일한 참조 번호는 문맥 상 달리 나타내지 않는 한 유사한 엘리먼트를 식별하거나 작용한다. 도면에서 엘리먼트의 크기 및 상대적인 위치는 반드시 축척대로 그려지는 것은 아니다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가 또는 감소될 수도 있다.
도 1은 예시적 집적 회로(IC)의 단면도이다.
도 2는 예시적인 프로세스의 플로우차트이다.
도 3a 내지 3j는 GAA 디바이스를 갖는 IC를 제조하는 예시적인 프로세스의 다양한 단계에서의 웨이퍼의 단면도이다.
본 발명은 개별적으로 형성된 나노 와이어 반도체 스트립의 스택으로부터 게이트-올-어라운드("GAA") 디바이스를 형성하기 위한 기술을 설명한다. 본원의 설명에서, "나노 와이어 스트립"또는 "나노 와이어"는 대략 2 nm 내지 대략 50 nm 범위의 에지 표면 치수를 갖는 스트립형 구조물을 언급한다. "나노 와이어 스트립"은 대략 2 nm 내지 대략 15 nm 범위의 에지 표면 직경을 갖는 스트립형 구조물을 언급할 수 있다. "나노시트 스트립"은 대략 2 nm 내지 대략 10 nm 범위의 높이 및 대략 6 nm 내지 대략 50 nm 범위의 폭을 갖는 에지 표면을 갖는 스트립형 구조물을 언급할 수 있다. 나노 와이어 반도체 스트립의 다른 치수 파라미터가 또한 가능하다. 본원의 설명에서, 용어 "나노 와이어"또는 "나노 와이어 스트립"또는 "스트립"은 나노 와이어, 나노 시트 또는 나노 슬래브를 포함하나 이에 제한되지 않는 임의의 형태의 스트립형 구조물을 언급하는데 사용된다.
개별적으로 형성된 나노 와이어 반도체 스트립은 각각의 GAA 디바이스디바이스에 맞게 만들어 진다. 예를 들면, 스트립의 사이즈, 재료 조성물 및 위치는 nFET 및 pFET 디바이스를 위해 별도로 설계된다. nFET와 pFET 디바이스 사이에서, 2 가지 형태의 디바이스 중 적어도 하나는 한정 공간 내에 국소적으로 형성된 나노 와이어 스트립으로 제조된다. 본 발명자는 트렌치에서와 같이 한정된 공간 내에서 에피택시 층의 성장에서, 퇴적된 에피택시 층의 프로파일은 한정된 공간의 바닥 표면 및 바닥 표면에 인접한 측벽 부분의 형상에 의해 영향을 받는다는 것을 관찰하였다. 구체적으로, 바닥 표면에 인접한 측벽 부분의 결정질 패싯(facet)은 측벽에 의한 에피택시 층의 성장에 영향을 미친다. 실제 생산에서, 트렌치 바닥의 형태는 의도적으로 또는 의도하지 않은 많은 요인에 의해 영향을 받을 수 있다.
본 기술은 트렌치 바닥 부분을 의도적으로 변형하거나 또는 생성하기 위한 프로세스를 포함하여, 형상 또는 결정질 패싯 배향에서 결정되거나 또는 공지된 파라미터를 갖게 한다. 이러한 파라미터가 결정됨에 따라, 후속 제조 프로세스가 그에 따라 시행된다.
예를 들면, 결정학적 이방성 습식 에칭이 시행되어 트렌치의 바닥에 리세스 부분을 형성한다. 리세스 부분의 깊이 및 리세스 부분의 측벽의 경사각은 이방성 에칭에 따라 결정된다. 이러한 파라미터가 주어짐에 따라, 실리콘 게르마늄 에피택시 층이 리세스 부분에 형성되어 리세스 부분을 채운다. 실리콘 게르마늄 에피택시 성장은 실리콘 게르마늄 재료가 리세스 부분의 측벽, 예를 들면, 실리콘의 {111} 패싯의 패싯 배향을 따르는 것보다 리세스 부분의 바닥 면, 예를 들면, 실리콘의 {100} 패싯의 패싯 배향을 따라 훨씬 빠르게 성장하도록 제어된다. 예를 들면, 실리콘 게르마늄 에피택시 프로세스는 {111} 패싯 대신 {100} 패싯에서 실리콘 게르마늄 성장을 용이하게 하도록 설계될 수 있다. 격자 불일치로 인해, {100} 패싯 실리콘 게르마늄은 {111} 패싯 실리콘의 리세스 부분의 측벽에 머무르지 않는다. 실리콘 게르마늄 에피택시 층이 실리콘 게르마늄의 {111} 패싯 대신에 {100} 패싯을 따라 사실상 성장함에 따라, 실리콘 게르마늄 에피택시 층은 리세스 부분의 바닥, 예를 들면, 실리콘의 {100} 패싯에 대해 사실상 평평하다. 베이스 실리콘 게르마늄 에피택시 층이 사실상 평탄함에 따라, 베이스 실리콘 게르마늄 에피택시 층 위에 퇴적된 실리콘 및 실리콘 게르마늄의 에피택시 층은 또한 평탄한 경향이 있다.
방법 실시예에서, 에피택시 실리콘 층 및 에피택시 실리콘 게르마늄 층의 제1 스택은 기판, 예를 들면, 실리콘 기판 위에 형성된다. 에피택시 실리콘 게르마늄 층 및 에피택시 실리콘 층은 교호하는 방식으로 수직으로 적층된다. 제1 스택에서의 실리콘 게르마늄 층은 제1 두께 및 제1 게르마늄 농도, 예를 들면, 총 실리콘 및 게르마늄 중에서 게르마늄의 원자 비(atomic ratio)를 갖는다. 제1 스택에서의 실리콘 층은 제1 스택에서의 실리콘 게르마늄의 제1 두께와 상이할 수 있는 제2 두께를 갖는다. 일 실시예에서, 제1 스택에서의 실리콘 층 및 실리콘 게르마늄 층은 에피택시 프로세스를 사용하여 형성되고 에피택시 층으로서 언급된다.
트렌치는 실리콘 기판을 노출시키는 에피택시 층의 제1 스택에 적어도 부분적으로 형성된다. 선택적으로, 유전체 재료의 디바이스 스페이서가 트렌치의 측벽에 의해 형성된다. 트렌치의 형성 후 또는 디바이스 스페이서의 형성 후, 트렌치의 바닥면이 실리콘 기판에서 리세스를 포함할 수 있다. 일반적으로, 리세스는 리세스의 상대적으로 평평한 바닥인 제1 부분을 포함한다. 리세스의 제2 부분은 편평한 바닥에 인접한 경사진 측벽 부분이다. 리세스의 실제 형상 또는 파라미터는 웨이퍼마다 바뀔 수 있다.
결정학적 이방성 에칭이 시행되어, 리세스 부분의 형상을 변형시킨다. 구체적으로, 변형은 기판의 상이한 결정질 패싯/평면 사이에서 상이한 에칭율을 갖는 결정학적 이방성 에칭 프로세스를 통해 달성된다. 예를 들면, 결정학적 이방성 에칭 프로세스는 {111} 패싯보다 {110} {100} 패싯에서 더 높은 에칭 율을 갖도록 제어된다. 결과적으로, 리세스 부분의 측벽이 실리콘 기판의 {111} 패싯에 사실상 존재하도록 변형된다. 실리콘의 경우, {111} 패싯은 {100} 평면에 대해 대략 54.7도의 각도를 갖는다. 변형 후, 리세스 부분의 측벽은 바닥 부분에 대해 대략 54.7도의 각도를 갖는다. 각도가 알려졌고 제어되는 한, 측벽의 다른 각도도 또한 가능하다. 예를 들면, 측벽의 각도가 대략 45 도 내지 대략 65 도의 범위 내에서 형성되어, 실리콘의 {111} 패싯 면과 {100} 평면 사이의 각도와 대체로 정렬되게 할 수 있다.
리세스 부분이 변형된 이후, 실리콘 게르마늄의 기저 층(base layer)이 에피택시 프로세스를 통해 리세스 부분에 형성된다. 실리콘 게르마늄은 갭 충전 특성이 우수하여, 리세스의 바닥의 미소한 요철도 실리콘 게르마늄 기저 층에 의해 채워질 수 있다. 또한, 에피택시 조건은 실리콘 게르마늄 재료가 예를 들면, 격자 불일치로 인해 {111} 패싯 상에 형성되지 않도록 선택되고 제어될 수 있다. 결과적으로, 실리콘 게르마늄 기저 층은 에지 부분에서 사실상 면이 없고 상대적으로 평평하다. 트렌치 내에 형성되어질 에피택시 층의 스택에 따라, 실리콘의 에피택시 기저 층이 실리콘 게르마늄 기저 층 위에 형성될 수 있다. 실리콘 게르마늄 기저 층의 표면이 상대적으로 평평하다면, 실리콘 기저 층의 표면 또한 상대적으로 평평하다. 실리콘 기저 층의 최상부 표면(top surface)은 실리콘 기판과 사실상 동일한 레벨에 있다. 실리콘 게르마늄 및 실리콘 기저 층이 사용되어, 리세스를 채우고 트렌치 내에 에피택시 층의 후속 퇴적을 위해 평평한 표면을 생성하게 한다. 실리콘 게르마늄 및 실리콘 기저 층은 반도체 본체, 예를 들면, 디바이스의 채널을 형성하는데 사용되지는 않는다.
실리콘 에피택시 층 및 실리콘 게르마늄 에피택시 층의 제2 스택이 기저 층 위의 트렌치에 형성된다. 일 실시예에서, 제2 스택에서의 실리콘 게르마늄 에피택시 층은 제3 두께 및 제2 게르마늄 농도를 포함한다. 제2 스택에서의 실리콘 에피택시 층은 제4 두께를 포함한다. 일 실시예에서, 제2 스택에서의 실리콘 게르마늄 층의 제3 두께는 제1 스택에서의 실리콘 게르마늄 층의 제1 두께와 상이하다. 제2 스택에서의 실리콘 층의 제4 두께는 제1 스택에서의 실리콘 층의 제2 두께와 상이하다. 또한, 제2 스택에서의 실리콘 게르마늄 층의 제2 게르마늄 농도는 제1 스택에서의 실리콘 게르마늄 층의 제1 게르마늄 농도와 상이하다.
에피택시 층의 제1 스택 및 에피택시 층의 제2 스택이 패턴화되어, 제1 디바이스 및 제2 디바이스에 대한 제1 핀 영역 및 제2 핀 영역을 형성한다. 제1 디바이스는 제1 핀 영역 위에 형성된다. 제2 디바이스는 제2 핀 영역 위에 형성된다. 실리콘 게르마늄 기저 층 및 실리콘 기저 층은 또한 제2 핀 영역 아래에 패턴화될 수 있다. 실리콘 게르마늄 기저 층은 실리콘 게르마늄 층의 바닥 표면과 대략 54.7도의 각도를 갖는 역 테이퍼진 측벽을 갖는다.
이하의 설명은 제공된 주제의 특징을 구현하기 위한 상이한 실시예 또는 예를 제공한다. 본 발명을 간략화 하기 위해, 컴포넌트, 재료, 값, 단계, 배열 등의 특정한 예가 하기에서 설명된다. 이는, 물론, 예에 불과하며 제한하는 것은 아니다. 다른 컴포넌트, 재료, 값, 단계, 배열 등이 고려된다. 예를 들어, 다음의 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접 컨택하여 형성되는 실시예를 포함할 수도 있고, 또한 부가적인 피처들이 제1 및 제2 피처들 사이에 형성되어 제1 및 제2 피처들이 직접 컨택하지 않는 실시예들을 포함할 수도 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수도 있다. 이러한 반복은 단순함 및 명료함을 위한 것이며, 그 자체로 논의되는 다양한 실시예 및/또는 구성 사이의 관계를 나타내지 않는다.
또한, “밑에(beneath)", "아래에(below)", "하부의(lower)", "상에(above)", "상부의(upper)"등과 같이 공간적으로 상대적인 용어들이, 도면들에 도시된 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들) 간의 관계를 설명하는데 있어서, 설명의 편의를 위해 사용될 수도 있다. 이 공간적으로 상대적인 용어들은, 도면에 나타난 방향 외에도, 사용 또는 동작 중인 디바이스의 다른 방향들을 망라한다. 디바이스는 다른 방향으로(90도 회전되거나 다른 방향으로 회전) 배치될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 서술어는 따라서 마찬가지로 해석될 수 있다.
이하 설명에서, 특정한 특정 세부 사항이 설명되어, 본 발명의 다양한 실시예의 철저한 이해를 제공한다. 그러나, 이 분야의 기술에 숙련된 전문가는 이들 특정 세부 사항이 없이도 본 발명이 실시될 수 있음을 알 수 있을 것이다. 다른 예에서, 전자 컴포넌트 및 제조 기술과 관련된 널리 공지된 구조물은 본 발명의 실시예의설명을 불필요하게 모호하게 하는 것을 피하기 위해 상세히 설명되지 않았다.
문맥이 달리 요구하지 않는 한, 이하의 명세서 및 청구범위 전체에 걸쳐, "포함하다" 및 "포함하는"과 같이, 단어 "포함하다" 및 이의 변형은 개방적이고 포괄적인 의미, 즉, "포함하지만 이에 제한되지 않는다"는 의미로 해석되어야 한다.
제1, 제2 및 제3 과 같은 서수의 사용은 반드시 등급이 매겨진 순서의 의미를 암시하는 것이 아니라, 오히려 행위 또는 구조물의 다수의 사례 사이의 차이를 나타내기 위한 것이다.
본 명세서 전체에 걸쳐 "하나의 실시예"또는 "일 실시예"에 대한 언급은 이 실시예들과 관련하여 설명된 특정 특징, 구조물 또는 특성이 적어도 하나의 실시예에 포함됨을 의미한다. 따라서, 본 명세서 전체에 걸쳐 여러 곳에서 "하나의 실시예에서" 또는 "일 시 예에서"라는 문구출현이 반드시 동일한 실시예를 언급하는 것은 아니다. 게다가, 특정 특징, 구조물 또는 특성은 하나 이상의 실시예에서 임의의 적절한 방식으로 결합될 수 있다.
본 명세서 및 첨부된 청구범위에 사용될 시에, 단수 형태 "a", "an" 및 "the"는 내용이 명확하게 달리 지시하지 않는 한 복수의 지시 대상을 포함한다. 또한, 용어 "또는"은 내용이 명확하게 달리 지시하지 않는 한 "및/또는"을 포함하는 의미로 일반적으로 사용된다는 점에 유의해야 한다.
게이트 올 어라운드(gate all around, GAA) 트랜지스터 구조물은 임의의 적절한 방법에 의해 패턴화될 수 있다. 예를 들면, 구조물은 이중 패터닝 또는 다중 패터닝 프로세스를 포함한 하나 이상의 포토리소그래피 프로세스를 사용하여 패턴화될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피와 자기 정렬 프로세스(self-aligned process)를 결합하여, 예를 들면, 단일 직접 포토리소그래피 프로세스를 사용하여 획득할 수 있는 것과 다른 더 작은 피치를 갖는 패턴이 형성되게 할 수 있다. 예를 들면, 하나의 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패턴화된다. 스페이서는 자기 정렬 프로세스를 사용하여 패턴화된 희생 층과 나란히 형성될 수 있다. 희생 층은 그 후에 제거되고, 잔여 스페이서가 GAA 구조물을 패턴화하기 위해 사용될 수도 있다.
도 1은 CMOS 컴포넌트를 포함하는 예시적인 집적 회로 구조물 "IC"(100)의 단면도이다. 도 1을 참조하면, IC(100)는 기판(102)을 포함한다. 선택적으로, 기판(102)은 n-도핑 영역 "n-웰"(104) 및 p-도핑 영역 "p-웰"(106)을 포함한다. 예를 들면, pFET인 제1 디바이스(110)가 n-웰(104) 위에 및/또는 내에 형성된다. 예를 들면, nFET인 제2 디바이스(150)가 p-웰(106) 위에 및/또는 내에 형성된다. 하나 이상의 유전체(108)(또한 디바이스 스페이서(108)로 지징됨)는 제1 디바이스(110)와 제2 디바이스(150)를 서로 분리시키도록 위치된다. 디바이스 설계 또는 구성에 따라, n-웰(104) 또는 p-웰(106)이 기판(102)에 필요하지 않을 수 있음을 이해해야 한다. 본원 설명에서, n-웰(104) 및 p-웰(106)은 예시를 위해 사용되고 보편화를 위해 기판 영역(104) 및 기판 영역(106)이라 지칭된다.
제1 디바이스(110) 및 제2 디바이스(150)는 각기 복수의 개별 반도체 나노 와이어 스트립(120, 160) (예시를 위해 각각에 대해 4개가 도시)의 수직 스택을 각각 포함한다. 일 실시예에서, 나노 와이어 스트립(120)은 실리콘 게르마늄이고 나노 와이어 스트립(160)은 실리콘이다. 제1 디바이스(110) 및 제2 디바이스(150)는 각각의 개별 나노 와이어 스트립(120, 160)의 적어도 일부를 둘러싸는 예를 들면, 에워싸는 게이트 구조물(130, 170)를 각각 포함한다. 개별 나노 와이어 스트립(120, 160)은 디바이스(110, 150)의 채널 영역으로 구성되고 각각의 소스/드레인 영역(140, 180)과 접합을 형성한다. 소스/드레인 영역(140, 180)은 내부 스페이서(134, 174) 및/또는 외부 스페이서(132, 172)에 의해 각각의 게이트(130, 170)로부터 분리된다.
일 실시예에서, 디바이스(110)는 pFET로 구성되고 디바이스(150)는 nFET로 구성된다. 나노 와이어 스트립(120)은 실리콘 게르마늄 또는 다른 적절한 반도체 재료이다. 소스/드레인 영역(140)은 실리콘 게르마늄("SiGe") 또는 실리콘-게르마늄-붕소("SiGeB"), 또는 P-형 디바이스를 위한 다른 적절한 반도체 재료이다. 소스/드레인 영역(180)은 실리콘-탄소-인화물("SiCP"), 실리콘 탄화물("SiC"), 또는 실리콘 인화물("SiP"), 또는 N-형 디바이스를 위한 다른 적절한 반도체 재료이다. 소스/드레인 영역(140, 180)은 다양한 방식으로 각각 도핑될 수 있다. 예를 들면, 소스/드레인 영역(140)은 붕소, 갈륨, 인듐 및 III 족에서의 다른 적절한 도펀트로 도핑된다. 소스/드레인 영역(180)은 비소, 인 및 V 족에서의 다른 적절한 도펀트로 도핑된다.
도 1은 소스/드레인 구조물(140, 180)의 예시적인 실시예를 도시한다. 도시된 실시예에서, 소스/드레인 구조물(140, 180)은 나노 와이어 스트립(120, 160)의 에지 표면에 의해 각각의 나노 와이어 스트립(120, 160)과 각각 컨택한다. 또한, 소스/드레인 구조물(140, 180)은 각각의 유전체 층(142, 182)에 각각 인접한다. 유전체 층(142, 182)은 동일한 층일 수 있거나 또는 두 개의 상이한 층일 수 있다. 유전체 층(142, 182)은 디바이스 스페이서(108)의 재료와 동일한 유전체 재료를 포함할 수 있거나 또는 디바이스 스페이서(108)의 재료와 상이한 유전체 재료를 포함할 수 있다. 유전체 층(142, 182)은 실리콘 산화물, 실리콘 질화물, 저-k 유전체 재료 또는 다른 적절한 유전체 재료일 수 있다.
도 1은 예시적인 예로서 소스/드레인 영역(140, 180)과 채널 영역(120, 160) 사이의 예시적인 구조적 구성을 도시한다. 구체적으로, 소스/드레인 영역(140, 180)은 각각의 채널(120, 160)의 에지 표면과 각각 컨택한다. 이 예시적인 실시예는 본 발명의 범위 및 다른 실시예를 제한하지 않는다. 소스/드레인 구조물(140/180) 및 반도체 나노 와이어 스트립(120/160)의 다른 구조적 구성도 또한 가능하고 본 발명에 포함된다. 예를 들면, 소스/드레인 구조물(140/180)은 각각의 반도체 나노 와이어 스트립(120/160) 중 적어도 일부를 에워쌀 수 있다. 나노 와이어 스트립(120, 160)은(도 1에 도시된 바와 같이) 각각의 유전체 층(142, 182) 사이에서 수축되거나 또는 여러가지로 연장될 수 있다.
기판(102)은 결정질 구조물 및/또는 게르마늄과 같은 다른 기본 반도체로 만든 실리콘 기판을 포함할 수 있다. 대안으로 또는 추가로, 기판(102)은 실리콘 탄화물, 갈륨 비소, 인듐 비소 및/또는 인듐 인화물과 같은 화합물 반도체를 포함할 수 있다. 또한, 기판(102)은 실리콘-온 인슐레이터(silicon-on-insulator, SOI) 구조물도 또한 포함할 수 있다. 기판(102)은 에피택셜 층을 포함할 수 있고/있거나 성능 향상을 위해 변형될 수 있다.
일 실시예에서, 기판(102)은 실리콘의 {100} 패싯의 패싯 영역을 포함한다.
일 실시예에서, 게이트 구조물(130, 170)은 각각 대체 금속 게이트로서 각각 형성된다. 이하 설명은 게이트 구조물(130, 170)를 위한 재료의 예를 열거한다. 게이트(130, 170)의 게이트 전극(단순화를 위해 별도로 도시되지 않음)은 전도성 재료, 예를 들면, 금속 또는 금속 화합물을 포함한다. 게이트 구조물(130, 170)의 게이트 전극용으로 적절한 금속 재료는 루테늄, 팔라듐, 백금, 텅스텐, 코발트, 니켈 및/또는 전도성 금속 산화물 및 다른 적절한 P-형 금속 재료를 포함하고 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti), 탄탈룸(Ta), 알루미늄(Al), 알루미나이드(aluminide) 및/또는 전도성 금속 탄화물(예를 들면, 하프늄 탄화물, 지르코늄 탄화물, 티타늄 탄화물 및 알루미늄 탄화물) 및 n-형 금속 재료용으로 다른 적절한 재료를 포함한다. 일부 예에서, 게이트 구조물(130, 170)의 게이트 전극은 전계 효과 트랜지스터 디바이스의 성능을 향상시키기 위해 적절한 일 함수를 갖도록 튜닝된 일 함수 층을 각각 포함한다. 예를 들면, 적절한 n-형 일 함수 금속은 Ta, TiAl, TiAlN, TaCN, 기타 n-형 일 함수 금속 또는 이들의 조합을 포함하고, 적절한 p-형 일 함수 금속 재료는 TiN, TaN, 기타 p-형 일 함수 금속 또는 이들의 조합을 포함한다. 일부 예에서, 게이트 구조물(130, 170)의 게이트 전극이 게이트 유전체 위에 배치된 일 함수 층과 일 함수 층 위에 그리고 게이트 캡(단순화를 위해 도시되지 않음) 아래에 배치된 전도성 층을 각각 포함하도록 알루미늄 층, 구리 층, 코발트 층 또는 텅스텐 층과 같은 전도성 층이 일 함수 층 위에 형성된다. 한 예에서, 게이트 구조물(130, 170)의 게이트 전극은 설계 요구에 따라 대략 5 nm 내지 대략 40 nm 범위의 두께를 각각 갖는다.
예시적인 실시예에서, 게이트 구조물(130, 170)의 게이트 유전체 층(단순화를 위해 별도로 도시되지 않음)은 계면(interfacial) 실리콘 산화물 층(단순화를 위해 별도로 도시되지 않음), 예를 들면, 대략 5 내지 대략 10 옹스트롬(Å) 범위의 두께를 가진 열적 또는 화학적 산화물을 포함한다. 예시적인 실시예에 있어서, 게이트 유전체 층은 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산화질화물(HfSiON), 하프늄 탄탈룸 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), 하프늄 지르코늄 산화물(HfZrO), 이들의 조합 및/또는 다른 적절한 재료 중 하나 이상으로부터 선택된 고 유전 상수(high-k) 유전체 재료를 더 포함한다. 고-k 유전체 재료는 일부 응용에서 6보다 더 큰 유전 상수(k) 값을 포함한다. 설계 요구에 따라, 7 이상의 유전 상수(k) 값의 유전체 재료가 사용된다. 고-k 유전체 층은 원자 층 증착(atomic layer deposition, ALD) 또는 다른 적절한 기술에 의해 형성될 수 있다. 본원에 설명된 실시예에 따르면, 게이트 유전체 층의 고-k 유전체 층은 대략 10 내지 대략 30 옹스트롬(Å) 범위의 두께 또는 다른 적절한 두께를 포함한다.
일 실시예에서, 외부 스페이서(132, 172)는 실리콘 산화질화물(SiON), 실리콘 일산화물(SiO), 실리콘 옥시니트로카바이드(silicon oxynitrocarbide, SiONC), 실리콘 산화탄화물(SiOC), 진공 및 다른 유전체 또는 다른 적절한 재료와 같이, 저-k 유전체 재료, 예를 들면, 3.9 보다 더 낮은 k 값으로 형성된다. 외부 스페이서(132, 172)는 화학적 기상 증착(CVD), 고밀도 플라즈마 CVD, 스핀 온, 스퍼터링 또는 다른 적절한 접근법을 통해 형성될 수 있다.
일 실시예에서, 내부 스페이서(134, 174)는 저-k 유전체 재료로 형성된다. 일부 실시예에서, 내부 스페이서(134, 174)의 저-k 유전체 재료는 각각의 외부 스페이서(132, 172)의 유전 상수와 상이한 유전 상수를 가질 수 있다. 내부 스페이서(134, 174)를 위한 저-k 재료는 실리콘 산화질화물(SiON), 실리콘 일산화물(SiO), 실리콘 옥시니트로카바이드(SiONC), 실리콘 산화탄화물(SiOC) 또는 다른 적절한 저-k 유전체 재료 중 하나 이상을 포함한다. 일부 실시예에서, 내부 스페이서(134, 174) 재료의 k 값은 외부 스페이서(132, 172) 재료의 k 값과 동일하다. 한 예에서, 내부 스페이서(134, 174)는 또한 각각의 게이트 구조물(130, 170) 또는 각각의 소스/드레인 구조물(140, 180) 중 하나 이상에 인접한 하나 이상의 에어 갭을 포함한다.
일 실시예에서, 기저 층(190)은 기판(102) 내에 그리고 디바이스(110) 또는 디바이스(150) 중 하나 이상의 아래에 위치된다. 도 1은 예시적인 예로서, 기저 층(190)이 기판 영역(104) 내에 그리고 디바이스(110) 아래에 위치되며, 이는 본 발명의 범위를 제한하지 않는다. 일 실시예에서, 기저 층(190)은 하위 기판(102) 위에, 예를 들면, N-웰(104)에 직접 형성되는 실리콘 게르마늄 기저 층(192)을 포함한다. 일부 시나리오에서, 실리콘 기저 층(194)은 두개로 분할된 기저 층(190)인 실리콘 게르마늄 기저 층(192) 위에 형성된다. 일부 실시예에서, 기저 층(190)은 복수의 실리콘 게르마늄 기저 층 및 교호하는 방식으로 수직 적층된 다중 실리콘 기저 층을 포함할 수 있다. 일 실시예에서, 기저 층(190)의 표면(190S)은 기판(102)의 표면(102S)과 사실상 동일한 레벨에 있다.
일 실시예에서, 기저 층(190)은 바닥 부분(190B) 및 경사진 측벽 부분(190SW)을 포함한다. 바닥 부분(190B)와 경사진 측벽 부분(190SW) 사이의 각도(θ1)는 대략 5 도 내지 대략 89 도 사이의 범위 내에 있다. 일 실시예에서, 각도(θ1)는 대략 45 도 내지 대략 65 도 사이의 범위 내에 있다. 다른 실시예에서, 기판(102)이 결정질 실리콘인 경우, 각도(θ1)는 사실상 대략 54.7도이다.
실리콘 게르마늄 기저 층(192)의 두께(T1)는 대략 2 nm 내지 실리콘 게르마늄 기저 층(192)의 실리콘 게르마늄 재료의 임계 두께만큼 더 큰 범위 사이에서 변동한다. 실리콘 게르마늄 재료의 임계 두께는 실리콘 게르마늄 재료의 게르마늄 농도에 좌우된다. Si1-xGex의 임계 두께는 부적합 전위의 형성을 통해 변형의 완화가 일어나기 전에, Si 위에 성장될 수 있는 Si1-xGex의 최대 두께를 지칭한다. Si1-xGex의 임계 두께는 게르마늄 함유량, 즉 "x"에 크게 좌우된다. 구체적으로, 게르마늄 농도가 높을수록 실리콘 게르마늄 재료의 임계 두께가 낮아진다. 예를 들면, 게르마늄 기저 층(190)의 게르마늄 농도가 대략 20 %인 경우, 두께(T1)는 대략 2 nm 내지 대략 60 nm의 범위 내에 있다.
나노 와이어 스트립(120) 및 나노 와이어 스트립(160)은 상이한 에피택시 성장 과정에서 개별적으로 퇴적되는 에피택시 층의 스택으로부터 형성된다. 일 실시예에서, 나노 와이어 스트립(160)을 위한 에피택시 층은 제1 영역에 퇴적되는 반면에, 나노 와이어 스트립(120)을 위한 에피택시 층은 제1 영역 내에 포함된 제2 영역에 퇴적된다. 구체적으로, 나노 와이어 스트립(120)에 대한 에피택시 층은 나노 와이어 스트립(160)에 대한 에피택시 층에 형성되는 트렌치에 형성된다. 퇴적 과정은 본원에서 상세히 설명된다. 나노 와이어 스트립(120)과 나노 와이어 스트립(160)은 상이한 두께를 포함할 수 있다. 디바이스(110, 150) 중 하나를 제조하는데 사용된 특정 스트립과 제1 디바이스(110) 또는 제2 디바이스(150) 중 다른 하나의 나노 와이어 스트립(120, 160)이 동일한 에피택시 층으로 제조되지 않기 때문에, 디바이스(110, 150)가 서로 반드시 정렬되지는 않는다. 이와 같이, 디바이스(110, 150) 중 하나의 내부 스페이서(134, 174)는 디바이스(150, 110) 중 다른 하나의 나노 와이어 스트립(160, 120)과 측방향으로 정렬되지 않을 수 있다. 나노 와이어 스트립(120) 및 나노 와이어 스트립(160)은 보다 상세하게 본원에서 설명된 바와 같이 상이한 에피택시 과정에서 개별적으로 퇴적되는 에피택시 층의 스택으로부터 형성된다는 점에 재차 유의한다.
도 1은 n-웰(104)과 p-웰(106)이 서로 인접하여 형성되는 것을 도시하지만, 이에 제한되지는 않는다. 다른 실시예에서, p-웰(106) 및 n-웰(104)은 하나 이상의 절연체, 예를 들면, 얕은 트렌치 절연체(shallow trench insulation, "STI")에 의해 분리될 수 있다. 도 1은 더블-튜브(dual-tub) 프로세스가 사용되는 것 즉, p-웰(106) 및 n-웰(104) 둘다가 기판(102)에 형성되는 것을 도시한다. n-형 기판에서의 p-웰 프로세스 또는 p-형 기판에서의 n-웰 프로세스와 같은 다른 프로세스도 또한 가능하고 본 발명에 포함된다. 즉, 기판 영역(104, 106) 중 하나는 도핑된 로컬 영역에 있고 다른 하나는 도핑된 기판에 있을 수 있다. 기판 영역(104) 및 기판 영역(106) 둘다가 본질적인 또는 본질적으로 도핑된, 예를 들면, 의도하지 않게 도핑되는 것도 또한 가능하다.
도 2는 IC 디바이스, 예를 들면, 도 1의 예시적인 IC(100)를 제조하는 예시적인 프로세스를 도시한다. 도 3a 내지 도 3j는 도 2의 예시적인 프로세스에 따른 예시적인 IC(100)를 제조하는 프로세스에서 웨이퍼(300)의 상이한 단계를 단면도로 도시한다.
예시적인 동작(205)에서, 웨이퍼(300)가 수신된다. 도 3a는 웨이퍼(300)가 기판의 상부 표면(102S)에서 서로 공동 평면인 기판 영역(104), 예를 들면, n-웰, 및 기판 영역(106), 예를 들면, p-웰을 포함하는 기판(102)을 포함하는 것을 도시한다. 예시적인 예로서, 기판(102)은 결정질 {100} 패싯의 실리콘 기판이다. 도 3a는 비제한 예시적인 예로서, 기판 영역(104)과 기판 영역(106)이 서로 인터페이스하는 것을 도시한다. n-웰(104)은 비소 또는 인 또는 이들의 다양한 조합과 같은 V 족 원소의 도펀트 또는 불순물로 다양한 접근법으로 도핑될 수 있다. p-웰(106)은 붕소 또는 갈륨 또는 이들의 다양한 조합과 같은 III 족 원소의 불순물 또는 불순물로 다양한 접근법으로 도핑될 수 있다.
예시적인 동작(210)에서, 또한 도 3b에 관하여, 반도체 에피택시 층의 제1 스택(310)이 기판 영역(104) 및 기판 영역(106) 둘다의 상부에 전체적으로 형성된다. "전체적으로"라는 용어는 제1 스택(310)이 기판 영역(104) 또는 기판 영역(106) 중 하나에 대한 "국소적으로"와 비교하여 기판 영역(104 및 106) 둘다에 형성되는 것을 의미한다. 본원에 사용된 바와 같은 용어 "전체적으로"는 반드시 제1 스택(310)이 웨이퍼의 전체 표면 위에 형성되는 것을 의미하지는 않는다. 일 실시예에서, 제1 스택(310)은 제1 반도체 재료의 다중 에피택시 층(312)(예시적인 예로서 도시된 4 개의 층) 및 제2 반도체 재료의 다중 에피택시 층(314)(도시된 예로서 도시된 4 개의 층)을 포함한다. 일 실시예에서, 층(312)은 실리콘 게르마늄이고 층(314)은 실리콘이다.
일 실시예에서, 실리콘 게르마늄 에피택시 층(312)은 대략 2 nm 내지 대략 6 nm 범위의 두께(T2)를 각각 갖는다. 실리콘 에피택시 층(314)은 각각 대략 4 nm 내지 대략 10 nm 범위의 두께(T3)를 각각 갖는다. 일 실시예에서, 실리콘 에피택시 층(314)의 두께(T3)는 실리콘 게르마늄 에피택시 층(312)의 두께(T2)보다 더 크다. 일 실시예에서, 실리콘 에피택시 층(314)의 두께(T3)는 대략 8 nm이고 실리콘 게르마늄 에피택시 층(312)의 두께(T2)는 대략 5 nm이다.
제1 스택(310)의 에피택시 층(312, 314)은 감압 화학적 기상 증착(reduced pressure chemical vapor deposition, "RP-CVD"), 플라즈마 강화 화학적 기상 증착(plasma enhanced chemical vapor deposition, "PECVD"), 대기압 CVD, 유도성 PECVD, 핫 와이어 CVD, 원자 층 퇴적, 분자 층 퇴적 또는 다른 적절한 에피택시 접근법을 사용하여 형성된다.
예시적인 동작(215)에서, 또한 도 3c에 관하여, 제1 기판 영역(104) 위의 제1 스택(310)을 통해 트렌치(320)가 형성된다. 예를 들면, 산화물 마스크 층 또는 포토레지스트 층(321)이 형성되고 트렌치(320)를 형성하기 위한 표면을 노출하도록 패턴화된다. 트렌치(320)는 제1 기판 부분(104)의 적어도 일부를 노출시킨다. 일 실시예에서, 트렌치(320)는 반응성 이온 에칭(reactive-ion etching, "RIE")과 같은 건식 에칭 프로세스 또는 다른 적절한 건식 에칭 프로세스를 통해 형성된다. RIE가 지향성이므로, 트렌치(320)의 측벽(320SW)은 상대적으로 연직(plumb)한다. 트렌치(320)의 바닥(320B)는 상대적으로 평평한 것이 바람직하다. 그러나, 실제 생산에서, RIE는 상대적으로 평평한 중앙 바닥 부분(320BB) 및 경사진 바닥 측벽 부분(320BS)을 포함하는 바닥(320B)을 생산할 수 있다. 도 3c에서, 중앙 바닥 부분(320BB) 및 경사진 바닥 측벽 부분(320BS)은 점선을 사용하여 도시된다.
예시적인 동작(220)에서, 또한 도 3d에 관하여, 컨포멀(conformal) 유전체 층(322)이 제1 스택(310) 및 트렌치(320)를 포함하는 웨이퍼(300) 위에 퇴적된다. 유전체 층(322)은 산화물, 질화물 또는 다른 적절한 유전체 재료이고 CVD, ALD 또는 다른 적절한 퇴적 기술을 통해 형성된다. 유전체 층(322)의 퇴적 두께는 대략 5 nm 내지 대략 60 nm이다. 유전체 층(322)이 트렌치(320) 내에만 퇴적되고 제1 스택(310) 위에 퇴적되지 않을 수도 있다. 일 실시예에서, 마스크 층(321)이 제1 스택(310)을 덮고 있다.
예시적인 동작(225)에서, 또한 도 3e에 관하여, 디바이스 스페이서(108)가 제1 스택(310)과 트렌치(320) 사이에 형성된다. 구체적으로, 디바이스 스페이서(108)는 제1 스택(310)으로부터 트렌치(320)를 측면으로 분리한다. 디바이스 스페이서(108)는 유전체 층(322)을 패터닝함으로써 형성된다. 디바이스 스페이서(108)의 치수(들)는 후속 프로세스에서, 예를 들면, 마스크 층(321)이 나중에 제거된 이후에 변경될 수 있는데, 이는 반도체 웨이퍼 제조 분야에서 이해된다.
디바이스 스페이서(108)가 형성된 상태에서, 트렌치(320)의 바닥(320B)은 에칭에 의해 더 영향을 받을 수 있고 바닥(320B)은 점선으로 도시된 실제로는 평평한 바닥 부분(320BB) 및 경사진 바닥 측벽 부분(320BS)을 포함할 수 있다.
예시적인 동작(230)에서, 또한 도 3f에 관하여, 리세스 부분(330)이 트렌치(320)의 바닥(320B)을 변형함으로써 형성된다. 일 실시예에서, 변형은 기판(102) 재료의 상이한 결정질 패싯 배향에 대해 상이한 에칭율을 갖는 이방성 에칭을 통해 달성된다. 예를 들면, 기판(102)이 실리콘인 경우, 암모니아, HCl, KOH, TMAH 또는 EDP 중 하나 이상의 에천트가 사용되어, 결정학적 이방성 에칭을 실행할 수 있다. 예를 들면, 암모니아의 경우, 다양한 실리콘 패싯 중에서 상대적 에칭 속도는 {110}> {100} >> {110}이다. HCl의 경우, {100}, {110}, {111} 패싯 중에서 에칭 속도 차이는 10: 78: 9이다. KOH의 경우 {100}, {110}, {111} 패싯 중에서 에칭 속도 차이는 300: 600: 1이다. TMAH의 경우, {100}, {110}, {111} 패싯 중에서 에칭 속도 차이는 37: 68: 1이다. EDP의 경우 {100}, {110}, {111} 패싯 중에서 에칭 속도 차이는 20: 10: 1이다. 에칭 프로세스에서 적절한 에천트가 도포되면, 대응하는 리세스 부분(330)의 대응하는 프로파일이 형성된다. 예를 들면, 기판(102)이 실리콘의 {100} 패싯인 예에서, KOH 또는 TMAH 에천트는 상대적으로 평평한 바닥 부분(330B) 및 실리콘의 {111} 패싯에 사실상 존재하는 경사진 측벽 부분(330BS)을 가진 리세스 부분(330)을 형성할 것이다. 이 형태는 실리콘의 {100}, {110} 및 {111} 패싯 중에서 에칭 속도에서 대단한 차이를 통해 달성된다. 예를 들면, 일 실시예에서, 리세스 부분(330)의 측벽(330BS)과 바닥(330B) 사이의 각도(θ2)는 사실상 대략 54.7도인데, 이는 기본적으로 실리콘의 {111} 패싯 평면 대 {100} 패싯 평면 사이의 각도이다.
상이한 에천트를 선택하고 상이한 에칭 조건, 예를 들면, 에천트 용액 농도, 온도, 압력 등을 선택하므로, 리세스 부분(330)의 프로파일 또는 형상이 변한다. 예를 들면, 각도(θ2)는 대략 5 도 내지 대략 89 도 사이에서 가변할 수 있다. 이 각도 범위는 측벽(330BS)이 기울어 져 있고 연직/수직, 예를 들면, 90 도가 아니게 유지하는 것이 중요하다. 리세스 부분(330), 예를 들면, 바닥 부분(330B)에서 기판(102)의 표면까지의 깊이(D1)는 또한 대략 2 nm 내지 대략 80 nm로 가변할 수 있다. 그러나, 모든 이들 변형은 제어되거나 또는 제어 가능한 변형이다. 이와 같이, 리세스 부분(330)의 결과적으로 발생한 프로파일 또는 형상, 예를 들면, 각도(θ2) 및/또는 깊이(D1)의 파라미터는 시뮬레이션 또는 실험 데이터를 통해 상대적으로 결정되거나 공지된다. 결과적으로 발생한 리세스 부분(330)의 이들 공지된 파라미터는 기술(technique)이 필러 층 또는 층들의 표면이 상대적으로 평평하도록 적절한 방식으로 리세스 부분(330)을 채울 수 있게 한다.
일 실시예에서, 이방성 에칭 프로세스가 디바이스 스페이서(108)가 형성된 이후에 시행되기 때문에, 디바이스 스페이서(108) 아래의 기판(102)의 일부는 에칭 프로세스에 의해 제거된다. 따라서, 언더컷이 형성되고 리세스 부분(330)의 에지(330E)가 디바이스 스페이서(108) 아래로 연장된다.
예시적인 동작(235)에서, 또한 도 3g에 관하여, 반도체 기저 층(340)이 리세스 부분(330) 내에 형성되어 리세스 부분(330)을 채운다. 일 실시예에서, 반도체 기저 층은 갭 충전 특성을 갖는 재료의 반도체 기저 층을 포함한다. 예를 들면, 실리콘 게르마늄은 갭 충전 특성에 적절한 반도체 재료이다. 일 실시예에서, 반도체 기저 층(340)은 하나 이상의 실리콘 게르마늄 층(342)을 포함하는데, 실리콘 게르마늄 층(342) 중 하나가 하위 기판(102) 상에 직접 컨택한다. 즉, 리세스 부분(330)의 바닥(330B) 상의 미소한 갭은, 만일 있다면, 실리콘 게르마늄 기저 층(342)의 상부 표면(342U)으로 이동되지 않은 실리콘 게르마늄 층(342)에 의해 채워진다.
일 실시예에서, 에피택시 프로세스는 실리콘 게르마늄 기저 층(342)을 퇴적하는데 사용된다. 에피택시 프로세스는 실리콘 게르마늄 재료가 리세스 부분(330)의 측벽(330BS)의 패싯 배향(348)을 따르는 것보다 바닥(330B)의 패싯 배향(346)을 따라 더 빨리 성장하는 방식으로 조정된다. 그 결과, 패싯 배향(348)을 따른 에피택시 성장이 억제되고 실리콘 게르마늄 기저 층(342)은 사실상 배향(346)을 따라 퇴적되고 상대적으로 평평한 상부 표면(342U)을 갖는다. 예를 들면, 경사진 측벽(330BS)이 실리콘의 {111} 패싯 평면에 있고 바닥(330B)이 실리콘의 {100} 패싯 평면에 있는 경우, 실리콘 게르마늄 에피택시 프로세스는 {100} 패싯 실리콘 게르마늄을 퇴적하도록 조정된다. 격자 불일치로 인해, {100} 패싯의 성장된 실리콘 게르마늄은 {111} 패싯 실리콘의 경사진 측벽(330BS)에 남아있지 않는다. 예를 들면, 에피택시 프로세스는 대략 500 ℃내지 대략 650 ℃ 사이의 범위의 온도, 대략 10 Torr 내지 300 Torr 사이의 압력 범위를 포함할 수 있다. 전구체(precursor)는 SiH2Cl2("디클로로실란") 및 GeH4("게르만"), SiH4, Si2H6 및 Ge2H6 중 하나 이상일 수 있거나, 또는 실리콘 및 게르마늄에 대한 다른 적절한 전구체일 수 있다.
실리콘 게르마늄 기저 층 에피택시 프로세스는 리세스(330)의 알려졌거나 또는 결정된 파라미터, 예를 들면, 측벽(330BS)의 각도(θ2)에 기초하여 튜닝된다는 것이 이해되어야 한다. 각도(θ2)가 정확히 54.7도, 예를 들면, {111} 패싯이 아닌 경우, 측벽(330BS)의 패싯 배향(348)은 {100} 패싯, {110} 패싯 및 {111} 패싯의 성분을 포함할 수 있다. 에피택시 프로세스의 미세 조정은 적절한 에피택시 조건의 세트를 결정하여, 패싯 배향(348) 대신에 패싯 배향(346)을 따라 실리콘 게르마늄 층(342)의 선택적 성장을 달성한다. 게다가, 예시적인 동작(235) 및 예시적인 동작(230)은 또한 측벽(330BS)의 각도(θ2)가 고정된 에피택시 프로세스, 예를 들면, 상이한 패싯 배향 중에서 공지된 실리콘 게르마늄 퇴적 속도에 기초하여 결정되는 방식으로 역으로 조정될 수 있다. 그리하여, 적절한 결정학적 이방성 에칭 프로세스가 선택되어, 에피택시 프로세스에 적절한 결정된 각도(θ2)를 갖는 리세스 부분(330)을 형성한다.
이 기술이 적용되면, 트렌치(320)의 바닥 프로파일이 변형되거나 또는 결정된다. 각도(θ2) 및 깊이(D1)와 같은 파라미터는 시뮬레이션 또는 실험을 통해 얻어진다. 이러한 파라미터가 제공되면, 실리콘 게르마늄 기저 층(342)을 형성하는 에피택시 프로세스는 상대적으로 평평한 상부 표면(342U)을 달성하도록 제어 가능하다.
또한, 리세스 부분(330)의 깊이(D1)가 제공되면, 실리콘 게르마늄 에피택시 층(342)의 퇴적 두께가 정확하게 설계되고 예를 들면, 진동 수정 공진기(oscillating quartz resonator)를 통해 에피택시 프로세스 동안 현장에서 모니터될 수 있다. 이러한 현장 모니터링은 에피택시 프로세스의 박막 퇴적 성분에서 두께 제어에 사실상 실시간 피드백을 제공한다. 따라서, 실시간 모니터링 및 피드백 접근법을 통해 퇴적 프로세스 동안 동적으로 에피택시 파라미터를 최적화함으로써 에피택시 층(342)의 두께의 정확한 제어가 개선된다.
게다가, 디바이스 스페이서(108) 아래로 연장되는 에지(330E)의 구조적 특징은 실리콘 게르마늄 에피택시 층(342)에 대한 종횡비 변화 벤치 마크를 제공한다. 종횡비 변화 벤치 마크로, 에피택시 프로세스는 실리콘 게르마늄 에피택시 층(342) 또는 기저 층(340)의 임의의 추가 에피택시 층이 디바이스 스페이서(108)의 에지(330E) 또는 하부 표면(108L)에서 정지하도록 제어된다. 결과로서, 상부 표면(340U)은 디바이스 스페이서(108)가 안착되는 기판(102)의 상부 표면(102U)과 사실상 동일한 레벨에 있다. 또한, 기저 층(340)의 에지 부분(340E)은 디바이스 스페이서(108)의 하부 표면(108L) 아래로 연장된다.
일 실시예에서, 반도체 기저 층(340) 위에 형성되는 에피택시 층의 재료에 따라, 다른 기저 층(344)이 실리콘 게르마늄 기저 층(342) 위에 형성될 수 있다. 예를 들면, 실리콘 기저 층(344)은 실리콘 게르마늄 기저 층(342) 위에 형성될 수 있다. 측벽(330BS)의 패싯 방향(348) 및 바닥(330B)의 패싯 방향(346)에서의 에피택시 성장의 유사한 제어가 실리콘 기저 층(344)의 퇴적에 적용된다. 결과로서, 실리콘 기저 층(344)의 상부 표면은 상대적으로 평평하다.
도 3g는 예시적인 예로서, 반도체 기저 층(340)이 각기 실리콘 게르마늄 및 실리콘의 두 개의 층(342 및 344)을 포함한다는 것을 도시한다. 이 특정 예는 본 발명의 범위를 제한하지 않는다. 기저 층(340)은 상이한 패싯 방향을 따라 선택적 에피택시 성장에 적절한 다른 반도체 재료를 포함할 수 있다. 또한, 반도체 기저 층(340)은 리세스 부분(330)의 깊이(D1), 기저 층의 임계 두께, 및 기저 층(340)의 상부 표면(340U) 상에 직접 성장된 에피택시 층의 재료에 따라 두 개 층 이상의 상이한 기저 층을 포함할 수 있다. 예를 들면, 실리콘 게르마늄 기저 층(342)은 구조적 무결성을 유지하기 위해 기저층의 임계 두께보다 얇아야 한다. 실리콘 게르마늄 층의 임계 두께는 게르마늄 농도에 좌우된다. 예를 들면, 게르마늄 농도가 대략 20 %인 경우, 임계 두께는 대략 60 nm이다.
일 실시예에서, 기저 층(340)을 형성하는 것은 기저 층(340)의 에피택시 프로세스 이전에 리세스 부분(330)을 가열하는 프리 베이킹 프로세스(238)를 포함한다. 프리 베이킹 프로세스는 리세스 부분(330)의 바닥에서 자연 산화물을 제거한다. 일 실시예에서, 프리 베이킹 프로세스는 800-950 ℃의 표면 온도, 100 토르-300 토르의 표면 압력 및 대략 10-100 초 동안 수소의 흐름으로 시행된다.
예시적인 동작(240)에서, 또한 도 3h에 관하여, 에피택시 층(352, 354)의 제2 스택(350)이 기저 층(340) 위에 그리고 트렌치(320) 내에 형성된다. 제2 스택(350)은 교호하는 방식으로 수직으로 적층된 실리콘 게르마늄 에피택시 층(352) 및 실리콘 에피택시 층(354)을 포함한다. 일 실시예에서, 제2 스택(350)에서의 실리콘 게르마늄 층(352)의 두께(T4)는 제1 스택(310)에서의 실리콘 게르마늄 층(312)의 두께(T2)와 상이하다. 제2 스택(350)에서의 실리콘 층(354)의 두께(T5)는 제1 스택(310)에서의 실리콘 층(314)의 두께(T3)와 상이하다. 또한, 실리콘 게르마늄 층(352)의 두께(T4)는 제2 스택(350)에서 실리콘 층(354)의 두께(T5)와 상이하다.
또한, 제2 스택(350)에서의 실리콘 게르마늄 층(352)이 제1 스택(310)에서의 실리콘 게르마늄 층(312)과 별도로 형성됨에 따라, 실리콘 게르마늄 층(352)은 실리콘 게르마늄 층(312)과 상이한 게르마늄 농도를 포함할 수 있다.
도 3h에서 도시된 바와 같이, 제2 스택(350)이 형성된 이후에, 마스크 층(321)(도 3g)은 예를 들면, 에칭 또는 평탄화를 통해 제거될 수 있고, 디바이스 스페이서(108)도 절단되어, 평탄화 프로세스를 통해 수직 치수를 감소시킬 수 있다.
일 실시예에서, 두께(T2, T3, T4, T5)는 제1 스택(310) 및 제2 스택(350)을 위해 개별적으로 설계된다. 팩터(factor)는 각각의 에피택시 층(312, 314, 352, 354)이 채널 나노 와이어 스트립을 형성하기 위해 사용되는지 또는 희생 나노 와이어 스트립으로서 사용되는지를 포함할 수 있다. 팩터는 또한 그 다음부터 형성되어질 각각의 타입의 디바이스를 포함할 수 있다. 제1 스택(310) 및 제2 스택(350)은 상이한 타입의 디바이스, 예를 들면, nFET 및 pFET 디바이스를 제조하기 개별적으로 형성된다. 설명된 기술을 사용하여, 제1 스택(310) 및 제2 스택(350)은 개별적으로 형성되고 에피택시 층(312, 314, 352, 354)의 두께(T2, T3, T4, T5)가 제어되어, 각각의 디바이스, 예를 들면, nFET 및 pFET에 대한 개별 디바이스 설계 또는 작동 설계를 충족시킨다.
일 실시예에서, 후속 제조 프로세스를 용이하게 하기 위해, 제1 스택(310) 및 제2 스택(350)의 상부 표면(310U 및 350U)은 각기 사실상 동일한 레벨에 있다. 제2 스택(350)에서의 실리콘 게르마늄 층(352)의 두께(T4)는 제1 스택(310)에서의 실리콘 층(314)의 두께(T3)와 사실상 동일하며, 여기서 예를 들면, 8 nm이다. 제2 스택(350)에서의 실리콘 층(354)의 두께(T5)는 제1 스택(310)에서의 실리콘 게르마늄 층(312)의 두께(T2)와 사실상 동일하며, 여기서 예를 들면, 5 nm이다.
도 3h는 제1 스택(310) 및 제2 스택(350)이 각각의 실리콘 게르마늄 에피택시 층(312, 352) 및 실리콘 에피택시 층(314, 354) 사이에서 동일한 순차적 순서를 포함함을 도시한다. 즉, 스택(310, 350) 둘다는 바닥에서 실리콘 게르마늄 에피택시 층(312, 352)으로 시작하고 상단에서 실리콘 에피택시 층(314, 354)으로 끝난다. 이 예시적인 예는 본 발명의 범위를 제한하지 않는다. 제1 스택(310) 또는 제2 스택(350) 중 하나 이상은 바닥에서 실리콘 에피택시 층으로 시작할 수 있으며, 이는 또한 본 발명에서 가능하고 본 발명에 포함된다.
도 3h는 예시적인 예로서, 제2 스택(350) 및 제1 스택(310) 둘다가 실리콘 및 실리콘 게르마늄 에피택시 층을 포함한다는 것을 도시한다. 이 예는 본 발명의 범위를 제한하지 않는다. 다른 예에서, 제2 스택(350)은 제1 스택(310)의 에피택시 층으로부터 에피택시 층에 대한 다른 재료 조합을 포함할 수 있다.
GAA 프로세스에서, 제1 스택(310)의 실리콘 에피택시 층(314)은 nFET 디바이스의 나노 와이어 채널 영역을 재조하는데 사용되고, 제1 스택(310)의 실리콘 게르마늄 에피택시 층(312)은 예를 들면, 나중에 제거되어질 희생 나노 와이어 스트립을 제조하기 위해 사용된다. 제2 스택(350)의 실리콘 게르마늄 에피택시 층(352)은 pFET 디바이스의 나노 와이어 채널 영역을 제조하는데 사용되고, 제2 스택(350)의 실리콘 에피택시 층(354)은 희생 나노 와이어 스트립을 제조하는데 사용된다.
예시적인 동작(245)에서, 또한 도 3i에 관하여, 제1 스택(310) 및 제2 스택(350)이 패턴화되어, 실리콘 게르마늄 나노 와이어 스트립(312) 및 실리콘 나노 와이어 스트립(314)의 제1 패턴화된 스택(310P)과 실리콘 게르마늄 나노 와이어 스트립(352) 및 실리콘 나노 와이어 스트립(354)의 제2 패턴화된 스택(350P)을 형성한다. 일부 실시예에서, 제1 패턴화된 스택(310P) 및 제2 패턴화된 스택(350P)은 핀형이다.
일부 실시예에서, 패터닝은 또한 각기 핀형 제1 패턴화 스택(310P) 및 제2 패턴화 스택(350P) 아래에 핀형 기판 부분(106P, 104P)(둘다 점선으로 도시됨)을 각각 형성할 수 있다. 유전체 층은 각기 제2 기판 영역(106) 및 기저층(340)의 상부 표면(106U, 340U)의 레벨까지 핀형 기판 부분(106P, 104P)을 둘러싸게 형성될 수 있다. 핀형 기판 부분(104P)은 기저 층(340)의 패턴화 부분(190)(도 1)을 포함한다.
예시적인 동작(250)에서, 또한 도 3j에 관하여, nFET 디바이스(150) 및 pFET 디바이스(110)는 게이트-올-어라운드("GAA") 프로세스를 사용하여 제1 패턴화 스택(310P) 및 제2 패턴화 스택(350P) 위에 각기 형성된다. 예를 들면, nFET 디바이스(150)의 채널(160)은 실리콘 나노 와이어 스트립(314)으로 제조되고, pFET 디바이스(110)의 채널(120)은 실리콘 게르마늄 나노 와이어 스트립(352)으로 제조된다. 실리콘 게르마늄의 희생 나노 와이어 스트립(314)이 제거되고 nFET 디바이스(150)의 게이트 구조물(170)로 대체된다. 실리콘의 희생 나노 와이어 스트립(354)이 제거되고 pFET 디바이스(110)의 게이트 구조물(130)로 대체된다.
베이스 실리콘 게르마늄 층(192)(기저 층(342)으로부터 패턴화됨) 및 베이스 실리콘 층(194)(기저 층(344)으로부터 패턴 됨)은 pFET 디바이스(110) 아래의 패턴화 기판(104P)의 일부이다. 베이스 실리콘 게르마늄 층(192) 및 베이스 실리콘 층(194)은 채널 영역(120)을 제조하는데 사용되지 않는데, 이들 층 퇴적이 리세스 부분(330)을 채우도록 맞춤화되나 채널 영역(들)을 위해 맞춤화되지 않았기 때문이다.
기저 층(340)의 에지 부분(340E)이 디바이스 스페이서(108) 아래로 연장되기 때문에, 에지 부분(340E)의 적어도 일부는 기판(104)을 패턴화하고 핀형 기판 패턴(104P)을 형성한 이후에도 유지될 것이다. 일 실시예에서, 잔여 에지 부분(340E)은 최상부에서 디바이스 스페이서(108)에 인접하고 측면 쪽인 유전체 층(360)에 인접한다. 잔여 에지 부분(340E)은 기저 층(190)의 일부이며, 기저층(190)은 동일한 기저 층(340)으로부터 둘다 패턴화된다.
이해된 바와 같이, 도 3j는 도 1의 디바이스와는 상이한 관점에서 디바이스(110, 150)를 도시한다. 도 1 및 도 3j 중 하나 또는 둘다는 집적 회로에서 상보적인 방식으로 nFET 디바이스(150)와 pFET 디바이스(110) 사이의 상대적인 위치 및/또는 연결 배치와 관련하여 본 발명의 범위를 제한하려는 것은 아니다.
본원에서 설명된 바와 같이, 별개로 형성된 나노 와이어 스택(310, 350)에서 나노 와이어 스트립(312, 314, 352, 354)의 순차적 순서, 재료 및 두께 또는 다른 파라미터는 각각의 디바이스(150, 110)에 대해 개별적으로 맞춤화되고 최적화될 수 있다. 이러한 유연성은 pFET 및 nFET 디바이스의 디바이스 성능을 단독으로 및 개별적으로 향상시키는 데 유리하다. 또한, 디바이스 스페이서(108)는 나노 와이어 스택(310, 350)의 형성에 통합되며, 이는 바이폴라-CMOS-DMOS "BCD" 프로세스와 같은 고전압 아날로그 프로세스로의 CMOS 프로세스의 통합을 단순화시킨다.
또한, 기저 층(340)을 형성하는 설명된 기술은 트렌치의 경사진 바닥 부분에서의 에피택시 성장의 문제를 해결한다. 리세스 부분(330)의 제어된 패싯 각도 및 기저 층(340)에서의 기저 층의 제어된 에피택시 성장은 기저 층(340)의 상대적으로 평평한 상부 표면을 달성한다. 이러한 기저 층(340)은 기저 층 위에 반도체 층의 에피택시 성장을 용이하게 한다.
대안적 또는 추가적 실시예에서, 하드 마스크 층은 트렌치가 형성된 이후 제1 스택 위에 유지된다. 예를 들면, 하드 마스크 층은 트렌치를 에칭할 때 에칭 스톱 층으로서 패턴화될 수 있다. 트렌치가 에칭을 통해 형성된 이후, 하드 마스크 층은 제거되지 않거나 또는 늦게까지 제거되지 않는다. 잔여 하드 마스크 층은 에칭 성분 또는 후속 CMP 프로세스를 포함하는 후속 프로세스에서 추가적 에칭 스톱 층 또는 CMP 스톱층으로서 역할을 할 수 있다. 예를 들면, 후속 에피택시 프로세스는 에칭 컴포넌트를 포함할 수 있다. 하드 마스크 층은 실리콘 산화물, 알루미늄 하프늄 산화물, 마그네슘 알루미늄 산화물, 실리콘 질화물 또는 다른 적절한 에칭 스톱 재료 중 하나 이상이다.
하드 마스크 층은 제1 스택 위에 퇴적된 과잉 유전체 층을 제거하는 데 있어서 에칭 스톱 층 또는 CMP 스톱 층으로서 역할을 한다.
하드 마스크 층은 제2 스택이 예를 들면, 도 3f 내지 도 3h에서 도시된 프로세스와 유사한 프로세스를 통해 트렌치 내에 형성될 때까지 유지될 수 있다. 제2 스택이 형성된 이후, 하드 마스크 층은 예를 들면, 연마 프로세스를 통해 제거될 수 있고, 도 3h의 구조물이 획득될 수 있다.
본 발명은 이하 실시예의 설명으로 더 잘 이해될 수 있다:
일 실시예에서, 집적 회로는 제1 기판 영역 및 제2 기판 영역을 포함하는 기판을 포함한다. 집적 회로는 또한 제1 기판 영역 위의 제1 디바이스 및 제2 기판 영역 위의 제2 디바이스를 포함한다. 제1 디바이스는 제1 반도체 재료의 제1 복수의 나노 와이어 스트립, 제1 복수의 나노 와이어 스트립 중 적어도 하나를 둘러싸는 제1 게이트 구조물, 및 제1 복수의 나노 와이어 스트립 중 적어도 하나와 컨택하는 제1 소스/드레인 구조물을 포함한다. 제2 디바이스는 제2 기판 영역 위의 제2 반도체 재료의 제2 복수의 나노 와이어 스트립, 제2 복수의 나노 와이어 스트립 중 적어도 하나를 둘러싸는 제2 게이트 구조물, 및 제2 복수의 나노 와이어 스트립의 적어도 하나와 컨택하는 제2 소스/드레인 구조물을 포함한다. 집적 회로는 또한 제1 기판 영역 또는 제2 기판 영역 중 하나에 그리고 제1 디바이스 또는 제2 디바이스 중 대응하는 하나의 아래에 매립된 반도체 기저 층을 포함한다.
구조물 실시예에서, 구조물은 기판, 기판의 리세스 부분에 매립된 기저 층, 반도체 베이스 영역 위의 디바이스를 포함한다. 베이스 영역은 기판과 다른 재료를 포함한다. 디바이스는 반도체 재료의 복수의 나노 와이어 스트립, 복수의 나노 와이어 스트립 중 적어도 하나를 둘러싸는 게이트 구조물, 및 복수의 나노 와이어 스트립 중 적어도 하나와 컨택하는 소스/드레인 구조물을 포함한다.
방법 실시예에서, 제1 복수의 반도체 층의 제1 스택은 결정질 기판 위에 형성된다. 트렌치는 제1 스택 내에 형성되어, 트렌치를 통해 결정질 기판을 노출시킨다. 디바이스 스페이서는 트렌치의 측벽에 인접하여 형성된다. 리세스 부분은 리세스가 바닥 부분과 바닥 부분에 대해 각도를 갖는 경사진 측벽 부분을 갖도록 결정질 기판의 결정질 패싯 중에서 이방성인 에칭 프로세스를 통해 트렌치의 바닥에 형성된다. 반도체 기저 층은 리세스 부분 내에 형성된다. 제2 복수의 반도체 층의 제2 스택은 반도체 기저 층 위에 형성된다.
1) 본 개시의 실시형태에 따른 집적 회로는, 제1 기판 영역 및 제2 기판 영역을 포함하는 기판; 상기 제1 기판 영역 위의 제1 반도체 재료의 제1 복수의 스트립, 상기 제1 복수의 스트립 중 적어도 하나를 에워싸는 제1 게이트 구조물, 및 상기 제1 복수의 스트립 중 적어도 하나와 컨택하는 제1 소스/드레인 구조물을 포함하는 제1 디바이스; 상기 제2 기판 영역 위의 제2 반도체 재료의 제2 복수의 스트립, 상기 제2 복수의 스트립 중 적어도 하나를 에워싸는 제2 게이트 구조물, 및 상기 제2 복수의 스트립 중 적어도 하나와 컨택하는 제2 소스/드레인 구조물을 포함하는 제2 디바이스; 및 상기 제1 기판 영역 또는 상기 제2 기판 영역 중 하나 내에 그리고 상기 제1 디바이스 또는 상기 제2 디바이스 중 대응하는 하나의 아래에 매립된 반도체 기저 층을 포함한다.
2) 본 개시의 실시형태에 따른 집적 회로는, 상기 제1 디바이스와 상기 제2 디바이스 사이에 위치된 디바이스 스페이서 구조물을 더 포함한다.
3) 본 개시의 실시형태에 따른 집적 회로에 있어서, 상기 반도체 기저 층은 상기 디바이스 스페이서 아래로 연장된다.
4) 본 개시의 실시형태에 따른 집적 회로에 있어서, 상기 제1 복수의 스트립은 제1 스트립 및 상기 제1 스트립에 인접한 제2 스트립을 포함하고, 상기 제1 스트립과 상기 제2 스트립 사이의 수직 거리는 상기 제1 스트립의 두께보다 더 작다.
5) 본 개시의 실시형태에 따른 집적 회로에 있어서, 상기 제2 복수의 스트립은 제3 스트립 및 상기 제3 스트립에 인접한 제4 스트립을 포함하고, 상기 제3 스트립과 상기 제4 스트립 사이의 수직 거리는 상기 제3 스트립의 두께보다 더 작다.
6) 본 개시의 실시형태에 따른 집적 회로에 있어서, 상기 제1 반도체 재료는 실리콘이고, 상기 제2 반도체 재료는 실리콘 게르마늄이다.
7) 본 개시의 실시형태에 따른 집적 회로에 있어서, 상기 반도체 기저 층은 상기 기판 바로 위에 실리콘 게르마늄 기저 층을 포함한다.
8) 본 개시의 실시형태에 따른 집적 회로에 있어서, 상기 반도체 기저 층은 상기 실리콘 게르마늄 기저 층 위에 실리콘 기저 층을 더 포함한다.
9) 본 개시의 실시형태에 따른 집적 회로에 있어서, 상기 반도체 기저 층의 측벽은 경사져 있다.
10) 본 개시의 다른 실시형태에 따른 구조물은, 기판; 상기 기판의 리세스 부분에 매립된 기저 층; 및 상기 기저 층 위에 있고, 반도체 재료의 복수의 스트립, 상기 복수의 스트립 중 적어도 하나를 에워싸는 게이트 구조물, 및 상기 복수의 스트립 중 적어도 하나와 컨택하는 소스/드레인 구조물을 포함하는 디바이스를 포함하며, 상기 기저 층은 상기 기판과는 상이한 재료를 포함한다.
11) 본 개시의 다른 실시형태에 따른 구조물에 있어서, 상기 기저 층은 상기 복수의 반도체 재료의 스트립을 지나 측방으로 연장된다.
12) 본 개시의 다른 실시형태에 따른 구조물은, 상기 기판 위의 유전체 디바이스 스페이서를 더 포함하고, 상기 기저 층의 에지는 상기 유전체 디바이스 스페이서 아래로 연장된다.
13) 본 개시의 다른 실시형태에 따른 구조물에 있어서, 상기 게이트 구조물은 내부 스페이서에 의해 상기 소스/드레인 구조물로부터 분리된다.
14) 본 개시의 또 다른 실시형태에 따른 방법은, 결정질 기판 위에 제1 복수의 반도체 층의 제1 스택을 형성하는 단계; 상기 결정질 기판을 노출시키기 위해 상기 제1 스택 내에 트렌치를 형성하는 단계; 상기 트렌치의 측벽에 인접한 디바이스 스페이서를 형성하는 단계; 상기 결정질 기판의 결정질 패싯 중에서 이방성인 에칭 프로세스를 통해 상기 트렌치의 바닥에 리세스 - 상기 리세스는 바닥 부분과 상기 바닥 부분에 대해 각도를 가지고 경사진 측벽 부분을 가짐 - 를 형성하는 단계; 상기 리세스 부분 내에 반도체 기저 층을 형성하는 단계; 및 상기 반도체 기저 층 위에 제2 복수의 반도체 층의 제2 스택을 형성하는 단계를 포함한다.
15) 본 개시의 또 다른 실시형태에 따른 방법에 있어서, 상기 반도체 기저 층을 형성하는 단계는 프리 베이킹 프로세스를 포함한다.
16) 본 개시의 또 다른 실시형태에 따른 방법에 있어서, 상기 바닥 부분과 상기 경사진 측벽 부분 사이의 각도는 대략 5 도 내지 대략 89도이다.
17) 본 개시의 또 다른 실시형태에 따른 방법에 있어서, 상기 결정질 기판은 실리콘이고 상기 각도는 대략 45 도 내지 대략 65 도의 범위 내에 있다.
18) 본 개시의 또 다른 실시형태에 따른 방법에 있어서, 에피택시 프로세스가 상기 반도체 기저 층을 형성하는 단계에서 사용되며, 상기 에피택시 프로세스는 상기 바닥 부분의 패싯 배향을 따르는 것 보다 상기 경사진 측벽 부분의 패싯 배향을 따라 더 느리게 상기 반도체 기저 층의 에피택셜 재료를 형성한다.
19) 본 개시의 또 다른 실시형태에 따른 방법에 있어서, 상기 제1 스택은 제1 실리콘 게르마늄 층을 포함하고, 상기 제2 스택은 제2 실리콘 게르마늄 층을 포함하고, 상기 제2 실리콘 게르마늄 층은 상기 제1 실리콘 게르마늄 층과 상이한 게르마늄 농도를 포함한다.
20) 본 개시의 또 다른 실시형태에 따른 방법에 있어서, 상기 제1 스택은 제1 실리콘 층을 포함하고, 상기 제2 스택은 제2 실리콘 층을 포함하고, 상기 제2 실리콘 층은 상기 제1 실리콘 층과 상이한 두께를 포함한다.
전술된 다양한 실시예는 추가 실시예를 제공하기 위해 조합될 수 있다. 본 명세서에서 언급되고/되거나 출원 데이터 시트에 열거된 모든 미국 특허, 미국 특허 출원 공보, 미국 특허 출원, 외국 특허, 외국 특허 출원 및 비 특허 공보는 전체로 참조하여 본원에 통합된다. 실시예의 양태는 필요에 따라 다양한 특허, 출원 및 공개의 개념을 사용하여 또 다른 실시예를 제공하도록 변형될 수 있다.
이들 및 다른 변경은 전술된 설명에 비추어 실시예에 행해질 수 있다. 일반적으로, 이하 청구범위에서, 사용된 용어는 청구범위를 본 명세서 및 청구범위에 개시된 특정 실시예로 제한하는 것으로 해석되어서는 안되며, 이러한 청구범위에 속하는 모든 등가물의 범위와 함께 모든 가능한 실시예를 포함하는 것으로 해석되어야 한다. 따라서, 청구범위는 본 발명에 의해 제한되지 않는다.

Claims (10)

  1. 집적 회로로서,
    제1 기판 영역 및 제2 기판 영역을 포함하는 기판;
    상기 제1 기판 영역 위의 제1 반도체 재료의 제1 복수의 스트립, 상기 제1 복수의 스트립 중 적어도 하나를 에워싸는 제1 게이트 구조물, 및 상기 제1 복수의 스트립 중 적어도 하나와 컨택하는 제1 소스/드레인 구조물을 포함하는 제1 디바이스;
    상기 제2 기판 영역 위의 제2 반도체 재료의 제2 복수의 스트립, 상기 제2 복수의 스트립 중 적어도 하나를 에워싸는 제2 게이트 구조물, 및 상기 제2 복수의 스트립 중 적어도 하나와 컨택하는 제2 소스/드레인 구조물을 포함하는 제2 디바이스; 및
    상기 제1 기판 영역 또는 상기 제2 기판 영역 중 하나 내에 그리고 상기 제1 디바이스 또는 상기 제2 디바이스 중 대응하는 하나의 아래에 매립된 반도체 기저 층
    을 포함하는, 집적 회로.
  2. 제1항에 있어서,
    상기 제1 디바이스와 상기 제2 디바이스 사이에 위치된 디바이스 스페이서 구조물을 더 포함하는, 집적 회로.
  3. 제2항에 있어서,
    상기 반도체 기저 층은 상기 디바이스 스페이서 아래로 연장되는 것인, 집적 회로.
  4. 제1항에 있어서,
    상기 제1 복수의 스트립은 제1 스트립 및 상기 제1 스트립에 인접한 제2 스트립을 포함하고, 상기 제1 스트립과 상기 제2 스트립 사이의 수직 거리는 상기 제1 스트립의 두께보다 더 작은 것인, 집적 회로.
  5. 제4항에 있어서,
    상기 제2 복수의 스트립은 제3 스트립 및 상기 제3 스트립에 인접한 제4 스트립을 포함하고, 상기 제3 스트립과 상기 제4 스트립 사이의 수직 거리는 상기 제3 스트립의 두께보다 더 작은 것인, 집적 회로.
  6. 제1항에 있어서,
    상기 반도체 기저 층은 상기 기판 바로 위에 실리콘 게르마늄 기저 층을 포함하는 것인, 집적 회로.
  7. 제6항에 있어서,
    상기 반도체 기저 층은 상기 실리콘 게르마늄 기저 층 위에 실리콘 기저 층을 더 포함하는 것인, 집적 회로.
  8. 제1항에 있어서,
    상기 반도체 기저 층의 측벽은 경사져 있는 것인, 집적 회로.
  9. 구조물로서,
    기판;
    상기 기판의 리세스 부분에 매립된 기저 층; 및
    상기 기저 층 위에 있고, 반도체 재료의 복수의 스트립, 상기 복수의 스트립 중 적어도 하나를 에워싸는 게이트 구조물, 및 상기 복수의 스트립 중 적어도 하나와 컨택하는 소스/드레인 구조물을 포함하는 디바이스
    를 포함하며,
    상기 기저 층은 상기 기판과는 상이한 재료를 포함하는 것인, 구조물.
  10. 방법으로서,
    결정질 기판 위에 제1 복수의 반도체 층의 제1 스택을 형성하는 단계;
    상기 결정질 기판을 노출시키기 위해 상기 제1 스택 내에 트렌치를 형성하는 단계;
    상기 트렌치의 측벽에 인접한 디바이스 스페이서를 형성하는 단계;
    상기 결정질 기판의 결정질 패싯 중에서 이방성인 에칭 프로세스를 통해 상기 트렌치의 바닥에 리세스 - 상기 리세스는 바닥 부분과 상기 바닥 부분에 대해 각도를 가지고 경사진 측벽 부분을 가짐 - 를 형성하는 단계;
    상기 리세스 부분 내에 반도체 기저 층을 형성하는 단계; 및
    상기 반도체 기저 층 위에 제2 복수의 반도체 층의 제2 스택을 형성하는 단계
    를 포함하는, 방법.
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