KR102395096B1 - 수평 에피택시 성장을 이용하여 수직으로 적층된 나노와이어 채널을 갖는 전계효과 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 수평 에피택시 성장을 이용하여 수직으로 적층된 나노와이어 채널을 갖는 전계효과 트랜지스터 제조방법에 관한 것이다.
본 발명은 기판 상에 복수의 산화막과 질화막을 순차적으로 형성하고, 상기 기판 상에 형성된 복수의 산화막과 질화막의 외곽 영역을 식각하여 전계효과 트랜지스터의 액티브 영역을 정의하는 액티브 영역 정의단계, 상기 액티브 영역을 정의하기 위하여 식각된 영역에 격리 산화물을 형성하여 인접하는 소자를 상호 격리하는 소자 격리단계, 상기 기판이 노출되도록 상기 격리 산화물과 상기 액티브 영역의 일부를 식각한 후, 상기 격리 산화물과 상기 액티브 영역의 일부가 식각된 영역에 제1 소오스/드레인을 형성하는 제1 소오스/드레인 형성단계, 상기 액티브 영역을 구성하는 복수의 질화막을 식각하고, 상기 복수의 질화막이 식각된 영역에 수평방향의 선택적 에피택시 성장을 통하여 복수의 적층 나노선 형태를 갖는 복수의 채널을 형성하는 채널 형성단계, 상기 기판이 노출되도록 상기 제1 소오스/드레인의 맞은편에 위치하는 격리 산화물과 액티브 영역의 일부를 식각한 후, 상기 제1 소오스/드레인의 맞은편에 위치하는 격리 산화물과 액티브 영역의 일부가 식각된 영역에 제2 소오스/드레인을 형성하는 제2 소오스/드레인 형성단계 및 상기 액티브 영역을 구성하는 복수의 산화막의 중간영역을 제거한 후, 상기 복수의 채널이 GAA(Gate All Around) 구조를 갖도록 상기 복수의 산화막이 제거된 중간영역에 게이트를 형성하는 게이트 형성단계를 포함한다.
본 발명에 따르면, 기판과의 격자상수 차이에 영향을 받지 않고 채널을 형성할 수 있고, 채널 형성 과정에서 단일 물질을 수평성장시킴으로써 종래 기술의 문제점인 Si/SiGe 증착 이후의 후공정에서 발생하는 Si/SiGe 인터 믹싱(inter mixing)으로 인해 Si 채널층의 계면특성이 저하되는 문제점을 해결할 수 있다.
본 발명은 기판 상에 복수의 산화막과 질화막을 순차적으로 형성하고, 상기 기판 상에 형성된 복수의 산화막과 질화막의 외곽 영역을 식각하여 전계효과 트랜지스터의 액티브 영역을 정의하는 액티브 영역 정의단계, 상기 액티브 영역을 정의하기 위하여 식각된 영역에 격리 산화물을 형성하여 인접하는 소자를 상호 격리하는 소자 격리단계, 상기 기판이 노출되도록 상기 격리 산화물과 상기 액티브 영역의 일부를 식각한 후, 상기 격리 산화물과 상기 액티브 영역의 일부가 식각된 영역에 제1 소오스/드레인을 형성하는 제1 소오스/드레인 형성단계, 상기 액티브 영역을 구성하는 복수의 질화막을 식각하고, 상기 복수의 질화막이 식각된 영역에 수평방향의 선택적 에피택시 성장을 통하여 복수의 적층 나노선 형태를 갖는 복수의 채널을 형성하는 채널 형성단계, 상기 기판이 노출되도록 상기 제1 소오스/드레인의 맞은편에 위치하는 격리 산화물과 액티브 영역의 일부를 식각한 후, 상기 제1 소오스/드레인의 맞은편에 위치하는 격리 산화물과 액티브 영역의 일부가 식각된 영역에 제2 소오스/드레인을 형성하는 제2 소오스/드레인 형성단계 및 상기 액티브 영역을 구성하는 복수의 산화막의 중간영역을 제거한 후, 상기 복수의 채널이 GAA(Gate All Around) 구조를 갖도록 상기 복수의 산화막이 제거된 중간영역에 게이트를 형성하는 게이트 형성단계를 포함한다.
본 발명에 따르면, 기판과의 격자상수 차이에 영향을 받지 않고 채널을 형성할 수 있고, 채널 형성 과정에서 단일 물질을 수평성장시킴으로써 종래 기술의 문제점인 Si/SiGe 증착 이후의 후공정에서 발생하는 Si/SiGe 인터 믹싱(inter mixing)으로 인해 Si 채널층의 계면특성이 저하되는 문제점을 해결할 수 있다.
Description
본 발명은 수평 에피택시 성장을 이용하여 수직으로 적층된 나노와이어 채널을 갖는 전계효과 트랜지스터를 제조하는 방법에 관한 것이다. 보다 구체적으로, 본 발명은 기판과의 격자상수 차이에 영향을 받지 않고 채널을 형성할 수 있는 수평 에피택시 성장을 이용하여 수직으로 적층된 나노와이어 채널을 갖는 전계효과 트랜지스터 제조방법에 관한 것이다.
게이트-올-어라운드(Gate All Around, GAA) 채벌 구조의 전계효과 트랜지스터는 핀(fin) 형태의 채널 이후에 제안된 저전압 및 고효율의 트랜지스터이다.
이와 관련한 종래의 기술로서 Si 기판 위에 적층된 Si/SiGe 다중 채널 형성 이후에 SiGe 희생층을 식각하여 GAA 나노시트 Si 채널을 형성하는 방법이 제안되고 있다.
제안된 종래 기술은 Si 기판 위에 Si/SiGe 다중 채널을 에피택시 성장으로 통해 형성한다.
그러나 종래 기술은 에피택시 성장막 증착시 격자상수 차이에 의해 발생할 수 있는 결함 때문에, 적층 박막 물질은 Si 기판과 격자상수 차이가 적은 물질 및 두께 등으로 제한되는 문제점이 있다.
또한, Si/SiGe 증착 이후의 후공정에서 발생하는 Si/SiGe 인터 믹싱(inter mixing)으로 인해 Si 채널층의 계면특성이 저하되는 문제점이 있다.
본 발명의 기술적 과제는 기판과의 격자상수 차이에 영향을 받지 않고 채널을 형성할 수 있는 수평 에피택시 성장을 이용하여 수직으로 적층된 나노와이어 채널을 갖는 전계효과 트랜지스터 제조방법을 제공하는 것이다.
또한, 본 발명의 기술적 과제는 채널 형성 과정에서 단일 물질을 수평성장시킴으로써 종래 기술의 문제점인 Si/SiGe 증착 이후의 후공정에서 발생하는 Si/SiGe 인터 믹싱(inter mixing)으로 인해 Si 채널층의 계면특성이 저하되는 문제점을 해결하는 것이다.
이러한 기술적 과제를 해결하기 위한 본 발명에 따른 수평 에피택시 성장을 이용하여 수직으로 적층된 나노와이어 채널을 갖는 전계효과 트랜지스터 제조방법은 기판 상에 복수의 산화막과 질화막을 순차적으로 형성하고, 상기 기판 상에 형성된 복수의 산화막과 질화막의 외곽 영역을 식각하여 전계효과 트랜지스터의 액티브 영역을 정의하는 액티브 영역 정의단계, 상기 액티브 영역을 정의하기 위하여 식각된 영역에 격리 산화물을 형성하여 인접하는 소자를 상호 격리하는 소자 격리단계, 상기 기판이 노출되도록 상기 격리 산화물과 상기 액티브 영역의 일부를 식각한 후, 상기 격리 산화물과 상기 액티브 영역의 일부가 식각된 영역에 제1 소오스/드레인을 형성하는 제1 소오스/드레인 형성단계, 상기 액티브 영역을 구성하는 복수의 질화막을 식각하고, 상기 복수의 질화막이 식각된 영역에 수평방향의 선택적 에피택시 성장을 통하여 복수의 적층 나노선 형태를 갖는 복수의 채널을 형성하는 채널 형성단계, 상기 기판이 노출되도록 상기 제1 소오스/드레인의 맞은편에 위치하는 격리 산화물과 액티브 영역의 일부를 식각한 후, 상기 제1 소오스/드레인의 맞은편에 위치하는 격리 산화물과 액티브 영역의 일부가 식각된 영역에 제2 소오스/드레인을 형성하는 제2 소오스/드레인 형성단계 및 상기 액티브 영역을 구성하는 복수의 산화막의 중간영역을 제거한 후, 상기 복수의 채널이 GAA(Gate All Around) 구조를 갖도록 상기 복수의 산화막이 제거된 중간영역에 게이트를 형성하는 게이트 형성단계를 포함한다.
본 발명에 따른 수평 에피택시 성장을 이용하여 수직으로 적층된 나노와이어 채널을 갖는 전계효과 트랜지스터 제조방법에 있어서, 상기 액티브 영역 정의단계에서 형성되는 질화막의 개수는 상기 채널 형성단계에서 형성되는 채널의 개수를 정의하고, 상기 액티브 영역 정의단계에서 형성되는 질화막의 두께는 상기 채널 형성단계에서 형성되는 채널의 두께를 정의하고, 상기 액티브 영역 정의단계에서 형성되는 복수의 산화막 중에서 바텀(bottom) 산화막과 톱(top) 산화막을 제외한 중간(inter) 산화막의 두께는 상기 채널 형성단계에서 형성되는 채널의 간격을 정의하는 것을 특징으로 한다.
본 발명에 따른 수평 에피택시 성장을 이용하여 수직으로 적층된 나노와이어 채널을 갖는 전계효과 트랜지스터 제조방법에 있어서, 상기 바텀 산화막의 두께는 하기 수식을 충족하는 것을 특징으로 한다.
[수식]
tbot > WSDtan54.7°
tbot는 바텀 산화막의 두께이고, WSD는 제1 소오스/드레인과 제2 소오스/드레인의 폭이다.
본 발명에 따른 수평 에피택시 성장을 이용하여 수직으로 적층된 나노와이어 채널을 갖는 전계효과 트랜지스터 제조방법에 있어서, 상기 제1 소오스/드레인 형성단계에서 ART(Aspect Ratio Trapping) 방식에 따라 선택적 에피택시 성장되는 제1 소오스/드레인 및 상기 제2 소오스/드레인 형성단계에서 상기 ART 방식에 따라 선택적 에피택시 성장되는 제2 소오스/드레인의 결함(defect) 성분은 상기 바텀 산화막의 측벽에서 트래핑(trapping)되는 것을 특징으로 한다.
본 발명에 따른 수평 에피택시 성장을 이용하여 수직으로 적층된 나노와이어 채널을 갖는 전계효과 트랜지스터 제조방법에 있어서, 상기 채널 형성단계는 상기 제1 소오스/드레인, 상기 액티브 영역, 상기 격리 산화물 상에 마스크를 형성하는 마스크 형성단계, 상기 마스크의 전체 영역 중에서 상기 제1 소오스/드레인의 맞은편에 위치하는 격리 산화물 상에 형성된 영역을 제거하여 격리 산화물을 노출시키는 격리 산화물 노출단계, 상기 격리 산화물 노출단계에서 노출된 격리 산화물을 식각하여 상기 복수의 질화막의 측벽을 노출시키는 질화막 측벽 노출단계, 상기 복수의 질화막을 수평 방향으로 선택적으로 식각하여 상기 제1 소오스/드레인의 측벽을 노출시키는 제1 소오스/드레인 측벽 노출단계 및 상기 복수의 질화막이 식각된 영역에 수평방향의 선택적 에피택시 성장을 통하여 상기 복수의 질화막의 수에 대응하는 수를 갖는 적층 나노선 형태의 채널을 형성하는 적층 나노선 채널 형성단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 수평 에피택시 성장을 이용하여 수직으로 적층된 나노와이어 채널을 갖는 전계효과 트랜지스터 제조방법에 있어서, 상기 질화막 측벽 노출단계에서는, 상기 기판의 표면이 노출되지 않도록 상기 격리 산화물을 상기 바텀 산화막의 측벽의 중간 부분까지 식각하는 것을 특징으로 한다.
본 발명에 따른 수평 에피택시 성장을 이용하여 수직으로 적층된 나노와이어 채널을 갖는 전계효과 트랜지스터 제조방법에 있어서, 상기 적층 나노선 채널 형성단계에서 형성되는 적층 나노선 형태의 채널의 격자방향과 상기 제1 소오스/드레인 측벽 노출단계에서 노출된 제1 소오스/드레인의 측벽의 격자방향은 동일하게 (110)인 것을 특징으로 한다.
본 발명에 따른 수평 에피택시 성장을 이용하여 수직으로 적층된 나노와이어 채널을 갖는 전계효과 트랜지스터 제조방법에 있어서, 상기 제2 소오스/드레인 형성단계에서 노출된 기판의 격자방향은 (001)이고, 상기 제2 소오스/드레인은 상기 기판의 표면으로부터 (001) 방향으로 선택적 에피택시 성장되는 것을 특징으로 한다.
본 발명에 따르면, 기판과의 격자상수 차이에 영향을 받지 않고 채널을 형성할 수 있는 수평 에피택시 성장을 이용하여 수직으로 적층된 나노와이어 채널을 갖는 전계효과 트랜지스터 제조방법이 제공되는 효과가 있다.
또한, 채널 형성 과정에서 단일 물질을 수평성장시킴으로써 종래 기술의 문제점인 Si/SiGe 증착 이후의 후공정에서 발생하는 Si/SiGe 인터 믹싱(inter mixing)으로 인해 Si 채널층의 계면특성이 저하되는 문제점을 해결할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 수평 에피택시 성장을 이용하여 수직으로 적층된 나노와이어 채널을 갖는 전계효과 트랜지스터 제조방법의 공정 순서도이고,
도 2는 본 발명의 일 실시 예에 있어서, 채널 형성단계의 예시적인 구성을 나타낸 순서도이고,
도 3 및 도 4는 본 발명의 일 실시 예에 있어서, 액티브 영역 정의단계를 설명하기 위한 예시적인 단면도들이고,
도 5는 본 발명의 일 실시 예에 있어서, 소자 격리단계를 설명하기 위한 예시적인 단면도이고,
도 6 내지 도 8은 본 발명의 일 실시 예에 있어서, 제1 소오스/드레인 형성단계를 설명하기 위한 예시적인 단면도들이고,
도 9 내지 도 14는 본 발명의 일 실시 예에 있어서, 채널 형성단계를 설명하기 위한 예시적인 단면도들이고,
도 15 내지 도 17은 본 발명의 일 실시 예에 있어서, 제2 소오스/드레인 형성단계를 설명하기 위한 예시적인 단면도들이고,
도 18 내지 도 21은 본 발명의 일 실시 예에 있어서, 게이트 형성단계를 설명하기 위한 예시적인 단면도들이다.
도 2는 본 발명의 일 실시 예에 있어서, 채널 형성단계의 예시적인 구성을 나타낸 순서도이고,
도 3 및 도 4는 본 발명의 일 실시 예에 있어서, 액티브 영역 정의단계를 설명하기 위한 예시적인 단면도들이고,
도 5는 본 발명의 일 실시 예에 있어서, 소자 격리단계를 설명하기 위한 예시적인 단면도이고,
도 6 내지 도 8은 본 발명의 일 실시 예에 있어서, 제1 소오스/드레인 형성단계를 설명하기 위한 예시적인 단면도들이고,
도 9 내지 도 14는 본 발명의 일 실시 예에 있어서, 채널 형성단계를 설명하기 위한 예시적인 단면도들이고,
도 15 내지 도 17은 본 발명의 일 실시 예에 있어서, 제2 소오스/드레인 형성단계를 설명하기 위한 예시적인 단면도들이고,
도 18 내지 도 21은 본 발명의 일 실시 예에 있어서, 게이트 형성단계를 설명하기 위한 예시적인 단면도들이다.
본 명세서에 개시된 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1 구성 요소는 제2 구성 요소로 명명될 수 있고 유사하게 제2 구성 요소는 제1 구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접 연결되어 있거나 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소간의 관계를 설명하는 다른 표현들, 즉 "~사이에" 와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의된 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 수평 에피택시 성장을 이용하여 수직으로 적층된 나노와이어 채널을 갖는 전계효과 트랜지스터 제조방법의 공정 순서도이고, 도 2는 채널 형성단계의 예시적인 구성을 나타낸 순서도이고, 도 3 및 도 4는 액티브 영역 정의단계를 설명하기 위한 예시적인 단면도들이고, 도 5는 소자 격리단계를 설명하기 위한 예시적인 단면도이고, 도 6 내지 도 8은 제1 소오스/드레인 형성단계를 설명하기 위한 예시적인 단면도들이고, 도 9 내지 도 14는 채널 형성단계를 설명하기 위한 예시적인 단면도들이고, 도 15 내지 도 17은 제2 소오스/드레인 형성단계를 설명하기 위한 예시적인 단면도들이고, 도 18 내지 도 21은 게이트 형성단계를 설명하기 위한 예시적인 단면도들이다.
도 1 내지 도 21을 참조하면, 본 발명의 일 실시 예에 따른 수평 에피택시 성장을 이용하여 수직으로 적층된 나노와이어 채널을 갖는 전계효과 트랜지스터 제조방법은 액티브 영역 정의단계(S10), 소자 격리단계(S20), 제1 소오스/드레인 형성단계(S30), 채널 형성단계(S40), 제2 소오스/드레인 형성단계(S50) 및 게이트 형성단계(S60)를 포함하여 구성된다.
도 1, 도 3 및 도 4를 참조하면, 액티브 영역 정의단계(S10)에서는, 기판(10) 상에 복수의 산화막(21, 22, 23, 24)과 질화막(31, 32, 33)을 순차적으로 형성하고, 기판(10) 상에 형성된 복수의 산화막(21, 22, 23, 24)과 질화막(31, 32, 33)의 외곽 영역(OA)을 식각하여 전계효과 트랜지스터의 액티브 영역(AA)을 정의하는 과정이 수행된다.
도면상에는 질화막(31, 32, 33)이 3개이고 산화막(21, 22, 23, 24)이 4개인 것으로 도시되어 있으나, 이는 설명의 편의를 위한 것일 뿐이며, 질화막과 산화막의 개수는 이에 한정되지 않으며 전계효과 트랜지스터의 성능을 높이기 위하여 매우 많은 개수의 질화막과 산화막이 에피택시 성장 등의 방식으로 형성되도록 구성될 수 있다.
예를 들어, 기판(10)은 격자방향이 (001)인 실리콘 재질을 갖도록 구성될 수 있다.
예를 들어, 액티브 영역 정의단계(S10)에서 형성되는 질화막(31, 32, 33)의 개수는 후술하는 채널 형성단계(S40)에서 형성되는 채널의 개수를 정의하고, 액티브 영역 정의단계(S10)에서 형성되는 질화막(31, 32, 33)의 두께(tch)는 채널 형성단계(S40)에서 형성되는 채널의 두께를 정의하도록 구성될 수 있다.
또한, 액티브 영역 정의단계(S10)에서 형성되는 복수의 산화막(21, 22, 23, 24) 중에서 바텀(bottom) 산화막(21)과 톱(top) 산화막(24)을 제외한 중간(inter) 산화막(22, 23)의 두께(tint)는 채널 형성단계(S40)에서 형성되는 채널의 간격을 정의하도록 구성될 수 있다.
예를 들어, 바텀 산화막(21)의 두께는 하기 수식을 충족하도록 구성될 수 있으며, 이러한 구성의 이유 및 이에 따른 효과는 이후 제1 소오스/드레인 형성단계(S30)와 제2 소오스/드레인 형성단계(S50)를 설명하는 과정에서 설명한다.
[수식]
tbot > WSDtan54.7°
tbot는 바텀 산화막(21)의 두께이고, WSD는 제1 소오스/드레인(50)과 제2 소오스/드레인의 폭이다.
도 1 및 도 5를 참조하면, 소자 격리단계(S20)에서는, 액티브 영역(AA)을 정의하기 위하여 식각된 영역에 격리 산화물(40)을 형성하여 인접하는 소자를 상호 격리하는 과정이 수행된다.
예를 들어, 소자 격리단계(S20)는 격리 산화물(40)을 증착하고 증착된 격리 산화물(40)의 표면을 화학기계연마(Chemical Mechanical Polishing, CMP)하는 등의 방식으로 수행될 수 있으나, 그 구체적인 공정이 이에 한정되지는 않는다.
도 1, 도 6 내지 도 8을 참조하면, 제1 소오스/드레인 형성단계(S30)에서는, 기판(10)이 노출되도록 격리 산화물(40)과 액티브 영역(AA)의 일부를 식각한 후, 격리 산화물(40)과 액티브 영역(AA)의 일부가 식각된 영역에 제1 소오스/드레인(50)을 형성하는 과정이 수행된다.
예를 들어, 제1 소오스/드레인 형성단계(S30)와 후술하는 제2 소오스/드레인 형성단계(S50)에서는 제1 소오스/드레인(50)과 제2 소오스/드레인을 선택적 에피택시 성장하는 과정에서 ART(Aspect Ratio Trapping) 방식을 적용할 수 있으며, 이에 따라 기판(10)과의 격자상수 차이가 큰 물질을 이용하여 제1 소오스/드레인(50)과 제2 소오스/드레인을 성장할 수 있다.
ART(Aspect Ratio Trapping) 방식을 예시적으로 설명하면 다음과 같다.
알려진 바와 같이 Si 기판 상에 Ⅲ-Ⅴ화합물 반도체를 성장시키는데 있어, Si 기판과 Ⅲ-Ⅴ화합물 반도체 간의 격자상수의 부정합(lattice mismatch)과 계면(interface) 상에서의 결함, 특히 관통전위(threading dislocation)로 알려진 결정 결함의 문제가 있어, 실용성에 방해가 되고 있다.
이러한 관통전위 결함을 해소하기 위해 ART(Aspect Ratio Trapping) 기술이도입되었다. 일반적으로 관통전위는 물질의 격자 내부의 특정 방향으로 전위되는데, ART 기술은 산화막 측벽에서 관통전위를 고정시킴으로서 결함이 없는 Ⅲ-Ⅴ화합물 반도체를 얻을 수 있다.
본 발명의 일 실시 예는 이러한 ART 기술의 활용한 것으로서, 제1 소오스/드레인 형성단계(S30)에서 ART(Aspect Ratio Trapping) 방식에 따라 선택적 에피택시 성장되는 제1 소오스/드레인(50) 및 제2 소오스/드레인 형성단계(S50)에서 ART 방식에 따라 선택적 에피택시 성장되는 제2 소오스/드레인의 결함(defect) 성분은 바텀 산화막(21)의 측벽에서 트래핑(trapping)되도록 구성될 수 있다.
즉, 제1 소오스/드레인(50)과 제2 소오스/드레인의 결함(defect) 성분들은 바텀 산화막(21)의 측벽에서 모두 갇히게 되어 없어지고, 그 이후 영역부터 결함이 없는(defect-free) 단결정의 제1 소오스/드레인(50)과 제2 소오스/드레인 물질이 성장될 수 있다.
이를 위하여, 바텀 산화막(21)의 두께는 하기 수식을 충족하도록 구성되는 것이 바람직하다.
[수식]
tbot > WSDtan54.7°
tbot는 바텀 산화막(21)의 두께이고, WSD는 제1 소오스/드레인(50)과 제2 소오스/드레인의 폭이다.
도 1, 도 9 내지 도 14를 참조하면, 채널 형성단계(S40)에서는, 액티브 영역(AA)을 구성하는 복수의 질화막(31, 32, 33)을 식각하고, 복수의 질화막(31, 32, 33)이 식각된 영역에 수평방향의 선택적 에피택시 성장을 통하여 복수의 적층 나노선 형태를 갖는 복수의 채널을 형성하는 과정이 수행된다.
도 2에 예시된 바와 같이, 채널 형성단계(S40)는 마스크 형성단계(S41), 격리 산화물(40) 노출단계, 질화막 측벽 노출단계(S43), 제1 소오스/드레인 측벽 노출단계(S44) 및 적층 나노선 채널 형성단계(S45)를 포함하여 구성될 수 있다.
도 9에 예시된 바와 같이, 마스크 형성단계(S41)에서는, 제1 소오스/드레인(50), 액티브 영역(AA), 격리 산화물(40)의 전면 상에 마스크를 형성하는 과정이 수행된다.
도 10에 예시된 바와 같이, 격리 산화물 노출단계(S42)에서는, 마스크의 전체 영역 중에서 제1 소오스/드레인(50)의 맞은편에 위치하는 격리 산화물(40) 상에 형성된 영역을 제거하여 격리 산화물(40)을 노출시키는 과정이 수행된다.
도 11에 예시된 바와 같이, 질화막 측벽 노출단계(S43)에서는, 격리 산화물 노출단계(S42)에서 노출된 격리 산화물(40)을 식각하여 복수의 질화막(31, 32, 33)의 측벽을 노출시키는 과정이 수행된다.
예를 들어, 질화막 측벽 노출단계(S43)에서는, 기판(10)의 표면이 노출되지 않도록 격리 산화물(40)을 바텀 산화막(21)의 측벽의 중간 부분까지 식각하도록 구성될 수 있다. 이러한 구성을 통하여, 적층 나노선 채널 형성단계(S45)에서 기판(10)에서의 에피 성장을 막고, 수평 성장만 선택적으로 유도할 수 있다.
도 12에 예시된 바와 같이, 제1 소오스/드레인 측벽 노출단계(S44)에서는, 복수의 질화막(31, 32, 33)을 수평 방향으로 선택적으로 식각하여 제1 소오스/드레인(50)의 측벽을 노출시키는 과정이 수행되며, 노출된 제1 소오스/드레인(50)의 측벽의 격자방향은 (110)이다.
도 13에 예시된 바와 같이, 적층 나노선 채널 형성단계(S45)에서는, 복수의 질화막(31, 32, 33)이 식각된 영역에 수평방향의 선택적 에피택시 성장을 통하여 복수의 질화막(31, 32, 33)의 수에 대응하는 수를 갖는 적층 나노선 형태의 채널을 형성하는 과정이 수행된다.
도 14를 참조하면, 적층 나노선 채널 형성단계(S45)에서 형성되는 적층 나노선 형태의 채널의 격자방향과 제1 소오스/드레인 측벽 노출단계(S44)에서 노출된 제1 소오스/드레인(50)의 측벽의 격자방향은 동일하게 (110)이기 때문에, 채널을 수평 방향으로 선택적 에피택시 성장시킬 수 있다.
도 1, 도 15 내지 도 17을 참조하면, 제2 소오스/드레인 형성단계(S50)에서는, 기판(10)이 노출되도록 제1 소오스/드레인(50)의 맞은편에 위치하는 격리 산화물(40)과 액티브 영역(AA)의 일부를 식각(도 15 참조)한 후, 제1 소오스/드레인(50)의 맞은편에 위치하는 격리 산화물(40)과 액티브 영역(AA)의 일부가 식각된 영역에 제2 소오스/드레인을 형성(도 16 참조)하는 과정이 수행된다.
도 17을 참조하면, 제2 소오스/드레인 형성단계(S50)에서 노출된 기판(10)의 격자방향은 (001)이고, 제2 소오스/드레인은 기판(10)의 표면으로부터 (001) 방향으로 선택적 에피택시 성장되도록 구성될 수 있다.
이때 제1 소오스/드레인(50)과 마찬가지로 바텀 산화막(21)에 결함 성분들이 갇히게 되고, 채널 영역 부분은 결함이 없는 단결정을 유지한다.
또한, 제2 소오스/드레인의 성장 방향인 (001) 표면 대비, 채널의 (110) 표면은 결정 방향성에 따른 성장속도 차이로 인하여 거의 성장하지 않으며, (001)방향으로 주요하게 성장이 일어난다. 즉, 성장속도 차이로 (110) 표면의 성장을 억제하여, (001) 방향의 성장을 방해하지 않는다.
도 1, 도 18 내지 도 21을 참조하면, 게이트 형성단계(S60)에서는, 액티브 영역(AA)을 구성하는 복수의 산화막(21, 22, 23, 24)의 중간 영역(IA)을 제거한 후, 복수의 채널이 GAA(Gate All Around) 구조를 갖도록 복수의 산화막(21, 22, 23, 24)이 제거된 중간 영역(IA)에 게이트를 형성하는 과정이 수행된다.
도 20의 도면부호 Lch는 채널의 길이이고, Lsp는 스페이서 영역이 길이이고, IA는 복수의 산화막(21, 22, 23, 24)이 제거된 중간 영역(IA)이며, 복수의 산화막(21, 22, 23, 24)이 제거된 중간 영역(IA)에 게이트를 형성하는 과정에서 높은 일함수(high-k)를 갖는 물질이 적용될 수 있다
이상에서 상세히 설명한 바와 같이 본 발명에 따르면, 기판과의 격자상수 차이에 영향을 받지 않고 채널을 형성할 수 있는 수평 에피택시 성장을 이용하여 수직으로 적층된 나노와이어 채널을 갖는 전계효과 트랜지스터 제조방법이 제공되는 효과가 있다.
또한, 채널 형성 과정에서 단일 물질을 수평성장시킴으로써 종래 기술의 문제점인 Si/SiGe 증착 이후의 후공정에서 발생하는 Si/SiGe 인터 믹싱(inter mixing)으로 인해 Si 채널층의 계면특성이 저하되는 문제점을 해결할 수 있다.
10: 기판
21, 22, 23, 24: 산화막
31, 32, 33: 질화막
40: 격리 산화물
50: 제1 소오스/드레인
60: 마스크
71, 72, 73: 채널
80: 제2 소오스/드레인
90: 게이트
OA: 외곽 영역
AA: 액티브 영역
IA: 중간 영역
S10: 액티브 영역 정의단계
S20: 소자 격리단계
S30: 제1 소오스/드레인 형성단계
S40: 채널 형성단계
S41: 마스크 형성단계
S42: 격리 산화물 노출단계
S43: 질화막 측벽 노출단계
S44: 제1 소오스/드레인 측벽 노출단계
S45: 적층 나노선 채널 형성단계
S50: 제2 소오스/드레인 형성단계
S60: 게이트 형성단계
21, 22, 23, 24: 산화막
31, 32, 33: 질화막
40: 격리 산화물
50: 제1 소오스/드레인
60: 마스크
71, 72, 73: 채널
80: 제2 소오스/드레인
90: 게이트
OA: 외곽 영역
AA: 액티브 영역
IA: 중간 영역
S10: 액티브 영역 정의단계
S20: 소자 격리단계
S30: 제1 소오스/드레인 형성단계
S40: 채널 형성단계
S41: 마스크 형성단계
S42: 격리 산화물 노출단계
S43: 질화막 측벽 노출단계
S44: 제1 소오스/드레인 측벽 노출단계
S45: 적층 나노선 채널 형성단계
S50: 제2 소오스/드레인 형성단계
S60: 게이트 형성단계
Claims (8)
- 기판 상에 복수의 산화막과 질화막을 순차적으로 형성하고, 상기 기판 상에 형성된 복수의 산화막과 질화막의 외곽 영역을 식각하여 전계효과 트랜지스터의 액티브 영역을 정의하는 액티브 영역 정의단계;
상기 액티브 영역을 정의하기 위하여 식각된 영역에 격리 산화물을 형성하여 인접하는 소자를 상호 격리하는 소자 격리단계;
상기 기판이 노출되도록 상기 격리 산화물과 상기 액티브 영역의 일부를 식각한 후, 상기 격리 산화물과 상기 액티브 영역의 일부가 식각된 영역에 제1 소오스/드레인을 형성하는 제1 소오스/드레인 형성단계;
상기 액티브 영역을 구성하는 복수의 질화막을 식각하고, 상기 복수의 질화막이 식각된 영역에 수평방향의 선택적 에피택시 성장을 통하여 복수의 적층 나노선 형태를 갖는 복수의 채널을 형성하는 채널 형성단계;
상기 기판이 노출되도록 상기 제1 소오스/드레인의 맞은편에 위치하는 격리 산화물과 액티브 영역의 일부를 식각한 후, 상기 제1 소오스/드레인의 맞은편에 위치하는 격리 산화물과 액티브 영역의 일부가 식각된 영역에 제2 소오스/드레인을 형성하는 제2 소오스/드레인 형성단계; 및
상기 액티브 영역을 구성하는 복수의 산화막의 중간영역을 제거한 후, 상기 복수의 채널이 GAA(Gate All Around) 구조를 갖도록 상기 복수의 산화막이 제거된 중간영역에 게이트를 형성하는 게이트 형성단계를 포함하는, 수평 에피택시 성장을 이용하여 수직으로 적층된 나노와이어 채널을 갖는 전계효과 트랜지스터 제조방법.
- 제1항에 있어서,
상기 액티브 영역 정의단계에서 형성되는 질화막의 개수는 상기 채널 형성단계에서 형성되는 채널의 개수를 정의하고,
상기 액티브 영역 정의단계에서 형성되는 질화막의 두께는 상기 채널 형성단계에서 형성되는 채널의 두께를 정의하고,
상기 액티브 영역 정의단계에서 형성되는 복수의 산화막 중에서 바텀(bottom) 산화막과 톱(top) 산화막을 제외한 중간(inter) 산화막의 두께는 상기 채널 형성단계에서 형성되는 채널의 간격을 정의하는 것을 특징으로 하는, 수평 에피택시 성장을 이용하여 수직으로 적층된 나노와이어 채널을 갖는 전계효과 트랜지스터 제조방법.
- 제2항에 있어서,
상기 바텀 산화막의 두께는 하기 수식을 충족하는 것을 특징으로 하는, 수평 에피택시 성장을 이용하여 수직으로 적층된 나노와이어 채널을 갖는 전계효과 트랜지스터 제조방법
[수식]
tbot > WSDtan54.7°
tbot는 바텀 산화막의 두께이고, WSD는 제1 소오스/드레인과 제2 소오스/드레인의 폭이다.
- 제3항에 있어서,
상기 제1 소오스/드레인 형성단계에서 ART(Aspect Ratio Trapping) 방식에 따라 선택적 에피택시 성장되는 제1 소오스/드레인 및 상기 제2 소오스/드레인 형성단계에서 상기 ART 방식에 따라 선택적 에피택시 성장되는 제2 소오스/드레인의 결함(defect) 성분은 상기 바텀 산화막의 측벽에서 트래핑(trapping)되는 것을 특징으로 하는, 수평 에피택시 성장을 이용하여 수직으로 적층된 나노와이어 채널을 갖는 전계효과 트랜지스터 제조방법.
- 제1항에 있어서,
상기 채널 형성단계는,
상기 제1 소오스/드레인, 상기 액티브 영역, 상기 격리 산화물 상에 마스크를 형성하는 마스크 형성단계;
상기 마스크의 전체 영역 중에서 상기 제1 소오스/드레인의 맞은편에 위치하는 격리 산화물 상에 형성된 영역을 제거하여 격리 산화물을 노출시키는 격리 산화물 노출단계;
상기 격리 산화물 노출단계에서 노출된 격리 산화물을 식각하여 상기 복수의 질화막의 측벽을 노출시키는 질화막 측벽 노출단계;
상기 복수의 질화막을 수평 방향으로 선택적으로 식각하여 상기 제1 소오스/드레인의 측벽을 노출시키는 제1 소오스/드레인 측벽 노출단계;
상기 복수의 질화막이 식각된 영역에 수평방향의 선택적 에피택시 성장을 통하여 상기 복수의 질화막의 수에 대응하는 수를 갖는 적층 나노선 형태의 채널을 형성하는 적층 나노선 채널 형성단계를 포함하는 것을 특징으로 하는, 수평 에피택시 성장을 이용하여 수직으로 적층된 나노와이어 채널을 갖는 전계효과 트랜지스터 제조방법.
- 제5항에 있어서,
상기 질화막 측벽 노출단계에서는,
상기 기판의 표면이 노출되지 않도록 상기 격리 산화물을 상기 액티브 영역 정의단계에서 형성되는 복수의 산화막 중에서 바텀 산화막의 측벽의 중간 부분까지 식각하는 것을 특징으로 하는, 수평 에피택시 성장을 이용하여 수직으로 적층된 나노와이어 채널을 갖는 전계효과 트랜지스터 제조방법.
- 제5항에 있어서,
상기 적층 나노선 채널 형성단계에서 형성되는 적층 나노선 형태의 채널의 격자방향과 상기 제1 소오스/드레인 측벽 노출단계에서 노출된 제1 소오스/드레인의 측벽의 격자방향은 동일하게 (110)인 것을 특징으로 하는, 수평 에피택시 성장을 이용하여 수직으로 적층된 나노와이어 채널을 갖는 전계효과 트랜지스터 제조방법.
- 제7항에 있어서,
상기 제2 소오스/드레인 형성단계에서 노출된 기판의 격자방향은 (001)이고, 상기 제2 소오스/드레인은 상기 기판의 표면으로부터 (001) 방향으로 선택적 에피택시 성장되는 것을 특징으로 하는, 수평 에피택시 성장을 이용하여 수직으로 적층된 나노와이어 채널을 갖는 전계효과 트랜지스터 제조방법.
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| KR1020200163843A KR102395096B1 (ko) | 2020-11-30 | 2020-11-30 | 수평 에피택시 성장을 이용하여 수직으로 적층된 나노와이어 채널을 갖는 전계효과 트랜지스터 제조방법 |
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2020
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