KR100632686B1 - 반도체 소자 분리 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 분리 방법에 관한 것으로, 보다 자세하게는 반도체 기판 상에 CVD로 산화막을 증착하는 단계, 소자분리가 형성될 영역중에 절반을 건식 식각하는 단계, 상기 식각된 영역에 실리콘 에피택셜층을 키우는 단계, 상기 실리콘 에피택셜막 상에 얇은 산화막을 증착하는 단계, 포토레지스트를 적층한 후 실리콘 에피택셜막 부분을 제외한 산화막 영역 전부를 전면 건식 식각하는 단계, 포토레지스트를 제거하고 산화막를 성장시키는 단계, 상기 성장시킨 산화막을 식각하여 상기 반도체 기판상에 산화막을 제거하는 단계, 상기 반도체 기판 상에 노출된 곳에 실리콘 에피택셜막을 형성하는 단계, 상기 반도체 기판 상에 돌출된 산화막을 식각 하여 제거하는 단계로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 반도체 소자 분리 방법은 STI를 대체하여 수직방향의 산화막을 깊게 형성하여 소자 분리막를 분리시키는 MOSFET를 제조함으로써 산화막를 CVD 증착막으로 만들고, 산화을 사용하는 방법을 응용하여 산화막의 절연 특성과 표면 특성을 향상시키는 효과가 있다.
소자 분리막, 아이솔레이션, 에피택셜
Description
도 1은 종래 기술에 의한 반도체 소자 분리 단면도.
도 2a 내지 2h는 본 발명에 의한 반도체 소자 분리 단면도.
본 발명은 반도체 소자 분리 방법에 관한 것으로, 보다 자세하게는 반도체 소자 분리 방법은 STI(Shallow Trench Isolation: 이하 STI라고 칭함)를 대체하여 수직방향의 산화막을 깊게 형성하여 소자분리막를 아이솔레이션시키는 MOSFET(metal oxide semiconductor field effect transistor: 이하 MOSFET라고 칭함)을 제조하는 방법으로 산화막를 CVD 증착막으로 만들고, 산화을 사용하는 방법을 응용하여 산화막의 절연 특성과 표면 특성을 향상에 관한 것이다.
소자 분리(isolation) 기술이란 집적소자를 구성하는 개별 소자를 전기적 및 구조적으로 서로 분리시켜, 각 소자가 인접한 소자의 간섭을 받지 않고 독자적으로 주어진 기능을 수행할 수 있도록 하는데 필요한 기능을 집적 소자 제조시 부여하는 기술이다. 또한, 최근에는 고밀도 또는 고집적화의 관점에서 소자의 집적도를 높이기 위해서는, 개개의 소자의 면적을 축소시킴과 더불어 소자와 소자 사이의 분리 영역의 폭 및 면적을 축소하는 것이 필요하게 된다.
반도체 소자의 크기 및 디자인룰(design rule)이 점차 축소되어 미세화됨에 따라 소자의 집적도가 증가되고 있으며, 반도체 소자를 구성하는 중요한 요소인 MOSFET의 스케일도 점차 축소되고 있다.
그러나, MOSFET의 스케일 축소는 게이트 유효 채널 길이를 감소시켜 소스와 드레인 사이의 펀치쓰루 (punch through) 및 단채널 효과 (short channel effect)를 유발시킨다. 이러한 펀치쓰루 및 단채널 효과를 개선하기 위하여 SEG(Selective epitaxial growth: 이하 SEG라고 칭함) 공정을 이용한 반도체 소자의 제조 방법에 관한 연구가 진행되고 있다. 특히, 엘리베이티드 소스/드레인 (elevated source/drain) 형성을 위한 에피층을 형성하는 데 있어서 이방성 SEG 기술이 널리 사용되고 있다.
도 1은 종래 기술에 의한 반도체 소자 분리 단면도이다. 먼저 실리콘 기판(200)에 산화막을 형성한다. 그리고 활성영역 부위에서 산화막을 제거하여 기판을 드러낸 다음, 드러난 기판면을 시드 층으로 하여 선택적 성장을 실시하여 트렌치를 채운다. 따라서 산화막에 형성된 트렌치를 채우는 결정 성장 실리콘층(210)이 이후 형성성되는 트랜지스터 같은 반도체 소자의 활성영역의 활성층을 이루게 된다. 상기 얇은 아이솔레이션 산화막(isolation oxide)막을 CVD(chemical vapor depostion)으로 형성하도록 되어 있어 막의 결함으로 인해 아이솔레이션 성능이 나 빠질 수 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 반도체 소자 분리 방법은 STI를 대체하여 수직방향의 산화막을 깊게 형성하여 소자분리막를 아이솔레이션시키는 MOSFET을 제조하는 방법으로 산화막를 CVD 증착막으로 만들고, 산화을 사용하는 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 반도체 기판 상에 CVD로 산화막을 증착하는 단계, 소자분리가 형성될 영역중에 절반을 건식 식각하는 단계, 상기 식각된 영역에 실리콘 에피택셜층을 키우는 단계, 상기 실리콘 에피택셜막 상에 얇은 산화막을 증착하는 단계, 포토레지스트를 적층한 후 실리콘 에피택셜막 부분을 제외한 산화막 영역 전부를 전면 건식 식각하는 단계, 포토레지스트를 제거하고 산화막를 성장시키는 단계, 상기 성장시킨 산화막을 식각하여 상기 반도체 기판상에 산화막을 제거하는 단계, 상기 반도체 기판 상에 노출된 곳에 실리콘 에피택셜막을 형성하는 단계, 상기 반도체 기판 상에 돌출된 산화막을 식각 하여 제거하는 단계로 이루어진 반도체 소자 분리 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용 효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 실 명에 의해 보다 명확하게 이해될 것이다.
소자 분리막은 액티브 영역들간을 분리시켜, 각 액티브 영역들에 형성되는 소자들이 개별적으로 동작되도록 하기 위하여 형성되는 것이다. 이러한 소자분리막을 형성하기 위해, 기존에는 LOCOS(Local Oxidation Silicon) 또는 변형된 LOCOS 공정을 주로 이용하였으며, 최근에 들어서는 STI 공정을 주로이용하고 있다.
선택적 에피택셜 성장(SEG: Selective Epitaxial Growth)기법은 기판의 선택된 부분에서만 실리콘층을 결정 성장시킬 수 있는 방법이다. 따라서 실리콘 결정 성장을 실시함에 앞서 실리콘 결정 성장을 실시할 영역을 구분하게 된다. 이러한 구분은 기판의 표면에 실리콘 결정 성장이 가능한 물질과 가능하지 않은 물질을 구분하여 존재시킴으로써 이루어진다.
가령, 선택적 성장을 실시할 영역은 실리콘 산화막 등의 막질을 포토리소그래피와 식각을 통해 제거하고 실리콘 기판을 드러내게 된다. 그리고, 결정 성장이 가능하도록 실리콘 기판이 드러내지는 부분을 시드 창(seed window)라 한다.
도 2a 내지 2h는 본 발명에 의한 반도체 소자 분리 단면도이다.
먼저, 도 2a에 도시된 바와 같이 반도체 기판(101) 상에 CVD로 산화막(102)을 증착하고, 소자분리가 형성될 영역중에 절반을 건식 식각을 한다.
다음, 도 2b에 도시된 바와 같이 식각된 영역에 실리콘 에피택셜층(103)을 키운다.
다음, 도 2c에 도시된 바와 같이 실리콘 에피택셜막(103)상에 얇은 산화막(104)을 증착한다.
다음, 도 2d에 도시된 바와 같이 포토레지스트(도시안됨)를 적층한 후 실리콘 에피택셜막(103) 부분을 제외한 산화막(104) 영역 전부를 전면 건식 식각을 한다.
다음, 도 2e에 도시된 바와 같이 포토레지스트를 제거하고 산화막(105)를 성장시킨다.
다음, 도 2f에 도시된 바와 같이 산화막(105)을 식각하여 반도체 기판(101)상에 산화막(105)을 제거한다. 실리콘 에피택셜막(103) 상에 산화막(104)은 남는다.
다음, 도 2g에 도시된 바와 같이 반도체 기판(101) 상에 노출된 곳에 실리콘 에피택셜막(106)을 형성한다.
다음, 도 2h에 도시된 바와 같이 돌출된 산화막(104)을 식각하여 제거한다. 이후 기존의 STI를 사용한 MOSFET 제조공정에서 STI 제조부분을 제외한 순서로 제작한다.
상술한 본 발명 실시예는 STI를 대체하여 수직방향의 산화막을 깊게 형성하여 소자 분리막를 분리시키는 MOSFET을 제조함으로써 산화막을 CVD 증착막으로 만들고, 산화을 사용하는 방법을 응용하여 산화막의 절연 특성과 표면 특성을 향상시키는 것이다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시 예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양 한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 반도체 소자 분리 방법은 STI를 대체하여 수직방향의 산화막을 깊게 형성하여 소자 분리막를 분리시키는 MOSFET를 제조함으로써 산화막를 CVD 증착막으로 만들고, 산화을 사용하는 방법을 응용하여 산화막의 절연 특성과 표면 특성을 향상시키는 효과가 있다.
Claims (1)
- 반도체 소자 분리 방법에 있어서,(가) 반도체 기판 상에 CVD로 제 1 산화막을 증착하는 단계;(나) 상기 제 1 산화막에서 소자분리가 형성될 영역중에 절반을 건식 식각하는 단계;(다) 상기 식각된 영역내에 실리콘 에피택셜층을 성장시키는 단계;(라) 상기 실리콘 에피택셜층을 포함하여 상기 기판상에 얇은 제 2 산화막을 증착하는 단계;(마) 포토레지스트를 적층한 후 상기 실리콘 에피택셜층 부분을 제외하고 상기 제 1 및 제 2 산화막을 건식 식각하는 단계;(바) 상기 포토레지스트를 제거하고 상기 기판 전면 상에 제 3 산화막을 성장시키는 단계;(사) 상기 성장시킨 제 3 산화막을 전면 식각하되, 상기 실리콘 에피텍셜막의 측벽에 형성된 상기 제 3 산화막만을 남기고 상기 제 3 산화막을 전면 식각하는 단계;(아) 상기 (사) 단계에 의해 노출된 상기 반도체 기판 상에 상기 제 2 실리콘 에픽텍셜층을 형성하는 단계; 및(자) 상기 제 1 실리콘 에피텍셜층상에 남아있는 상기 제 2 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 분리 방법.
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