KR20200085111A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20200085111A
KR20200085111A KR1020190001238A KR20190001238A KR20200085111A KR 20200085111 A KR20200085111 A KR 20200085111A KR 1020190001238 A KR1020190001238 A KR 1020190001238A KR 20190001238 A KR20190001238 A KR 20190001238A KR 20200085111 A KR20200085111 A KR 20200085111A
Authority
KR
South Korea
Prior art keywords
upper wiring
insulating layer
wiring
layer
trench
Prior art date
Application number
KR1020190001238A
Other languages
English (en)
Inventor
황순규
이경우
조영우
김일섭
박수현
박영주
백종민
허민
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190001238A priority Critical patent/KR20200085111A/ko
Priority to US16/441,042 priority patent/US10950541B2/en
Publication of KR20200085111A publication Critical patent/KR20200085111A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 장치가 제공된다. 본 발명의 몇몇 실시 예에 따른 반도체 장치는, 제1 하부 배선, 제1 하부 배선 상의 제1 절연층, 제1 절연층 상에 순차적으로 적층된 제1 유전체 배리어막 및 제1 식각 정지막, 제1 식각 정지막 상에, 제2 절연층, 제1 하부 배선과 전기적으로 연결되고, 제1 유전체 배리어막, 제1 식각 정지막 및 제2 절연층에 걸쳐 배치되는 제1 상부 배선 및 제1 하부 배선과 제1 상부 배선 사이에, 제1 하부 배선 및 제1 상부 배선과 연결되고, 제1 절연층 내에 배치되는 제1 비아로, 제1 비아의 상면은 제1 상부 배선의 바닥면보다 위로 돌출된 제1 비아를 포함할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
전자기술의 발달로 인해, 최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행됨에 따라, 반도체 칩의 고집적화 및 저전력화가 요구되고 있다.
반도체 소자의 고집적화 및 저전력화의 요구에 대응하기 위해, 반도체 소자에 있어서 배선의 저 저항(low resistance)화 및 일렉트로마이그레이션(electromigration) 내성 향상이 요구되고 있다.
이와 같은 요구에 대응하기 위해, 배선간의 저항을 최소화하는 배선의 구조 및 배치가 요구된다.
본 발명이 해결하고자 하는 기술적 과제는, 금속 배선의 하면 모양 조절을 통하여 금속 배선의 저항을 감소시킴으로써, 신뢰성 및 효율이 개선될 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 금속 배선이 배치되는 영역의 조절을 통하여 금속 배선의 저항을 감소시킴으로써, 신뢰성 및 효율이 개선될 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 해당 기술 분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시 예에 따른 반도체 장치는, 제1 하부 배선, 제1 하부 배선 상의 제1 절연층, 제1 절연층 상에 순차적으로 적층된 제1 유전체 배리어막 및 제1 식각 정지막, 제1 식각 정지막 상에, 제2 절연층, 제1 하부 배선과 전기적으로 연결되고, 제1 유전체 배리어막, 제1 식각 정지막 및 제2 절연층에 걸쳐 배치되는 제1 상부 배선 및 제1 하부 배선과 제1 상부 배선 사이에, 제1 하부 배선 및 제1 상부 배선과 연결되고, 제1 절연층 내에 배치되는 제1 비아로, 제1 비아의 상면은 제1 상부 배선의 바닥면보다 위로 돌출된 제1 비아를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시 예에 따른 반도체 장치는, 제1 하부 배선, 제1 하부 배선 상에, 제1 절연층, 제1 절연층 상에 순차적으로 적층된 제1 유전체 배리어막 및 제1 식각 정지막, 제1 식각 정지막 상에, 제2 절연층, 제1 절연층, 제1 유전체 배리어막, 제1 식각 정지막 및 제2 절연층 내의 제1 상부 배선 트렌치, 제1 상부 배선 트렌치의 바닥면에 형성되고, 제1 하부 배선의 일부를 노출시키는 제1 비아 트렌치, 제1 비아 트렌치의 측벽 및 바닥면을 따라 연장되는 제1 비아 배리어막 및 제1 상부 배선 트렌치의 측벽 및 바닥면을 따라 연장되고, 제1 비아 배리어막과 연결되는 제1 상부 배선 배리어막으로, 제1 상부 배선 트렌치의 바닥면에 형성된 제1 상부 배선 배리어막의 일부는 컨벡스(convex) 형태를 갖는 제1 상부 배선 배리어막을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시 예에 따른 반도체 장치는, 제1 하부 배선, 제1 하부 배선 상의 제1 절연층, 제1 절연층 상에 순차적으로 적층된 제1 유전체 배리어막 및 제1 식각 정지막, 제1 식각 정지막 상에, 제2 절연층, 제1 하부 배선과 전기적으로 연결되고, 제1 절연층, 제1 유전체 배리어막, 제1 식각 정지막 및 제2 절연층에 걸쳐 배치되는 제1 상부 배선 및 제1 하부 배선과 제1 상부 배선 사이에, 제1 하부 배선 및 제1 상부 배선과 연결되고, 제1 절연층 내에 배치되는 제1 비아를 포함하되, 제1 절연층 내로 제1 상부 배선이 돌출된 부분의 제1 깊이는, 제1 절연층의 전체 깊이 중 제1 깊이를 제외한 제2 깊이보다 작게 형성될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시 예에 따른 반도체 장치의 레이아웃도이다.
도 2는 도 1의 A-A' 선을 따라 절단한 단면도이다.
도 3은 도 1의 B-B' 선을 따라 절단한 단면도이다.
도 4는 도 2의 I 영역의 확대도이다.
도 5는 도 2의 II 영역의 확대도이다.
도 6은 도 1의 A-A' 선을 따라 절단한 단면도이다.
도 7은 본 발명의 몇몇 실시 예에 따라 동일한 형태로 형성되는 복수의 상부 배선 및 비아를 설명하기 위한 단면도이다.
도 8은 본 발명의 몇몇 실시 예에 따라 서로 다른 형태로 형성되는 복수의 상부 배선을 설명하기 위한 단면도이다.
도 9는 본 발명의 몇몇 실시 예에 따른 반도체 장치의 레이아웃도이다.
도 10은 도 9의 C-C' 선을 따라 절단한 단면도이다.
도 11은 도 9의 D-D' 선 및 E-E' 선을 따라 절단한 단면도이다.
도 12는 도 9의 C-C' 선을 따라 절단한 단면도이다.
도 13은 도 9의 D-D' 선 및 E-E' 선을 따라 절단한 단면도이다.
도 14 내지 도 21은 본 발명의 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
이하에서 도 1 내지 도 8을 참조하여 본 발명의 몇몇 실시 예들에 따른 반도체 장치에 대해 설명한다.
도 1은 본 발명의 몇몇 실시 예에 따른 반도체 장치의 레이아웃도이다. 도 2는 도 1의 A-A' 선을 따라 절단한 단면도이다. 도 3은 도 1의 B-B' 선을 따라 절단한 단면도이다.
도 1 내지 도 3을 참조하면, 본 발명의 몇몇 실시 예에 따른 반도체 장치는, 기판(100), 제1 하부 배선(110), 제1 비아(210), 제1 유전체 배리어막(310), 제1 식각 정지막(320) 및 제1 상부 배선(410)을 포함할 수 있다.
몇몇 실시 예에서, 제1 하부 배선(110) 및 제1 상부 배선(410)은 서로 교차하는 방향으로 연장될 수 있다. 예를 들어, 제1 하부 배선(110)은 제2 방향(D2)으로 연장되는 장변과, 제1 방향(D1)으로 연장되는 단변을 포함할 수 있다. 또한, 제1 상부 배선(410)은 제1 하부 배선(110)의 단변이 연장되는 방향인 제1 방향(D1)을 따라 연장될 수 있다. 제1 비아(210)는 제1 상부 배선(410)과 제1 하부 배선(110)이 중첩되는 영역에, 제3 방향(D3)을 따라 연장될 수 있다. 제1 상부 배선(410), 제1 하부 배선(110) 및 제1 비아(210)에 대한 자세한 내용은 후술한다.
제2 방향(D2)은, 예를 들어, 기판의 상면(100u)과 실질적으로 평행한 방향일 수 있다. 제3 방향(D3)은, 예를 들어, 기판의 상면(100u)으로부터 멀어지는 방향일 수 있다. 제1 방향(D1)은, 제2 방향(D2) 및 제3 방향(D3)과 교차하는 방향일 수 있다.
기판(100)은, 베이스 기판과 에피층이 적층된 구조일 수 있으나, 이에 한정되는 것은 아니다. 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등일 수도 있고, SOI(Semiconductor On Insulator) 기판일 수도 있다. 이하에서는, 예시적으로 실리콘 기판을 예로 든다. 또한, 기판(100)은 실리콘 기판 상에 절연막이 형성된 형태일 수도 있다.
기판(100)은, 제1 하부 배선(110)을 포함할 수 있다. 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 하부 배선(110)은 금속 배선인 것으로 설명하나, 이는 설명의 편이성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 제1 하부 배선(110)은 기판(100) 내에 형성되는 트랜지스터, 다이오드 등일 수 있고, 예를 들어, 트랜지스터의 게이트 전극 또는 트랜지스터의 소오스/드레인일 수 있음은 물론이다.
제1 하부 배선(110)은, 제1 하부 배선 배리어막(111)과 제1 하부 배선막(112)을 포함할 수 있고, 제1 하부 배선 배리어막(111) 및 제1 하부 배선막(112)은 도전성 물질일 수 있다.
제1 하부 배선 배리어막(111)은 제1 하부 배선막(112)과 기판(100) 사이에 형성될 수 있다. 제1 하부 배선 배리어막(111)은 예를 들어, 기판(100) 내의 리세스를 따라 형성될 수 있다. 제1 하부 배선 배리어막(111)은 단층으로 도시되었으나, 복수개의 층을 포함할 수 있음은 물론이다.
제1 하부 배선 배리어막(111)은 예를 들어, 탄탈륨, 탄탈륨 질화물, 티타늄, 티타늄 질화물, 루테늄, 코발트, 니켈, 니켈 보론(NiB), 텅스텐 질화물 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 하부 배선막(112)은, 예를 들어, 제1 하부 배선 배리어막(111)이 형성되고 남은 기판(100) 내의 리세스 부분을 채울 수 있다.
제1 하부 배선막(112)은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도시하지는 않았으나, 제1 하부 배선(110)의 상면의 일부에 배치되는 캡핑 막을 더 포함할 수 있다. 예를 들어, 캡핑 막은 기판의 상면(100u)보다 돌출되도록 배치될 수 있다.
또한, 제1 하부 배선(110)을 포함하는 기판의 상면(100u) 상에 배치되는 식각 정지막을 더 포함할 수 있다. 식각 정지막은, 예를 들어, 식각 정지막을 관통하는 제1 비아 트렌치(210T)의 일부를 포함할 수 있다.
제1 절연층(200)은 기판(100) 상에 배치될 수 있다. 제1 절연층(200)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
제1 유전체 배리어막(310)은 제2 절연층(400) 상에 형성될 수 있다. 몇몇 실시 예에 따라, 제1 유전체 배리어막(310)은 SiN, SiCN, SiOC, SiON, SiOCN, TiO, TaO, TaTiO, TaSiO 및 AlO 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
제1 식각 정지막(320)은 제1 유전체 배리어막(310) 상에 형성될 수 있다. 몇몇 실시 예에 따라, 제1 식각 정지막(320)은, AlOx, ZrOx, AlN 및 AlON 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
제2 절연층(400)은 제1 식각 정지막(320) 상에 형성될 수 있다. 제2 절연층(400)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
제1 상부 배선(410)은 제1 상부 배선 배리어막(411) 및 제1 상부 배선막(412)을 포함할 수 있다. 제1 상부 배선 배리어막(411)은, 제1 상부 배선 트렌치(410T)의 측벽 및 바닥면을 따라 형성될 수 있다. 제1 상부 배선 배리어막(411)이 형성되고 남은 제1 상부 배선 트렌치(410T)의 부분은, 제1 상부 배선막(412)에 의해 채워질 수 있다.
제1 상부 배선(410)은 제1 비아(210)를 통해 제1 하부 배선(110)과 연결되고, 제1 유전체 배리어막(310), 제1 식각 정지막(320) 및 제2 절연층(400)에 걸쳐 배치될 수 있다. 다른 실시 예에 따라, 도 2 및 도 3에 도시된 바와 같이, 제1 상부 배선(410)은 제1 절연층(200), 제1 유전체 배리어막(310), 제1 식각 정지막(320) 및 제2 절연층(400)에 걸쳐서 배치될 수 있다. 즉, 제1 상부 배선(410)은 제1 비아(210)가 배치되는 제1 절연층(200) 내로 돌출되어 배치될 수 있고, 이에 대하여는 도 5를 참조하여 후술한다.
제1 비아(210)는 제1 비아 배리어막(211) 및 제1 비아 물질(212)을 포함할 수 있다. 제1 비아 배리어막(211)은, 제1 비아 트렌치(210T)의 측벽 및 바닥면을 따라 형성될 수 있다. 제1 비아 배리어막(211)이 형성되고 남은 제1 비아 트렌치(210T)의 부분은, 제1 비아 물질(212)에 의해 채워질 수 있다.
실시 예에 따라, 제1 상부 배선(410)과 제1 비아(210)는, 동일한 물질을 포함할 수 있다. 제1 상부 배선(410)과 제1 비아(210)는, 예를 들어, 도전성 물질을 포함할 수 있다. 제1 상부 배선(410)과 제1 비아(210)는, 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 다만, 이에 한정되지는 않고, 제1 상부 배선(410)과 제1 비아(210)가 서로 다른 도전성 물질을 포함할 수 있음을 물론이다.
몇몇 실시 예에 따라, 제1 비아(210)는 제1 하부 배선(110)과 제1 상부 배선(410)과 연결될 수 있다. 몇몇 실시 예에 따라, 제1 비아(210)의 상면은 제1 상부 배선(410)의 바닥면보다 위로 돌출되어 배치될 수 있고, 이에 대하여는 도 4를 참조하여 후술한다.
도 4는 도 2의 I 영역의 확대도이다.
도 2 및 도 4를 참조하면, 몇몇 실시 예에 따라, 제1 비아(210)의 상면은 제1 상부 배선(410)의 바닥면보다 위로 돌출되도록 배치될 수 있다. 도시된 바와 같이, 제1 비아(210)의 일부가 제1 상부 배선(410)의 바닥면으로부터 제3 방향(D3)으로 돌출되어 배치될 수 있다. 다시 말해서, 제1 비아(210)와 제1 상부 배선(410)가 제1 방향(D1) 및/또는 제2 방향(D2)으로 오버랩되는 영역이 존재할 수 있다.
실시 예에 따라, 제1 상부 배선 배리어막(411)은 제1 비아 배리어막(211)과 연결될 수 있고, 제1 상부 배선 트렌치(410T)의 바닥면에 형성된 제1 상부 배선 배리어막(411)의 일부는 컨벡스(convex) 형태를 가질 수 있다. 즉, 제1 비아(210)의 일부가 제1 상부 배선(410)의 바닥면으로부터 제3 방향(D3)으로 돌출되어 배치됨으로써, 제1 상부 배선 배리어막(411)의 일부가 컨벡스 형태를 갖도록 배치될 수 있다.
제1 절연층(200)에 제1 비아 트렌치(210T)가 형성되고, 제1 비아 배리어막(211) 및 제1 비아 물질(212)이 제1 비아 트렌치(210T)에 순차적으로 채워진 후, 제2 절연층(400)에 제1 상부 배선 트렌치(410T)가 형성될 수 있다. 이후 제1 상부 배선 트렌치(410T)가 제1 식각 정지막(320), 제1 유전체 배리어막(310) 및 제1 절연층(200)의 일부에 포함되도록 아래로 더 깊게 형성되고, 제1 상부 배선 배리어막(411) 및 제1 상부 배선막(412)이 채워짐으로써, 제1 비아(210)의 상면이 제1 상부 배선(410)의 바닥면보다 제3 방향(D3)으로 돌출된 배치가 이루어질 수 있다. 제1 비아(210) 및 제1 상부 배선(410)이 제조되는 과정에 대한 자세한 설명은 도 14 내지 도 21을 참조하여 후술한다.
도 5는 도 2의 II 영역의 확대도이다.
도 2 및 도 5를 참조하면, 몇몇 실시 예에 따라, 제1 상부 배선(410)은, 제1 절연층(200), 제1 유전체 배리어막(310), 제1 식각 정지막(320) 및 제2 절연층(400)에 걸쳐서 배치될 수 있다. 다시 말해서, 제1 상부 배선 트렌치(410T)는 제1 절연층(200), 제1 유전체 배리어막(310), 제1 식각 정지막(320) 및 제2 절연층(400) 내에 형성될 수 잇다.
도시된 바와 같이, 제1 상부 배선(410)은 제1 절연층(200)의 상면으로부터 아래로 돌출되어 형성될 수 있다. 따라서, 제1 상부 배선(410)이 제1 절연층(200) 내에 배치되는 제3 방향(D3)으로의 높이인 제1 깊이(H1)가 존재할 수 있다. 몇몇 실시 예에 따라, 제1 깊이(H1)는, 제1 절연층(200)의 제3 방향(D3)으로의 총 깊이 중 제1 깊이(H1)를 제외한 깊이인 제2 깊이(H2)보다 작을 수 있다. 즉, 제1 절연층(200)의 총 깊이 중, 제1 상부 배선(410)과 중첩되는 영역의 제1 깊이(H1)보다 제1 상부 배선(410)과 중첩되지 않는 제2 깊이(H2)가 더 크게 형성될 수 있다.
몇몇 실시 예에 따라, 제1 상부 배선(410)이 제1 절연층(200) 내에 배치되는 부분의 제3 방향(D3)으로의 제1 깊이(H1)는 2 나노미터에서 10 나노미터 사이의 값을 가질 수 있다.
도 4 및 도 5에 도시된 바와 같이, 상부 배선이 형성되는 상부 배선 트렌치가, 하부 비아가 형성되는 하부 절연층의 상단으로부터 아래로 돌출되어 하부 절연층의 일부에 형성되고, 이에 따라 상부 배선의 바닥면(또는 상부 배선 배리어막의 바닥면)이 컨벡스 형태로 형성됨으로써, 상부 배선과 하부 비아가 접촉하는 면적이 넓어진다. 이 경우, 상부 배선의 바닥면이 하부 비아 상에 평평하게 배치되는 종래에 방식에 비하여, 각각 도전 물질을 포함하는 상부 배선과 하부 비아 사이의 계면 저항이 줄어들게 되고, 이에 따라 상부 배선과 비아(또는 하부 배선) 간의 전도 손실이 감소되어 전도 효율 및 신뢰성이 증가할 수 있다.
도 6은 도 1의 A-A' 선을 따라 절단한 단면도이다. 이하에서, 도 1 내지 도 5를 참조하여 설명된 내용은 생략한다.
도 6을 참조하면, 몇몇 실시 예에 따라, 하부 비아(220)의 상부는 돔형으로 형성되지 않을 수 있다. 다시 말해서, 하부 비아(200)의 상부는 반원 형태의 단면으로 형성되지 않을 수 있다. 즉, 도시된 바와 같이, 하부 비아(220)의 측면 상단만이 완만하게 형성될 수 있다. 다른 실시 예에 따라, 하부 비아(220)는 직사각형 형태를 갖는 단면으로 형성될 수 있다. 즉, 하부 비아(220)가 원기둥 형태로 형성되되, 하부 비아(220)의 일부가 상부 배선(420)의 바닥면으로부터 돌출되도록 형성되어, 상부 배선(420)과 하부 비아(220)의 접촉 면적을 증가시킬 수 있다.
도 7은 본 발명의 몇몇 실시 예에 따라 동일한 형태로 형성되는 복수의 상부 배선 및 비아를 설명하기 위한 단면도이다. 이하에서, 도 2 내지 도 5를 참조하여 설명된 내용과 중복되는 설명은 생략한다.
도 7을 참조하면, 각각이 제1 절연층(200), 제1 유전체 배리어막(310), 제1 식각 정지막(320) 및 제2 절연층(400)에 걸쳐서 형성되는 제1 상부 배선(410) 및 제2 상부 배선(430)을 포함하고, 제1 상부 배선(410) 및 제2 상부 배선(430)은 각각 제1 비아(210) 및 제2 비아(230)를 통하여 제1 하부 배선(110)과 전기적으로 연결될 수 있다. 이 때, 제1 상부 배선(410) 및 제1 비아(210)는 도 2 내지 도 5를 참조하여 설명한 제1 상부 배선(410) 및 제1 비아(210)일 수 있다. 또한, 제2 상부 배선(430) 및 제2 비아(230)는 각각 제1 상부 배선(410) 및 제1 비아(210)와 동일한 형태로 형성될 수 있다. 즉, 제2 비아(230)는 제2 상부 배선 배리어막(431)의 바닥면의 일부로부터 제3 방향(D3)으로 돌출되어 형성될 수 있다. 이에 따라, 제2 비아(230)와 제2 상부 배선(430)은, 제1 방향(D1) 및/또는 제2 방향(D2)으로 중첩되는 부분을 포함할 수 있다.
제2 비아(230)는 제2 비아 트렌치(230T)를 채우는 제2 비아 배리어막(231) 및 제2 비아 물질(232)을 포함할 수 있다.
제2 상부 배선(430)은, 제2 상부 배선 트렌치(430T)를 채우는 제2 상부 배선 배리어막(431) 및 제2 상부 배선막(432)을 포함할 수 있다.
다른 실시 예에 따라, 제1 상부 배선(410) 및 제2 상부 배선(430)은 서로 다른 하부 배선과 전기적으로 연결되도록 배치될 수 있다. 즉, 제1 상부 배선(410)은 제1 비아(210)를 매개로 하여 제1 하부 배선(110)과 연결되고, 제2 상부 배선(430)은 제2 비아(230)를 매개로 하여 제1 하부 배선(110)과 이격되어 배치되는 다른 하부 배선과 전기적으로 연결되도록 배치될 수 있음은 물론이다.
몇몇 실시 예에 따라, 제2 상부 배선(430)은 제2 절연층(400), 제1 식각 정지막(320), 제1 유전체 배리어막(310) 및 제1 절연층(200)에 걸쳐 형성될 수 있다. 이 때, 제1 상부 배선(410)이 제1 절연층(200)에 존재하는 부분의 제3 방향(D3)으로의 깊이는, 제2 상부 배선(430)이 제1 절연층(200)에 존재하는 부분의 제3 방향(D3)으로의 깊이와 상이할 수 있다. 다만, 이에 한정되지는 않고 제1 상부 배선(410)이 제1 절연층(200)에 존재하는 부분의 깊이는, 제2 상부 배선(430)이 제1 절연층(200)에 존재하는 부분의 깊이와 동일하게 형성될 수 있다.
몇몇 실시 예에 따라, 제1 상부 배선(410)과 제1 비아(210)가 접촉하는 면적은, 제2 상부 배선(430)과 제2 비아(230)가 접촉하는 면적과 상이할 수 있다. 다른 실시 예에 따라, 제1 상부 배선(410)과 제1 비아(210)가 접촉하는 면적은, 제2 상부 배선(430)과 제2 비아(230)가 접촉하는 면적과 동일하게 형성될 수 있다.
설명의 편의를 위하여, 제1 절연층(200)에 2개의 비아(제1 비아(210) 및 제2 비아(230))가 배치되고, 제1 절연층(200), 제1 유전체 배리어막(310), 제1 식각 정지막(320) 및 제2 절연층(400)에 걸쳐서 배치되어 각각 제1 비아(210) 및 제2 비아(230)와 연결되는 2개의 상부 배선(제1 상부 배선(410) 및 제2 상부 배선(430))을 예시적으로 설명하였으나, 이에 한정되지는 않는다. 즉, 제1 절연층(200)에 배치되는 3 이상의 비아 및 각각의 비아와 연결되는 복수의 상부 배선이 존재할 수 있음은 물론이다.
도 8은 본 발명의 몇몇 실시 예에 따라 서로 다른 형태로 형성되는 복수의 상부 배선을 설명하기 위한 단면도이다. 이하에서, 도 2 내지 도 5를 참조하여 설명된 내용과 중복되는 설명은 생략한다.
도 8을 참조하면, 본 발명의 실시 예에 따른 반도체 장치는, 제3 상부 배선(440)을 더 포함할 수 있다. 제3 상부 배선(440)은 제3 상부 배선 배리어막(441) 및 제3 상부 배선막(442)을 포함할 수 있다. 제3 상부 배선 배리어막(441) 및 제3 상부 배선막(442)은 제3 상부 배선 트렌치(440T)를 채움으로써 형성될 수 있다.
제3 상부 배선 트렌치(440T)는 제3 상부 배선 트렌치(440T_0) 및 제3 상부 배선 트렌치(440T_1)을 포함할 수 있다. 도시된 바와 같이, 제3 상부 배선 트렌치(440T_0)는 제1 절연층(200)에 형성될 수 있고, 제3 상부 배선 트렌치(440T_1)는 제2 절연층(400), 제1 식각 정지막(320) 및 제1 유전체 배리어막(310)에 걸쳐 형성될 수 있다.
제3 상부 배선(440)은, 제1 하부 배선(110)과 접하는 비아 부분(440V)과, 제1 방향(D1)으로 연장되는 배선 부분(440W)을 포함할 수 있다. 제3 상부 배선(440)의 비아 부분(440V)은 제3 상부 배선 트렌치(440T_0)을 채우는 제3 상부 배선 배리어막(441) 및 제3 상부 배선막(442)을 포함할 수 있고, 제3 상부 배선(440)의 배선 부분(440W)은 제3 상부 배선 트렌치(440T_1)를 채우는 제3 상부 배선 배리어막(441) 및 제3 상부 배선막(442)을 포함할 수 있다. 따라서, 제3 상부 배선(440)의 비아 부분(440V)은 제1 절연층(200)에 배치될 수 있고, 제3 상부 배선(440)의 배선 부분(440W)은 제2 절연층(400), 제1 식각 정지막(320) 및 제1 유전체 배리어막(310)에 걸쳐서 배치될 수 있다. 제3 상부 배선(440)의 배선 부분(440W)은 제3 금속 배선의 비아 부분(440V)을 매개로 제1 하부 배선(110)과 전기적으로 연결될 수 있다. 설명의 편의를 위하여 제1 상부 배선(410)과 제3 상부 배선(440)이 각각 제1 비아(210) 및 제3 상부 배선(440)의 비아 부분(440V)을 매개로 제1 하부 배선(110)과 연결되는 것을 도시하였으나, 이에 한정되지는 않고 제3 상부 배선(440)은 제1 하부 배선(110)이 아닌 다른 하부 배선과 연결되는 경우에도 적용될 수 있다.
제3 상부 배선(440)은 구리(Cu)를 포함할 수 있다. 또한, 제3 상부 배선(440)에 포함되는 구리는 예를 들어, 탄소(C), 은(Ag), 코발트(Co), 탄탈륨(Ta), 인듐(In), 주석(Sn), 아연(Zn), 망간(Mn), 티타늄(Ti), 마그네슘(Mg), 크롬(Cr), 게르마늄(Ge), 스트론튬(Sr), 백금(Pt), 마그네슘(Mg), 알루미늄(Al) 또는 지르코늄(Zr) 등을 포함할 수도 있다.
정리하면, 본 발명의 실시 예에 따른 반도체 장치는, 서로 다른 형태로 배치되는 복수의 배선을 포함할 수 있다. 즉, 제1 절연층(200)으로 일부가 돌출되어 형성되고, 제1 비아(210)와 접하는 바닥면이 컨벡스 형태로 형성되는 제1 상부 배선(410)과, 배선 부분(440W) 및 비아 부분(440V)을 포함하는 제3 상부 배선(440)이 함께 배치될 수 있다. 따라서, 반도체 장치의 집적도, 공정의 자유도 등을 종합적으로 고려하여 동일한 절연층 내에 포함되는 배선들의 구조를 각각 상이하게 적용할 수 있다.
도 9는 본 발명의 몇몇 실시 예에 따른 반도체 장치의 레이아웃도이다. 도 10은 도 9의 C-C' 선을 따라 절단한 단면도이다. 도 11은 도 9의 D-D' 선 및 E-E' 선을 따라 절단한 단면도이다. 이하에서, 도 1 내지 도 8을 참조하여 설명된 내용과 중복되는 설명은 생략한다.
도 9 내지 도 11을 참조하면, 본 발명의 실시 예에 따른 반도체 장치는, 제2 절연층(400)에 제1 상부 배선(410)과 이격되어 배치되는 제4 상부 배선(450), 제2 절연층(400) 상에 순차적으로 적층되는 제3 절연층(600)과 제4 절연층(800), 및 제4 상부 배선(450)과 전기적으로 연결되고, 제3 절연층(600) 및 제4 절연층(800)에 걸쳐서 배치되는 제5 상부 배선(810)을 더 포함할 수 있다. 제2 절연층(400) 및 제3 절연층(600) 사이에는 식각 정지막(500)이 배치될 수 있고, 제3 절연층(600) 및 제4 절연층(800) 사이에는 제2 유전체 배리어막(710) 및 제2 식각 정지막(720)이 배치될 수 있다.
제4 상부 배선(450)은, 제4 상부 배선 트렌치(450T)를 채우는 제4 상부 배선 배리어막(451) 및 제4 상부 배선막(452)을 포함할 수 있다.
제5 상부 배선(810)은 제5 상부 배선 배리어막(811) 및 제5 상부 배선막(812)을 포함할 수 있다. 제5 상부 배선 배리어막(811) 및 제5 상부 배선막(812)은 제5 상부 배선 트렌치(810T)를 채움으로써 형성될 수 있다.
제5 상부 배선 트렌치(810T)는 제5 상부 배선 트렌치(810T_0) 및 제5 상부 배선 트렌치(810T_1)을 포함할 수 있다. 도시된 바와 같이, 제5 상부 배선 트렌치(810T_0)는 제3 절연층(600)에 형성될 수 있고, 제5 상부 배선 트렌치(810T_1)는 제4 절연층(800), 제2 식각 정지막(720) 및 제2 유전체 배리어막(710)에 걸쳐 형성될 수 있다.
제5 상부 배선(810)은, 제4 상부 배선(450)과 접하는 비아 부분(810V)과, 제2 방향(D2)으로 연장되는 배선 부분(810W)을 포함할 수 있다. 도시된 바와 같이, 제4 상부 배선(450)은 제1 방향(D1)으로 연장되어 배치되고, 제5 상부 배선(810)은 제1 방향(D1)과 수직인 제2 방향(D2)으로 연장되어 배치될 수 있다.
제5 상부 배선(810)의 비아 부분(810V)은 제5 상부 배선 트렌치(810T_0)을 채우는 제5 상부 배선 배리어막(811) 및 제5 상부 배선막(812)을 포함할 수 있고, 제5 상부 배선(810)의 배선 부분(810W)은 제5 상부 배선 트렌치(810T_1)를 채우는 제5 상부 배선 배리어막(811) 및 제5 상부 배선막(812)을 포함할 수 있다. 따라서, 제5 상부 배선(810)의 비아 부분(810V)은 제3 절연층(600)에 배치될 수 있고, 제5 상부 배선(810)의 배선 부분(810W)은 제4 절연층(800), 제2 식각 정지막(720) 및 제2 유전체 배리어막(710)에 걸쳐서 배치될 수 있다. 제5 상부 배선(810)의 배선 부분(810W)은 제5 상부 배선(810)의 비아 부분(810V)을 매개로 제4 상부 배선(450)과 전기적으로 연결될 수 있다.
제5 상부 배선(810)은 구리(Cu)를 포함할 수 있다. 또한, 제5 상부 배선(810)에 포함되는 구리는 예를 들어, 탄소(C), 은(Ag), 코발트(Co), 탄탈륨(Ta), 인듐(In), 주석(Sn), 아연(Zn), 망간(Mn), 티타늄(Ti), 마그네슘(Mg), 크롬(Cr), 게르마늄(Ge), 스트론튬(Sr), 백금(Pt), 마그네슘(Mg), 알루미늄(Al) 또는 지르코늄(Zr) 등을 포함할 수도 있다.
정리하면, 본 발명의 실시 예에 따른 반도체 장치는, 서로 다른 형태로 배치되는 복수의 배선을 포함할 수 있다. 즉, 제1 절연층(200)으로 일부가 돌출되어 형성되고, 제1 비아(210)와 접하는 바닥면이 컨벡스 형태로 형성되는 제1 상부 배선(410)과, 배선 부분(810W) 및 비아 부분(810V)을 포함하는 제5 상부 배선(810)이 함께 배치될 수 있다.
도 10 및 도 11에는 제1 상부 배선(410)과 제4 상부 배선(450)이 서로 이격되어 제2 절연층(400)에 형성된 것으로 도시하였으나, 제4 상부 배선(450)은 제1 상부 배선(410)으로 대체되어 적용될 수 있다. 즉, 제5 상부 배선(810)의 배선 부분(810W)은, 제5 상부 배선(810)의 비아 부분(810V)을 매개로 제1 상부 배선(410)과 전기적으로 연결될 수 있다. 따라서, 서로 다른 형태를 갖는 제1 상부 배선(410) 및 제5 상부 배선(810)이 동일한 경로의 서로 다른 레이어에 배치될 수 있다.
서로 다른 레이어에 배치되는 복수의 금속 배선 및 각각의 금속 배선을 전기적으로 연결시키는 비아는, 각각의 동작 특성 및 구조 특성에 따라 서로 다른 폭 및 깊이를 가질 수 있다. 따라서, 공정의 자유도를 높이고, 동작 특성에 따른 신뢰성을 향상시키기 위해, 본 발명의 실시 예에 따른 반도체 장치는 서로 다른 구조를 갖는 금속 배선 및 비아가 복수의 레이어에 배치될 수 있다. 예를 들어, 상대적으로 넓은 폭을 갖는 상부 배선 및 상부 비아는 제5 상부 배선(810)과 같이 듀얼 다마신(dual damascene) 공정을 이용하여 배치하고, 상대적으로 좁은 폭을 갖는 하부 배선 및 하부 비아는 제1 상부 배선(410) 및 제1 비아(210)와 같이 싱글 다마신(single damascene) 공정을 이용하여 배치함으로써, 공정의 자유도를 향상시키고, 계면 저항을 최소화하여 전도 효율 및 동작의 신뢰성을 향상시킬 수 있다.
도 12는 도 9의 C-C' 선을 따라 절단한 단면도이다. 도 13은 도 9의 D-D' 선 및 E-E' 선을 따라 절단한 단면도이다.
도 9, 도 12 및 도 13을 참조하면, 본 발명의 실시 예에 따른 반도체 장치는, 제2 절연층(400)에 제1 상부 배선(410)과 이격되어 배치되는 제4 상부 배선(450), 제2 절연층(400) 상에 순차적으로 적층된 제3 절연층(600), 제2 유전체 배리어막(710), 제2 식각 정지막(720) 및 제4 절연층(800), 제3 절연층(600) 내에 배치되는 제3 비아(610) 및 제3 비아(610)의 상면과 접촉되고, 제3 비아(610)를 매개로 제4 상부 배선(450)과 전기적으로 연결되는 제6 상부 배선(820)을 더 포함할 수 있다. 이때, 도 9의 제5 상부 배선(810)의 비아 부분(810V)은 제3 비아(610)으로 대체될 수 있다.
제6 상부 배선(820)은, 제6 상부 배선 트렌치(820T)를 채우는 제6 상부 배선 배리어막(821) 및 제6 상부 배선막(822)을 포함할 수 있다.
몇몇 실시 예에 따라, 제3 비아(610)의 상면은 제6 상부 배선(820)의 바닥면보다 제3 방향(D3)으로 돌출되어 형성될 수 있고, 제6 상부 배선(820)은 제3 절연층(600), 제2 유전체 배리어막(710), 제2 식각 정지막(720) 및 제4 절연층(800)에 걸쳐서 배치될 수 있다. 즉, 제3 비아(610) 및 제6 상부 배선(820)은, 각각 도 2 내지 도 5를 참조하여 설명된 제1 비아(210) 및 제1 상부 배선(410)과 동일한 형태로 배치될 수 있다. 따라서, 제3 비아(610)는, 제3 비아 트렌치(610T)를 채우는 제3 비아 배리어막(611) 및 제3 비아 물질(612)을 포함할 수 있다.
몇몇 실시 예에 따라, 제6 상부 배선(820) 및 제3 비아(610)는 각각 제1 상부 배선(410) 및 제1 비아(210)와 동일하게 형성될 수 있다. 즉, 제6 상부 배선(820)은 제1 상부 배선(410)과 동일한 폭, 즉 제1 방향(D1) 및 제2 방향(D2)으로의 길이를 가질 수 있고, 동일한 높이, 즉 제3 방향(D3)으로의 길이를 가질 수 있다. 또한, 제3 비아(610)는 제1 비아(210)와 동일한 폭 및 동일한 높이를 가질 수 있다.
다른 실시 예에 따라, 제6 상부 배선(820)은 제1 상부 배선(410)과 상이하게 형성되고, 제3 비아(610)는 제1 비아(210)와 상이한 형태로 형성될 수 있다. 예를 들어, 제6 상부 배선(820)의 폭 또는 높이는 제1 상부 배선(410)의 폭 또는 높이와 상이할 수 있다. 또한, 제3 비아(610)의 폭 또는 높이는 제1 비아(210)의 폭 또는 높이와 상이하게 형성될 수 있다.
도 12 및 도 13에는 제1 상부 배선(410)과 제4 상부 배선(450)이 서로 이격되어 제2 절연층(400)에 형성된 것으로 도시하였으나, 제4 상부 배선(450)은 제1 상부 배선(410)으로 대체되어 적용될 수 있다. 즉, 제6 상부 배선(820)은, 제3 비아(610)를 매개로 제1 상부 배선(410)과 전기적으로 연결될 수 있다. 따라서, 서로 동일한 형태를 갖는 제1 상부 배선(410) 및 제6 상부 배선(820)이 동일한 경로의 서로 다른 레이어에 배치될 수 있다.
도 14 내지 도 21은 본 발명의 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 14를 참조하면, 제1 하부 배선(110)을 포함하는 기판(100) 상에, 제1 절연층(200)을 형성한다. 도면의 단순화를 위하여 기판(100)과 제1 절연층(200)의 사이에 형성될 수 있는 식각 정지막을 생략하였으나, 기판(100) 상에 식각 정지막 및 제1 절연층(200)이 순차적으로 적층될 수 있음은 물론이다.
제1 절연층(200)은, 예를 들어, 화학적 기상 증착법(CVD), 스핀 코팅, PECVD(Plasma Enhanced CVD), HDPCVD(High Density Plasma CVD) 등을 이용하여 형성될 수 있다.
이어서, 마스크 패턴 등을 이용하여, 제1 절연층(200)을 식각하여, 제1 절연층(200) 내에 제1 비아 트렌치(210T)를 형성할 수 있다. 이를 통해, 기판(100) 상에, 제1 비아 트렌치(210T)를 포함하는 제1 절연층(200)을 형성할 수 있다.
이어서, 제1 비아 트렌치(210T)에 제1 비아 배리어막(211) 및 제1 비아 물질(212)을 순차적으로 채우고, 평탄화 공정을 수행함으로써, 제1 비아(210)를 형성할 수 있다.
도 15 및 도 16을 참조하면, 제1 절연층(200) 상에, 제1 유전체 배리어막(310), 제1 식각 정지막(320), 제2 절연층(400) 및 포토 레지스트(490)를 순차적으로 적층한 후, 하드 마스크 패턴을 이용하여 포토 레지스트(490) 및 제2 절연층(400)의 일부를 식각하여 제2 절연층(400) 내에 제1 상부 배선 트렌치(410T)를 형성할 수 있다. 즉, 식각 정지막 상까지 제1 상부 배선 트렌치(410T)가 형성될 수 있다.
도 17을 참조하면, 식각액을 이용하여 제1 상부 배선 트렌치(410T)에 의해 노출된 식각 정지막을 제거할 수 있다. 식각 정지막의 제거는 제1 유전체 배리어막(310) 에 대하여 높은 식각 선택비를 갖는 식각액 또는 식각 가스를 이용하여 습식 식각 또는 건식 식각을 수행할 수 있다. 습식 식각은 NH3 계열 식각액을 이용할 수 있으며, 예를 들어 NH4OH, TMAH(TetraMethyl Ammonium Hydroxide) 등을 이용할 수 있다. 건식 식각은 CF4/O2 가스 또는 HBr 가스 등을 이용할 수 있다.
도 18을 참조하면, 제1 유전체 배리어막(310) 및 제1 절연층(200)의 일부를 식각하여 제1 상부 배선 트렌치(410T)가 제2 절연층(400), 제1 식각 정지막(320), 제1 유전체 배리어막(310) 및 제1 절연층(200)에 걸쳐 형성되도록 할 수 있다. 제1 유전체 배리어막(310) 및 제1 절연층(200)의 일부를 식각하는 공정은 건식 에칭이 사용될 수 있다. 건식 에칭 방법은 플루오르(F), 염소(Cl), 또는 브롬(Br) 베이스 물질을 사용하여 에칭할 수 있다. 예를 들어, 제1 유전체 배리어막(310) 및 제1 절연층(200)에 대한 에칭　공정은 화학적 건식　에칭(chemical dry etching) 공정으로 진행할 수 있다. 화학적　에칭　공정시 플루오린(fluorine) 계열의 가스, 예컨대 CF4　또는 CHF3　가스가　에칭　에천트로 사용될 수 있다. 몇몇 실시 예에 따라, 건식 에칭 방법은 CCP(capacitively coupled plasma) 타입, ICP(inductively coupled plasma) 타입, 또는 ECR 장비를 이용할 수 있다.
몇몇 실시 예에 따라, 제1 절연층(200)의 총 깊이(H1+H2) 중, 제1 상부 배선 트렌치(410T)가 형성된 제1 깊이(H1)는, 제1 상부 배선 트렌치(410T)가 형성되지 않은 제2 깊이(H2)보다 작을 수 있다. 예시적으로, 제1 깊이(H1)는 2 나노미터에서 10 나노미터 사이의 값을 가질 수 있다.
도 19를 참조하면, 식각액을 이용하여 포토 레지스트(490) 및 하드 마스크를 제거할 수 있다. 포토 레지스트(490) 및 하드 마스크의 제거는 제2 절연층(400)에 대하여 높은 식각 선택비를 갖는 식각액 또는 식각 가스를 이용하여 습식 식각 또는 건식 식각을 수행할 수 있다. 습식 식각은 NH3 계열 식각액을 이용할 수 있으며, 예를 들어 NH4OH, TMAH(TetraMethyl Ammonium Hydroxide) 등을 이용할 수 있다. 건식 식각은 CF4/O2 가스 또는 HBr 가스 등을 이용할 수 있다.
도 20을 참조하면, 제1 상부 배선 트렌치(410T)의 측벽 및 바닥면을 따라 제1 상부 배선 배리어막(411)을 형성할 수 있다.
도 21을 참조하면, 제1 상부 배선 트렌치(410T) 중 제1 상부 배선 배리어막(411)이 형성되지 않은 영역에 제1 상부 배선막(412)을 형성하고, 평탄화 공정을 통하여 제1 상부 배선(410)을 형성할 수 있다. 여기서, 평탄화 공정은 CMP(Chemical Mechanical Polishing) 공정을 통해 수행될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 하부 배선
111: 하부 배선 배리어막 112: 하부 배선막
200: 제1 절연층 210: 비아
210T: 비아 트렌치 211: 비아 배리어막
212: 비아 물질 310: 유전체 배리어막
320: 식각 정지막 400: 제2 절연층
410: 상부 배선 410T: 상부 배선 트렌치
411: 상부 배선 배리어막 412: 상부 배선막

Claims (10)

  1. 제1 하부 배선;
    상기 제1 하부 배선 상의 제1 절연층;
    상기 제1 절연층 상에 순차적으로 적층된 제1 유전체 배리어막 및 제1 식각 정지막;
    상기 제1 식각 정지막 상에, 제2 절연층;
    상기 제1 하부 배선과 전기적으로 연결되고, 상기 제1 유전체 배리어막, 상기 제1 식각 정지막 및 상기 제2 절연층에 걸쳐 배치되는 제1 상부 배선; 및
    상기 제1 하부 배선과 상기 제1 상부 배선 사이에, 상기 제1 하부 배선 및 상기 제1 상부 배선과 연결되고, 상기 제1 절연층 내에 배치되는 제1 비아로, 상기 제1 비아의 상면은 상기 제1 상부 배선의 바닥면보다 위로 돌출된 제1 비아를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 하부 배선과 이격되어 배치되는 제2 하부 배선;
    상기 제2 하부 배선과 전기적으로 연결되고, 상기 제1 상부 배선과 이격되어 배치되고, 상기 제1 유전체 배리어막, 상기 제1 식각 정지막 및 상기 제2 절연층에 걸쳐 배치되는 제2 상부 배선; 및
    상기 제2 하부 배선과 상기 제2 상부 배선 사이에, 상기 제2 하부 배선 및 상기 상부 배선과 연결되고, 상기 제1 절연층 내에 배치되는 제2 비아로, 상기 제2 비아의 상면은 상기 제1 상부 배선의 바닥면보다 위로 돌출된 제2 비아를 더 포함하는 반도체 장치.
  3. 제2항에 있어서,
    상기 제2 상부 배선은 상기 제1 절연층, 상기 제1 유전체 배리어막, 상기 제1 식각 정지막 및 상기 제2 절연층에 걸쳐 배치되는 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 하부 배선과 이격되어 배치되는 제3 하부 배선;
    상기 제3 하부 배선과 전기적으로 연결되고, 상기 제1 상부 배선과 이격되어 배치되고, 상기 제1 절연층, 상기 제1 유전체 배리어막, 상기 제1 식각 정지막 및 상기 제2 절연층에 걸쳐 배치되는 제3 상부 배선을 더 포함하는 반도체 장치.
  5. 제4항에 있어서,
    상기 제3 상부 배선의 바닥면은 상기 제3 하부 배선의 상면과 연결되는 반도체 장치.
  6. 제1 하부 배선;
    상기 제1 하부 배선 상에, 제1 절연층;
    상기 제1 절연층 상에 순차적으로 적층된 제1 유전체 배리어막 및 제1 식각 정지막;
    상기 제1 식각 정지막 상에, 제2 절연층;
    상기 제1 절연층, 상기 제1 유전체 배리어막, 상기 제1 식각 정지막 및 상기 제2 절연층 내의 제1 상부 배선 트렌치;
    상기 제1 상부 배선 트렌치의 바닥면에 형성되고, 상기 제1 하부 배선의 일부를 노출시키는 제1 비아 트렌치;
    상기 제1 비아 트렌치의 측벽 및 바닥면을 따라 연장되는 제1 비아 배리어막; 및
    상기 제1 상부 배선 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 제1 비아 배리어막과 연결되는 제1 상부 배선 배리어막으로, 상기 제1 상부 배선 트렌치의 바닥면에 형성된 상기 제1 상부 배선 배리어막의 일부는 컨벡스(convex) 형태를 갖는 제1 상부 배선 배리어막을 포함하는 반도체 장치.
  7. 제6항에 있어서,
    상기 제2 절연층 상에, 제3 절연층;
    상기 제3 절연층 상에 순차적으로 적층된 제2 유전체 배리어막 및 제2 식각 정지막;
    상기 제2 식각 정지막 상에, 제4 절연층;
    상기 제3 절연층, 상기 제2 유전체 배리어막, 상기 제2 식각 정지막 및 상기 제4 절연층 내의 제2 상부 배선 트렌치;
    상기 제2 상부 배선 트렌치의 바닥면에 형성되고, 상기 제1 상부 배선 트렌치의 일부를 노출시키는 제2 비아 트렌치;
    상기 제2 비아 트렌치의 측벽 및 바닥면을 따라 연장되는 제2 비아 배리어막; 및
    상기 제2 상부 배선 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 제2 비아 배리어막과 연결되는 제2 상부 배선 배리어막으로, 상기 제2 상부 배선 트렌치의 바닥면에 형성된 상기 제2 상부 배선 배리어막의 일부는 컨벡스 형태를 갖는 제2 상부 배선 배리어막을 더 포함하는 반도체 장치.
  8. 제6항에 있어서,
    상기 제2 절연층 내에, 상기 제1 상부 배선 트렌치와 이격되어 형성되는 제3 상부 배선 트렌치;
    상기 제2 절연층 상에, 제3 절연층;
    상기 제3 절연층 상에 순차적으로 적층된 제2 유전체 배리어막 및 제2 식각 정지막;
    상기 제2 식각 정지막 상에, 제4 절연층;
    상기 제3 절연층, 상기 제2 유전체 배리어막, 상기 제2 식각 정지막 및 상기 제4 절연층 내의 제4 상부 배선 트렌치;
    상기 제4 상부 배선 트렌치의 바닥면에 형성되고, 상기 제3 상부 배선 트렌치의 일부를 노출시키는 제3 비아 트렌치;
    상기 제3 비아 트렌치의 측벽 및 바닥면을 따라 연장되는 제3 비아 배리어막; 및
    상기 제4 상부 배선 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 제3 비아 배리어막과 연결되는 제3 상부 배선 배리어막으로, 상기 제4 상부 배선 트렌치의 바닥면에 형성된 상기 제3 상부 배선 배리어막의 일부는 컨벡스 형태를 갖는 제3 상부 배선 배리어막을 더 포함하는 반도체 장치.
  9. 제1 하부 배선;
    상기 제1 하부 배선 상의 제1 절연층;
    상기 제1 절연층 상에 순차적으로 적층된 제1 유전체 배리어막 및 제1 식각 정지막;
    상기 제1 식각 정지막 상에, 제2 절연층;
    상기 제1 하부 배선과 전기적으로 연결되고, 상기 제1 절연층, 상기 제1 유전체 배리어막, 상기 제1 식각 정지막 및 상기 제2 절연층에 걸쳐 배치되는 제1 상부 배선; 및
    상기 제1 하부 배선과 상기 제1 상부 배선 사이에, 상기 제1 하부 배선 및 제1 상부 배선과 연결되고, 상기 제1 절연층 내에 배치되는 제1 비아를 포함하되,
    상기 제1 절연층 내로 상기 제1 상부 배선이 돌출된 부분의 제1 깊이는, 상기 제1 절연층의 전체 깊이 중 상기 제1 깊이를 제외한 제2 깊이보다 작은 반도체 장치.
  10. 제9항에 있어서,
    상기 제1 깊이는 2 나노미터(nm) 및 10 nm 사이의 값을 갖는 반도체 장치.
KR1020190001238A 2019-01-04 2019-01-04 반도체 장치 KR20200085111A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020190001238A KR20200085111A (ko) 2019-01-04 2019-01-04 반도체 장치
US16/441,042 US10950541B2 (en) 2019-01-04 2019-06-14 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190001238A KR20200085111A (ko) 2019-01-04 2019-01-04 반도체 장치

Publications (1)

Publication Number Publication Date
KR20200085111A true KR20200085111A (ko) 2020-07-14

Family

ID=71404495

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190001238A KR20200085111A (ko) 2019-01-04 2019-01-04 반도체 장치

Country Status (2)

Country Link
US (1) US10950541B2 (ko)
KR (1) KR20200085111A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11721622B2 (en) 2021-01-25 2023-08-08 Samsung Electronics Co., Ltd. Semiconductor devices

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4050644A1 (en) * 2021-02-24 2022-08-31 Imec VZW A method for forming an interconnect structure
US11848264B2 (en) * 2021-06-03 2023-12-19 International Business Machines Corporation Semiconductor structure with stacked vias having dome-shaped tips

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6433428B1 (en) 1998-05-29 2002-08-13 Kabushiki Kaisha Toshiba Semiconductor device with a dual damascene type via contact structure and method for the manufacture of same
JP2000114259A (ja) 1998-10-01 2000-04-21 Sony Corp 半導体装置における配線の形成方法
JP2001118924A (ja) 1999-10-20 2001-04-27 Sony Corp 半導体装置およびその製造方法
KR100681267B1 (ko) 2001-06-12 2007-02-09 삼성전자주식회사 반도체 장치의 제조에서 콘택 형성 방법
KR100835779B1 (ko) 2002-06-24 2008-06-05 매그나칩 반도체 유한회사 반도체 소자의 제조 방법
KR100613283B1 (ko) 2004-12-27 2006-08-21 동부일렉트로닉스 주식회사 반도체 소자의 배선 형성방법
JP2006216690A (ja) 2005-02-02 2006-08-17 Renesas Technology Corp 半導体装置
KR100815186B1 (ko) 2006-09-11 2008-03-19 주식회사 하이닉스반도체 돌출형상의 텅스텐플러그를 구비한 반도체소자의 제조 방법
KR100850076B1 (ko) 2006-12-21 2008-08-04 동부일렉트로닉스 주식회사 부식 방지를 위한 구리배선 구조
KR102008317B1 (ko) * 2012-03-07 2019-08-07 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조방법
US9224686B1 (en) 2014-09-10 2015-12-29 International Business Machines Corporation Single damascene interconnect structure
US9412648B1 (en) * 2016-01-11 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Via patterning using multiple photo multiple etch

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11721622B2 (en) 2021-01-25 2023-08-08 Samsung Electronics Co., Ltd. Semiconductor devices

Also Published As

Publication number Publication date
US10950541B2 (en) 2021-03-16
US20200219808A1 (en) 2020-07-09

Similar Documents

Publication Publication Date Title
US11889705B2 (en) Interconnect landing method for RRAM technology
US10629811B2 (en) Resistance variable memory structure and method of forming the same
US6740976B2 (en) Semiconductor device including via contact plug with a discontinuous barrier layer
US6734489B2 (en) Semiconductor element and MIM-type capacitor formed in different layers of a semiconductor device
CN109560194B (zh) 半导体装置及其制造方法
US10475739B2 (en) Semiconductor device
TW202125756A (zh) 半導體結構
US10950541B2 (en) Semiconductor device
US11538749B2 (en) Interconnect structure
US11329222B2 (en) Resistive random access memory and manufacturing method thereof
US20220352071A1 (en) Interconnection structure of integrated circuit semiconductor device
US10825766B2 (en) Semiconductor device with multi-layered wiring and method for fabricating the same
US20240063057A1 (en) Dual etch-stop layer structure
US10109525B1 (en) Fabrication method and structure of semiconductor device with contact and plug
KR20220157285A (ko) 하드마스크층을 가진 세미-다마신 구조 및 이를 포함하는 반도체 소자
US7417302B2 (en) Semiconductor device and method of manufacturing the same
TWI840458B (zh) 半導體裝置及其製造方法
KR20230139487A (ko) 반도체 장치
KR20230075330A (ko) 자기 정렬 컨택트 형성을 위한 더미 하이브리드 필름
TW202125755A (zh) 半導體結構
KR20230133494A (ko) 반도체 장치 및 그 제조 방법
CN115458506A (zh) 半导体器件以及制造半导体器件的方法
TW201442231A (zh) 整合結構
KR20070020753A (ko) 층간절연막에 에어 갭을 갖는 반도체소자 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal