CN105448813A - 半导体器件的形成方法 - Google Patents

Abstract

本发明提供了一种半导体器件的形成方法，包括：在基底上形成第一介质层后，在第一介质层上形成阻挡层；刻蚀阻挡层和第一介质层形成第一通孔，第一通孔露出基底上第一晶体管的源极或漏极；在形成填充第一通孔的第一导电层后，采用平坦化工艺去除阻挡层上的第一导电层，在第一通孔内形成第一导插塞。在平坦化工艺中，阻挡层作为停止层，可避免第一介质层受到损伤，并避免基于所述第一介质层损伤而在第一介质层表面形成明显的“碟形结构”问题，从而提高形成的半导体器件的性能。

Description

半导体器件的形成方法

技术领域

本发明涉及半导体技术领域，尤其是涉及一种半导体器件的形成方法。

背景技术

随着半导体技术发展，半导体器件的集成度不断增加，半导体器件特征尺寸(CriticalDimension，CD)越来越小。

为了提高半导体器件的集成度，在一片半导体晶圆上的半导体元件为多层结构，相邻层间的半导体元件通过覆盖在半导体元件上的介质层间隔，并通过设置在各介质层内的互连结构实现电连接。

图1～图4为现有的互连结构的形成工艺以具体实例的结构示意图，包括：

先参考图1，在基底10上形成多个晶体管11、12等半导体元件(值得注意的是，此处晶体管11与晶体管12功能不同，所述晶体管12的源极或漏极后续需要与第一介质层14上方的半导体元件电连接，而晶体管11无需与第一介质层14上方的半导体元件电连接)，在半导体元件上方覆盖第一介质层14后，刻蚀所述第一介质层14，形成露出晶圆管11的源极或漏极13的第一通孔15。

参考图2，在所述第一介质层14上形成第一金属层16(如，钨层)，所述第一金属层16填充满所述第一通孔15。

参考图3，采用平坦化工艺(如化学机械研磨，ChemicalMechanicalPolish，简称CMP)去除第一介质层14上多余的第一金属层，至露出所述第一介质层14，在所述通孔15内形成第一导电插塞17，所述第一导电插塞17与所述晶体管12的源极或漏极13电连接；

再参考图4，在所述第一导电插塞17以及第一介质层14上形成阻挡层18，并在所述阻挡层18上形成第二介质层20后，以所述阻挡层18作为刻蚀停止层，刻蚀所述第二介质层20，形成露出所述阻挡层18的第二通孔(图中未标示)，同时在所述第二介质层20的其他区域(如所述晶体管11上方)形成第三通孔(图中未标示)；之后沿着所述第二通孔和第三通孔继续刻蚀所述阻挡层18；接着向所述第二通孔和第三通孔内填充第二金属(如，铜)形成第二导电插塞21和第三导电插塞22。所述第二导电插塞21和第三导电插塞22组成第二介质层20内的互连结构，其中，所述第二导电插塞与第一导电插塞17电连接，而所述第三导电插塞22不需要所述晶体管11连接。

在刻蚀所述第二介质层20时，所述阻挡层18可有效防止刻蚀所述第二介质层20以形成第三通孔时，出现过刻蚀情形，从而造成第三通孔深度过大而影响后续形成的半导体器件性能。

随着半导体技术发展，对于半导体器件中元件以及元件间的互连结构的精度要求不断提升。然而，通过上述工艺形成的互连结构后的半导体器件性能较差，无法满足半导体器件发展要求。为此，如何提高互连结构的制备工艺，以提高半导体器件的性能是本领域技术人员亟需解决的问题。

发明内容

本发明解决的问题是提供一种半导体器件的形成方法，以提高半导体器件的性能。

为解决上述问题，本发明提供的半导体器件的形成方法包括：

提供基底；

在所述基底上形成第一晶体管；

在所述基底上形成覆盖所述第一晶体管的第一介质层；

在所述第一介质层上形成阻挡层；

刻蚀所述阻挡层和第一介质层形成第一通孔，所述第一通孔露出所述第一晶体管的源极或漏极；

向所述第一通孔填充第一导电材料，形成填充于所述第一通孔且覆盖所述阻挡层的第一导电层；

以所述阻挡层作为停止层，采用平坦化工艺去除所述阻挡层上的第一导电层，在所述第一通孔内形成第一导电插塞。

可选地，所述阻挡层的厚度为

可选地，所述阻挡层的材料为氮化硅、碳化硅或氮氧化硅。

可选地，在形成所述第一介质层前，所述半导体器件的形成方法还包括：在所述基底上形成第二晶体管；

在所述基底上形成覆盖所述第一晶体管的第一介质层的步骤包括：所述第一介质层还覆盖所述第二晶体管；

在形成所述第一导电插塞后，所述半导体器件的形成方法还包括步骤：在所述阻挡层上形成第二介质层；

以所述阻挡层为刻蚀阻挡层刻蚀所述第二介质层，在所述第二介质层内形成第二通孔和第三通孔，所述第二通孔位于所述第一导电插塞的上方且露出所述第一导电插塞，所述第三通孔位于所述第二晶体管上方且露出所述阻挡层；

向所述第二通孔内和第三通孔内填充第二导电材料，在所述第二通孔内形成第二导电插塞，在所述第三通孔内形成第三导电插塞。

可选地，所述第二导电材料为铜。

可选地，刻蚀所述第二介质层的步骤中，所述阻挡层的刻蚀速率小于所述第二介质层的刻蚀速率。

可选地，刻蚀所述第二介质层的步骤中，所述第一导电插塞的刻蚀速率小于所述第二介质层的刻蚀速率。

可选地，在刻蚀所述介质层和阻挡层形成第一通孔前，所述半导体器件的形成方法还包括步骤：在所述阻挡层上形成第三介质层；

刻蚀所述第一介质层和阻挡层形成第一通孔的步骤包括：刻蚀所述第一介质层、阻挡层和第三介质层以形成所述第一通孔；

在所述阻挡层上形成第一导电层的步骤包括：在所述第三介质层上形成所述第一导电层。

可选地，所述第一介质层的材料为氧化硅。

可选地，采用平坦化工艺去除所述阻挡层上的第一导电层的步骤中：所述阻挡层的去除速率小于所述第三介质层的去除速率。

可选地，所述第一导电材料为钨。

可选地，在形成第一通孔之后，形成第一导电层前，所述半导体器件的形成方法还包括：在所述第一通孔的侧壁形成扩散阻挡层。

可选地，所述平坦化工艺为化学机械研磨。

与现有技术相比，本发明的技术方案具有以下优点：

在所述第一介质层上形成阻挡层，之后刻蚀所述阻挡层和第一介质层形成第一通孔，所述第一通孔露出基底上第一晶体管的源极或漏极；并在形成填充第一通孔的第一导电层后，采用平坦化工艺去除阻挡层上的第一导电层，从而在所述第一通孔内形成第一导插塞。其中，在所述平坦化工艺中，所述阻挡层作为停止层，避免阻挡层下方的第一介质层受到损伤，从而避免平坦化工艺中基于第一导电插塞的刻蚀速率小于第一介质层的刻蚀速率，而导致未设有第一导电插塞的部分的第一介质层的刻蚀速率明显大于设有第一导电插塞部分的第一介质层的问题，进而可以减少由此在所述第一介质层表面形成明显的“碟形结构”，这样可以降低对后续半导体器件的制备步骤造成不利影响，以及降低最终形成的半导体器件的性能；

此外，所述阻挡层可有效避免平坦化工艺中阻挡层下方的第一介质层受到损伤，从而避免造成第一介质层局部厚度减小的问题，并避免后续在所述第一介质层上形成互连结构后，因为所述第一介质层局部厚度减小而减小了第一介质层上的互连结构与和第一介质层内的晶体管之间的距离，进而避免由此造成第一介质层内的晶体管与第一介质层上的互连结构之间的电容增加等问题。

进一步可选地，在所述基底上形成有第二晶体管，在形成所述第一导电插塞后，在所述第一导电插塞和阻挡层上形成第二介质层，并以所述阻挡层作为刻蚀阻挡层刻蚀所述第二介质层，形成露出第一导电插塞的第二通孔，并在第二通孔内填充第二导电材料形成连接所述第一导电插塞的第二导电插塞；其中在刻蚀所述第二通孔时，同时在所述第二晶体管上方形成第三通孔，并在第三通孔内填充第二导电材料，形成不连接所述第二晶体管的第三导电插塞。所述第二导电插塞和第三导电插塞形成位于所述第二介质层内的互连结构。相比与现有的技术中，先形成第一导电插塞后再形成阻挡层，并在所述阻挡层上形成第二介质层后，刻蚀第二介质层形成第二通孔和第三通孔的技术方案。上述技术方案中，刻蚀第二介质层时，所述阻挡层作为刻蚀阻挡层，有效避免所述第一介质层被过度刻蚀的问题，从而降低第三导电插塞和第二晶体管之间的距离，避免造成第二晶体管和第三导电插塞之间电容增加的问题。

附图说明

图1至图4现有的一种互连结构形成方法的结构示意图；

图5和图6为现有的互连结构形成方法中的缺陷结构示意图；

图7至图14是本发明半导体器件的形成方法一实施例的结构示意图。

具体实施方式

如背景技术所述，通过现有工艺形成的互连结构后的半导体器件性能不能满足需要，分析其原因：结合参考图1至图6。

在现有的互连结构的形成工艺中，在所述第一介质层14内形成第一通孔15，并向所述第一介质层14上形成填充第一通孔15的第一金属层16后，会采用CMP去除第一介质层14上多余的第一金属层16，从而在所述第一通孔15内形成第一导电插塞17。其中，在CMP工艺中，研磨垫去除所述第一介质层14上的第一金属层16后，还容易去除部分厚度的第一介质层14，但基于第一导电插塞17的研磨速率远远小于所述第一介质层14的研磨速率，以及研磨垫出现的形变等原因，会造成所述第一介质层14研磨的局部差异。

如图5所示，在CMP工艺后，在第一介质层14表面形成“碟形结构”(dishing)23，使得位于晶体管12(即未形成有第一导电插塞17)上方的介质层14厚度远远小于晶体管11上方(即形成有第一导电插塞17)的介质层14的厚度，从而影响后续形成的半导体器件的性能。

如参考图6所示，后续即使在所述第一介质层141上方形成阻挡层18，再在阻挡层18上形成第二介质层20；之后再刻蚀所述第二介质层20形成第二通孔和第三通孔后，在所述第二通孔中形成第二插塞并在第三通孔中形成第三导电插塞25，由于所述碟形结构23的存在，所述第三导电插塞25与第一介质层14内的半导体元件(如晶体管11)之间的距离被减小，并由此导致增加了第三导电插塞25与晶体管11之间的电容，降低了后续形成的半导体器件性能。

尤其是随着半导体技术发展，半导体元件尺寸减少，各半导体元件间的介质层厚度与半导体元件尺寸比例增加，且为了减少介质层内互连结构间的RC延迟效应，介质层多采用结构稀疏的低K介电材料。低K介电材料被研磨速率更快，因而上述在第一介质层14表面不同区域间的厚度差越发明显，即“碟形结构”的缺陷越发明显。对于后续形成的半导体器件的影响越发严重。

为此，本发明提供了一种半导体器件的形成方法，在基底形成第一晶体管，之后在所述基底上形成覆盖所述第一晶体管的第一介质层后，在所述第一介质层上形成阻挡层；再刻蚀所述阻挡层和第一介质层形成第一通孔，所述第一通孔露出所述第一晶体管的源极或漏极；并在形成填充于第一通孔且覆盖所述阻挡层的第一导电层后，以所述阻挡层为停止层，采用平坦化工艺去除阻挡层上的第一导电层，从而在所述第一通孔内形成第一导插塞。其中，在所述平坦化工艺中，所述阻挡层作为停止层，从而避免阻挡层下方的第一介质层受到损伤，进而避免平坦化工艺中，基于第一导电插塞的刻蚀速率小于第一介质层的刻蚀速率，而导致未设有第一导电插塞的部分的第一介质层的刻蚀速率明显大于设有第一导电插塞部分的第一介质层的缺陷，以及由此在所述第一介质层表面形成明显的“碟形结构”的缺陷，从而降低对后续半导体器件的制备步骤造成的不利影响，提高最终形成的半导体器件的性能。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

图7至图14中本发明半导体器件的形成方法一实施例的结构示意图。

本实施例提供的半导体器件的形成方法包括：

参考图7所示，提供基底30，在所述基底30上形成晶体管。

本实施例中，所述晶体管包括第一晶体管31，以及第二晶体管32。

本实施例中，所述第一晶体管31和第二晶体管32为CMOS晶体管，以所述第一晶体管31为例，包括栅极(图中未标示)，以及位于所述栅极两侧的源极或漏极33等结构。形成所述第一晶体管31和第二晶体管32为本领域成熟技术，在此不再赘述。但值得注意的是，本实施例中，第一晶体管31与第二晶体管32功能不同，所述第一晶体管31的源极或漏极后续需要直接与上方的半导体元件电连接，而第二晶体管32无需直接与上方的半导体元件电连接。

本实施例中，所述基底30包括：半导体衬底。或是半导体衬底和位于所述半导体衬底内的诸如互连结构等半导体元件结构。

所述半导体衬底为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底、玻璃衬底或其他III-V族化合物衬底。所述半导体衬底的材料以及结构并不限定本发明的保护范围。

参考图8，在所述基底30上形成第一介质层34，所述第一介质层34覆盖所述第一晶体管31和第二晶体管32。

所述第一介质层34为介电材料，用以形成互连结构。

本实施例中，所述第一介质层34为氧化硅，形成工艺为化学气相沉积(ChemicalVaporDeposition，CVD)。但所述第一介质层34的材料不限于氧化硅，形成工艺也不限于CVD，本领域内的介质层材料，以及形成工艺均适用于本实施例。

之后，在所述第一介质层34上形成阻挡层35。本实施例中，所述阻挡层35在后续平坦化工艺中的研磨速率小于所述第一介质层34。

所述阻挡层35的材料包括氮化硅(SiN)、碳化硅(SiC)或氮氧化硅(SiON)等。形成工艺包括化学气相沉积(CVD)和原子层沉积(ALD)等。

本实施例中，所述阻挡层35的材料为氮化硅。

在形成所述阻挡层35后，可刻蚀所述阻挡层35和第一介质层34，后续用以形成导电插塞。

在本实施例中，在刻蚀所述阻挡层35前，先在所述阻挡层35上形成第三介质层36。

本实施例中，所述第三介质层36的材料为介电材料，可选地，所述第三介质层36的材料与所述第一介质层36材料相同(为氧化硅)，形成工艺为CVD。但本发明中，对所述第三介质层36的材料与形成工艺不作限定。

接着参考图9，刻蚀所述第三介质层36、阻挡层35和所述第一介质层34，在所述第三介质层36、阻挡层35和所述第一介质层34内形成第一通孔37，所述第一通孔37露出所述第一晶体管31的源极或漏极33。

具体工艺包括：先在所述第三介质层36上形成第一硬掩模50，之后以所述第一硬掩模50为掩模依次刻蚀所述第三介质层36、阻挡层35和所述第一介质层34，以形成所述第一通孔37。刻蚀所述第三介质层36、阻挡层35和所述第一介质层34的工艺为本领域成熟工艺，在此不再赘述。

可选地，在形成所述第一通孔37后，在所述第一通孔37的侧壁上形成扩散阻挡层(图中未显示)，所述扩散阻挡层的材料可为钽(Ta)、氮化钽(TaN)或是氮化钛(TiN)等。形成工艺为CVD或PVD等，所述扩散阻挡层为本领域的成熟技术，在此不再赘述。

所述扩散阻挡层可有效抑制后续形成与所述第一通孔内的导电插塞中原子向所述第一介质层内扩散，从而提高后续形成的半导体器件的性能，但不形成所述扩散阻挡层并不妨碍本发明目的的实现。

参考图10，向所述第一通孔37内填充第一导电材料，形成填充于所述第一通孔37且覆盖所述阻挡层35的第一导电层38。

本实施例中，所述第一导电材料为钨(W)，形成工艺为物理气相沉积(PhysicalVaporDeposition，PVD)。

结合参考图11，以所述阻挡层35作为停止层，采用平坦化工艺去除所述第三介质层36上的第一导电层38，露出所述第一通孔37内的第一导电层，从而在所述第三介质层36、阻挡层35和所述第一介质层34内形成第一导电插塞39。

本实施例中，所述第一导电插塞39的上端露出于所述阻挡层35。且所述第一导电插塞39可缓解所述第三介质层36的研磨速率，从而缓解所述阻挡层35被研磨的压力，降低所述阻挡层35被研磨殆尽的风险。

本实施例中，所述平坦化工艺为CMP，其中，在CMP过程中，所述阻挡层35的研磨速率小于所述第三介质层36。

继续参考图11，在除尽所述第三介质层36上的第一导电层后，容易研磨去除部分厚度的所述第三介质层36以及部分位于第一通孔37内的第一导电插塞39。但基于本实施例中，所述第一导电插塞39的材料为金属钨，所述第三介质层36的材料为氧化硅，所述第三介质层36的研磨速率明显大于第一导电插塞39的研磨速率，所述第一导电插塞39放缓了其所在部分的第三介质层36的研磨速率；且基于CMP工艺中，研磨垫出现的形变，使得远离所述第一导电插塞39处的第三介质层36的研磨速率明显更快，从而在所述第三介质层36上形成“碟形结构”231。

但本实施例中，以所述阻挡层35作为停止层，在去除所述阻挡层35上的第三介质层36后，所述阻挡层35缓解了CMP的研磨速率，从而避免进一步研磨所述第一介质层34，进而可以减少对第一介质层34的损伤，提高了CMP工艺的窗口。

若所述阻挡层35的厚度过大，影响后续形成的半导体器件的整体尺寸；且在CMP过程中，所述阻挡层35同样会被消耗，若所述阻挡层35的厚度过小，阻挡层35被研磨殆尽，从而造成其下方的第一介质层34损伤。

本实施例中，所述阻挡层35的厚度为

参考图12，在所述第三介质层39上形成第二介质层40。

本实施例中，所述第二介质层40的材料同样为介电材料，可选地，所述第二介质层40的材料与所述第一介质层34材料相同，为氧化硅。形成工艺为CVD，但所述第二介质层40的材料与形成工艺并不限定本发明的保护范围。

参考图13，在所述第二介质层40上形成第二硬掩模51，并以所述第二硬掩模51为掩模，以所述阻挡层35为刻蚀阻挡层刻蚀所述第二介质层40形成第二通孔41，以及第三通孔42。

在刻蚀所述第二介质层40过程中，所述阻挡层35的刻蚀速率小于所述第二介质层40的刻蚀速率。

且所述第一导电插塞39的刻蚀速率远远小于所述第二介质层40的刻蚀速率。

所述第二通孔41露出所述第一导电插塞39，所述第三通孔42位于第二晶体管32的上方且露出所述阻挡层35。

本实施例中，刻蚀所述第二介质层40的工艺为干法刻蚀。干法刻蚀所述第二介质层40的工艺为本领域的成熟技术，在此不再赘述。

结合参考图14，在所述第二通孔41和第三通孔42内填充第二导电材料，在所述第二通孔41内形成第二导电插塞43，在所述第三通孔42内形成第三导电插塞44。所述第二导电插塞43与所述第一导电插塞39电连接，所述第三导电插塞44与第二晶体管12间隔。

本实施例中，所述第二导电材料为铜(Cu)。但本发明并不对所述第二导电材料的具体材料作限定。

本实施例中，所述阻挡层35在上述CMP工艺中可减少所述第一介质层34受损，造成所述第二晶体管12上的第一介质层34厚度减小，从而避免基于所述第一介质层34局部厚度减小而造成所述第二晶体管12与所述第三导电插塞44之间的距离降低，并解决由此造成的增大第二晶体管12与所述第三导电插塞44之间的电容，进而影响后续形成的半导体器件的性能的问题。此外，在刻蚀所述第二介质层40过程中，以所述阻挡层35为刻蚀阻挡层，可有效控制刻蚀所述第二介质层40的刻蚀终点，避免所述第一介质层34受损，进一步有效控制所述第三导电插塞44与所述第二晶体管12之间的距离同时，还可降低工艺难度，增大工艺窗口。

值得注意的是，结合参考图9和图10，本实施例中，在形成所述阻挡层35后，在所述阻挡层35上形成第三介质层36，之后刻蚀所述第三介质层36、阻挡层35和第一介质层34形成第一通孔，并在第一通孔内填充第一导电材料形成所述第一导电插塞39，所述第一导电插塞39的上端露出所述阻挡层35上方。在本发明的另一实施例中，在所述第一介质层34上形成所述阻挡层35后，无需形成第三介质层36，而是直接刻蚀所述阻挡层35和第一介质层34形成第一通孔。在后续形成第一导电层后，直接以所述阻挡层35为停止层，去除多余第一导电层形成第一导电插塞，所述第一导电插塞的表面与所述阻挡层表面齐平。上述工艺减少了工艺步骤，提高工艺效率。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (13)

1.一种半导体器件的形成方法，其特征在于，包括：

提供基底；

在所述基底上形成第一晶体管；

在所述基底上形成覆盖所述第一晶体管的第一介质层；

在所述第一介质层上形成阻挡层；

刻蚀所述阻挡层和第一介质层形成第一通孔，所述第一通孔露出所述第一晶体管的源极或漏极；

向所述第一通孔填充第一导电材料，形成填充于所述第一通孔且覆盖所述阻挡层的第一导电层；

以所述阻挡层作为停止层，采用平坦化工艺去除所述阻挡层上的第一导电层，在所述第一通孔内形成第一导电插塞。

2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述阻挡层的厚度为。

3.如权利要求1所述的半导体器件的形成方法，其特征在于，所述阻挡层的材料为氮化硅、碳化硅或氮氧化硅。

4.如权利要求1所述的半导体器件的形成方法，其特征在于，在形成所述第一介质层前，所述半导体器件的形成方法还包括：在所述基底上形成第二晶体管；

在所述基底上形成覆盖所述第一晶体管的第一介质层的步骤包括：所述第一介质层还覆盖所述第二晶体管；

在形成所述第一导电插塞后，所述半导体器件的形成方法还包括步骤：在所述阻挡层上形成第二介质层；

以所述阻挡层为刻蚀阻挡层刻蚀所述第二介质层，在所述第二介质层内形成第二通孔和第三通孔，所述第二通孔位于所述第一导电插塞的上方且露出所述第一导电插塞，所述第三通孔位于所述第二晶体管上方且露出所述阻挡层；

向所述第二通孔内和第三通孔内填充第二导电材料，在所述第二通孔内形成第二导电插塞，在所述第三通孔内形成第三导电插塞。

5.如权利要求4所述的半导体器件的形成方法，其特征在于，所述第二导电材料为铜。

6.如权利要求4所述的半导体器件的形成方法，其特征在于，刻蚀所述第二介质层的步骤中，所述阻挡层的刻蚀速率小于所述第二介质层的刻蚀速率。

7.如权利要求4所述的半导体器件的形成方法，其特征在于，刻蚀所述第二介质层的步骤中，所述第一导电插塞的刻蚀速率小于所述第二介质层的刻蚀速率。

8.如权利要求1所述的半导体器件的形成方法，其特征在于，在刻蚀所述介质层和阻挡层形成第一通孔前，所述半导体器件的形成方法还包括步骤：在所述阻挡层上形成第三介质层；

刻蚀所述第一介质层和阻挡层形成第一通孔的步骤包括：刻蚀所述第一介质层、阻挡层和第三介质层以形成所述第一通孔；

在所述阻挡层上形成第一导电层的步骤包括：在所述第三介质层上形成所述第一导电层。

9.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一介质层的材料为氧化硅。

10.如权利要求1所述的半导体器件的形成方法，其特征在于，采用平坦化工艺去除所述阻挡层上的第一导电层的步骤中：所述阻挡层的去除速率小于所述第三介质层的去除速率。

11.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一导电材料为钨。

12.如权利要求1所述的半导体器件的形成方法，其特征在于，在形成第一通孔之后，形成第一导电层前，所述半导体器件的形成方法还包括：在所述第一通孔的侧壁形成扩散阻挡层。

13.如权利要求1所述的半导体器件的形成方法，其特征在于，所述平坦化工艺为化学机械研磨。