CN1679161A - 嵌入式金属互连的制造方法 - Google Patents

Abstract

本发明涉及一种嵌入式金属互连的制造方法。该方法包括以下步骤：提供一个衬底，在该衬底之上有介电材料(1)，在该介电材料之上淀积保护层(2)，在该保护层之上淀积牺牲层(7)，该牺牲层的机械强度比该保护层的机械强度低，制作开口(3)使其穿过牺牲层、保护层进入到介电材料，在开口内及牺牲层之上淀积阻挡层(4)，在该阻挡层之上淀积金属材料(5)，该金属材料填充开口，用研磨的方法除去存在于开口以外的金属材料部分，在一个研磨步骤中除去该阻挡层和该牺牲层。

Description

嵌入式金属互连的制造方法

本发明涉及半导体器件或集成电路的制造方法，特别是形成嵌入式金属互连的方法以及具有嵌入式金属互连的半导体器件或集成电路的制造方法。

在集成电路中，铜与铝相比有很多优点：较好的导电性(低电阻率)，这意味着布线可以更小且排列的更紧密，但仍然能够传输同样的电流。这意味着需要更少的金属层及更低的生产成本。低电阻还会导致更快的速度。而且，铜具有更好的抗电迁移性(电迁移指金属线中金属离子的大规模移动，潜在地使得金属导电通路逐渐变细，从而抑制导电通路，或者导致相邻连接点短路)，从而提高可靠性。或许最好的一点是，比起相同设计的基于铝的器件，铜被认为能够提供更高的产率。

在过去几年中，许多半导体公司已经利用铜的这些优点，现在，在世界范围的工厂内铜被用于大规模生产。

但是转向铜的使用并非没有挑战。最大的变化曾在于，铜难于蚀刻，需要另一种可供选择的成型方法--嵌刻。在该工艺中，互连金属线由介电体形成轮廓，介电体采用化学机械平坦化方法(CMP)而不是用光刻和蚀刻的方法将金属隔离。在该工艺中，互连图形先是通过光刻由介电层限定范围，然后将金属淀积以填充形成的沟槽，然后多余的金属通过CMP(平坦化)的方法去除。

制造嵌入式铜互连线的现有技术方法示于图1。该方法开始于在衬底上(未示出)的介电层或介电堆叠1，例如二氧化硅。在介电层或介电堆叠(多个叠加层)之上，淀积保护层2或者不同材料的多个保护层，如双层硬式光罩SiO₂/SiC或者SiO₂/Si₃N₄。在施加阻挡层、铜之前使沟槽3和通孔(层间互连处-图中未示出)穿过保护层2形成于介电层1内。通孔的成型方法为在一些沟槽3的底部开孔，该开孔将底下的金属(未示出)暴露出来。

在沟槽3与通孔形成后，在整个晶圆的表面典型地通过物理气相淀积法淀积扩散阻挡层4。阻挡层4不仅覆盖晶圆的上表面，还覆盖沟槽3和通孔的侧面及底部。除了能够很好地阻止铜的扩散外，阻挡层4必须有对介电层1及铜的极强的粘着力。需要强的粘着力是为了防止其在进一步的加工或热应力下剥离，并阻止电迁移。阻挡层4通常淀积为双层，其中一层是如氮化钽(TaN)，与二氧化硅(SiO₂)很好地粘合，另一层是如钽(Ta)，与铜很好地粘合。

一旦阻挡层4覆盖了整个晶圆，即在其上淀积铜5至需要的厚度。

然后对晶圆进行CMP。CMP第一步去除所有的铜，第二步去除阻挡材料，沟槽3内的铜和阻挡材料除外。这样就需要具有单独的铜除去和阻挡材料除去工艺步骤的多步骤工艺，原因是阻挡材料相对化学稳定，难于去除。该多步骤工艺耗时且昂贵，原因是阻挡物去除需要各种耗材(consumable)(通常昂贵)。

另外，对高性能微电子学来说，希望介电堆叠1使用低K介电体(如介电常数小于4.2的介电材料)。但当低K材料用于介电堆叠1时，介电层在进行CMP时易于剥离。为保护低K材料1，需要一厚保护层2，而这增加了介电层的总的介电常数。

以上工艺的结果就是产生了嵌入在介电沟槽3中的成型铜岛(patterned island of copper)6。铜的CMP的最大挑战之一是过研磨与研磨不足的平衡，研磨不足会留下铜的残渣并导致短路，过研磨会侵蚀和产生浅碟化特征(dishing feature)，从而影响晶圆表面的平坦化。浅碟化的出现是因为铜5和保护层2的研磨速度不同，处在研磨压力下的研磨垫会变形成嵌刻结构(damascene structure)并在场区下对其研磨。浅碟化出现的数量与研磨垫的特性，结构的尺寸，以及研磨参数(速度，压力，温度)有关。铜5较保护层2软，研磨较快。这使制造多层互连结构的工艺变得复杂。

解决浅碟化的方法参见JP-200144201，其中记述了嵌刻结构及其制造方法。使用一牺牲层，其为介电层修正的顶部部分并置于阻挡层之下。在堆叠中没有出现保护层或者硬式光罩(hard mask)(在双嵌刻成型中以及对于低k材料，硬式光罩有时是必需的，但硬式光罩增加了整个介电堆叠的介电常数，因而不希望使用)。多余的铜在第一CMP步骤中被除去，在此已经产生了铜的浅碟化。阻挡层在第二CMP步骤中除去。在除去阻挡层的过程中，铜被进一步浅碟化。除去阻挡层后，牺牲膜以比铜高的速度(高达100倍)被除去。因此，铜的浅碟化比起其他现有技术方法得以减少。但为了获得希望的结果，需要耗时且昂贵的多步骤CMP工艺。

本发明的目的即是克服上述缺陷。

尤其是，本发明的目的是提供一种嵌入式互连的制造方法，既省时，又削减成本。

上述目标通过一种根据本发明的方法实现，其中通过去掉单独的阻挡层去除步骤减少了对多种耗材的需求。

根据本发明的嵌入式金属结构制造方法包括以下步骤：

—提供一衬底，其上有介电材料。根据本发明的实施方案，该介电材料可包含低K材料。

—在该介电材料上淀积一保护层。

—在该保护层之上淀积一牺牲层，该牺牲层的机械强度低于该保护层的机械强度，该牺牲层优选是低K材料，尽管一些高K材料也可用于本发明。

—制作一开口使其穿过牺牲层、保护层并进入介电材料，该开口制作步骤可以包括如蚀刻步骤。

—在开口中及牺牲层上淀积一阻挡层。优选为所有的金属材料提供一内衬层以增强粘合和增加填充。本发明中，该内衬层被认为与阻挡层等同。

—在该阻挡层上淀积金属材料，该金属材料填充开口。该金属材料例如可以是，但不限于：铜，铝，银，金或者钨。该淀积金属材料步骤可以包括如用化学气相淀积法淀积金属材料。

—用研磨法除去开口之外存在的金属材料。

—在一个研磨步骤中除去阻挡层和牺牲层.该研磨步骤可使用一套耗材(one consumable set)。

使用牺牲层使除去阻挡层更容易，尤其是当阻挡层具有高的机械强度时，如Ta/TaN，因而减少了浅碟化。

根据本发明的实施方案，开口外区域的金属、阻挡层和牺牲层可以在一个研磨步骤中除去。该研磨步骤可以使用一套耗材。

研磨步骤可以是化学机械研磨(CMP)。

该方法还可以包括一抛光(buffing)步骤，以至少部分除去保护层。

阻挡层可以通过从下面的保护层除去牺牲层来除去。这可以通过从下面的保护层剥离或者提离牺牲层实现。在根据本发明的方法中，牺牲层可由当晶圆与研磨工具间的摩擦力超过一阈值时便可以从下面的保护层剥离或提离的材料形成。

根据优选实施方案，牺牲层与保护层之间的粘着力比保护层与介电材料之间的粘着力弱。有利的是在整个堆叠中牺牲层与保护层间的粘着力最弱。

本发明还提供了一种采用根据本发明制造嵌入式金属结构的方法来制造半导体器件的方法。

通过下面对根据本发明的具体实施方案的具体描述，结合附图说明本发明的原理，本发明的上述以及其他特点与优点变得清晰。该描述仅为了举例说明，并不限定本发明的范围。以下引用的参考数字请参考附图。

图1为根据现有技术制造铜互连的各工艺步骤的概略。

图2为根据本发明实施方案制造金属互连的各工艺步骤的概略。

在不同的图中，相同的参考数字意指相同或类似的元素。

本发明将根据具体实施方案并参考特定附图进行说明，但本发明不限于此，而仅由权利要求限定。此处描述的图只是原理图，并非限定性的。在图中出于图解的目的一些元素的大小被夸大，并没有按比例画出。尤其是一些层没能按比例画出。在“包含“一词使用于本说明书和权利要求书中时，并不排除其他的元素或步骤。在例如“一”、“该”用于指向一单数名词时，除非特别声明，也包含了该名词的复数。

根据本发明制造嵌入式金属互连例如铜互连的方法示于图2。

根据本发明制造的半导体器件包括具有导电元件(图中未示出)的半导体衬底(图中未示出)和其上的介电层或介电堆叠1。在半导体器件如集成电路中，衬底一般为单晶硅片。在本发明的实施方案中，术语“衬底”可包括任何可以使用的下层的材料，或者在该材料上，可以形成器件、电路或外延层。在其他可选的实施方案中，“衬底”可以包括半导体衬底如掺杂的硅、砷化钾(GaAs)、砷磷化钾(GaAsP)、锗(Ge)、或锗化硅(SiGe)衬底。除半导体衬底部分外，“衬底”还可以包括介电层如SiO₂或Si₃N₄层。因此，术语衬底还包括了绝缘硅(SOI)、玻璃硅(SOG)、蓝宝石硅(SOS)衬底。术语“衬底”通常用于定义位于关注的一层或部分的下方的层元素。另外，“衬底”亦可以是其他的基底，在此基底上形成一层，例如玻璃或者金属层。在此后的内容中，主要描述硅工艺，但本领域技术人员会意识到，本发明可以基于其他半导体材料系统实现。本领域技术人员可以选择合适的材料作为下述介电和导电材料的等价物。

导电元件(未示出)可以为金属互连。但是，半导体的任何导电元件均是适合的，包括多晶硅元件、硅化物区域、耐熔金属或者甚至是扩散区域。在实施本发明中不需要导电元件，但在很多情况中嵌入式互连会在器件内某一点与下层导电元件有电连接。

在衬底和导电元件上面提供介电层或者介电堆叠1。在硅基系统中，介电层1通常是基于二氧化硅的材料，如磷-硅酸盐-玻璃(PSG)，掺杂硼的PSG(BPSG)，热氧化物，正硅酸四乙酯(TEOS)，流动态的二氧化硅(spin-on-glass，SOG)或者CVD氧化物，但也可以是任何其他类适合的介电体。介电体或介电堆叠1可以是低K材料(K值低于4.2)的介电层或层堆叠。对高性能微电子学而言，最低延迟互连系统需要低电阻导体(如铜)和低K介电体。干凝胶是一种可行的低K材料；它由二氧化硅的高多孔网络构成。在淀积过程中通过调整其孔隙率可以产生介电常数范围广的干凝胶；可以得到1.3～3.0的介电常数。孔隙率还控制该干凝胶的机械特性，可以为根据本发明的嵌刻工艺而最优化。或者可以使用干凝胶/氧化物的复合介电堆叠。另外一种可行的低K材料是有机聚合物如SiLK，可以从Dow Chemical Co.获得，其K值为2.6，或者多孔SiLK，K值为2.0。低K材料下面可以有粘着强化剂层。介电层或层堆叠1的厚度可在例如330纳米～400纳米之间。

在介电层或层堆叠1之上，淀积保护层2。保护层2可由二氧化硅(SiO₂)、氮化硅(Si₃N₄)、碳化硅(SiC)或任何其他适合的材料形成。保护层2帮助限定嵌刻结构(硬式光罩的蚀刻)并在其后的工艺CMP中保护下面的(低K)材料。保护层2的厚度可在例如30纳米左右。

在保护层2上面提供牺牲层7。用于牺牲层7的材料通常是基于硅氧化物和/或对下层保护层2具有较低粘着力的有机材料。牺牲层7优选是某种材料的薄层如20纳米到50纳米，该材料在CMP中当研磨垫与晶圆之间的摩擦力超过一阈值时易于从下面的保护层2剥离(此后称为“层离材料”)，如不含粘着强化剂的SiLK。牺牲层材料可以是低K材料，或者是高K的层离材料。其粘着力优选足够低以便在后续工艺中剥离，但又不致太低以至导致后续层的生长不稳定。牺牲层7的淀积方法为，其与保护层2的粘着力小于或等于保护层2对下面介电层1(也可以是一低K介电层)的粘着力。牺牲层7优选具有比保护层2和阻挡层4弱的机械强度。牺牲层可以具有如100～135纳米的厚度。

然后进行传统的光刻成型步骤，穿过牺牲层7、保护层2在介电层1中形成沟槽3和通孔，例如通过常规的活性离子蚀刻(RIE)技术。

在开口3、通孔及沟槽形成之后，通常通过PVD在整个晶圆表面淀积扩散阻挡层4。阻挡层4不仅覆盖晶圆的上表面，还覆盖开口3、通孔与沟槽的侧面和底部。扩散阻挡层4防止互连金属5渗透入介电层1及其下的硅衬底。除了很好地防止金属层5的扩散外，阻挡层4优选与介电层1及互连金属5有很好的粘着性。阻止在进一步的加工中及热应力下层离和阻止电迁移需要好的粘着性。

阻挡层4可以淀积为双层。例如，TaN对SiO₂和K值极低的介电体具有很好的粘着性。Ta对铜的粘着性好。因此，阻挡层4可以淀积为双层，在介电体界面为TaN，在铜界面为Ta。各种其他材料也可以用于形成双淀积层，包括如Ti/TiN，TaSiN和WN_x

一旦阻挡层4均匀地覆盖了整个晶圆，互连金属5，如铜，就被淀积到希望的厚度。互连金属5的淀积方法为，填充开口3、通孔和沟槽，在特定位置，与下面的导电元件形成电接触和物理接触。由于互连金属5并非单独选择性地淀积在开口3、通孔和沟槽内，互连金属5被同样地淀积到围绕开口3、通孔和沟槽的阻挡层4的上面。互连金属5可以多种方法淀积，包括电镀、溅射淀积、热淀积或CVD法。

为了对互连6建立正确的电隔离，多余的互连金属5必须被除去。根据本发明，采用机械研磨技术来完成，如CMP。互连金属5在除开口3、通孔和沟槽部分以外的部分以及最初置于阻挡层4上面的部分被从器件中去除。

当CMP工艺到达阻挡层4时，晶圆与研磨垫间的摩擦力比互连金属5仍然存在于晶圆表面时有相当的增加。由CMP造成的机械应力以与除去互连金属5相同的步骤通过断开牺牲层7与保护层2间的结合除去阻挡层4。

而且，由于牺牲层7比其他层的机械强度弱，牺牲层7比互连金属5、阻挡层4及下面的保护层2具有较高的除去速度。该事实有助于使得作为比如铜CMP技术挑战的金属线6的浅碟化最小。

在本发明的工艺中，利用了改变摩擦力的效果，以便当金属5仍然存在于表面上时牺牲层7不被除去，因为这将导致裂缝的形成。晶圆与研磨垫间的摩擦力可以通过化学和/或机械的方法控制。在到达阻挡层时通过向研磨溶液/磨浆中加入添加剂如表面活性剂，如本领域技术人员所知，可以增加晶圆与研磨垫间的摩擦力。改变研磨的压力和/或研磨速度是控制摩擦力的另一种方法。本发明的一个方面就是具有这样的机械研磨工艺比如CMP工艺，当金属5被平坦化/研磨时，摩擦力保持在牺牲层7可能出现层离的阈值以下，其后当到达阻挡层4时增加摩擦力至需要的水平(等于或大于牺牲层7层离的阈值)。

在从金属层5到阻挡层4切换的瞬间，摩擦力会改变：摩擦力依据阻挡层材料及所用磨浆的化学特性增加或者减小。到达阻挡层4可以用适当的方法检测到。一种可行的方法是光学探测终止点。可以采用一种基于光如激光的方法检测从金属层5到阻挡层4切换时反射率的不同。另一种检测从金属层5到阻挡层4切换的方法是监控驱动晶圆运载装置和研磨床(也叫作压板)的电流。晶圆运载装置和压板由两个马达驱动。供给这些马达的电流被调整以保证晶圆运载装置和压板的恒定的转速。当晶圆与研磨垫的摩擦力变化时，电流会改变以补偿晶圆运载装置和压板的减慢和加速。这样通过监控马达电流，摩擦力得到监控。

本发明提供了一种当CMP步骤到达阻挡层4时，摩擦力的控制方法。一旦到达阻挡层4，通过化学和/或机械的方法，实现摩擦力的增加。这可以用任何适当的方法实现。一种化学方法为对磨浆/研磨溶液施加一定量的表面活性剂。一种机械方法为增加CMP头和/或带或研磨垫的压力和/或速度以便在检测到终点后增加摩擦力。另一种机械方法为降低磨浆的添加速度或者研磨垫上磨浆的量。

摩擦力的具体值和层离阈值必须根据各研磨条件由试验确定(包括研磨垫类型，调节头类型，磨浆类型，压力，速度，磨浆速度，阻挡材料类型等)。

由于牺牲层的除去(通过由摩擦引起的剥离及通过研磨)，阻挡层4和多余的铜可以在一个CMP步骤中用一套耗材除去，比起现有技术方法，大大降低了工艺复杂性以及成本，并增加了工艺的生产能力。

保护层2用作CMP工艺中的中止层。随着由CMP步骤导致的机械应力通过破坏低K牺牲材料层7和保护层2间的结合得以释放，在保护层2下的低K介电材料1的应力变小。这大大降低了因CMP工艺中的应力而使该介电层1层离、侵蚀或被破坏的可能性。这对整个工艺的产率有正面效果。而且，保护层2可以比任何现有技术中应用的保护层薄，因为低K的牺牲介电层7起到了保护层2的保护和润滑层的作用。保护层2的变薄对于降低整体介电堆叠的有效K值很重要。

这样就得到了嵌入介电体开口3、通孔和沟槽内的互连金属5的成型岛6。金属结构6的浅碟化以一种受控的方式得以减少。该互连的上表面暴露，开口内和其周围的层间介电体基本保持平坦。

然后，保护层2优选除去，至少部分除去，因为在高级工艺中不希望在互连系统出现高K材料。这可以通过一个抛光步骤实现。抛光与普通研磨几乎相同，只是使用了一种不同的磨浆，一个非常软的垫(通常是来自Rodel公司的所谓Politex垫)和非常低的压力。本步骤可以用例如很低的压力和氧化物磨浆来润磨晶圆的表面。可以使用一种对铜和保护层2材料的选择性为1比1的磨浆。这样，保护层2和凸出的铜的形状或构造(如果有)就被除去。晶圆表面获得了更好的平坦性。用这种方法可以除去非常少量的材料(刮减)。使用氧化物磨浆之后，在同一磨垫上作漂洗步骤。由于该抛光步骤在CMP领域已经是常规操作，因此并不是额外的步骤。

如果保护层未彻底除去，可接受的残留厚度为越薄越好，优选小于约50纳米。

本发明的一个优点是，CMP的工艺步骤和耗材量得以减少。

虽然在优选实施方案展示并说明了本发明，本领域技术人员会理解，在不偏离本发明的范畴和精神的前提下，在形式或细节上可以做不同的变化或改动。特别是可以使用其他适合的材料，或具有其他的层厚。

Claims (10)

1.一种嵌入式金属结构的制造方法，包括以下步骤：

-提供一个顶部有介电材料的衬底，

-在该介电材料上面淀积一保护层，

-在该保护层上面淀积一牺牲层，该牺牲层的机械强度比该保护层的机械强度低，

-制作一开口使其穿过该牺牲层、保护层进入到介电材料，

-在该开口内及该牺牲层上淀积一阻挡层，

-在该阻挡层上淀积金属材料，该金属材料填充该开口，

-用研磨的方法除去存在于开口以外的金属材料部分，并

-在一个研磨步骤中除去该阻挡层和牺牲层。

2.权利要求1的方法，其中存在于开口以外的金属材料部分、阻挡层和牺牲层在一个研磨步骤中除去。

3.权利要求1的方法，其中该一个研磨步骤利用一套耗材。

4.权利要求1的方法，其中该研磨步骤为化学机械研磨(CMP)步骤。

5.权利要求1的方法，其中牺牲层与保护层间的粘着力比保护层与介电层间的粘着力弱。

6.权利要求1的方法，其中该牺牲层为低K材料。

7.权利要求1的方法，其中该介电材料包含低K材料。

8.权利要求1的方法，其中金属材料淀积步骤包括淀积铜、铝、银、金或者钨。

9.权利要求1的方法，其中金属材料淀积步骤包括通过化学气相淀积法淀积金属材料。

10.一种利用权利要求1的嵌入式金属结构的制造方法来制造半导体器件的方法。

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