KR20050057123A - 인레이드 금속 구조물의 제조 방법 및 반도체 디바이스의제조 방법 - Google Patents

인레이드 금속 구조물의 제조 방법 및 반도체 디바이스의제조 방법 Download PDF

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KR20050057123A
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로엘 다아멘
호앙 비에트 은구옌
로마노 제이 오 엠 후프만
그레자 제이 에이 엠 베르헤이즈덴
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명은 인레이드 금속 상호 접속부(in-laid metal interconnects)의 제조 방법에 관한 것이다. 본 방법은 유전체 재료(1)가 상부에 위치된 기판을 마련하는 단계와, 유전체 재료의 상부에 보호층(a protection layer)(2)을 증착하는 단계와, 보호층의 상부에, 보호층의 기계적 강도보다 더 낮은 기계적 강도를 갖는 희생층(sacrificial layer)(7)을 증착하는 단계와, 희생층과 보호층을 통과하여 유전체 재료에 도달하는 개구(opening)(3)를 형성하는 단계와, 개구의 내부 및 희생층 위에 장벽층(barrier layer)(4)을 증착하는 단계와, 장벽층 위에 개구를 충진하도록 금속 재료(5)를 증착하는 단계와, 폴리싱(polishing)을 이용하여 개구의 높이를 초과하여 존재하는 금속 재료의 부분을 제거하는 단계와, 장벽층과 희생층을 하나의 폴리싱 단계로 제거하는 단계를 포함한다.

Description

인레이드 금속 구조물의 제조 방법 및 반도체 디바이스의 제조 방법{METHOD FOR FABRICATION OF IN-LAID METAL INTERCONNECTS}
본 발명은 반도체 디바이스 또는 집적 회로 제조 방법에 관한 것으로, 보다 구체적으로는 인레이드 금속 상호 접속부(in-laid metal interconnects)의 형성 방법뿐만 아니라 이러한 인레이드 금속 상호 접속부를 구비하는 반도체 디바이스 또는 집적 회로의 제조 방법에 관련된다.
집적 회로에서, 구리는 알루미늄과 비교할 때, 여러 이점을 갖는데, 그 중에서도 더 우수한 전도도(낮은 저항)를 갖고 있어서, 라인(lines)이 더 작아지게 하고, 보다 조밀하게 패킹될 수 있게 할 뿐만 아니라 동일한 전류를 전달할 수 있게 한다. 이는 다시 말해서 더 적은 개수의 금속 레벨이 요구되며, 따라서 제조 비용이 낮아진다고 할 수 있다. 또한 저항이 낮아지면 속도가 빨라진다. 또한, 구리는 전자 이동(electromigration)(이는 금속 라인에서 금속 이온이 대량 전송되게 하여, 잠재적으로는 박형화(thinning)를 유발하고, 따라서 도전 경로(conduction paths)를 저해하거나, 인접한 도전체 사이에 단락(short)이 발생되게 함)에 대한 더 우수한 저항을 가지고, 신뢰성이 향상되게 한다. 아마도 그 중 최고의 이점은, 구리가 동일한 디자인을 갖는 알루미늄 기재의 디바이스보다 더 우수한 수율(yield)을 제공한다고 할 수 있는 것이다.
최근 몇 년간, 여러 반도체 회사들은 이러한 이점을 이용하였고, 현재 구리를 이용하여 전 세계의 시설에서 대량 생산 중이다.
그러나, 구리로 옮겨가는 것에 있어서 아무런 문제가 없었던 것은 아니다. 그 중 최대의 문제점은, 구리가 에칭하기 어렵기 때문에 대머신(damascene)으로 지칭되는 다른 패터닝 방법이 필요하다는 것이다. 이는 리소그래피 및 에칭을 이용하는 것이 아니라, CMP(chemical-mechanical planarisation)를 이용하여, 상호 접속 금속 라인이 각 라인을 서로 격리시키는 유전체 내에서 경계 식별(delineated)하는 공정이다. 이 공정에서는, 먼저 상호 접속 패턴을 유전층(dielectric layer) 내에서 리소그래피에 의해 정의한 다음, 금속을 증착하여 결과적인 트렌치(trenches)를 충진하고, 그 후에 CMP(평탄화 기법)를 이용하여 여분의 금속을 제거한다.
종래 기술에서의 인레이드 구리 상호 접속부를 형성하는 방법이 도 1에 도시되어 있다. 이 방법은 기판(도시하지 않음) 위에 예를 들면, 실리콘 이산화물 등과 같은 유전체 또는 유전체 스택(dielectric stack)(1)으로부터 시작된다. 유전층 또는 유전체 스택(여러 개의 중첩된 층)(1)의 상부에는, 보호층(2) 또는 예를 들면, 2중 하드-마스크(double hard-mask) SiO2/SiC 또는 SiO2/Si3N4 등과 같은 여러 재료로 이루어지는 복수의 보호층이 증착된다. 트렌치(3) 및 비아(vias)(층간 접속 위치-도면 내에 도시하지 않음)는 장벽(barrier)과 구리를 도포하기 전에, 보호층(2)을 통과하여 유전체(1) 내에 형성된다. 비아는 소정의 트렌치(3)의 바닥(bottom)에서 아래의 금속층(도시하지 않음)을 노출시키는 개구(open holes)로서 패터닝된다.
트렌치(3) 및 비아를 형성한 후에, 전형적으로 물리 기상 증착법(physical vapor deposition : PVD)을 이용하여 확산 장벽층(4)을 전체 웨이퍼 표면에 증착한다. 장벽층(4)은 웨이퍼의 상부면뿐만 아니라, 트렌치(3) 및 비아의 측면과 바닥도 피복한다. 구리의 확산을 매우 우수하게 차단하는 것에 추가하여, 장벽층(4)은 유전체(1) 및 구리에 대한 우수한 접착력을 가져야 한다. 우수한 접착력은 후속 처리 또는 열 응력(thermal stressing)이 가해지는 동안에 층간 박리(delamination)를 방지하고, 전자 이동을 방지하기 위해서 필요하다. 때때로 장벽층(4)은 2중층(bilayer)으로서 증착되는데, 그 중 하나의 층, 예를 들면 TaN은 Si02에 매우 잘 접착되고, 그 중 다른 하나의 층, 예를 들면 Ta는 구리에 매우 잘 접착된다.
장벽층(4)이 전체 웨이퍼를 피복한 다음, 그 위에 구리(5)를 원하는 두께로 증착한다.
다음에, 웨이퍼에 CMP 처리를 수행한다. CMP 단계는 트렌치형 위치(3) 내에 있는 구리 및 장벽 재료를 제외하고, 제 1 단계에서 모든 구리를 제거하며, 제 2 단계에서 장벽 재료를 제거한다. 다음으로, 구리 제거 및 장벽 재료의 제거를 위해 별도의 공정 단계를 수행하는 다중 단계 공정이 필요한데, 왜냐하면 장벽 재료가 비교적 화학적으로 안정하고, 제거하기가 어렵기 때문이다. 이러한 다중 단계 공정은 시간 소모적이고, 장벽 제거를 위해서 서로 다른 타입의 (일반적으로 값비싼) 소모품을 필요로 하기 때문에 비용이 많이 든다.
또한, 고성능 마이크로 전자 장치(microelectronics)에 있어서, 유전체 스택(1)을 위해 저-k 유전체(low-k dielectrics)(즉, 4.2 미만의 유전 상수(k)를 갖는 유전체 재료)를 이용하는 것이 바람직하다. 그러나, 유전체 스택(1)을 위해 저-k 재료를 사용할 때, 유전층은 CMP를 수행할 때 박리될 가능성이 있다. 저-k 재료(1)를 보호하기 위해서는 두꺼운 보호층(2)이 필요한데, 이는 유전층의 전체적인 유전 상수를 증가시킨다.
상술된 공정의 결과로, 구리로 이루어진 패터닝된 아일랜드(patterned islands)(6)가 절연체 트렌치(3) 내에 매립된 형태로 생성된다. 구리 CMP에 있어서 최대의 문제점 중의 하나는, 구리 잔류물이 남아있게 하여 단락(shorting)이 발생되게 하는 언더-폴리싱(under-polish)과, 침식시키고, 접시 형상(dish features)을 형성하며, 웨이퍼 표면의 평탄성(planarity)을 악화시키는 오버-폴리싱(over-polish) 사이에서 균형을 유지하는 것이다. 디싱(Dishing)은, 구리(5)와 보호층(2) 사이의 폴리싱 레이트 차이에 기인하여, 폴리싱에 의한 압력을 받고 있는 폴리싱 패드가 대머신 구조물 내부로 변형되고, 필드 영역(field area) 아래 부분까지 폴리싱하는 것에 의해 발생된다. 생성된 디싱(dishing)의 양은 폴리싱 패드의 특성, 구조물의 크기 및 폴리싱 변수(속도, 압력, 온도)에 관련된다. 구리(5)는 보호층(2)보다 훨씬 더 연성을 갖고, 더 빠르게 폴리싱된다. 이는 다중 레벨 상호 접속 구조물을 제조하는 공정을 복잡하게 한다.
디싱과 관련됨 문제의 해결책은 JP-200144201에서 제안되어 있는데, 이 특허는 대머신 구조물 및 그 제조에 대해 개시한다. 이 특허에서는 유전층의 변형된 상부 부분이고, 장벽층 아래에 존재하는 희생층을 이용하였다. 스택 내에는 보호층 또는 하드 마스크가 존재하지 않는다(때때로, 2중 대머신 패터닝(dual damascene patterning)이나 저-k 재료를 이용하는 경우에 하드 마스크를 사용하지만, 하드 마스크는 전체 유전체 스택의 유전 상수를 증가시키기 때문에 하드 마스크의 존재는 바람직하지 않다). 여분의 구리는 앞서 구리 디싱을 생성하는 제 1 CMP 단계 동안에 제거된다. 장벽층은 제 2 CMP 단계 동안에 제거된다. 장벽층을 제거하는 동안에, 구리는 더욱 더 디싱된다. 장벽층을 제거한 후에, 희생 막(sacrificial film)은 구리에 비해서 더 빠른 속도(최대 100배까지의 속도)로 제거된다. 따라서, 다른 종래 기술의 방법에 비해서 구리의 디싱이 감소된다. 그러나, 원하는 결과를 획득하기 위해서는 시간 소모적이고, 값비싼 다중 단계 CMP 공정이 필요하다.
도 1은 종래 기술에 따라서 구리 상호 접속부를 제조하기 위해 수행되는 여러 공정 단계를 개략적으로 도시하는 도면.
도 2는 본 발명의 일실시예에 따라서 금속 상호 접속부를 제조하기 위해 수행되는 여러 공정 단계를 개략적으로 도시하는 도면.
본 발명의 목적은 상술된 단점을 극복하는 것이다.
보다 구체적으로, 본 발명의 목적은 시간을 절약하고 비용을 감소시키는 인레이드 금속 상호 접속부의 제조 방법을 제공하는 것이다.
위의 목적은 본 발명에 따른 방법에 의해 달성될 수 있는데, 여기에서는 별도의 장벽 제거 단계를 제거함으로써 다수의 소모품의 필요성이 감소된다.
본 발명에 따른 인레이드 금속 구조물의 제조 방법은 다음의 단계, 즉,
- 유전체 재료가 상부에 위치된 기판을 마련하는 단계-본 발명의 일실시예에 따르면, 유전체 재료는 저-k 재료를 포함할 수 있음-와,
- 유전체 재료의 상부에 보호층(a protection layer)을 증착하는 단계와,
- 보호층의 상부에, 보호층의 기계적 강도보다 더 낮은 기계적 강도를 갖는 희생층(sacrificial layer)을 증착하는 단계-본 발명에 따르면 몇몇 고-k 재료(high-k material)도 사용될 수 있기는 하지만, 희생층은 저-k 재료인 것이 바람직함-와,
- 희생층과, 보호층을 통과하여 유전체 재료에 도달하는 개구(opening)를 형성하는 단계-이러한 개구 형성 단계는, 예를 들면 에칭 단계를 포함할 수 있음-와,
- 개구의 내부 및 희생층 위에 장벽층(barrier layer)을 증착하는 단계-모든 금속 재료에 대하여 접착성 향상 및 충진 강화를 위해 라이너 층(liner layer)이 제공되는 것이 바람직하며, 본 발명에 있어서, 이러한 라이너 층은 장벽층과 동등한 것으로 고려됨-와,
- 장벽층 위에 개구를 충진하도록 금속 재료를 증착하는 단계-이 금속 재료는 예를 들면, 구리, 알루미늄, 은, 금 또는 텅스텐일 수 있지만 이것으로 한정되지 않으며, 금속 재료의 증착 단계는 예를 들면 화학 기상 증착에 의한 금속 재료의 증착을 포함할 수 있음-와,
- 폴리싱(polishing)을 이용하여 개구의 높이를 초과하여 존재하는 금속 재료의 부분을 제거하는 단계와,
- 장벽층과 희생층을 하나의 폴리싱 단계로 제거하는 단계-이러한 하나의 폴리싱 단계는 하나의 소모품 세트를 이용할 수 있음-를 포함한다.
희생층을 사용하면 특히, 장벽층이 예를 들면 Ta/TaN 등과 같이 높은 기계적 강도를 갖는 경우에 장벽층을 제거하는 것이 용이해지고, 그에 따라서 디싱이 감소된다.
본 발명의 일실시예에 따르면, 개구의 높이를 초과하여 존재하는 금속 재료의 부분과, 장벽층과, 희생층은 하나의 폴리싱 단계로 제거될 수 있다. 하나의 폴리싱 단계는 하나의 소모품 세트를 이용할 수 있다.
폴리싱 단계는 화학 기계적 폴리싱(chemical mechanical polishing : CMP) 단계일 수 있다.
이 방법은 적어도 부분적으로 보호층을 제거하는 버핑 단계(buffing step)를 더 포함할 수 있다.
아래에 있는 보호층으로부터 희생층을 제거함으로써 장벽층을 제거할 수 있다. 이는 아래의 보호층으로부터 희생층을 벗겨내거나 들어내는 것에 의해 이루어질 수 있다. 본 발명에 따른 방법에서, 폴리싱 동안에, 웨이퍼와 폴리싱 수단 사이의 마찰이 임계값을 초과할 때, 아래에 있는 보호층으로부터 벗겨질 수 있거나 들어 낼 수 있는 재료로 희생층을 형성할 수 있다.
바람직한 실시예에 따르면, 희생층과 보호층 사이의 접착력은 보호층과 유전체 재료 사이의 접착력보다 약하다. 전체 스택에서 희생층과 보호층 사이의 접착력이 가장 약하게 하는 것이 유리하다.
본 발명은 또한 본 발명에 따른 인레이드 금속 구조물의 제조 방법을 이용하는 반도체 디바이스 제조 방법을 제공한다.
본 발명의 상술된 특징 및 이점과 그 이외의 특징 및 이점은, 본 발명의 원리를 예로서 나타내는 첨부된 도면과 함께 본 발명에 따른 방법의 특정 실시예에 대한 이하의 상세한 설명으로부터 명확해질 것이다. 이러한 설명은 본 발명의 범주를 제한하는 것이 아니라, 오로지 예로서 제시된 것이다. 이하에 언급된 참조 부호는 첨부된 도면과 관련된다.
여러 도면 내에서, 동일한 참조 부호는 동일하거나 유사한 구성 요소를 지칭한다.
본 발명은 특정한 실시예 및 특정한 도면을 참조하여 설명될 것이지만, 본 발명은 그것으로 한정되지 않으며, 청구항에만 한정된다. 도시된 도면은 단지 도식적인 것이고, 제한적이지 않다. 도면 내에서, 구성 요소 중 일부의 크기는 과장되었고, 예시를 위해 실제 축적대로 도시되지 않았다. 특히, 몇몇 층은 실제 축적대로 도시되지 않을 수 있다. 본 명세서 및 청구항 내에서 "포함한다"라는 단어가 사용되었으나, 이는 다른 구성 요소 또는 단계를 배제하지 않는다. 특정 명사는 단수로 표현되었으나, 이는 특별히 다른 방식으로 언급되어 있지 않는 한 해당 명사의 복수형을 포함한다.
본 발명에 따라서 예를 들면 구리 상호 접속부 등과 같은 인레이드 금속 상호 접속부를 형성하는 방법은, 도 2에 도시되어 있다.
본 발명에 따라 제조된 반도체 디바이스는 도전 부재(conductive member)(도면 내에 도시하지 않음)와, 그 위의 유전층 또는 유전체 스택(1)을 구비하는 반도체 기판(도면 내에 도시하지 않음)을 포함한다. 집적 회로 등과 같은 반도체 디바이스에서, 기판은 일반적으로 단결정 실리콘 웨이퍼일 것이다. 본 발명의 실시예에서, "기판"이라는 용어는 사용 가능한 임의의 기저 재료(들) 또는 그 위에 디바이스, 회로 또는 에피택셜층(epitaxial layer)이 형성될 수 있는 임의의 기저 재료(들)를 포함할 수 있다. 다른 실시예에서, 이러한 "기판"은 예를 들면, 도핑된 실리콘, 갈륨 아세나이드(GaAs), 갈륨 아세나이드 포스파이드(GaAsP), 게르마늄(Ge) 또는 실리콘 게르마늄(SiGe) 기판 등과 같은 반도체 기판을 포함할 수 있다. "기판"은 예를 들면, 반도체 기판 부분에 추가하여 SiO2 또는 Si3N4층과 같은 절연층을 포함할 수 있다. 따라서, 기판이라는 용어는 또한 실리콘-온-인슐레이터(silicon-on-insulator)(SOI), 실리콘-온-글래스(silicon-on-glass), 실리콘-온 사파이어(silicon-on-sapphire)(SOS) 기판을 포함할 수 있다. 따라서, "기판"이라는 용어는 일반적으로, 층의 기반이 되는 층에 대한 소자 또는 관련 부분을 정의하는 데 사용된다. 또한, "기판"은 예를 들면 유리 또는 금속층 등과 같이 그 임의의 층이 형성되는 임의의 다른 베이스일 수 있다. 이하에서, 공정은 주로 실리콘 공정을 참조하여 설명될 것이지만, 당업자라면 본 발명이 다른 반도체 재료 시스템을 기반으로 구현될 수 있다는 것을 이해할 것이다. 당업자라면 이하에서 설명되는 유전체 및 도전 재료의 등가물로서 적합한 재료를 선택할 수 있을 것이다.
도전 부재(도시하지 않음)는 금속 상호 접속부일 수 있다. 그러나, 폴리실리콘 부재, 실리사이드 영역(silicide regions), 내화 금속(refractory metals), 또는 확산 영역을 포함하는 어떠한 반도체 디바이스의 도전 부재도 적합할 것이다. 도전 부재는 본 발명을 실행하는 데 있어서 필수적이지는 않지만, 대부분의 경우에 인레이드 상호 접속부는 디바이스 내의 소정 지점에서 기저의 도전 부재에 대해 전기적으로 접속될 것이다.
기판 및 도전 부재의 상부에, 유전층 또는 유전체 스택(1)이 제공된다. 일반적으로, 유전층(1)은 실리콘 계 시스템에서는, PSG(phospho-silicate-glass), BPSG(boron doped PSG), 열 산화물(thermal oxide), TEOS(tetra-ethyl-ortho-silicate), SOG(spin-on-glass) 또는 CVD 산화물 등과 같은 실리콘 이산화물 계 재료이지만, 임의의 다른 적합한 타입의 유전체일 수도 있다. 유전체 또는 유전체 스택(1)은 유전층 또는 저-k 재료(4.2 미만의 k값)의 층으로 이루어진 스택일 수 있다. 고 성능 마이크로 전자 장치에 있어서, 최소 지연 상호 접속부 시스템은 저 저항 도전체(예를 들면 구리 등) 및 저-k 유전체를 모두 필요로 할 것이다. 크세로겔(xerogel)은 가능한 저-k 재료 중의 하나로서, SiO2의 고 다공성 조직(highly porous network)으로 이루어져 있다. 증착 공정 동안에 다공성(porosity)을 조절하여 넓은 범위의 유전 상수로 생성될 수 있는데, 1.3 내지 3.0 사이의 유전 상수를 획득할 수 있다. 또한, 다공성은 크세로겔의 기계적 특성을 제어하고, 본 발명에 따른 대머신 공정에 대해 최적화될 수 있다. 이와 다르게, 크세로겔/산화물 복합체 유전체 스택을 이용할 수 있다. 저-k 재료에 대한 다른 가능성은 도우 케미컬 코포레이션(Dow Chemical Co.)으로부터 입수 가능하고, 2.6의 유전 상수값을 갖는 SiLK와, 2.0의 유전 상수값을 갖는 다공성 SiLk 등과 같은 유기 폴리머일 수 있다. 저-k 재료는 그 하단에 접착 촉진층(adhesion promotor layer)을 구비할 수 있다. 유전층 또는 유전층의 스택(1)은 예를 들면, 330 내지 400㎚ 사이의 두께를 가질 수 있다.
유전층 또는 스택(1)의 상부에, 보호층(2)을 증착한다. 보호층(2)은 실리콘 이산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 탄화물(SiC) 또는 임의의 다른 적합한 재료로 이루어질 수 있다. 보호층(2)은 대머신 구조물의 정의(하드 마스크의 에칭)를 용이하게 하고, 이후에 공정 내에서 CMP가 수행될 때 아래에 있는 (저-k) 재료를 보호한다. 보호층(2)은 예를 들면 대략 30㎚의 두께를 가질 수 있다.
보호층(2)의 상부에, 희생층(7)을 제공한다. 희생층(7)용으로 사용되는 재료로는 일반적으로, 실리콘 산화물 기재 및/또는 아래의 보호층(2)에 대해 적거나 불충분한 접착력을 갖는 유기 재료가 있다. 희생층(7)은, 예를 들면, 접착 촉진제를 포함하지 않는 SiLK 등과 같이, CMP 동안에 웨이퍼와 폴리싱 패드 사이의 마찰력이 임계값을 초과할 때 아래의 보호층(2)으로부터 쉽게 벗겨질 수 있는 재료(이하에서는 "박리 재료(delaminating material)"로 지칭함)로 이루어지고, 예를 들면 20 내지 50㎚ 사이의 얇은 층인 것이 바람직하다. 희생 재료는 저-k 재료이거나, 높은 k값을 갖는 박리 재료일 수 있다. 접착력이 충분히 낮아서 후속 공정 동안에 벗겨질 수 있게 하는 것이 바람직하지만, 후속 층의 성장을 불안정하게 할 정도로 약하지 않아야 한다. 희생층(7)과 보호층(2) 사이의 접착력이 보호층(2)과 아래의 유전층(1)(저-k 유전층일 수 있음) 사이의 접착력보다 더 작거나 같게 되도록 희생층(7)을 증착한다. 희생층(7)은 보호층(2) 및 장벽층(4)보다 더 약한 기계적 강도를 갖는 것이 바람직하다. 희생층(7)은 예를 들면 대략 100 내지 135㎚의 두께를 가질 수 있다.
통상적인 리소그래피 패터닝 단계를 수행하고, 예를 들면 통상적인 반응성 이온 에칭(reactive ion etching : RTE) 기법을 이용하여 희생층(7) 및 보호층(2)을 통과하여 유전체(1) 내부까지 도달하는 개구(3), 비아 및 트렌치를 생성한다.
개구(3), 비아 및 트렌치를 형성한 후에, 전형적으로는 PVD를 이용하여 전체 웨이퍼 표면에 대해 확산 장벽층(4)을 증착한다. 장벽층(4)은 웨이퍼의 상부측뿐만 아니라, 개구(3), 비아 및 트렌치의 측면과 바닥까지 피복한다. 확산 장벽층(4)은 금속 상호 접속부(5)가 유전층(1)과 아래의 실리콘 기판 내부로 침투하는 것을 방지한다. 금속 상호 접속부(5)의 확산을 우수하게 방지하는 것에 추가하여, 장벽층(4)이 유전체(1) 및 금속 상호 접속부(5)에 대해 우수한 접착력을 갖는 것이 바람직하다. 이러한 우수한 접착력은 후속 공정 동안의 박리 또는 열 응력(thermal stressing)에 저항하게 하고, 전자 이동에 대한 저항을 위해서 필요하다.
장벽층(4)은 2중층으로서 증착될 수 있다. 예를 들면, TaN은 Si02 및 대부분의 저-k 유전체에 대해 매우 잘 접착된다. Ta는 구리에 잘 접착된다. 이러한 이유 때문에, 장벽층(4)은 유전체와의 경계면에서는 TaN을 갖고, 구리와의 경계면에서는 Ta를 구비하는 2중층으로서 증착될 수 있다. 예를 들면 Ti/TiN, TaSiN 및 WNx를 포함하는 다양한 다른 재료를 사용하여 2중층을 형성할 수 있다.
장벽층(4)이 전체 웨이퍼에 고르게 피복되면, 예를 들면 구리 등의 금속 상호 접속층(5)을 원하는 두께로 증착한다. 금속 상호 접속부(5)는 특정한 위치에서, 아래의 도전 부재와 전기적 컨택트 및 물리적 컨택트를 형성하도록 개구(3), 비아 및 트렌치를 충진하는 방식으로 증착된다. 금속 상호 접속부의 증착은 개구(3), 비아 및 트렌치 내에만 선택적으로 증착되는 것이 아니기 때문에, 금속 상호 접속부(5)는 개구(3), 비아 및 트렌치 주위의 장벽층(4) 상부에도 동일하게 증착될 것이다. 금속 상호 접속부(5)는 전기 도금(electroplating), 스퍼터 증착(sputter deposition), 가열 증착(hot deposition) 또는 CVD를 포함하는 여러 방식으로 증착될 수 있다.
상호 접속부(6)의 적절한 전기적 격리를 달성하기 위해서, 여분의 금속 상호 접속부(5)를 제거해야 한다. 본 발명에 따르면, 이는 예를 들면 CMP 등과 같은 기계적 폴리싱 기법을 이용하여 수행되었다. 개구(3), 비아 및 트렌치의 높이를 초과하는 금속 상호 접속부(5)의 부분과, 원래 상부에 존재했던 장벽층(4)을 디바이스로부터 제거한다.
금속 상호 접속부(5)가 계속 웨이퍼 표면 상에 존재하는 때의 웨이퍼와 폴리싱 패드 사이의 마찰력에 비해서, CMP 공정 동안에 해당 공정이 장벽층(4)에 도달할 때의 웨이퍼와 폴리싱 패드 사이의 마찰력이 상당히 증가된다. CMP 단계에 의해 유발된 기계적 응력이, 금속 상호 접속부(5)의 제거와 동일한 단계에서 희생층(7)과 보호층(2) 사이의 결합을 끊는 것에 의해 장벽층(4)이 제거된다.
또한, 다른 층에 비해 희생층(7)의 기계적 강도가 더 약한 것에 기인하여, 희생층(7)은 금속 상호 접속부(5), 장벽층(4) 및 아래의 보호층(2)에 비해서 더 높은 레이트로 제거된다. 이러한 사실은 또한 예를 들면, 구리 CMP에서의 기술적 문제가 되었던 금속 라인(6)의 디싱을 최소화하게 한다.
마찰력의 변화 효과를 본 발명의 공정 내에서 사용하여, 금속(5)이 상부에 존재하는 동안에 희생층(7)을 제거하지 않았는데, 이는 그렇게 하면 균열(cracks)의 형성을 유발할 수 있기 때문이다. 웨이퍼와 폴리싱 패드 사이의 마찰력은 화학적 및/또는 기계적 수단에 의해 제어될 수 있다. 해당 공정이 장벽 재료에 도달한 순간에 계면 활성제(surfactants) 등과 같은 소정의 첨가제를 폴리싱 용액/슬러리(slurry)에 첨가함으로써, 당업자들이 알고 있는 바와 같이 웨이퍼와 폴리싱 패드 사이의 마찰력을 증가시킬 수 있다. 폴리싱 압력 및/또는 폴리싱 속도를 변동시키는 것도 마찰력을 제어하는 다른 방법 중의 하나이다. 본 발명의 측면은, 금속(5)이 평탄화/폴리싱될 때, CMP 공정 등과 같이, 마찰력이 희생층(7)의 박리를 유발할 임계값 이하로 유지되는 기계적 폴리싱 공정을 이용하고, 해당 공정이 장벽층(4)에 도달했을 때 마찰력을 요구되는 레벨(희생층(7)의 박리를 위한 임계값보다 같거나 높은 레벨)까지 증가시키는 것이다.
금속층(5)으로부터 장벽층(4)으로 전이되는 순간에 마찰력이 변화되는데, 장벽 재료 및 이용되는 슬러리의 화학 성분에 따라서 증가되거나 감소될 것이다. 장벽층(4)에 도달하였는지 여부는 임의의 적절한 수단에 의해 검출될 수 있다. 그 가능한 수단 중의 하나는 종료점을 광학에 의해 검출하는 것이다. 이는 예를 들면, 금속(5)으로부터 장벽층(4)으로 전이될 때의 반사율(reflectivity) 차이를 검출하는 레이저 기반의 방법 등과 같이 광학적 방법에 의해 수행될 수 있다. 금속층(5)으로부터 장벽층(4)으로 전이되는 것을 검출하기 위한 다른 방법은, 웨이퍼 캐리어 및 폴리싱 테이블(polishing table)(플래튼(platen)으로도 지칭됨)을 구동시키는 전류를 모니터링하는 것이다. 웨이퍼 캐리어 및 플래튼은 2개의 모터에 의해 구동된다. 이러한 모터에 공급되는 전류는 웨이퍼 캐리어 및 플래튼의 회전 속도가 일정하게 되도록 제어한다. 웨이퍼와 폴리싱 패드 사이의 마찰력이 변동되면, 웨이퍼 캐리어 및 플래튼의 속도 저하 또는 가속을 보상하기 위해서 전류가 변경된다. 따라서, 이러한 모터의 전류를 모니터링함으로써, 마찰력을 모니터링할 수 있다.
마찰력 제어 방법은 CMP 단계 동안에 해당 공정이 장벽층(4)에 도달한 순간에 제공된다. 장벽층(4)에 도달하자마자, 화학적 및/또는 기계적 수단에 의해 마찰력의 증가가 발생된다. 이는 임의의 적절한 방법으로 수행될 수 있다. 화학적 방법은 슬렁(slung)/폴리싱 용액에 소정량의 계면 활성제를 추가하는 것이다. 기계적 방법은 CMP 헤드 및/또는 벨트 또는 패드의 압력 및/또는 속도를 증가시켜서 종료점의 검출 후에 마찰력을 증가시키는 것이다. 다른 기계적 방법은 슬러리 공급 속도를 늦추거나, 그에 따라 패드에 공급되는 슬러리의 양을 감소시키는 것이다.
박리가 일어나게 하는 특정한 마찰력 값 및 임계값은, 각각의 모든 폴리싱 조건의 세트(패드 타입, 조절 헤드 타입(conditioning head type), 슬러리 타입, 압력, 속도, 슬러리 속도, 장벽 재료 타입 등을 포함함)에 대해 실험적으로 결정되어야 한다.
(마찰력에 의해 벗겨내거나 폴리싱을 이용하여) 희생층을 제거함으로써, 하나의 소모품 세트를 가지고 하나의 CMP 단계에서 장벽층(4) 및 여분의 구리를 제거할 수 있고, 이는 종래 기술에 비해서 공정 복잡도 및 비용을 크게 감소시키고, 공정 처리량을 증가시킨다.
보호층(2)은 CMP 공정을 위한 차단층(stopping layer)으로서 기능한다. CMP 단계에 의해 유발된 기계적 응력은 희생 저-k 재료층(7)과 보호층(2) 사이의 결합을 끊는 것에 의해 해제되기 때문에, 보호층(2) 아래의 저-k 유전체 재료(1) 내에는 더 작은 응력이 관찰된다. 이는 이 층(1)이 CMP 공정 동안의 응력에 의해 박리, 침식 또는 손상될 가능성을 크게 감소시킨다. 이는 전체 공적의 수율에 대한 긍정적인 효과를 갖는다. 또한, 희생 저-k 유전층(7)이 보호층(2)에 대한 보호층 및 윤활층(lubricant layer)의 역할을 하기 때문에 사용되는 보호층(2)은 종래 기술에서 사용되는 임의의 보호층보다 더 얇아질 수 있다. 보호층(2)을 더 얇게 하는 것은, 전체 유전체 스택의 유효 k값을 감소시키기 위해서 중요하다.
따라서, 절연체 개구(3), 비아 및 트렌치 내에 매립된 금속 상호 접속부(5)의 패터닝된 아일랜드(patterned islands)(6)를 획득할 수 있다. 제어된 방식에서는 금속 구조물(6)의 디싱이 감소된다. 상호 접속부는 개구 내부 및 그 주위의 층간 유전체(interlayer dielectric)와 실질적으로 평면으로 노출된 상부 표면을 갖는다.
개선된 공정에서는 상호 접속 시스템 내에 높은 k값을 갖는 재료가 존재하지 않도록 요구되기 때문에, 다음에 보호층(2)을 제거하는 것이 바람직하다. 이는 버핑 단계(buffing step)에 의해 수행될 수 있다. 버핑은 그 대부분이 전형적인 폴리싱과 동일하지만, 상이한 슬러리, 매우 부드러운 패드(일반적으로 로델 사(Rodel Inc.) 제품인 소위 폴리텍스 패드(Politex pad)) 및 매우 낮은 압력을 사용한다는 점에서 다르다. 이 단계는 예를 들면, 웨이퍼의 표면을 마감(touch up)하기 위해 매우 낮은 압력 및 산화물 슬러리를 이용할 수 있다. 구리 및 보호층(2) 재료에 대한 1대1 선택성을 갖는 슬러리를 이용할 수 있다. 이러한 방식으로, 보호층(2) 및 돌출된 구리 형상 또는 구조물(존재하는 경우)을 모두 제거한다. 따라서 웨이퍼 표면에 대한 더 나은 평탄성이 획득된다. 이러한 방식으로 매우 소량의 재료를 제거할 수 있다(스크래치 연마(scratch reduction)). 산화물 슬러리를 사용한 이후에, 동일한 패드 상에서 세척 단계(rinse step)가 수행된다. 이러한 버핑 단계는 CMP 분야에서 이미 통상적 관행이기 때문에 특수한 단계가 아니다.
보호층이 완전히 제거되지 않은 경우에, 허용 가능한 잔류물 두께를 가능한 한 작게 하여, 대략 50㎚ 미만이 되게 하는 것이 바람직하다.
본 발명의 이점은, CMP에 있어서 공정 단계의 양 및 소모품의 양이 감소된다는 것이다.
본 발명은 바람직한 실시예를 참조하여 도시되고 설명되었으나, 당업자라면 본 발명의 범주 및 정신으로부터 벗어나지 않으면서 형태 및 세부 사항에 대한 여러 변형 또는 수정이 이루어질 수 있다는 것을 이해할 것이다. 특히 다른 적합한 재료를 사용하거나, 층이 다른 두께를 갖게 할 수 있다.

Claims (10)

  1. 인레이드 금속 구조물(in-laid metal structures)의 제조 방법으로서,
    기판 상부에 유전체 재료를 제공하는 단계와,
    상기 유전체 재료의 상부에 보호층(a protection layer)을 증착하는 단계와,
    상기 보호층의 상부에, 상기 보호층의 기계적 강도보다 더 낮은 기계적 강도를 갖는 희생층(sacrificial layer)을 증착하는 단계와,
    상기 희생층과, 상기 보호층을 통과하여 상기 유전체 재료 내부에 도달하는 개구(opening)를 형성하는 단계와,
    상기 개구의 내부 및 상기 희생층 위에 장벽층(barrier layer)을 증착하는 단계와,
    상기 장벽층 위에 상기 개구를 충진하도록 금속 재료를 증착하는 단계와,
    폴리싱(polishing)을 이용하여 상기 개구의 높이를 초과하여 존재하는 상기 금속 재료의 부분을 제거하는 단계와,
    상기 장벽층과 상기 희생층을 하나의 폴리싱 단계로 제거하는 단계
    를 포함하는 인레이드 금속 구조물의 제조 방법.
  2. 제 1 항에 있어서,
    상기 개구의 높이를 초과하여 존재하는 상기 금속 재료의 상기 부분과, 상기 장벽층과, 상기 희생층을 하나의 폴리싱 단계로 제거하는 인레이드 금속 구조물의 제조 방법.
  3. 제 1 항에 있어서,
    상기 하나의 폴리싱 단계는 하나의 소모품 세트(consumable set)를 이용하는 인레이드 금속 구조물의 제조 방법.
  4. 제 1 항에 있어서,
    상기 폴리싱 단계는 화학 기계적 폴리싱(chemical mechanical polishing : CMP) 단계인 인레이드 금속 구조물의 제조 방법.
  5. 제 1 항에 있어서,
    상기 희생층과 상기 보호층 사이의 접착력은 상기 보호층과 상기 유전체 재료 사이의 접착력보다 더 약한 인레이드 금속 구조물의 제조 방법.
  6. 제 1 항에 있어서,
    상기 희생층은 저-k 재료(low-k material)인 인레이드 금속 구조물의 제조 방법.
  7. 제 1 항에 있어서,
    상기 유전체 재료는 저-k 재료를 포함하는 인레이드 금속 구조물의 제조 방법.
  8. 제 1 항에 있어서,
    상기 금속 재료의 증착 단계는 구리, 알루미늄, 은, 금 또는 텅스텐의 증착을 포함하는 인레이드 금속 구조물의 제조 방법.
  9. 제 1 항에 있어서,
    상기 금속 재료의 증착 단계는 화학 기상 증착법(chemical vapor deposition)에 의한 금속 재료의 증착을 포함하는 인레이드 금속 구조물의 제조 방법.
  10. 제 1 항에 기재된 인레이드 금속 구조물의 제조 방법을 이용하는 반도체 디바이스의 제조 방법.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090120669A1 (en) 2006-04-13 2009-05-14 Koninklijke Philips Electronics N.V. Micro device with microtubes
CN101661897B (zh) * 2008-08-27 2012-01-11 和舰科技(苏州)有限公司 内连线结构及其制造方法
CN102420179B (zh) * 2011-09-15 2014-03-12 上海华力微电子有限公司 超低介电常数薄膜铜互连的制作方法
US8871635B2 (en) * 2012-05-08 2014-10-28 GlobalFoundries, Inc. Integrated circuits and processes for forming integrated circuits having an embedded electrical interconnect within a substrate
US9396990B2 (en) * 2013-01-31 2016-07-19 Taiwan Semiconductor Manufacturing Co., Ltd. Capping layer for improved deposition selectivity
CN105448813B (zh) * 2014-08-28 2018-09-07 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN105990216A (zh) * 2015-01-29 2016-10-05 中芯国际集成电路制造(上海)有限公司 互连结构的形成方法
CN107039336B (zh) * 2016-02-03 2019-07-02 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
KR102464198B1 (ko) * 2016-02-16 2022-11-07 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
US11000613B1 (en) 2016-08-15 2021-05-11 Synergy Med Global Design Solutions, Llc Transportable self-sterilizing clinical environment
US11224673B1 (en) 2016-08-15 2022-01-18 Synergy Med Global Design Solutions, Llc Operating room intelligent platform and sterilization system
US10071177B1 (en) 2016-08-15 2018-09-11 Synergy Med Global Design Solutions, Llc Hospital and operating room designs and sterilization methods
CN107055464A (zh) * 2017-01-19 2017-08-18 烟台睿创微纳技术股份有限公司 一种使用非晶碳作为牺牲层制作微测辐射热计微桥结构的方法
CN108281355A (zh) * 2018-01-08 2018-07-13 德淮半导体有限公司 半导体结构形成方法
CN112509915B (zh) * 2020-11-30 2024-02-02 武汉新芯集成电路制造有限公司 半导体器件及其制作方法、芯片键合结构

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5534462A (en) 1995-02-24 1996-07-09 Motorola, Inc. Method for forming a plug and semiconductor device having the same
JP3173405B2 (ja) * 1997-01-31 2001-06-04 日本電気株式会社 半導体装置の製造方法
JPH11265890A (ja) * 1998-03-17 1999-09-28 Hitachi Ltd 半導体装置及び製造方法
TW376351B (en) * 1998-03-17 1999-12-11 United Microelectronics Corp Polishing barrier structure of chemical mechanical polishing
US6150260A (en) 1998-07-06 2000-11-21 Chartered Semiconductor Manufacturing Ltd. Sacrificial stop layer and endpoint for metal CMP
JP2000174120A (ja) * 1998-12-04 2000-06-23 Fujitsu Ltd 半導体装置の製造方法
JP2001015462A (ja) * 1999-06-30 2001-01-19 Toshiba Corp スラリー、ｃｍｐ法および半導体装置の製造方法
US6630433B2 (en) * 1999-07-19 2003-10-07 Honeywell International Inc. Composition for chemical mechanical planarization of copper, tantalum and tantalum nitride
JP2001044201A (ja) 1999-07-29 2001-02-16 Hitachi Ltd 半導体集積回路装置の製造方法
US6274485B1 (en) * 1999-10-25 2001-08-14 Chartered Semiconductor Manufacturing Ltd. Method to reduce dishing in metal chemical-mechanical polishing
US6348395B1 (en) 2000-06-07 2002-02-19 International Business Machines Corporation Diamond as a polish-stop layer for chemical-mechanical planarization in a damascene process flow
US6376376B1 (en) * 2001-01-16 2002-04-23 Chartered Semiconductor Manufacturing Ltd. Method to prevent CU dishing during damascene formation
US6294457B1 (en) 2001-02-01 2001-09-25 Taiwan Semiconductor Manufacturing Company Optimized IMD scheme for using organic low-k material as IMD layer
US6583053B2 (en) * 2001-03-23 2003-06-24 Texas Instruments Incorporated Use of a sacrificial layer to facilitate metallization for small features
US6713402B2 (en) * 2002-05-31 2004-03-30 Texas Instruments Incorporated Methods for polymer removal following etch-stop layer etch

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CN1679161A (zh) 2005-10-05
AU2003250443A1 (en) 2004-03-29
US8367552B2 (en) 2013-02-05
EP1537600A1 (en) 2005-06-08
JP2005538544A (ja) 2005-12-15
WO2004023550A1 (en) 2004-03-18

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