JPH11265890A - 半導体装置及び製造方法 - Google Patents
半導体装置及び製造方法Info
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- JPH11265890A JPH11265890A JP10066492A JP6649298A JPH11265890A JP H11265890 A JPH11265890 A JP H11265890A JP 10066492 A JP10066492 A JP 10066492A JP 6649298 A JP6649298 A JP 6649298A JP H11265890 A JPH11265890 A JP H11265890A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
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- H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2924/0001—Technical content checked by a classifier
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Abstract
(57)【要約】
【課題】 Ｃｕ／Ｔａ積層構造のＣＭＰを容易にし、か
つ下地との接着性の良いＣｕ配線を得る。 【解決手段】 基板１上に開口部を有する絶縁膜２を形
成し、この開口部にチタン膜３及びタンタル膜４を積層
してバリア膜を形成し、その後銅配線５を形成する。 【効果】 銅配線と、チタン膜とタンタル膜からなるバ
リア層とを一括して１回のＣＭＰ工程で研磨除去するこ
とが可能となり、工程が短縮化される。また、基板とバ
リア膜との接着性も向上される。
つ下地との接着性の良いＣｕ配線を得る。 【解決手段】 基板１上に開口部を有する絶縁膜２を形
成し、この開口部にチタン膜３及びタンタル膜４を積層
してバリア膜を形成し、その後銅配線５を形成する。 【効果】 銅配線と、チタン膜とタンタル膜からなるバ
リア層とを一括して１回のＣＭＰ工程で研磨除去するこ
とが可能となり、工程が短縮化される。また、基板とバ
リア膜との接着性も向上される。
Description
【０００１】
【発明の属する技術分野】本発明はCu配線の構造、特に
溝もしくは孔パターン内をCuで埋込んで配線を形成す
る、いわゆるダマシンプロセスを前提としたCu配線の構
造及びその形成法に関する。
溝もしくは孔パターン内をCuで埋込んで配線を形成す
る、いわゆるダマシンプロセスを前提としたCu配線の構
造及びその形成法に関する。
【０００２】
【従来の技術】通常Cu配線は、溝もしくは孔パターンの
形成された基板上全面に接着層を兼ねたCu拡散防止バリ
ヤ層（以下単にバリヤ層と呼ぶ）をコンフォーマルすな
わち基板形状に忠実に形成し、その上にCu膜を溝もしく
は孔パターンを埋込んで形成した後、溝もしくは孔パタ
ーン内のみ残し基板面上のCu及びバリヤ層をCMP法によ
り研磨除去する、所謂ダマシンプロセスにより形成され
る。
形成された基板上全面に接着層を兼ねたCu拡散防止バリ
ヤ層（以下単にバリヤ層と呼ぶ）をコンフォーマルすな
わち基板形状に忠実に形成し、その上にCu膜を溝もしく
は孔パターンを埋込んで形成した後、溝もしくは孔パタ
ーン内のみ残し基板面上のCu及びバリヤ層をCMP法によ
り研磨除去する、所謂ダマシンプロセスにより形成され
る。
【０００３】従来このバリヤ層にはTiNが多く用いられ
てきたが、Cu膜の形成法が従来のスパッタ法からメッキ
法に変わり、それに伴いバリヤ層にもTiNよりバリヤ性
に優るTaが用いられるようになっている。
てきたが、Cu膜の形成法が従来のスパッタ法からメッキ
法に変わり、それに伴いバリヤ層にもTiNよりバリヤ性
に優るTaが用いられるようになっている。
【０００４】
【発明が解決しようとする課題】バリヤにTaを用いる際
の最大の問題は、TaがCMP法で研磨しにくい材料である
という点である。通常Cu配線はダマシン法で形成される
が、この方法では基板平面上に形成されたCu及びバリヤ
層をCMP法で研磨除去する。TiNバリヤの場合にはCuをCM
Pする際にTiN膜も同時に研磨されるため、特にTiNバリ
ヤのCMPについて考慮する必要はなかった。それに対しT
aは金属自体もまた酸化被膜も硬く、CMP研磨されにくい
材料である。そのためCu-CMP以外にTa専用のCMP技術の
開発が必要である。そこで本発明では、このTaバリヤの
CMP研磨を従来のTiNに近い研磨条件で実施可能にし、特
にTa用のCMP技術を必要とせずにCu／Taバリヤ積層構造
のダマシン配線を形成可能な配線構造及びCu／Taバリヤ
積層構造配線の形成法を提供することを第１の目的とす
る。
の最大の問題は、TaがCMP法で研磨しにくい材料である
という点である。通常Cu配線はダマシン法で形成される
が、この方法では基板平面上に形成されたCu及びバリヤ
層をCMP法で研磨除去する。TiNバリヤの場合にはCuをCM
Pする際にTiN膜も同時に研磨されるため、特にTiNバリ
ヤのCMPについて考慮する必要はなかった。それに対しT
aは金属自体もまた酸化被膜も硬く、CMP研磨されにくい
材料である。そのためCu-CMP以外にTa専用のCMP技術の
開発が必要である。そこで本発明では、このTaバリヤの
CMP研磨を従来のTiNに近い研磨条件で実施可能にし、特
にTa用のCMP技術を必要とせずにCu／Taバリヤ積層構造
のダマシン配線を形成可能な配線構造及びCu／Taバリヤ
積層構造配線の形成法を提供することを第１の目的とす
る。
【０００５】また従来のTiNバリヤの場合には、TiNの下
にTiNと基板との接着強度を高めるためにTiNより薄くTi
膜を設けていたが、Taバリヤの場合にはこれまで接着層
は用いられておらず、基板との接着性にも不安が残され
ている。そのため本発明では、このTaバリヤと基板との
接着性も向上させることを第２の目的とする。
にTiNと基板との接着強度を高めるためにTiNより薄くTi
膜を設けていたが、Taバリヤの場合にはこれまで接着層
は用いられておらず、基板との接着性にも不安が残され
ている。そのため本発明では、このTaバリヤと基板との
接着性も向上させることを第２の目的とする。
【０００６】
【課題を解決するための手段】上記目的は、バリヤをTa
／Ti積層構造とすることで達することができる。すなわ
ちTa／Ti積層バリヤの場合には、Ta単層バリヤの場合と
異なり、Cu-CMP工程でバリヤ層も同時にCMP研磨除去可
能となるのである。
／Ti積層構造とすることで達することができる。すなわ
ちTa／Ti積層バリヤの場合には、Ta単層バリヤの場合と
異なり、Cu-CMP工程でバリヤ層も同時にCMP研磨除去可
能となるのである。
【０００７】さらに、このTa／Ti積層膜を熱処理してTi
をTa中に拡散させることによってTa／Ti積層バリヤのCM
P研磨速度をさらに大きくすることができる。このチタ
ンが拡散されたタンタル膜は、チタン濃度が前記基体側
から前記銅膜側に向かって減少していると良い。またこ
の場合、Ti膜の代りにTiN膜を用いることも可能であ
る。
をTa中に拡散させることによってTa／Ti積層バリヤのCM
P研磨速度をさらに大きくすることができる。このチタ
ンが拡散されたタンタル膜は、チタン濃度が前記基体側
から前記銅膜側に向かって減少していると良い。またこ
の場合、Ti膜の代りにTiN膜を用いることも可能であ
る。
【０００８】Ta単層バリヤをTa／Ti積層バリヤに変えた
ことによる影響をできるだけ小さくする方法として、Ti
膜に比べTa膜をより段差被覆性の良い方法で膜形成する
ことが有効である。これは具体的にはTiを従来のDCマグ
ネトロンスパッタ法で膜形成し、TaをTiの場合に比べタ
ーゲット-基板間距離の大きい所謂ロングスロースパッ
タ法でか形成するものである。この方法でTa／Ti積層膜
を形成すると、溝もしくは孔パターン側壁におけるTi膜
のTa層に対する膜厚比が、溝もしくは孔の底から頂部に
向かって連続的に大きくなる。この膜厚比の変化も、Ta
単層バリヤをTa／Ti積層バリヤに変えたことによる影響
を小さくする上で効果がある。
ことによる影響をできるだけ小さくする方法として、Ti
膜に比べTa膜をより段差被覆性の良い方法で膜形成する
ことが有効である。これは具体的にはTiを従来のDCマグ
ネトロンスパッタ法で膜形成し、TaをTiの場合に比べタ
ーゲット-基板間距離の大きい所謂ロングスロースパッ
タ法でか形成するものである。この方法でTa／Ti積層膜
を形成すると、溝もしくは孔パターン側壁におけるTi膜
のTa層に対する膜厚比が、溝もしくは孔の底から頂部に
向かって連続的に大きくなる。この膜厚比の変化も、Ta
単層バリヤをTa／Ti積層バリヤに変えたことによる影響
を小さくする上で効果がある。
【０００９】また、Taバリヤと基板との接着性も間にTi
膜が存在することで改善される。この接着性の問題は、
Cu及びバリヤ層をCMP法で研磨除去する際に特に影響が
大きい。すなわちCMP法では基板を研磨布に押し付けな
がら双方を回転させて研磨するため、バリヤ層の接着性
が不足するとCMP中にバリヤ層から剥がれてしまうので
ある。そこで、特に基板面上及び溝／孔パターン上部の
CMP時に力のかかる部分の接着性を向上させることが重
要である。その点、接着層に用いるTi膜が基板面上で厚
く、また溝／孔パターン側壁におけるTi膜のTa層に対す
る膜厚比が、溝もしくは孔の底から頂部に向かって連続
的に大きくなっていることは、少ないＴｉ使用量で接着
性を向上させる上で非常に効果的である。
膜が存在することで改善される。この接着性の問題は、
Cu及びバリヤ層をCMP法で研磨除去する際に特に影響が
大きい。すなわちCMP法では基板を研磨布に押し付けな
がら双方を回転させて研磨するため、バリヤ層の接着性
が不足するとCMP中にバリヤ層から剥がれてしまうので
ある。そこで、特に基板面上及び溝／孔パターン上部の
CMP時に力のかかる部分の接着性を向上させることが重
要である。その点、接着層に用いるTi膜が基板面上で厚
く、また溝／孔パターン側壁におけるTi膜のTa層に対す
る膜厚比が、溝もしくは孔の底から頂部に向かって連続
的に大きくなっていることは、少ないＴｉ使用量で接着
性を向上させる上で非常に効果的である。
【００１０】
【発明の実施の形態】（実施例１）図１に本発明に従う
配線の断面構造を示す。基板（1）上に絶縁膜（2）が形
成されており、絶縁膜（2）に順テーパをつけて掘られ
た溝もしくは孔パターン内にTi膜（3）、Ta膜（4）が形
成され、Cu膜（5）がその上に溝もしくは孔パターンを
埋込んで形成されている。Ti膜（3）の膜厚がパターン
の深部にいくほど薄くなり、Ta膜（4）との膜厚比がパ
ターン深部ほど小さくなっている点が重要である。
配線の断面構造を示す。基板（1）上に絶縁膜（2）が形
成されており、絶縁膜（2）に順テーパをつけて掘られ
た溝もしくは孔パターン内にTi膜（3）、Ta膜（4）が形
成され、Cu膜（5）がその上に溝もしくは孔パターンを
埋込んで形成されている。Ti膜（3）の膜厚がパターン
の深部にいくほど薄くなり、Ta膜（4）との膜厚比がパ
ターン深部ほど小さくなっている点が重要である。
【００１１】図２、3に配線形成プロセスを示す。最初
にSi基板（11）上にプラズマCVD法で、窒化シリコン膜
（12）100nm及び酸化シリコン膜（13）500nmを形成する
（以下プラズマCVD法で形成した窒化シリコンをp-SiN、
酸化シリコン膜をp-TEOSと略記する）（a）。
にSi基板（11）上にプラズマCVD法で、窒化シリコン膜
（12）100nm及び酸化シリコン膜（13）500nmを形成する
（以下プラズマCVD法で形成した窒化シリコンをp-SiN、
酸化シリコン膜をp-TEOSと略記する）（a）。
【００１２】ホト-エッチング工程により幅300nm深さ50
0nmの溝（14）を形成する（b）。ここで、p-SiN膜（1
2）はエッチングストッパとなっており、溝加工はp-TEO
S膜（13）のみに実施される。
0nmの溝（14）を形成する（b）。ここで、p-SiN膜（1
2）はエッチングストッパとなっており、溝加工はp-TEO
S膜（13）のみに実施される。
【００１３】この基板上にTi膜（15）を形成する
（c）。形成するTi膜厚は基板平面上で50nmである。本
実施例ではターゲット-基板間距離が80mmの通常のDCマ
グネトロン法でTi膜を形成した。溝側壁でのTi膜厚は溝
深さの中央で測定して5nmであり、カバレジ10％であ
る。Ti膜の代りにTiN膜を用いることも可能である。TiN
膜を形成する場合にはスパッタガスにアルゴン-窒素混
合ガスを用いた反応性スパッタ法を適用する。最初に純
アルゴンでスパッタしてTi膜を形成し、ガスをアルゴン
-窒素混合混合ガスに切り替えることで、TiN／Ti積層膜
を形成し、用いることも可能である。
（c）。形成するTi膜厚は基板平面上で50nmである。本
実施例ではターゲット-基板間距離が80mmの通常のDCマ
グネトロン法でTi膜を形成した。溝側壁でのTi膜厚は溝
深さの中央で測定して5nmであり、カバレジ10％であ
る。Ti膜の代りにTiN膜を用いることも可能である。TiN
膜を形成する場合にはスパッタガスにアルゴン-窒素混
合ガスを用いた反応性スパッタ法を適用する。最初に純
アルゴンでスパッタしてTi膜を形成し、ガスをアルゴン
-窒素混合混合ガスに切り替えることで、TiN／Ti積層膜
を形成し、用いることも可能である。
【００１４】Ti膜（15）を形成した基板上にTa膜（16）
を形成する（d）。形成するTa膜厚は基板平面上で100nm
である。本実施例ではターゲット-基板間距離が200mmと
通常のDCマグネトロン法の場合の2倍以上ある所謂ロン
グスロースパッタ法でTa膜を形成した。溝側壁でのTa膜
厚は溝深さの中央で測定して20nmであり、カバレジ20％
となり、膜を通常のDCスパッタで形成した場合と比較し
カバレジ性が大幅に改善される。こうして形成されたTa
／Ti積層膜は、基板平面上でTaが100nm、Tiが50nmの2：
1の膜厚比となるのに対し、溝側壁では溝深さの中央でT
aが20nm、Tiが5nmの4：1の膜厚比である。膜厚自体は図
４に示すように基板平面から溝側壁の底に向かって連続
的に変化しており、TaとTiの膜厚比は基板平面から溝側
壁の底に向かって連続的にTaの比率が高くなっている。
を形成する（d）。形成するTa膜厚は基板平面上で100nm
である。本実施例ではターゲット-基板間距離が200mmと
通常のDCマグネトロン法の場合の2倍以上ある所謂ロン
グスロースパッタ法でTa膜を形成した。溝側壁でのTa膜
厚は溝深さの中央で測定して20nmであり、カバレジ20％
となり、膜を通常のDCスパッタで形成した場合と比較し
カバレジ性が大幅に改善される。こうして形成されたTa
／Ti積層膜は、基板平面上でTaが100nm、Tiが50nmの2：
1の膜厚比となるのに対し、溝側壁では溝深さの中央でT
aが20nm、Tiが5nmの4：1の膜厚比である。膜厚自体は図
４に示すように基板平面から溝側壁の底に向かって連続
的に変化しており、TaとTiの膜厚比は基板平面から溝側
壁の底に向かって連続的にTaの比率が高くなっている。
【００１５】Ta／Ti積層膜の形成された基板上にスパッ
タCu膜（17）を形成する（e）。形成するCu膜厚は基板
平面上で100nmである。本実施例ではターゲット-基板間
距離が200mmのロングスロースパッタ法でCu膜を形成し
た。
タCu膜（17）を形成する（e）。形成するCu膜厚は基板
平面上で100nmである。本実施例ではターゲット-基板間
距離が200mmのロングスロースパッタ法でCu膜を形成し
た。
【００１６】この基板上に電気メッキ法でさらにCu膜
（18）を300nm形成する（f）。メッキ液には硫酸酸性の
硫酸銅水溶液を使用した。メッキ法で形成するCuは溝を
埋めきれるだけの膜厚があれば十分であり、本実施例で
は溝幅300nmに対しCu膜厚300nmと十分な余裕を持たせて
いる。CuのCMP研磨速度が大きいためCu膜を厚めに形成
することは殆どプロセス上問題とはならないのである。
（18）を300nm形成する（f）。メッキ液には硫酸酸性の
硫酸銅水溶液を使用した。メッキ法で形成するCuは溝を
埋めきれるだけの膜厚があれば十分であり、本実施例で
は溝幅300nmに対しCu膜厚300nmと十分な余裕を持たせて
いる。CuのCMP研磨速度が大きいためCu膜を厚めに形成
することは殆どプロセス上問題とはならないのである。
【００１７】Cuメッキ膜の形成された基板をCMP研磨
し、基板平面上のCu／Ta／Ti積層膜を研磨除去して溝内
のみにCu／Ta／Ti積層膜を残し配線を完成させる
（f）。研磨には過酸化水素等の酸化剤を含みアルミナ
砥粒が分散された研磨スラリーを使用する。Cu膜はスパ
ッタ形成した分（17）と電気メッキで形成した分（18）
の総計400nmの厚さがあるが、1分程度で研磨することが
できる。それに対しTaはCuの1／10程度の研磨速度しか
得ることができず、従来のTa単層バリヤの場合にはTa膜
の研磨には2.5分程度必要であった。この場合、研磨時
間が長すぎ溝内の、本来残すべきCuまで研磨されるディ
ッシング現象が発生してしまいCu配線断面積の目減りや
CMP後の表面平坦度が損なわれるといった問題が発生し
ていた。それに対し本実施例においては、バリヤをTa／
Ti積層膜とすることによりバリヤ層の研磨所要時間を1.
5分程度にと大幅に短縮することができる。これはTaの
下にあるTiの研磨速度が大きく、Ti表面が露出したとこ
ろから研磨が加速されて進行し、膜全体の研磨が終わる
までを短縮するのである。TiNもTiと同様、Taに比べ研
磨速度は非常に大きく、Ta／TiN積層膜においてもTa／T
i積層膜同様に短時間で研磨可能である。
し、基板平面上のCu／Ta／Ti積層膜を研磨除去して溝内
のみにCu／Ta／Ti積層膜を残し配線を完成させる
（f）。研磨には過酸化水素等の酸化剤を含みアルミナ
砥粒が分散された研磨スラリーを使用する。Cu膜はスパ
ッタ形成した分（17）と電気メッキで形成した分（18）
の総計400nmの厚さがあるが、1分程度で研磨することが
できる。それに対しTaはCuの1／10程度の研磨速度しか
得ることができず、従来のTa単層バリヤの場合にはTa膜
の研磨には2.5分程度必要であった。この場合、研磨時
間が長すぎ溝内の、本来残すべきCuまで研磨されるディ
ッシング現象が発生してしまいCu配線断面積の目減りや
CMP後の表面平坦度が損なわれるといった問題が発生し
ていた。それに対し本実施例においては、バリヤをTa／
Ti積層膜とすることによりバリヤ層の研磨所要時間を1.
5分程度にと大幅に短縮することができる。これはTaの
下にあるTiの研磨速度が大きく、Ti表面が露出したとこ
ろから研磨が加速されて進行し、膜全体の研磨が終わる
までを短縮するのである。TiNもTiと同様、Taに比べ研
磨速度は非常に大きく、Ta／TiN積層膜においてもTa／T
i積層膜同様に短時間で研磨可能である。
【００１８】図5でそのメカニズムの詳細を説明する。C
u／Ta／Ti積層膜が基板上に形成されており（図５
（a））この膜を研磨していく。Cu膜が研磨された後、T
a膜の研磨は一様に進行する訳ではなく、細かな傷（2
5）や凹凸を生みながら進行する（図５（b）（c））。
傷がTi膜にまで到達すると、下のTi膜の方が研磨速度が
大きいため容易に深くなり、基板まで達する傷（26）と
なる。（図５（d））。Ta膜に対しオーバーハングを有
する形状となる深い傷の部分が強調され、傷の凹凸が左
右に広がる形で研磨が進行する。こうしてTa／Ti積層膜
のあちこちで横方向に研磨が進行する（図５（d））。C
MPにおいては平面より段差部の方が研磨されやすい傾向
があるので、従来のTa平面を研磨していた場合より、段
差部の発生とその成長を助長する本構造の方が膜を短時
間で除去することができるのである。
u／Ta／Ti積層膜が基板上に形成されており（図５
（a））この膜を研磨していく。Cu膜が研磨された後、T
a膜の研磨は一様に進行する訳ではなく、細かな傷（2
5）や凹凸を生みながら進行する（図５（b）（c））。
傷がTi膜にまで到達すると、下のTi膜の方が研磨速度が
大きいため容易に深くなり、基板まで達する傷（26）と
なる。（図５（d））。Ta膜に対しオーバーハングを有
する形状となる深い傷の部分が強調され、傷の凹凸が左
右に広がる形で研磨が進行する。こうしてTa／Ti積層膜
のあちこちで横方向に研磨が進行する（図５（d））。C
MPにおいては平面より段差部の方が研磨されやすい傾向
があるので、従来のTa平面を研磨していた場合より、段
差部の発生とその成長を助長する本構造の方が膜を短時
間で除去することができるのである。
【００１９】Ta／Ti積層膜の研磨速度をさらに大きくす
ることも可能である。TaとTiが固溶しあう材料であるこ
とを利用し、熱処理によりTa膜中にTiを拡散させTa膜の
研磨速度を大きくするものである。図６に600℃30秒の
熱処理前後でのTa／Ti積層膜のSIMS（Secondary Ion Ma
ss Spectroscopy）深さ方向プロファイルを示す。熱処
理前に比べTa／Ti 界面付近のTa膜中でTi濃度が高くな
っており、純Taよりなる部分の厚さが減っていることが
わかる。Tiを含むTa膜は純Ta膜より研磨速度が大きく、
さらに上記のメカニズムが重畳されることでTa／Ti積層
膜の研磨速度をさらに大きくすることができるのであ
る。具体的にはスパッタ法でCu／Ta／Ti積層膜を形成し
た後、Cuメッキ実施前にランプ加熱工程を実施するので
ある。５００℃３０秒以上の加熱でTa／Ti積層膜の研磨
速度を大きくする効果が認められた。素子への影響を考
慮すると、実用上650℃程度が加熱温度の上限である。6
00℃30秒の熱処理を加えたTa／Ti積層膜の研磨所要時間
は1分程度であり、熱処理により0.5分程度研磨所要時間
を短縮することができた。
ることも可能である。TaとTiが固溶しあう材料であるこ
とを利用し、熱処理によりTa膜中にTiを拡散させTa膜の
研磨速度を大きくするものである。図６に600℃30秒の
熱処理前後でのTa／Ti積層膜のSIMS（Secondary Ion Ma
ss Spectroscopy）深さ方向プロファイルを示す。熱処
理前に比べTa／Ti 界面付近のTa膜中でTi濃度が高くな
っており、純Taよりなる部分の厚さが減っていることが
わかる。Tiを含むTa膜は純Ta膜より研磨速度が大きく、
さらに上記のメカニズムが重畳されることでTa／Ti積層
膜の研磨速度をさらに大きくすることができるのであ
る。具体的にはスパッタ法でCu／Ta／Ti積層膜を形成し
た後、Cuメッキ実施前にランプ加熱工程を実施するので
ある。５００℃３０秒以上の加熱でTa／Ti積層膜の研磨
速度を大きくする効果が認められた。素子への影響を考
慮すると、実用上650℃程度が加熱温度の上限である。6
00℃30秒の熱処理を加えたTa／Ti積層膜の研磨所要時間
は1分程度であり、熱処理により0.5分程度研磨所要時間
を短縮することができた。
【００２０】本発明の重要なポイントは、膜形成時のTi
とTaのカバレジ性の差を利用している点にもある。すな
わち、Cu拡散バリヤとしてはTiよりTaの方が優ってお
り、本来純Ta膜を使用するのが望ましい。それをTiの入
るデメリットを最小限にしつつTa／Ti積層化するのであ
る。これは、基板平面上でのみTiのデポ量を増やし、CM
P研磨後にも残って実際に配線を形成することになる溝
内のTi量のみ減少させることで達成される。すなわちTi
膜の形成に積極的にカバレジ性の悪い膜形成法を適用
し、できるだけ溝内にTiを入れないようにするのであ
る。これを上記実施例においては、Ti膜形成に通常のDC
マグネトロンスパッタ法を、Ta膜形成にロングスロース
パッタ法を用いることで実現している。もちろんこのTi
とTaのカバレジ性差を他の方法で実現しても良い。極端
な例としてはTaとTiをともにロングスロースパッタ法で
形成しても本発明の実施は可能である。すなわち一般に
原子量の大きな材料は原子量の小さな材料に較べスパッ
タ時のカバレジ性に優ることが知られているので、同じ
スパッタ法で形成したとしてもスパッタガス圧の調整等
で容易にTi膜とTa膜にカバレジ性差を生み出すことがで
きるのである。Tiの代りにバリヤ材として実績のあるTi
Nを用いる場合には、カバレジ性の問題はより顕著にな
る。TiN膜は通常、反応性スパッタ法で形成するが、そ
の際反応に関与する窒素ガスを程度の分圧でスパッタガ
ス中に有する必要がある。ロングスロースパッタ法等の
高カバレジ性スパッタ技術においてはスパッタガス圧を
出来るだけ低くすることが求められており、これを反応
性スパッタと両立させることは困難である。すなわちTi
N膜をカバレジ性良く形成することはTi膜の場合より難
しく、そのためTa／TiN積層バリヤでは Ta／Ti積層の場
合以上に溝／孔内でのTa膜の比率が高くなる傾向が生じ
るのである。
とTaのカバレジ性の差を利用している点にもある。すな
わち、Cu拡散バリヤとしてはTiよりTaの方が優ってお
り、本来純Ta膜を使用するのが望ましい。それをTiの入
るデメリットを最小限にしつつTa／Ti積層化するのであ
る。これは、基板平面上でのみTiのデポ量を増やし、CM
P研磨後にも残って実際に配線を形成することになる溝
内のTi量のみ減少させることで達成される。すなわちTi
膜の形成に積極的にカバレジ性の悪い膜形成法を適用
し、できるだけ溝内にTiを入れないようにするのであ
る。これを上記実施例においては、Ti膜形成に通常のDC
マグネトロンスパッタ法を、Ta膜形成にロングスロース
パッタ法を用いることで実現している。もちろんこのTi
とTaのカバレジ性差を他の方法で実現しても良い。極端
な例としてはTaとTiをともにロングスロースパッタ法で
形成しても本発明の実施は可能である。すなわち一般に
原子量の大きな材料は原子量の小さな材料に較べスパッ
タ時のカバレジ性に優ることが知られているので、同じ
スパッタ法で形成したとしてもスパッタガス圧の調整等
で容易にTi膜とTa膜にカバレジ性差を生み出すことがで
きるのである。Tiの代りにバリヤ材として実績のあるTi
Nを用いる場合には、カバレジ性の問題はより顕著にな
る。TiN膜は通常、反応性スパッタ法で形成するが、そ
の際反応に関与する窒素ガスを程度の分圧でスパッタガ
ス中に有する必要がある。ロングスロースパッタ法等の
高カバレジ性スパッタ技術においてはスパッタガス圧を
出来るだけ低くすることが求められており、これを反応
性スパッタと両立させることは困難である。すなわちTi
N膜をカバレジ性良く形成することはTi膜の場合より難
しく、そのためTa／TiN積層バリヤでは Ta／Ti積層の場
合以上に溝／孔内でのTa膜の比率が高くなる傾向が生じ
るのである。
【００２１】さらに他にもTi膜形成をカバレジ性に劣る
膜形成法で実施できることの利点が存在する。Ta膜は溝
／孔底周辺までバリヤ性を保証するため、他の膜特性を
犠牲にしてでも高カバレジ性でなければならない。特に
スパッタ法で膜形成する場合には低ガス圧でのスパッタ
となることが避けられないため、膜の応力が高くなり剥
がれ易くなる傾向にある。それに対しその下に接着性の
良いTi膜をカバレジ性を追及せずに形成することができ
ればTa膜の剥がれも防止できるのである。
膜形成法で実施できることの利点が存在する。Ta膜は溝
／孔底周辺までバリヤ性を保証するため、他の膜特性を
犠牲にしてでも高カバレジ性でなければならない。特に
スパッタ法で膜形成する場合には低ガス圧でのスパッタ
となることが避けられないため、膜の応力が高くなり剥
がれ易くなる傾向にある。それに対しその下に接着性の
良いTi膜をカバレジ性を追及せずに形成することができ
ればTa膜の剥がれも防止できるのである。
【００２２】（実施例2）以下、本発明の別な実施例を
説明する。図７は本実施例の配線の断面構造を示す。本
実施例は、配線と配線とその下層の配線間を接続するvi
a配線とを一括して形成する、所謂デュアルダマシンプ
ロセスで配線層を形成するものである。基板（31）上に
絶縁膜（32）が形成されており、絶縁膜（32）上にW配
線層（33）が形成されている。この上にp-SiN層（3
4）、p-TEOS層（35）、 p-SiN層（36）、p-TEOS層（3
7）の積層絶縁膜が形成され、 p-SiN層（34）、p-TEOS
層（35）に層間接続孔が、 p-SiN層（36）、p-TEOS層
（37）に配線溝が掘られ、その孔及び溝内にTi層（3
8）、Ta層（39）よりなる積層バリヤ層が形成され、そ
の上に孔及び溝を埋めてCu膜（40）が形成されている。
説明する。図７は本実施例の配線の断面構造を示す。本
実施例は、配線と配線とその下層の配線間を接続するvi
a配線とを一括して形成する、所謂デュアルダマシンプ
ロセスで配線層を形成するものである。基板（31）上に
絶縁膜（32）が形成されており、絶縁膜（32）上にW配
線層（33）が形成されている。この上にp-SiN層（3
4）、p-TEOS層（35）、 p-SiN層（36）、p-TEOS層（3
7）の積層絶縁膜が形成され、 p-SiN層（34）、p-TEOS
層（35）に層間接続孔が、 p-SiN層（36）、p-TEOS層
（37）に配線溝が掘られ、その孔及び溝内にTi層（3
8）、Ta層（39）よりなる積層バリヤ層が形成され、そ
の上に孔及び溝を埋めてCu膜（40）が形成されている。
【００２３】第8、9、10図に配線形成プロセスを示す。
【００２４】下にすでに配線の形成されたSi基板を用意
する（a）。本実施例においては、絶縁膜（42）に形成
された溝及び孔パターンにWが埋込まれ、Wプラグ及びW
配線（43）の形成されたSi基板（41）上にCu配線を形成
する。
する（a）。本実施例においては、絶縁膜（42）に形成
された溝及び孔パターンにWが埋込まれ、Wプラグ及びW
配線（43）の形成されたSi基板（41）上にCu配線を形成
する。
【００２５】すでに配線の形成されたSi基板上にp-SiN
膜（44）100nm、p-TEOS膜（45）800nm、p-SiN膜（46）1
00nmの3層の絶縁膜を形成する（b）。
膜（44）100nm、p-TEOS膜（45）800nm、p-SiN膜（46）1
00nmの3層の絶縁膜を形成する（b）。
【００２６】ホト-エッチング工程によりレジスト膜（4
7）に形成された径250nmの孔パターンを一番上のp-SiN
膜（46）にドライエッチング法により転写する（c）。
ここでエッチングは、p-TEOS膜（45）をエッチングスト
ッパとしてp-SiN膜（46）のみに止める。
7）に形成された径250nmの孔パターンを一番上のp-SiN
膜（46）にドライエッチング法により転写する（c）。
ここでエッチングは、p-TEOS膜（45）をエッチングスト
ッパとしてp-SiN膜（46）のみに止める。
【００２７】レジスト膜を除去した後、この上にp-TEOS
膜（48）500nm形成する（d）。
膜（48）500nm形成する（d）。
【００２８】ホト-エッチング工程によりレジスト膜（4
9）に形成された幅350nmの溝パターンをp-TEOS膜（48）
にドライエッチング法により転写する（e）。ここでエ
ッチングはその下のp-SiN膜（46）でストップされる。
9）に形成された幅350nmの溝パターンをp-TEOS膜（48）
にドライエッチング法により転写する（e）。ここでエ
ッチングはその下のp-SiN膜（46）でストップされる。
【００２９】さらにp-TEOS膜（45）のドライエッチング
を継続する（f）。エッチングストッパであるp-SiN膜
（46）の露出面はエッチングされず残るため、工程
（c）で形成した孔パターンがp-TEOS膜（45）に転写さ
れ、下のエッチングストッパp-SiN膜（44）が露出した
ところでエッチングは終了する。
を継続する（f）。エッチングストッパであるp-SiN膜
（46）の露出面はエッチングされず残るため、工程
（c）で形成した孔パターンがp-TEOS膜（45）に転写さ
れ、下のエッチングストッパp-SiN膜（44）が露出した
ところでエッチングは終了する。
【００３０】レジスト膜を除去した後、p-SiN膜（4
4）、（46）をドライエッチングする（g）。 p-SiN膜
（44）がエッチングされ下のW配線（43）表面が露出
し、以下の工程で形成するCu配線と電気接触が取れるの
である。
4）、（46）をドライエッチングする（g）。 p-SiN膜
（44）がエッチングされ下のW配線（43）表面が露出
し、以下の工程で形成するCu配線と電気接触が取れるの
である。
【００３１】この基板上にTa／Ti積層膜（49）を形成す
る（h）。先に形成するTi膜厚は基板平面上で50nmであ
る。本実施例ではターゲット-基板間距離が80mmの通常
のDCマグネトロン法でTi膜を形成した。溝側壁でのTi膜
厚は溝深さの中央で測定して5nmである。また、溝パタ
ーンの下に形成される孔パターン側壁ではTi膜厚は薄す
ぎて測定できなかった。Ti膜を形成した上にTa膜を形成
しTa／Ti積層膜（49）とする。形成するTa膜厚は基板平
面上で100nmである。本実施例ではターゲット-基板間距
離が200mmのロングスロースパッタ法でTa膜を形成し
た。側壁のTa膜厚は溝深さの中央で測定して20nm、溝パ
ターンの下に形成される孔パターン側壁では孔深さの中
央で測定して5nmである。
る（h）。先に形成するTi膜厚は基板平面上で50nmであ
る。本実施例ではターゲット-基板間距離が80mmの通常
のDCマグネトロン法でTi膜を形成した。溝側壁でのTi膜
厚は溝深さの中央で測定して5nmである。また、溝パタ
ーンの下に形成される孔パターン側壁ではTi膜厚は薄す
ぎて測定できなかった。Ti膜を形成した上にTa膜を形成
しTa／Ti積層膜（49）とする。形成するTa膜厚は基板平
面上で100nmである。本実施例ではターゲット-基板間距
離が200mmのロングスロースパッタ法でTa膜を形成し
た。側壁のTa膜厚は溝深さの中央で測定して20nm、溝パ
ターンの下に形成される孔パターン側壁では孔深さの中
央で測定して5nmである。
【００３２】Ta／Ti積層膜（49）の形成された基板上に
スパッタCu膜（50）を形成する（i）。形成するCu膜厚
は基板平面上で100nmである。本実施例ではターゲット-
基板間距離が80mmのロングスロースパッタ法でCu膜を形
成した。Cu膜は溝及び孔パターン内において少なくとも
3nm以上の厚さに形成されている。
スパッタCu膜（50）を形成する（i）。形成するCu膜厚
は基板平面上で100nmである。本実施例ではターゲット-
基板間距離が80mmのロングスロースパッタ法でCu膜を形
成した。Cu膜は溝及び孔パターン内において少なくとも
3nm以上の厚さに形成されている。
【００３３】この基板上に電気メッキ法でさらにCu膜
（51）を300nm形成する（j）。メッキ液には硫酸酸性の
硫酸銅水溶液を使用した。メッキ法で形成するCu膜厚は
300nmとした。この工程でCu膜は基板平面に形成される
のみ出なく、溝及び孔パターン内も一括して埋込むので
ある。
（51）を300nm形成する（j）。メッキ液には硫酸酸性の
硫酸銅水溶液を使用した。メッキ法で形成するCu膜厚は
300nmとした。この工程でCu膜は基板平面に形成される
のみ出なく、溝及び孔パターン内も一括して埋込むので
ある。
【００３４】Cuメッキ膜の形成された基板をCMP研磨
し、基板平面上のCu膜を研磨除去する（k）。Cuは研磨
速度が大きいので、まず先にCuが殆ど除去される。
し、基板平面上のCu膜を研磨除去する（k）。Cuは研磨
速度が大きいので、まず先にCuが殆ど除去される。
【００３５】さらに研磨を継続し基板平面上のTa／Ti積
層膜も除去し、溝内のみにCu／Ta／Ti積層膜を残し配線
を完成させる（l）。研磨には過酸化水素等の酸化剤を
含みアルミナ砥粒が分散された研磨スラリーを使用し、
Cu膜とTa／Ti積層バリヤを同一プラテンで一括研磨する
ものである。研磨所要時間は、100%研磨で2.5分、オー
バー研磨0.5分を含め3分とした。
層膜も除去し、溝内のみにCu／Ta／Ti積層膜を残し配線
を完成させる（l）。研磨には過酸化水素等の酸化剤を
含みアルミナ砥粒が分散された研磨スラリーを使用し、
Cu膜とTa／Ti積層バリヤを同一プラテンで一括研磨する
ものである。研磨所要時間は、100%研磨で2.5分、オー
バー研磨0.5分を含め3分とした。
【００３６】0.5％アンモニア水溶液、純水の2段階のブ
ラシスクラブ洗浄により、基板表面に付着した研磨砥粒
及びCuを除去後、p-SiN膜（52）100nm、p-TEOS膜（53）
800nm、p-SiN膜（54）100nmの3層の絶縁膜を形成する
（m）。この工程で既に次の配線層を形成する工程に入
っており、以下工程（c）より繰り返し、多層配線を形
成していくのである。
ラシスクラブ洗浄により、基板表面に付着した研磨砥粒
及びCuを除去後、p-SiN膜（52）100nm、p-TEOS膜（53）
800nm、p-SiN膜（54）100nmの3層の絶縁膜を形成する
（m）。この工程で既に次の配線層を形成する工程に入
っており、以下工程（c）より繰り返し、多層配線を形
成していくのである。
【００３７】
【発明の効果】本発明によれば、Ta膜の下にあるTi膜が
Taの研磨を加速するため、バリヤ層のCMP研磨所要時間
を従来のTa単層バリヤに比較して大幅に短縮することが
でき、大きな問題を生むことなくCu膜と一括研磨可能と
なる。すなわち、Cu用研磨-バリヤ用研磨、という2段階
のCMP研磨工程を1段階に短縮できるのである。その一
方、溝及び孔パターン内に残るTi膜は研磨除去される基
板平面上のTi膜に較べ薄く、バリヤ性能の劣るTi膜を導
入したことによる弊害は実質的に問題とならないのであ
る。
Taの研磨を加速するため、バリヤ層のCMP研磨所要時間
を従来のTa単層バリヤに比較して大幅に短縮することが
でき、大きな問題を生むことなくCu膜と一括研磨可能と
なる。すなわち、Cu用研磨-バリヤ用研磨、という2段階
のCMP研磨工程を1段階に短縮できるのである。その一
方、溝及び孔パターン内に残るTi膜は研磨除去される基
板平面上のTi膜に較べ薄く、バリヤ性能の劣るTi膜を導
入したことによる弊害は実質的に問題とならないのであ
る。
【００３８】また、Ta膜形成はバリヤ性を保つため側壁
カバレジ性が最優先されるため膜形成条件が厳しく制約
され、膜応力が高くなる等、膜剥がれの危険が大きい。
しかし本発明によれば、Ta膜の下にカバレジ性を考慮す
る必要がなく膜形成条件を自由に選択できるTi膜が存在
し、このTi膜を接着層に用いることにより基板とバリヤ
層の接着性を確保することができるのである。バリヤ層
の接着性はTa膜が厚くまた応力を緩和できる凹凸のない
基板平面上やその近傍である溝パターン開口部で最も問
題となるが、Ti膜はそうした領域で最も厚く形成され、
接着性向上の効果が大きい。本発明では、接着性向上が
必要な溝パターン開口部から、Ta膜厚が薄くなり膜が剥
がれにくくなり接着層の不要となる溝底部に向かってTi
膜厚を小さくし相対的にTa／Ti膜厚比を連続的に大きく
しており、これにより不必要なTiの存在を最小にしてい
るのである。
カバレジ性が最優先されるため膜形成条件が厳しく制約
され、膜応力が高くなる等、膜剥がれの危険が大きい。
しかし本発明によれば、Ta膜の下にカバレジ性を考慮す
る必要がなく膜形成条件を自由に選択できるTi膜が存在
し、このTi膜を接着層に用いることにより基板とバリヤ
層の接着性を確保することができるのである。バリヤ層
の接着性はTa膜が厚くまた応力を緩和できる凹凸のない
基板平面上やその近傍である溝パターン開口部で最も問
題となるが、Ti膜はそうした領域で最も厚く形成され、
接着性向上の効果が大きい。本発明では、接着性向上が
必要な溝パターン開口部から、Ta膜厚が薄くなり膜が剥
がれにくくなり接着層の不要となる溝底部に向かってTi
膜厚を小さくし相対的にTa／Ti膜厚比を連続的に大きく
しており、これにより不必要なTiの存在を最小にしてい
るのである。
【図１】本発明に従う配線の断面構造を示す図。
【図２】本発明に従う配線の形成プロセスを示す図。
【図３】本発明に従う配線の形成プロセスを示す図（図
2の続き）。
2の続き）。
【図４】配線側壁でのTa／Ti積層膜の膜厚変化を示す
図。
図。
【図５】Ta／Ti積層膜のCMP研磨メカニズムを説明した
図。
図。
【図６】熱処理前後のTa／Ti積層膜のSIMSプロファイル
を示す図。
を示す図。
【図７】図3までとは異なる本発明に従う配線の断面構
造を示す図。
造を示す図。
【図８】本発明に従う配線の形成プロセスを示す図。
【図９】本発明に従う配線の形成プロセスを示す図（図
8の続き）。
8の続き）。
【図１０】本発明に従う配線の形成プロセスを示す図
（図9の続き）。
（図9の続き）。
(1)- 基板 (2)- 絶縁膜 (3)- Ti膜 (4)- Ta膜 (5)-
Cu膜 (11)- Si基板 (12)- 窒化シリコン膜 (13)-
酸化シリコン膜 (14)- 酸化シリコン膜に掘られた溝
(15)- Ti膜 (16)- Ta膜 (17)- スパッタCu膜 (18)-
メッキ法で形成されたCu膜 (21)- 基板 (22)- Ti膜
(23)- Ta膜 (24)- Cu膜 (25)-CMP中にTa膜に生じた傷
(26)- CMP中に生じた基板に達する深い傷 (27)-Ta／
Ti積層膜が除去された領域 (31)- 基板 (32)- 絶縁膜
(33)- W配線層 (34)- p-SiN層(35)- p-TEOS層 (36)
- p-SiN層 (37)- p-TEOS層 (38)- Ti膜 （39）- Ta
膜（40）-Cu膜 (41)- Si基板 (42)- 絶縁膜 (43)- W
プラグ及びW配線 (44)-p-SiN膜 (45)- p-TEOS膜 (4
6)- p-SiN層 (47)- レジスト膜 (48)- p-TEOS膜 （4
9）- レジスト膜 （50）-スパッタCu膜 (51)- メッキ
法で形成されたCu膜 (52)- p-SiN膜 (53)- p-TEOS膜
(54)- p-SiN膜 。
Cu膜 (11)- Si基板 (12)- 窒化シリコン膜 (13)-
酸化シリコン膜 (14)- 酸化シリコン膜に掘られた溝
(15)- Ti膜 (16)- Ta膜 (17)- スパッタCu膜 (18)-
メッキ法で形成されたCu膜 (21)- 基板 (22)- Ti膜
(23)- Ta膜 (24)- Cu膜 (25)-CMP中にTa膜に生じた傷
(26)- CMP中に生じた基板に達する深い傷 (27)-Ta／
Ti積層膜が除去された領域 (31)- 基板 (32)- 絶縁膜
(33)- W配線層 (34)- p-SiN層(35)- p-TEOS層 (36)
- p-SiN層 (37)- p-TEOS層 (38)- Ti膜 （39）- Ta
膜（40）-Cu膜 (41)- Si基板 (42)- 絶縁膜 (43)- W
プラグ及びW配線 (44)-p-SiN膜 (45)- p-TEOS膜 (4
6)- p-SiN層 (47)- レジスト膜 (48)- p-TEOS膜 （4
9）- レジスト膜 （50）-スパッタCu膜 (51)- メッキ
法で形成されたCu膜 (52)- p-SiN膜 (53)- p-TEOS膜
(54)- p-SiN膜 。
Claims (9)
- 【請求項１】基体上に開口部が形成された絶縁膜と、 前記開口部の底部から側部にかけて形成されたチタンを
主成分とする膜と、 前記チタンを主成分とする膜上に、前記開口部の底部か
ら側部にかけて形成されたタンタルを主成分とする膜
と、 前記開口部内で、前記タンタルを主成分とする膜上に形
成された銅膜とを有することを特徴とする半導体装置。 - 【請求項２】前記チタンを主成分とする膜の、前記タン
タルを主成分とする膜に対する膜厚比は、前記開口部の
底部から頂部にかけて連続的に大きくなっていることを
特徴とする請求項１記載の半導体装置。 - 【請求項３】前記開口部は、順テーパー状に形成されて
いることを特徴とする請求項１記載の半導体装置。 - 【請求項４】前記開口部の下地には、シリコン窒化膜が
形成されていることを特徴とする請求項１記載の半導体
装置。 - 【請求項５】基体上に開口部が形成された絶縁膜と、 前記開口部の底部から側部にかけて形成された、チタン
が拡散されたタンタル膜と、 前記開口部内で、前記タンタル膜上に形成された銅膜と
を有することを特徴とする半導体装置。 - 【請求項６】前記チタンが拡散されたタンタル膜は、チ
タン濃度が前記基体側から前記銅膜側に向かって減少し
ていることを特徴とする請求項５記載の半導体装置。 - 【請求項７】基体上に開口部が形成された絶縁膜と、 前記開口部の底部から側部にかけて形成された窒化チタ
ン膜と、 前記窒化チタン膜上に、前記開口部の底部から側部にか
けて形成されたタンタルを主成分とする膜と、 前記開口部内で、前記タンタルを主成分とする膜上に形
成された銅膜とを有することを特徴とする半導体装置。 - 【請求項８】基体上に層間絶縁膜を形成する工程と、 前記層間絶縁膜に開口部を形成する工程と、 前記開口部内から前記層間絶縁膜上にかけてチタンを主
成分とする膜を形成する工程と、 前記開口部内から前記層間絶縁膜上にかけて、前記チタ
ンを主成分とする膜上にタンタルを主成分とする膜を形
成する工程と、 前記開口部内から前記層間絶縁膜上にかけて、前記タン
タルを主成分とする膜上に銅膜を形成する工程と、 前記層間絶縁膜上の、前記チタンを主成分とする膜、前
記タンタルを主成分とする膜及び銅膜を化学機械研磨法
により除去する工程とを有することを特徴とする半導体
装置の製造方法。 - 【請求項９】前記チタンを主成分とする膜はDCマグネト
ロンスパッタ法で形成し、前記タンタルを主成分とする
膜をロングスロースパッタ法で形成することを特徴とす
る請求項８記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10066492A JPH11265890A (ja) | 1998-03-17 | 1998-03-17 | 半導体装置及び製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10066492A JPH11265890A (ja) | 1998-03-17 | 1998-03-17 | 半導体装置及び製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11265890A true JPH11265890A (ja) | 1999-09-28 |
Family
ID=13317367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10066492A Pending JPH11265890A (ja) | 1998-03-17 | 1998-03-17 | 半導体装置及び製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11265890A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005538544A (ja) * | 2002-09-04 | 2005-12-15 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 埋め込み金属インターコネクタの製造方法 |
| JP2006179903A (ja) * | 2004-12-23 | 2006-07-06 | Samsung Electronics Co Ltd | イメージ素子の製造方法 |
| JP2008277531A (ja) * | 2007-04-27 | 2008-11-13 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法および半導体装置 |
| US8125084B2 (en) | 2006-10-12 | 2012-02-28 | Rohm Co., Ltd. | Semiconductor device and semiconductor device manufacturing method |
| JP2012212909A (ja) * | 2012-06-18 | 2012-11-01 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法および半導体装置 |
| JP2014075614A (ja) * | 2014-01-27 | 2014-04-24 | Fujitsu Semiconductor Ltd | 半導体装置 |
-
1998
- 1998-03-17 JP JP10066492A patent/JPH11265890A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005538544A (ja) * | 2002-09-04 | 2005-12-15 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 埋め込み金属インターコネクタの製造方法 |
| JP2006179903A (ja) * | 2004-12-23 | 2006-07-06 | Samsung Electronics Co Ltd | イメージ素子の製造方法 |
| US8125084B2 (en) | 2006-10-12 | 2012-02-28 | Rohm Co., Ltd. | Semiconductor device and semiconductor device manufacturing method |
| JP2008277531A (ja) * | 2007-04-27 | 2008-11-13 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法および半導体装置 |
| US8338953B2 (en) | 2007-04-27 | 2012-12-25 | Fujitsu Semiconductor Limited | Method of manufacturing a semiconductor device and semiconductor device |
| US8536708B2 (en) | 2007-04-27 | 2013-09-17 | Fujitsu Semiconductor Limited | Method of manufacturing a semiconductor device and semiconductor device |
| JP2012212909A (ja) * | 2012-06-18 | 2012-11-01 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法および半導体装置 |
| JP2014075614A (ja) * | 2014-01-27 | 2014-04-24 | Fujitsu Semiconductor Ltd | 半導体装置 |
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