JP2008277531A - 半導体装置の製造方法および半導体装置 - Google Patents

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Abstract

【課題】配線信頼性が向上される。
【解決手段】半導体基板上に配線層１１と層間絶縁膜１２とが順に形成され、層間絶縁膜１２にトレンチ溝１３とトレンチ溝１３中に配線層１１に達するビア孔１４とが形成され、トレンチ溝１３とビア孔１４と層間絶縁膜１２との表面に金属膜１５が成膜され、スパッタ法を用いて、ビア孔１４の底部の金属膜１５をエッチングするとともに、全面に金属膜１６が成膜されて、さらに、ビア孔１４の側壁にそれぞれの金属によって新たな金属膜が生成され、ビア孔１４とトレンチ溝１３とを導電性材料１７ａで埋め込んだ配線層が形成されるようになる。
【選択図】図１

Description

本発明は半導体装置の製造方法および半導体装置に関し、特に、多層配線構造を備える半導体装置の製造方法および半導体装置に関する。
近年、トランジスタ寸法の微細化による高性能化および高集積化の要求にともなって、ワンチップに搭載するトランジスタの数が増加している。トランジスタ数が数千個を超えてくると、１層だけの金属配線ではすべての接続が不可能となる。また、同様にチップサイズが増大するため、回路ブロック間の配線長は長くなり、配線を通した電気信号の伝搬遅延が大きくなる。
これらを解消するために、金属配線間を、ビア孔を介して相互接続する多層配線構造が利用されている。また、金属配線材料として、低抵抗の銅（Ｃｕ）が採用されている。Ｃｕ配線を形成する場合、Ｃｕの拡散を防止するためのバリア層を、層間絶縁膜とＣｕ配線との間に形成する必要がある。
以下に、多層配線構造を有する半導体装置の製造方法に関する２つの従来例について説明する。
従来例１として、図１１，１２は、従来の多層配線構造を有する半導体装置の製造方法の断面模式図である。図１１，１２は非特許文献１に開示されたＣｕ多層配線構造を有する半導体装置について示している。
まず、絶縁層１０１ａにハードマスク膜を用いて開口したトレンチ溝の全面に成膜されたＣｕの拡散防止層（バリア層）であるタンタル（Ｔａ）膜１０１ｃの全面に、さらにＣｕ層１０１ｄを埋め込み、ＣＭＰ（Chemical Mechanical Polishing）法を用いて配線層１０１を形成する。
配線層１０１上に、さらに、Ｃｕバリア絶縁膜１０２ａを介して、層間絶縁膜１０２を成膜する。
この層間絶縁膜１０２に、ハードマスク膜１０２ｂを用いて、ビア孔１０３およびトレンチ溝１０４からなる開口部を形成する。
そして、ビア孔１０３、トレンチ溝１０４およびハードマスク膜１０２ｂの全面にバリア層として、Ｔａ膜１０５を成膜する。なお、Ｔａ膜１０５の成膜には、ロングスロースパッタ法を用いて、ターゲット電源を１ｋＷから１８ｋＷ、基板バイアスが０Ｗ、平坦部すなわちトレンチ溝１０４が形成されていないハードマスク膜１０２ｂ上において、堆積速度（Ｖｄ）が１ｎｍ／ｓｅｃおよびエッチング速度（Ｖｅ）が０ｎｍ／ｓｅｃの条件で、Ｔａ膜１０５の膜厚が１５ｎｍとなるように成膜した（以上、図１１（Ａ））。
次に、Ｔａターゲットを用いてスパッタしながら、ビア孔１０３の底部に堆積したＴａ膜１０５をスパッタエッチングする工程を行う。すなわち、ビア孔１０３の底部に成膜されたＴａ膜１０５を、Ｔａイオン１０６やアルゴン（Ａｒ）イオン（不図示）などでエッチングする。これは、Ｔａ膜１０５の成膜をスパッタ法で行いつつ、同時にＴａイオン１０６やＡｒイオンで、堆積したＴａ膜１０５や下地の一部をスパッタエッチングするものである。エッチングによって、ビア孔１０３の底部から飛散したＴａイオンがビア孔１０３とトレンチ溝１０４との側壁に付着して、ビア孔１０３の底部のＴａ膜１０５が除去される。さらに、ビア孔１０３の底部のＣｕ層１０１ｄの一部も除去してもよい。なお、このエッチングは、スパッタ法を用いて、ターゲット電源を１ｋＷから５ｋＷ、基板バイアスを２００Ｗから４００Ｗとし、平坦部すなわちハードマスク膜１０２ｂ上におけるＴａ膜１０５のＶｄとＶｅとの比（Ｖｄ／Ｖｅ）を、Ｖｄ／Ｖｅ≦１となるように、例えば、Ｖｄを０．７ｎｍ／ｓｅｃおよびＶｅを０．９ｎｍ／ｓｅｃとして、スパッタを行う（以上、図１１（Ｂ））。この条件においては、ビア孔１０３の底部において集中的にＴａ膜１０５のスパッタエッチングが行われ、図１１（Ｂ）に示すような形状を得ることができる。ここでビア孔１０３に形成されたＴａ膜１０５を除去するのは、シート抵抗を抑えるためである。
なお、エッチングによって除去されるビア孔１０３の底部のＴａ膜１０５は、完全に除去されずに、多少残ったままでもよい。この場合、ビア孔１０３の底部の膜厚は、トレンチ溝１０４の底部の膜厚よりも薄くなる。また、エッチングで使用するイオンは、ここではＡｒイオンの場合を例としてあげたが、Ｔａと反応しない、例えば、ヘリウム（Ｈｅ）、キセノン（Ｘｅ）などでも同様にエッチングを行うことが可能である。
次に、ビア孔１０３の底部のＴａ膜１０５の除去後、シードＣｕ膜１０７ａを、スパッタ法を用いて成膜する（以上、図１２（Ａ））。
そして、シードＣｕ膜１０７ａ上に、Ｃｕ層１０７をメッキ法を用いて、ビア孔１０３およびトレンチ溝１０４を埋め込む（以上、図１２（Ｂ））。
最後に、ハードマスク膜１０２ｂ上のＣｕ層１０７およびＴａ膜１０５を、ＣＭＰ法を用いて除去し、多層配線構造を備える半導体装置が形成される（以上、図１２（Ｃ））。
なお、参考までに、このようにして形成された多層配線構造を備える半導体装置を評価した結果を以下に説明する。
まず、上記方法によって形成された多層配線構造を備える半導体装置に対して、ＳＴＥＭ（Scanning Transmission Electron Microscopy：走査透過型電子顕微鏡）にて観察を行った結果について説明する。
図１３は、Ｃｕ多層配線構造を有する半導体装置の断面のＳＴＥＭの観察写真である。なお、図１１，１２の断面模式図のトレンチ溝１０４の形状はＴ字状であるのに対し、図１３では、Ｌ字を逆さまにしたような形状となっている。そして、ビア孔１０３の直径は１００ｎｍ、トレンチ溝１０４の幅（紙面垂直方向）は１００ｎｍである。
上記の方法によって、図１３から、配線層１０１上に、Ｃｕ層１０７が形成されており、Ｃｕ層１０７の周りにＴａ膜１０５が成膜されていることを確認することができる。
主にＴａイオン１０６を用いて、ビア孔１０３およびトレンチ溝１０４の底部のＴａ膜１０５をエッチングしたため、結果的にはビア孔１０３の底部にＴａ膜１０５が多少残り、ビア孔１０３の底部のＴａ膜１０５の膜厚がトレンチ溝１０４のそれよりも極端に薄くなっており、また、ビア孔１０３の底部下の配線層１０１もエッチングされて、窪みが生じている。そして、ビア孔１０３の底部に堆積したＴａ膜１０５がエッチングされると、エッチングされたＴａ膜１０５の飛散がビア孔１０３の側壁に付着する。
次に、上記方法によって形成された多層配線構造を備える半導体装置に対して、ＸＲＤ（X-Ray Diffraction：Ｘ線回折）を行った結果について説明する。
図１４は、従来の多層配線構造を有する半導体装置を構成するタンタル層に対するＸＲＤを行った結果を示すグラフである。
図１４から示されるように、層間絶縁膜１０２上のＴａ膜１０５は結晶性を示すとともに、Ｔａ膜１０５はα相であることがわかる。
次に、従来例２として、層間絶縁膜に形成したビア孔およびトレンチ溝の開口部にチタン（Ｔｉ）層およびＴａ層を積層させ、その上にＣｕを埋め込んだ配線の形成工程の場合について説明する。
図１５は、従来の多層配線構造を有する半導体装置の別の製造方法の断面模式図である。なお、図１５において、図１１，１２と同じ構成要素には同様の符号番号としている。
まず、絶縁層１０１ａにハードマスク膜１０１ｂを用いて開口したトレンチ溝全体に成膜されたＴｉ膜１０１ｅおよびＴａ膜１０１ｃ全面に、さらにＣｕ層１０１ｄを埋め込むことで配線層１０１を形成する。ここで、Ｔｉ膜１０１ｅを形成するのは、Ｔａ膜１０１ｃと層間絶縁膜１０２との密着性の向上が期待されるからである。
配線層１０１上に、さらに、Ｃｕバリア絶縁膜１０２ａを介して、層間絶縁膜１０２を成膜する。
この層間絶縁膜１０２に、ハードマスク膜１０２ｂを用いて、ビア孔１０３およびトレンチ溝１０４からなる開口部を形成する。
そして、ビア孔１０３、トレンチ溝１０４およびハードマスク膜１０２ｂの全面にＴｉ膜１０８を成膜する。なお、Ｔｉ膜１０８の成膜には、ロングスロースパッタ法を用いて、ターゲット電源を１ｋＷから１８ｋＷ、基板バイアスが０Ｗから５００Ｗ、Ｖｄが２．０ｎｍ／ｓｅｃおよびＶｅが０．３ｎｍ／ｓｅｃの条件で、Ｔｉ膜１０８の膜厚が１３ｎｍとなるように成膜した。
さらに、Ｔｉ膜１０８の全面にＴａ膜１０５を成膜する。なお、Ｔａ膜１０５の成膜には、ロングスロースパッタ法を用いて、ターゲット電源を１ｋＷから１８ｋＷ、基板バイアスが０Ｗから５００Ｗ、Ｖｄが１．４ｎｍ／ｓｅｃおよびＶｅが０．８ｎｍ／ｓｅｃの条件で、Ｔａ膜１０５の膜厚が１０ｎｍとなるように成膜した。ちなみに、Ｖｄ／Ｖｅ＞１であるために、ビア孔１０３およびトレンチ溝１０４の底部はほとんどエッチングされずに成膜されることになる（以上、図１５（Ａ））。
次に、成膜されたＴａ膜１０５上に、シードＣｕ膜１０７ａを、スパッタ法を用いて成膜する。
そして、シードＣｕ膜１０７ａ全面を覆うように、Ｃｕ層１０７をメッキ堆積させて、ビア孔１０３およびトレンチ溝１０４を埋め込む（以上、図１５（Ｂ））。
最後に、ハードマスク膜１０２ｂ上のＣｕ層１０７、Ｔｉ膜１０８およびＴａ膜１０５を、ＣＭＰ法を用いて除去し、多層膜構造を備える半導体装置が形成される。
このようにして形成された多層配線構造を備える半導体装置を評価した結果を以下に参考までに説明する。
次に、上記方法によって形成された多層配線構造を有する半導体装置に対して、ＸＲＤを行った場合について説明する。
図１６は、従来の多層配線構造を有する別の半導体装置を構成するタンタル層およびチタン層に対するＸＲＤを行った結果を示すグラフである。
Ｔｉ膜１０８上にＴａ膜１０５を成膜した場合、図１６に示されるように、Ｔａ膜１０５の結晶性がα相になる（例えば、非特許文献２参照。）。
以上のような製造方法によって、多層配線構造を備える半導体装置が得られる。
Ｈ．サカイ（H. Sakai）、Ｎ．オオツカ（N. Ohtsuka）、Ｔ．タビラ（T. Tabira）、Ｔ．コウノ（T. Kouno）、Ｍ．ナカイシ（M. Nakaishi）、Ｍ．ミヤジマ（M. Miyajima）、"Nobel PVD process of barrier metal for Cu interconnects extendable to 45nm node and beyond"、アドバンスドメタライゼーションコンファレンス（Advanced Metallization Conference (AMC)）、サンディエゴ（San Diego）、２００６年１０月１７−１９日、ｐ．３３−ｐ．３４ Ｇ．Ｓ．チェン（G. S. Chen）、Ｐ．Ｙ．リー（P. Y. Lee）、Ｓ．Ｔ．チェン（S. T. Chen）、"Phase formation behavior and diffusion barrier property of reactively sputtered tantalum-based thin films used in semiconductor metallization"、シンソリッドフィルムズ（Thin Solid Films）、１９９９年、３５３、ｐ．２６４−ｐ．２７３
しかし、上記従来例１，２の半導体装置の製造方法では、ビア孔へのシードＣｕ層の埋め込み性が悪いという問題点があった。
本発明はこのような点に鑑みてなされたものであり、配線信頼性が向上された半導体装置の製造方法および半導体装置を提供することを目的とする。
本発明では上記課題を解決するために、図１に示すように、半導体基板上に配線層１１を形成する工程と、配線層１１上に層間絶縁膜１２を形成する工程と、層間絶縁膜１２にトレンチ溝１３およびトレンチ溝１３中にあって配線層１１に達するビア孔１４を形成する工程と、トレンチ溝１３とビア孔１４と層間絶縁膜１２との表面に金属からなる金属膜１５を成膜する第１の成膜工程と、スパッタ法を用いて、ビア孔１４の底部の金属膜１５をエッチングするとともに、全面に金属からなる金属膜１６を成膜する第２の成膜工程と、ビア孔１４とトレンチ溝１３とを導電性材料１７ａで埋め込んで配線層を形成する工程と、を有することを特徴とする半導体装置１０の製造方法が提供される。
このような半導体装置の製造方法によれば、半導体基板上に配線層と層間絶縁膜とが順に形成され、層間絶縁膜にトレンチ溝とトレンチ溝中に配線層に達するビア孔とが形成され、トレンチ溝とビア孔と層間絶縁膜との表面に金属膜が成膜され、スパッタ法を用いて、ビア孔の底部の金属膜をエッチングするとともに、全面に金属膜が成膜されて、さらに、ビア孔の側壁にそれぞれの金属によって新たな金属膜が生成され、ビア孔とトレンチ溝とを導電性材料で埋め込んで配線層が形成されるようになる。
また、本発明では上記課題を解決するために、半導体基板上に形成された第１の配線層と、前記第１の配線層上に形成された層間絶縁膜と、前記層間絶縁膜に形成されたトレンチ溝と、前記トレンチ溝中に形成された前記第１の配線層に達するビア孔と、前記トレンチ溝の底部および側壁と前記ビア孔の側壁との表面に成膜された第１の金属からなる第１の金属膜と、前記トレンチ溝の底部および側壁と前記ビア孔の側壁との表面に成膜された第２の金属からなる第２の金属膜と、前記ビア孔の側壁に成膜された、前記第１の金属と前記第２の金属とを有する第３の金属膜と、前記ビア孔と前記トレンチ溝とに埋め込まれた第２の配線層と、を有することを特徴とする半導体装置が提供される。
このような半導体装置によれば、半導体基板上に配線層と、配線層上に層間絶縁膜と、層間絶縁膜にトレンチ溝およびトレンチ溝中に配線層に達するビア孔と、トレンチ溝の底部および側壁とビア孔の側壁との表面に金属からなる金属膜と、トレンチ溝の底部および側壁とビア孔の側壁との表面に金属からなる金属膜と、ビア孔の側壁に、２種の金属を有する金属膜と、ビア孔とトレンチ溝とに埋め込まれた配線層と、が形成されるようになる。
本発明では、半導体基板上に配線層と層間絶縁膜とを順に形成し、層間絶縁膜にトレンチ溝とトレンチ溝中に配線層に達するビア孔とを形成し、トレンチ溝とビア孔と層間絶縁膜との表面に金属膜を成膜し、スパッタ法を用いて、ビア孔の底部の金属膜をエッチングするとともに、全面に金属膜を成膜して、さらに、ビア孔の側壁にそれぞれの金属によって新たな金属膜を生成し、ビア孔とトレンチ溝とを導電性材料で埋め込んで配線層を形成するようにした。これにより、金属膜の元素の、埋め込まれた導電性材料中への拡散が防止され、抵抗増加を抑制することができ、また、金属膜の元素と導電性材料の元素とが反応して、導電性材料のつきまわりが向上するために配線信頼性を向上させることができる。
以下、本発明の実施の形態を、図面を参照して詳細に説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されない。
まず、本発明の概要について説明し、その後に本発明の実施の形態について説明する。
図１は、本発明の半導体装置の製造方法の概要についての断面模式図である。
本発明の半導体装置１０の製造方法では、まず、半導体基板上に形成した絶縁層に導電性材料を埋め込んで配線層１１を形成する。
配線層１１上に、層間絶縁膜１２を成膜し、トレンチ溝１３と、トレンチ溝１３中に、配線層１１に達するビア孔１４を形成する。
そして、トレンチ溝１３、ビア孔１４および層間絶縁膜１２の表面に金属膜１５として例えばＴｉ膜を成膜する（以上、図１（Ａ））。
次に、スパッタ法を用いて、ビア孔１４の底部の金属膜１５をエッチングしながら、金属膜１５の表面上に、金属膜１６としてバリア層である例えばＴａ膜を成膜する。この工程において、ビア孔１４の底部の金属膜１５をエッチングしながら金属膜１６を成膜するために、ビア孔１４の底部には、金属膜１６はほとんど成膜されず、金属膜１５は除去され、配線層１１もエッチングされる（以上、図１（Ｂ））。但し、金属膜１５を完全に排除せずに部分的に除去してもよい。
最後に、ビア孔１４およびトレンチ溝１３を導電性材料１７ａで埋め込み金属配線とする。そして、導電性材料１７ａの上部と金属膜１６と金属膜１５とをＣＭＰで除去することで、多層配線構造を備える半導体装置１０を得ることができる（以上、図１（Ｃ））。
なお、上記製造方法では、金属膜１５の成膜後、ビア孔１４の底部の金属膜１５をエッチングしながら、金属膜１６を成膜したが、金属膜１５上に、金属膜１６を成膜した後に、ビア孔１４の底部の金属膜１５および金属膜１６をエッチングするようにしてもよい。
以上のような半導体装置１０の製造方法では、ビア孔１４の底部の金属膜１５をエッチングしながら、金属膜１５上に、金属膜１６を成膜することによって、ビア孔１４の側壁の金属膜１６上にエッチングで飛散した金属膜１５と金属膜１６との元素によって金属合金膜が形成される。また、金属膜１５上に、金属膜１６を成膜した後で、ビア孔１４の底部の金属膜１５および金属膜１６をエッチングした場合でも同様に、金属合金膜が形成される。
次に、本発明の実施の形態について、図面を参照してより詳細に説明する。
本発明の実施の形態では、２種目の金属膜の形成後に、エッチングを行う場合を例にあげる。
図２，３は、本発明の実施の形態における半導体装置の製造方法の断面模式図である。
まず、絶縁層２１ａをエッチングして、絶縁層２１ａにトレンチ溝を形成する。
次いで、全面にＴｉ膜２１ｂおよびＴａ膜２１ｃを順に成膜し、さらに、Ｔｉ膜２１ｂおよびＴａ膜２１ｃを覆うように、Ｃｕ層２１ｄを積層させる。
そして、ＣＭＰ法によって、配線層２１が形成される。
配線層２１上に、Ｃｕバリア絶縁膜２２ｃ、層間絶縁膜２２ａ、層間絶縁膜２２ｂおよびハードマスク膜２２ｄを順に成膜する。
次いで、層間絶縁膜２２ａおよび層間絶縁膜２２ｂを開口して、トレンチ溝２３およびビア孔２４を形成する。層間絶縁膜２２ａおよび層間絶縁膜２２ｂは異なる層であっても、同一の材料からなる単一層であってもよい。
トレンチ溝２３、ビア孔２４およびハードマスク膜２２ｄの全面にＴｉ膜２５を成膜する。なお、Ｔｉ膜２５の成膜には、例えば、ロングスロースパッタ法を用いて、ターゲット電源を１ｋＷから１８ｋＷ、基板バイアスが０Ｗから５００Ｗ、Ｖｄが２．０ｎｍ／ｓｅｃおよびＶｅが０．３ｎｍ／ｓｅｃの条件で、Ｔｉ膜２５の膜厚が１３ｎｍとなるように成膜した（図２（Ａ））。
さらに、Ｔｉ膜２５の全面にＴａ膜２６を成膜する。なお、Ｔａ膜２６の成膜には、例えば、ロングスロースパッタ法を用いて、ターゲット電源を１ｋＷから１８ｋＷ、基板バイアスが０Ｗ、平坦部分、すなわち、トレンチ溝２３が形成されていない領域におけるＶｄが１．０ｎｍ／ｓｅｃおよびＶｅが０ｎｍ／ｓｅｃの条件で、Ｔａ膜２６の膜厚が１０ｎｍとなるように成膜した（図２（Ｂ））。
次に、Ｔａターゲットを用いたスパッタ法により、ビア孔２４の底部に成膜されたＴｉ膜２５およびＴａ膜２６を、Ｔａイオン２６ａやＡｒイオン（不図示）などでエッチングする。例えば、ターゲット電源を１ｋＷから５ｋＷ、基板バイアスが２００Ｗから４００Ｗ、平坦部分、すなわち、トレンチ溝２３が形成されていない領域におけるＶｄが０．７ｎｍ／ｓｅｃおよびＶｅが０．９ｎｍ／ｓｅｃ、すなわち、Ｖｄ／Ｖｅ≦１の条件でスパッタを行った。
このような条件においては、ビア孔２４の底部において集中的にスパッタエッチングがなされ、ビア孔２４の底部に形成されたＴｉ膜２５およびＴａ膜２６が除去される。すなわち、平坦部でのＶｄ／Ｖｅ比よりも、ビア孔２４の底部でのＶｄ／Ｖｅ比が小さくなる条件を選べばよい。この場合はビア孔２４のアスペクト比や他の条件によっても変化するものであり、その意味において、上記したスパッタ条件は一例である。そして、ビア孔２４の底部から飛散したＴａ膜２６およびＴｉ膜２５と、ターゲットから飛散したＴａイオン２６ａとが、ビア孔２４の側壁にチタンタンタル（ＴｉＴａ）膜２７として堆積する（図３（Ａ））。
図３（Ａ）に示すように、Ｃｕのバリア層であるＴａ膜２６が、トレンチ溝２３の側壁と底面、ビア孔２４の側壁に形成される。更に、ビア孔２４の側壁のＴａ膜２６上には、ＴｉＴａ膜２７が形成される。トレンチ溝２３の底部および側壁にはＴａ膜２６が形成されるのでＴｉ膜２５は、後に形成されるＣｕ層２９に直接接触しない。このため、Ｔｉ元素が、金属配線のＣｕ層２９中へ拡散することを防ぐことができ、Ｔｉ元素に起因した抵抗上昇を防ぐことができる。
なお、ビア孔２４の底部のエッチングによって、ビア孔２４の底部に成膜したＴｉ膜２５は完全に除去されずに多少残ることもある。この場合、ビア孔２４の底部の膜厚は、トレンチ溝２３の底部の膜厚よりも薄くなる。一方、エッチングで使用するイオンは、ここではＡｒイオンの場合を例としてあげたが、Ｔａと反応しない、例えば、Ｈｅ、Ｘｅなどでも同様にエッチングを行うことが可能である。
次に、トレンチ溝２３およびビア孔２４の開口部全面に、後に形成する金属配線のＣｕ層２９を形成する時に電極の役割をするシードＣｕ膜２８を、スパッタ法を用いて成膜する。この時、ビア孔２４の側壁にはＴａＴｉ膜２７が形成されており、シードＣｕ膜２８のＣｕ元素とＴａＴｉ膜２７のＴｉ元素とが反応するために、シードＣｕ膜２８とビア孔２４の側壁との付き回りが良くなる（図３（Ｂ））。
最後に、Ｃｕ層２９をメッキ堆積させて、ビア孔２４およびトレンチ溝２３を埋め込み、ハードマスク膜２２ｄ上のＣｕ層２９、Ｔａ膜２６およびＴｉ膜２５を、ＣＭＰ法を用いて除去し、多層配線構造を有する半導体装置２０が形成される（図３（Ｃ））。
この工程を用いた場合、ビア孔２４の側壁のＴａ膜２６上にＴｉＴａ膜２７を形成することができ、シードＣｕ膜２８のビア孔２４内への形成が容易になる。また、ＴｉＴａ膜２７をビア孔２４の内壁に集中的に形成することができるため、トレンチ溝２３内部に形成された金属配線のＣｕ層２９にＴｉが拡散してＣｕ層２９の抵抗が上昇することを抑えるという効果も得られる。
本実施の形態では、Ｔｉ膜２５状にＴａ膜２６を、例えば、１０ｎｍ成膜した後に、Ｔａターゲットを用いてＶｄ／Ｖｅ≦１となる条件でビア孔２４の底部のエッチングを行ったが、Ｔｉ膜２５上にＴａ膜２６を堆積させずに、Ｔａターゲットを用いてＶｄ／Ｖｅ≦１となる条件でビア孔２４の底部のエッチングを行うという別の実施の形態も考えられる。この場合も、ビア孔２４の側壁にＴｉＴａ膜２７を堆積させることができる。また、いずれの実施の形態においても、ビア孔２４の底部のエッチング後に、さらにＴａ膜を３ｎｍから７ｎｍ、例えば、５ｎｍスパッタで堆積させてもよい。この追加のＴａ膜の成膜は、トレンチ溝２３の側壁および底部に形成されるＴａ膜２６の膜厚の２０％程度である（例えば、トレンチ溝２３の底部に５ｎｍを堆積させた場合には、ビア孔２４の側壁は追加のＴａ膜が１ｎｍ程度堆積する。）。このように、ビア孔２４の側壁に堆積するＴａ膜は非常に薄いため、ＴｉＴａ膜２７によるＣｕの付き回り特性向上という効果が阻害されることはない。なお、この追加のＴａ膜の成膜プロセスは、図１から図３で説明した実施の形態に適用してもよい。この場合は、Ｔｉ膜２５およびＴａ膜２６の成膜工程、ビア孔２４の底部のスパッタエッチング工程、追加のＴａ膜の成膜工程、Ｃｕ層２９の形成工程とで構成されることになる。
次に、図３に示された半導体装置２０の抵抗値について以下に説明する。
図４は、本実施の形態における半導体装置の抵抗値を示したグラフである。
図４は、従来例１、従来例２および本実施の形態における半導体装置について、ｘ軸はチェーン抵抗の値［Ω］を示し、ｙ軸は抵抗値に対する累積確率［％］を示している。そして、図４（Ａ）は、ウェハが完成した直後、すなわち、ウェハプロセスアウト直後、図４（Ｂ）は、ウェハプロセスアウト後、１００℃から２５０℃の高温環境にて４００時間から６００時間放置した後、それぞれの場合について示している。
図４（Ａ）のウェハプロセスアウト後では、従来例２の半導体装置のチェーン抵抗は、従来例１と本実施の形態と比較して、高い。一方、従来例１と本実施の形態との半導体装置では、ともに安定したチェーン抵抗であることがわかる。
その後、高温環境にて４００時間から６００時間放置すると、図４（Ｂ）に示すように、従来例２のチェーン抵抗はより高くなり、従来例１についても、チェーン抵抗が高まることがわかる。一方、本実施の形態の半導体装置のチェーン抵抗は、依然、安定して、ウェハプロセスアウト直後からほとんど変化がないことがわかった。
すなわち、本実施の形態の製造方法によって、トレンチ溝２３の底部のＴａ膜２６によってＴｉ膜２５がシードＣｕ膜２８やＣｕ層２９へ直接露出されず、Ｔｉ元素のシードＣｕ膜２８やＣｕ層２９中への拡散が防がれて、Ｔｉ元素による抵抗の増加を抑制することが可能になった。さらに、本実施の形態の製造方法によって、ビア孔２４の側壁部に生成されたＴｉＴａ膜２７のＴｉ元素と、シードＣｕ膜２８ａのＣｕ元素とが反応してＣｕＴｉ膜２８ａが生成され、シードＣｕ膜２８ａとＴｉＴａ膜２７との付き回りが向上し、配線信頼性が向上した。
以下に、このような結果を示す理由について、半導体装置２０の評価結果に合わせて説明する。
まず、上記実施の形態による製造方法によって形成された半導体装置２０に対して、ＳＴＥＭにて観察を行った結果について説明する。なお、以下、これまでに用いた構成要素の場合は、同じ符号を用いて説明する。
図５は、実施の形態における多層配線構造を有する半導体装置の断面のＳＴＥＭの観察写真である。なお、図２，３の断面模式図のトレンチ溝２３とビア孔２４とを合わせた断面形状はＴ字状であるのに対し、図５では、Ｌ字を逆さまにしたような形状となっている。そして、ビア孔２４の直径は１００ｎｍ、トレンチ溝２３の幅（紙面垂直方向）は１００ｎｍである。さらに、成膜したＴｉ膜２５の膜厚が、図５（Ａ）は１３ｎｍ、図５（Ｂ）は１０ｎｍの場合をそれぞれ示している。
図５（Ａ）では、主にＴａイオン２６ａによりビア孔２４の底部のＴａ膜２６とＴｉ膜２５とをエッチングするため、ビア孔２４の底部のＴａ膜２６の膜厚が、トレンチ溝２３の底部のＴａ膜２６の膜厚よりも極端に薄くなっていることを確認することができる。
一方、図５（Ｂ）でも、同様に、ビア孔２４の底部にＴａ膜２６が残存するが、Ｔｉ膜２５が１３ｎｍの場合（図５（Ａ））と比べて、ビア孔２４の底部が深くエッチングされており、ビア孔２４の底部のＴａ膜２６の膜厚はトレンチ溝２３の底部のＴａ膜２６の膜厚よりも極端に薄くなっており、配線層２１の上面にもＣｕ層２９が形成されていることを確認することができる。
したがって、トレンチ溝２３の底部にはＴａ膜２６が成膜されており、Ｔｉ膜２５の、シードＣｕ膜２８ａおよびＣｕ層２９への露出が防がれていることが確認できる。
次に、ＴａおよびＴｉのＣｕとの関係を説明する。
図６は、銅およびチタン、銅およびタンタルの相図である。
図６（Ａ）は、ＣｕとＴｉとの相図を示したグラフであって、これによれば、ＴｉはＣｕと比較的反応しやすいことがわかる。一方、図６（Ｂ）は、ＣｕとＴａとの相図を示したグラフであって、これによれば、ＴａはＣｕと反応しにくいことがわかる。
このことから、ＴｉとＣｕとは反応しやすいため、例えば、Ｔｉ膜２５にシードＣｕ膜２８が直接成膜されると、Ｔｉ元素の拡散が生じることが予想され、Ｔｉ元素とＣｕ元素とが反応すると、ビア孔２４および金属配線のＣｕ層２９において抵抗が高くなることが予想される。ところが、本実施の形態では、既に説明したように、Ｔａ膜２６がバリアとなって、Ｔｉ膜２５のＴｉ元素のＣｕ層２９中での拡散が防止されて、抵抗の増加は生じない。なお、ビア孔２４の側壁の生成されたＴｉＴａ膜２７には、Ｔｉ元素が存在するため、シードＣｕ膜２８とビア孔２４の側壁との付き回りが良くなる。以下にこの点について説明する。
次に、これらのアスペクト比に対するシードＣｕ膜の成膜膜厚について説明する。
図７は、ビア孔のアスペクト比に対するシードＣｕの膜厚のグラフである。
図７は、ｘ軸は、ビア孔のアスペクト比を示し、ｙ軸は、ビア孔の側壁に成膜されたシードＣｕ膜の膜厚を示している。
これによれば、アスペクト比が１．５以下のビア孔では、従来例１と本実施の形態においては同じ結果であった。一方、アスペクト比が２．５のビア孔では、本実施の形態の方が従来例１よりもシードＣｕ膜の膜厚が厚く形成されていることが示された。ビア孔の側壁のシードＣｕ膜が厚く形成されると、埋め込み性能が向上するので、本実施の形態は高い埋め込み性能を有する。また、この埋め込み性能が低いと、ビア孔内にボイド（空孔）が生じ、配線信頼性が低くなるので、本実施の形態は配線信頼性が高いことがわかる。
次に、本実施の形態のビア孔の断面のＥＤＸ（Energy Dispersive X-ray：エネルギー分散型Ｘ線分析装置）による分析について説明する。
図８は、本実施の形態におけるＥＤＸ分析が行われるビア孔の断面模式図である。なお、図８では、シードＣｕ膜２８およびＣｕ層２９の成膜および形成は省略するものとする。
一般に、図８（Ａ）に示すように、半導体装置に形成されたビア孔の開口部の平面の断面は円形である。ところが、ＥＤＸ分析を行うためのＦＩＢ（Focused Ion Beam：集積イオンビーム）加工を施すと、ビア孔の開口部の曲率部によって観察結果に干渉が生じる。そこで、ここでは、図８（Ｂ）に示すように、開口部の平面の断面が四角形であると仮定して、ＦＩＢ加工を施してＥＤＸ観察を行った。また、本発明の実施の形態では、トレンチ溝２３のＴａ膜２６が残るように、ビア孔２４の底部をエッチングしたが、本サンプルでは、ビア孔をトレンチ溝に近似してＥＤＸ分析することを目的とする為、トレンチ溝２３のＴａ膜２６が残らないようにトレンチ溝２３の底部にエッチングを行った。なお、７０ｎｍの幅のトレンチ溝２３を形成し、Ｔｉ膜２５を２０ｎｍ成膜する。Ｔｉ膜２５上に、さらに、Ｔａ膜２６を成膜している。Ｔａ膜２６の成膜には、ロングスロースパッタ法を用いて、ターゲット電源を１ｋＷから１８ｋＷ、基板バイアスが０Ｗ、Ｖｄが１ｎｍ／ｓｅｃおよびＶｅが０ｎｍ／ｓｅｃの条件で、Ｔａ膜２６の膜厚が３ｎｍとなるように成膜した。そして、底部に成膜されたＴａ膜２６とＴｉ膜２５とをエッチングする。この条件は、ターゲット電力を１ｋＷから５ｋＷ、基板バイアス電力を２００Ｗから４００Ｗ、Ｔａ膜Ｖｄ＝０．７ｎｍ／ｓｅｃ、Ｖｅ＝０．９ｎｍ／ｓｅｃで、成膜時間を４０秒間とした。
そして、ＦＩＢ加工を行ったビア孔の断面のＳＴＥＭ観察結果について示す。
図９は、ＦＩＢ加工が行われたビア孔の断面のＳＴＥＭによる観察写真である。
既に説明したように、ビア孔をトレンチ溝に近似しているために、図９（Ａ）に示すような形状となっている。また、図９（Ａ）の底部の拡大写真が図９（Ｂ）である。図９（Ｂ）の底部では、エッチングされていることがわかる。
次に、このようにＦＩＢ加工が行われたトレンチ溝の底部のＥＤＸ分析について説明する。
図１０は、本実施の形態におけるトレンチ溝のＥＤＸ分析結果である。なお、ＥＤＸ分析によって、さまざまな元素の存在を確認することができるが、ここでは、Ｔｉ元素およびＴａ元素に着目することとする。
図１０（Ａ）は、図９（Ｂ）の拡大図であって、ＥＤＸ分析結果のグラフを各膜の成分に対応して記載している。また、図１０（Ｂ）および図１０（Ｃ）では、ｘ軸は、ＦＩＢ加工保護用ＳＯＧ膜からの距離、ｙ軸は、分析器の検出器でカウントした個数を示している。同じ元素で比べて、カウントした個数が大きい程、その原子量が多いことになる。なお、図１０（Ｃ）は、図１０（Ｂ）における低カウント個数領域を示している。
特に、図１０（Ｂ）によると、ＦＩＢ加工保護用ＳＯＧ膜からの距離が遠くなると、まず、ＴｉＴａ膜２７の存在が確認できる。さらに、ｘ軸の増加方向に進むと、Ｔａ元素のピークが現れ、Ｔａ膜２６の存在が確認できる。また、Ｔａ元素が減少し、Ｔｉ元素のピークが現れ、Ｔｉ膜２５の存在が確認できる。そして、Ｔｉ元素およびＴａ元素ともに減少し、層間絶縁膜２２ａが存在することがわかる。
以上、本実施の形態による半導体装置の評価結果から、トレンチ溝の底部に成膜されたＴｉ膜を覆うＴａ膜の構成を保持しつつ、ビア孔の底部に成膜されたＴｉ膜とＴａ膜とだけをエッチングし、ビア孔の側壁上のＴｉＴａ膜が生成されることがわかる。したがって、トレンチ溝を埋め込むＣｕ層へのＴｉ元素の混入による抵抗上昇を抑制し、ビア孔の底部の高抵抗膜であるＴｉ膜およびＴａ膜を除去し、ビア孔の側壁に生成されたＴｉＴａ膜によって、メッキ堆積した時の埋め込み性能が向上してボイド（空孔）の発生を抑制し、さらに、メッキ堆積後の工程によってかかる熱履歴によって、Ｔｉ元素がＣｕの粒界面に偏析し、ビア孔でのボイド（空孔）の拡散やグレイン成長を抑え、配線間信頼性を高めることができる。
なお、実施の形態において、Ｔｉ膜にはＴｉ元素のほか、Ｃｕと反応性がよい、例えば、ジルコニウム（Ｚｒ）、マンガン（Ｍｎ）または、Ｔｉ、Ｚｒ、Ｍｎのうちの２種の合金であってもよい。また、Ｔａ膜の他、Ｃｕ拡散防止性の特性を持つ、例えば、タングステン（Ｗ）または、ＴａおよびＷの合金であってもよい。その他、本実施の形態を構成可能な材料系の組合せにしても同様の効果が得られる。
（付記１） 半導体基板上に第１の配線層を形成する工程と、
前記第１の配線層上に層間絶縁膜を形成する工程と、
前記層間絶縁膜にトレンチ溝および前記トレンチ溝中にあって前記第１の配線層に達するビア孔を形成する工程と、
前記トレンチ溝と前記ビア孔と前記層間絶縁膜との表面に第１の金属からなる第１の金属膜を成膜する第１の成膜工程と、
スパッタ法を用いて、前記ビア孔の底部の前記第１の金属膜をエッチングするとともに、全面に第２の金属からなる第２の金属膜を成膜する第２の成膜工程と、
前記ビア孔と前記トレンチ溝とを導電性材料で埋め込んで第２の配線層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記２） 前記第１の成膜工程後、前記第２の成膜工程の前に、全面に前記第２の金属からなる第３の金属膜を成膜する第３の成膜工程を有することを特徴とする付記１記載の半導体装置の製造方法。
（付記３） 前記第２の成膜工程における堆積速度とエッチング速度との比を、堆積速度／エッチング速度とすると、前記ビア孔の底部における堆積速度／エッチング速度が他の領域における堆積速度／エッチング速度よりも小さい条件で、前記第２の成膜工程を行うことを特徴とする付記１または２記載の半導体装置の製造方法。
（付記４） 前記第２の成膜工程により、前記ビア孔の側壁に前記第１の金属と前記第２の金属とを有する第４の金属膜が形成されることを特徴とする付記１乃至３のいずれか１項に記載の半導体装置の製造方法。
（付記５） 前記第２の成膜工程において、アルゴン、ヘリウムまたはキセノンを用いることを特徴とする付記１乃至４のいずれか１項に記載の半導体装置の製造方法。
（付記６） 前記第１の金属は、チタン、ジルコニウムおよびマンガンのうちのいずれか、もしくは、これらの合金であることを特徴とする付記１乃至５のいずれか１項に記載の半導体装置の製造方法。
（付記７） 前記第２の金属は、タンタル、タングステンのいずれか、もしくはこれらの合金であることを特徴とする付記１乃至６のいずれか１項に記載の半導体装置の製造方法。
（付記８） 前記導電性材料は銅であることを特徴とする付記１乃至７のいずれか１項に記載の半導体装置の製造方法。
（付記９） 前記導電性材料を埋め込む工程は、シード銅膜を形成し、前記シード銅膜上に、メッキ法を用いて銅配線膜を堆積することを特徴とする付記８記載の半導体装置の製造方法。
（付記１０） 前記シード銅膜はスパッタ法によって成膜されることを特徴とする付記９記載の半導体装置の製造方法。
（付記１１） 前記第２の成膜工程後、前記第２の配線層を形成する工程の前に、前記第２の金属からなる第５の金属膜をスパッタ法により全面に堆積する工程をさらに有することを特徴とする付記１乃至１０のいずれか１項に記載の半導体装置の製造方法。
（付記１２） 半導体基板上に形成された第１の配線層と、
前記第１の配線層上に形成された層間絶縁膜と、
前記層間絶縁膜に形成されたトレンチ溝と、
前記トレンチ溝中に形成された前記第１の配線層に達するビア孔と、
前記トレンチ溝の底部および側壁と前記ビア孔の側壁との表面に成膜された第１の金属からなる第１の金属膜と、
前記トレンチ溝の底部および側壁と前記ビア孔の側壁との表面に成膜された第２の金属からなる第２の金属膜と、
前記ビア孔の側壁に成膜された、前記第１の金属と前記第２の金属とを有する第３の金属膜と、
前記ビア孔と前記トレンチ溝とに埋め込まれた第２の配線層と、
を有することを特徴とする半導体装置。
（付記１３） 前記第１の金属は、チタン、ジルコニウムおよびマンガンのうちのいずれか、もしくは、これらの合金であることを特徴とする付記１２記載の半導体装置。
（付記１４） 前記第２の金属は、タンタル、タングステンのいずれか、もしくはこれらの合金であることを特徴とする付記１２または１３に記載の半導体装置。
（付記１５） 前記導電性材料は銅であることを特徴とする付記１２乃至１４のいずれか１項に記載の半導体装置。
本発明の半導体装置の製造方法の概要についての断面模式図である。 本発明の実施の形態における半導体装置の製造方法の断面模式図（その１）である。 本発明の実施の形態における半導体装置の製造方法の断面模式図（その２）である。 本実施の形態における半導体装置の抵抗値を示したグラフである。 実施の形態における多層配線構造を有する半導体装置の断面のＳＴＥＭの観察写真である。 銅およびチタン、銅およびタンタルの相図である。 ビア孔のアスペクト比に対するシードＣｕの膜厚のグラフである。 本実施の形態におけるＥＤＸ分析が行われるビア孔の断面模式図である。 ＦＩＢ加工が行われたビア孔の断面のＳＴＥＭによる観察写真である。 本実施の形態におけるトレンチ溝のＥＤＸ分析結果である。 従来の多層配線構造を有する半導体装置の製造方法の断面模式図（その１）である。 従来の多層配線構造を有する半導体装置の製造方法の断面模式図（その２）である。 Ｃｕ多層配線構造を有する半導体装置の断面のＳＴＥＭの観察写真である。 従来の多層配線構造を有する半導体装置を構成するタンタル層に対するＸＲＤを行った結果を示すグラフである。 従来の多層配線構造を有する半導体装置の別の製造方法の断面模式図である。 従来の多層配線構造を有する別の半導体装置を構成するタンタル層およびチタン層に対するＸＲＤを行った結果を示すグラフである。
符号の説明
１０ 半導体装置
１１ 配線層
１２ 層間絶縁膜
１３ トレンチ溝
１４ ビア孔
１５，１６ 金属膜
１７ａ 導電性材料

Claims (10)

  1. 半導体基板上に第１の配線層を形成する工程と、
    前記第１の配線層上に層間絶縁膜を形成する工程と、
    前記層間絶縁膜にトレンチ溝および前記トレンチ溝中にあって前記第１の配線層に達するビア孔を形成する工程と、
    前記トレンチ溝と前記ビア孔と前記層間絶縁膜との表面に第１の金属からなる第１の金属膜を成膜する第１の成膜工程と、
    スパッタ法を用いて、前記ビア孔の底部の前記第１の金属膜をエッチングするとともに、全面に第２の金属からなる第２の金属膜を成膜する第２の成膜工程と、
    前記ビア孔と前記トレンチ溝とを導電性材料で埋め込んで第２の配線層を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  2. 前記第１の成膜工程後、前記第２の成膜工程の前に、全面に前記第２の金属からなる第３の金属膜を成膜する第３の成膜工程を有することを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記第２の成膜工程における堆積速度とエッチング速度との比を、堆積速度／エッチング速度とすると、前記ビア孔の底部における堆積速度／エッチング速度が他の領域における堆積速度／エッチング速度よりも小さい条件で、前記第２の成膜工程を行うことを特徴とする請求項１または２記載の半導体装置の製造方法。
  4. 前記第２の成膜工程により、前記ビア孔の側壁に前記第１の金属と前記第２の金属とを有する第４の金属膜が形成されることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記第１の金属は、チタン、ジルコニウムおよびマンガンのうちのいずれか、もしくは、これらの合金であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
  6. 前記第２の金属は、タンタル、タングステンのいずれか、もしくはこれらの合金であることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
  7. 前記導電性材料は銅であることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
  8. 前記第２の成膜工程後、前記第２の配線層を形成する工程の前に、前記第２の金属からなる第５の金属膜をスパッタ法により全面に堆積する工程をさらに有することを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置の製造方法。
  9. 半導体基板上に形成された第１の配線層と、
    前記第１の配線層上に形成された層間絶縁膜と、
    前記層間絶縁膜に形成されたトレンチ溝と、
    前記トレンチ溝中に形成された前記第１の配線層に達するビア孔と、
    前記トレンチ溝の底部および側壁と前記ビア孔の側壁との表面に成膜された第１の金属からなる第１の金属膜と、
    前記トレンチ溝の底部および側壁と前記ビア孔の側壁との表面に成膜された第２の金属からなる第２の金属膜と、
    前記ビア孔の側壁に成膜された、前記第１の金属と前記第２の金属とを有する第３の金属膜と、
    前記ビア孔と前記トレンチ溝とに埋め込まれた第２の配線層と、
    を有することを特徴とする半導体装置。
  10. 前記第１の金属は、チタン、ジルコニウムおよびマンガンのうちのいずれか、もしくは、これらの合金であることを特徴とする請求項９記載の半導体装置。
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