JP2008187072A - 半導体装置の製造方法及び半導体装置 - Google Patents
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Abstract
【解決手段】半導体装置の製造方法において、下層配線上に形成した層間絶縁膜内に、ビアホール及び配線溝を形成し、形成されたビアホール及び配線溝の内壁に、拡散防止膜を形成し、ビアホールの底部に堆積した拡散防止膜をエッチングしながら、下層配線上及び拡散防止膜上にシード層を形成し、形成されたシード層を介してビアホール内及び配線溝内に金属配線を埋設した。このような半導体装置の製造方法によれば、バリア性が高くかつ密着性の良好な拡散防止膜及びバリア層を備えた半導体装置が製造できるので、半導体装置の生産性が向上する。
【選択図】図1
Description
図14は銅マンガン膜を銅配線と層間絶縁膜との間に形成させた場合の半導体装置の構成を説明する図である。図示する半導体装置100の問題点として、自己整合的に生成したMnOXSiY層101と層間絶縁膜102との密着性が良好でないことが挙げられる。このような半導体装置100では、銅配線103を形成した後に、例えば、熱処理を行うと、ビアホール104及び配線溝105中に形成させた銅配線103が上方に移動(吸い上がり現象)が生じたり、またはCMP(Chemical Mechanical Polish)処理中に銅配線103が剥離したりするという現象が発生する。その結果、銅配線103と下層配線106との間に剥離が生じ、半導体装置としての歩留まりが悪いという問題が生じていた。
このように、ダマシン法を用いて層間絶縁膜内に銅配線を形成する前に、従来の製造工程で拡散防止膜または銅マンガンシード層を層間絶縁膜上に形成させると、半導体装置の生産性が向上しないという問題があった。
本発明の半導体装置の製造方法は、下層配線上に形成した層間絶縁膜内に、前記下層配線に達するビアホール及び配線溝を形成する工程と、前記ビアホールにより露出した前記下層配線上、前記ビアホール内壁及び前記配線溝内壁に、拡散防止膜を形成する工程と、前記下層配線上に堆積した前記拡散防止膜をエッチングしながら、前記下層配線上と、前記ビアホール内壁及び前記配線溝内壁に形成された前記拡散防止膜上にシード層を形成する工程と、次いで、前記ビアホール内及び前記配線溝内に金属配線を埋設する工程と、を有することを特徴とする。
本発明での半導体装置の製造方法では、先ず、下層配線上に形成した層間絶縁膜内に、ビアホール及び配線溝をパターニングによって形成し(ステップS1)、形成させたビアホール及び配線溝の内壁、ビアホールにより露出した下層配線に、拡散防止膜を形成する(ステップS2)。続いて、ビアホールの底部に堆積した拡散防止膜については、物理エッチングを実行しながら、拡散防止膜上に、シード層を形成する(ステップS3)。そして、シード層を介してビアホール内及び配線溝内にめっきによって金属配線を埋設し(ステップS4)、アニーリング処理によって、拡散防止膜と金属配線との界面、または金属配線と下層配線の側部に形成した層間絶縁膜との界面に、シード層の成分を原料とするバリア層を形成する(ステップS5)。
<第1の実施の形態>
最初に、第1の実施の形態について説明する。
放電用ガスとして、アルゴン(Ar)または窒素を用い、ターゲット投入電力が160〜640mW/m2で、溝部15及びビアホール16の内壁、及び表面を露出させた下層配線10上に、拡散防止膜20をスパッタリング法(一例として、Long Throw Sputter,LTS)によって形成する。形成された拡散防止膜20の膜厚は、例えば、5〜10nmである。拡散防止膜20の材質は、例えば、タンタル、タングステン(W)、チタン、ジルコニウム(Zr)、ルテニウム(Ru)、これら金属の窒化物の少なくとも一つを含有する金属である。なお、拡散防止膜20の形成時には、基板に0〜3mW/m2のバイアスを印加してもよい。また、拡散防止膜20の形成方法は、スパッタ法の他、CVD法またはALD(Atomic Layer Deposition)法を用いてもよい。
マンガンが0.5〜10atom%含有した銅ターゲットを用いて、スパッタリング法により、拡散防止膜20上に、銅マンガンシード層30を形成する。この工程では、銅マンガンシード層30の形成方法として、第1段階と第2段階に分けたスパッタリング法により、銅マンガンシード層30を形成することを特徴としている。
硫酸銅(CuSO4)めっきにより、溝部15及びビアホール16内に金属配線である銅めっき層40を埋設する。そして、下層配線10と銅めっき層40とを電気的に接続する。ここで、硫酸銅めっきの条件は、電流密度が7〜30A/cm2で、銅めっき層40の膜厚は、500〜2000nmである。
そして、真空または不活性ガス雰囲気下で、基板の温度を150〜400℃とし、加熱時間が30〜1800secで基板のアニールを行う。なお、アニールは、大気または微量酸素雰囲気下で行ってもよい。
しかし、アニーリング処理によって拡散防止膜20中に存在する酸素と、図4で示した銅マンガンシード層30中のマンガンが反応し、バリア層としての酸化マンガン(MnOX)反応層31が拡散防止膜20と銅めっき層40との界面に自己整合的に形成する。そして、酸化マンガン反応層31は、拡散防止膜20のバリア性を補填し、或いは酸化マンガン反応層31自体がバリア性を発揮するので、銅めっき層40の層間絶縁膜12に対するバリア性が確実なものになる。また、銅めっき層40と拡散防止膜20との界面に反応層を形成させているので、密着性についても確実なものになる。従って、上述した吸い上がり現象やCMP処理中での剥離が抑制される。
埋設した銅めっき層40をハードマスク層14上まで、有機酸スラリー液を用いて、CMP処理する。そして、下層配線10と、ビアホール16及び上部配線用の溝部15がパターニングされ、下層配線10上に形成された層間絶縁膜12と、ビアホール16及び溝部15の内壁に形成させた拡散防止膜20と、下層配線10に直接的に接続され、ビアホール16及び溝部15内に埋設された銅めっき層40と、拡散防止膜20と銅めっき層40との界面に自己整合的に形成したバリア層である酸化マンガン反応層31と、を備えた半導体装置50が完成する。
次に、第1の実施の形態の変形例について説明する。この変形例の説明では、銅めっき層40を形成するまでの製造条件が図2〜図5を用いて説明した内容と同様なので、それらについては割愛し、バリア層形成工程から説明する。
また、銅めっき層40と層間絶縁膜11との界面においては、層間絶縁膜11に含有するシリコン、酸素とマンガンとを反応させて、下層配線10の上面より低い位置に、バリア層としてのMnSiXOY反応層32を形成させる。即ち、この部分では、MnSiXOY反応層32がバリア層になる。その結果、ビアホール16の底部の一部が下層配線10の上端から反れた位置に配置された場合でも、該部分での銅めっき層40の層間絶縁膜11に対するバリア性が確実なものになる。
このように、第1の実施の形態では、銅めっき層40をビアホール16及び溝部15に埋設した後に、アニーリング処理を行い、拡散防止膜20と銅めっき層40との界面、または銅めっき層40と層間絶縁膜11との界面に、銅マンガンシード層30の成分を原料とするバリア層をそれぞれ形成する。
次に、第2の実施の形態について説明する。第2の実施の形態の説明では、第1の実施の形態の説明で用いた同一の部材には同一の符号を付し、その説明の詳細については省略する。
マンガンが0.5〜10atom%含有した銅ターゲットを用いたスパッタリング法(LTS)により、スパッタリングを第1段階と第2段階に分けて、層間絶縁膜12の内壁に銅マンガンシード層30を形成する。
硫酸銅めっきにより、溝部15及びビアホール16内に金属配線である銅めっき層40を埋設する。そして、下層配線10と銅めっき層40とを電気的に接続する。ここで、硫酸銅めっきの条件は、電流密度が7〜30A/cm2で、銅めっき層40の膜厚は、500〜2000nmである。
そして、真空または不活性ガス雰囲気下で、基板の温度を150〜400℃とし、加熱時間が30〜1800secでアニールを行う。なお、アニールは、大気または微量酸素雰囲気下で行ってもよい。
形成させた銅めっき層40をハードマスク層14上まで、有機酸スラリー液を用いて、CMP処理する。そして、下層配線10と、ビアホール16及び上部配線用の溝部15がパターニングされ、下層配線10上に形成された層間絶縁膜12と、ビアホール16及び溝部15の内壁に形成させた、バリア層であるMnSiXOY反応層33と、下層配線10に直接的に接続され、ビアホール16及び溝部15内に埋設された銅めっき層40と、を備えた半導体装置51が完成する。
次に、第2の実施の形態の変形例について説明する。この変形例の説明では、銅めっき層40を形成するまでの製造条件が、図9,10を用いて説明した内容と同様なので、それらについては割愛し、バリア層形成から説明する。
このような半導体装置の製造方法によれば、バリア性が高くかつ密着性の良好な拡散防止膜及びバリア層を備えた半導体装置が製造できるので、半導体装置の生産性が向上する。
前記ビアホールにより露出した前記下層配線上、前記ビアホール内壁及び前記配線溝内壁に、拡散防止膜を形成する工程と、
前記下層配線上に堆積した前記拡散防止膜をエッチングしながら、前記下層配線上と、前記ビアホール内壁及び前記配線溝内壁に形成された前記拡散防止膜上にシード層を形成する工程と、
次いで、前記ビアホール内及び前記配線溝内に金属配線を埋設する工程と、
を有することを特徴とする半導体装置の製造方法。
(付記4) 前記ビアホールにより露出した前記下層配線上に堆積した前記拡散防止膜をエッチングすると共に、前記下層配線の表面の一部をエッチングしながら、前記下層配線上及び前記拡散防止膜上に前記シード層を形成することを特徴とする付記1記載の半導体装置の製造方法。
(付記7) 前記シード層を形成する工程はスパッタ法により行われ、第1のスパッタ工程と、基板にバイアスをかけて行う第2のスパッタ工程と、を有することを特徴とする付記1記載の半導体装置の製造方法。
前記ビアホールにより露出した前記下層配線上、前記ビアホール内壁及び前記配線溝内壁に、第1のシード層を形成する工程と、
前記ビアホールにより露出した前記下層配線上に堆積した前記第1のシード層をエッチングしながら、前記ビアホールにより露出した前記下層配線上と、前記ビアホール内壁及び前記配線溝内壁に形成された前記第1のシード層上に第2のシード層を形成する工程と、
次いで前記ビアホール内及び前記配線溝内に金属配線を埋設する工程と、
を有することを特徴とする半導体装置の製造方法。
(付記11) 前記下層配線上に堆積した前記第1のシード層をエッチングすると共に、前記下層配線の表面の一部をエッチングしながら、前記下層配線上及び前記層間絶縁膜の内壁に前記第2のシード層を形成することを特徴とする付記9記載の半導体装置の製造方法。
ビアホール及び配線溝がパターニングされ、前記下層配線上に形成された層間絶縁膜と、
前記ビアホール及び前記配線溝の内壁に形成させた拡散防止膜と、
前記下層配線に直接的に接続し、前記ビアホール及び前記配線溝内に埋設された金属配線と、
前記拡散防止膜と前記金属配線との界面に形成されたバリア層と、
を備えた半導体装置。
(付記17) 前記ビアホールの底部の一部が前記下層配線の上端から反れ、前記金属配線と前記下層配線の側部に形成した層間絶縁膜との界面に前記バリア層が形成されていることを特徴とする付記15記載の半導体装置。
11,12 層間絶縁膜
13 キャップ層
14 ハードマスク層
15 溝部
15a 平坦面
16 ビアホール
16a 底部
20 拡散防止膜
21 欠陥
30 銅マンガンシード層
31 酸化マンガン反応層
32,33 MnSiXOY反応層
40 銅めっき層
Claims (10)
- 下層配線上に形成した層間絶縁膜内に、前記下層配線に達するビアホール及び配線溝を形成する工程と、
前記ビアホールにより露出した前記下層配線上、前記ビアホール内壁及び前記配線溝内壁に、拡散防止膜を形成する工程と、
前記下層配線上に堆積した前記拡散防止膜をエッチングしながら、前記下層配線上と、前記ビアホール内壁及び前記配線溝内壁に形成された前記拡散防止膜上にシード層を形成する工程と、
次いで、前記ビアホール内及び前記配線溝内に金属配線を埋設する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記拡散防止膜の材質は、タンタル(Ta)、タングステン(W)、チタン(Ti)、ジルコニウム(Zr)、ルテニウム(Ru)、これら金属の窒化物の少なくとも一つを含有する金属であることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記層間絶縁膜の材質は、ポーラス形状の無機または有機低誘電率材であることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記ビアホールにより露出した前記下層配線上に堆積した前記拡散防止膜をエッチングすると共に、前記下層配線の表面の一部をエッチングしながら、前記下層配線上及び前記拡散防止膜上にシード層を形成することを特徴とする請求項1記載の半導体装置の製造方法。
- 前記シード層は、銅(Cu)とマンガン(Mn)を含む合金であり、前記金属配線は銅を含む金属であることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記シード層を形成する工程はスパッタ法により行われ、第1のスパッタ工程と、基板にバイアスをかけて行う第2のスパッタ工程と、を有することを特徴とする請求項1記載の半導体装置の製造方法。
- 前記金属配線を埋設した後に、アニーリング処理を行い、前記拡散防止膜と前記金属配線との界面、または前記金属配線と前記下層配線の側部に形成した前記層間絶縁膜との界面に、前記シード層の成分であるマンガンを原料とするバリア層を形成することを特徴とする請求項1記載の半導体装置の製造方法。
- 下層配線上に形成した層間絶縁膜内に、前記下層配線に達するビアホール及び配線溝を形成する工程と、
前記ビアホールにより露出した前記下層配線上、前記ビアホール内壁及び前記配線溝内壁に、第1のシード層を形成する工程と、
前記ビアホールにより露出した前記下層配線上に堆積した前記第1のシード層をエッチングしながら、前記ビアホールにより露出した前記下層配線上と、前記ビアホール内壁及び前記配線溝内壁に形成された前記第1のシード層上に第2のシード層を形成する工程と、
次いで前記ビアホール内及び前記配線溝内に金属配線を埋設する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記ビアホールにより露出した前記下層配線上に堆積した前記第1のシード層をエッチングすると共に、前記下層配線の表面の一部及び前記下層配線の側部に形成した層間絶縁膜の表面の一部をエッチングしながら、前記下層配線上及び前記下層配線の側部に形成した前記層間絶縁膜上に、前記第2のシード層を形成することを特徴とする請求項8記載の半導体装置の製造方法。
- 下層配線と、
ビアホール及び配線溝がパターニングされ、前記下層配線上に形成された層間絶縁膜と、
前記ビアホール及び前記配線溝の内壁に形成させた拡散防止膜と、
前記下層配線に直接的に接続し、前記ビアホール及び前記配線溝内に埋設された金属配線と、
前記拡散防止膜と前記金属配線との界面に形成されたバリア層と、
を備えた半導体装置。
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