JP2012009788A - 成膜方法及び処理システム - Google Patents

成膜方法及び処理システム Download PDF

Info

Publication number
JP2012009788A
JP2012009788A JP2010146880A JP2010146880A JP2012009788A JP 2012009788 A JP2012009788 A JP 2012009788A JP 2010146880 A JP2010146880 A JP 2010146880A JP 2010146880 A JP2010146880 A JP 2010146880A JP 2012009788 A JP2012009788 A JP 2012009788A
Authority
JP
Japan
Prior art keywords
film
metal
thin film
film forming
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2010146880A
Other languages
English (en)
Other versions
JP5429078B2 (ja
Inventor
Kenji Matsumoto
賢治 松本
Shigetoshi Hosaka
重敏 保坂
Hitoshi Ito
仁 伊藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to JP2010146880A priority Critical patent/JP5429078B2/ja
Priority to PCT/JP2011/064572 priority patent/WO2012002282A1/ja
Priority to KR1020127034196A priority patent/KR20130113351A/ko
Priority to US13/807,079 priority patent/US9266146B2/en
Publication of JP2012009788A publication Critical patent/JP2012009788A/ja
Application granted granted Critical
Publication of JP5429078B2 publication Critical patent/JP5429078B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76876—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for deposition from the gas phase, e.g. CVD
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B05—SPRAYING OR ATOMISING IN GENERAL; APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D—PROCESSES FOR APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D5/00—Processes for applying liquids or other fluent materials to surfaces to obtain special surface effects, finishes or structures
    • B05D5/12—Processes for applying liquids or other fluent materials to surfaces to obtain special surface effects, finishes or structures to obtain a coating with specific electrical properties
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/04—Coating on selected surface areas, e.g. using masks
    • C23C14/046—Coating cavities or hollow spaces, e.g. interior of tubes; Infiltration of porous substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76867—Barrier, adhesion or liner layers characterized by methods of formation other than PVD, CVD or deposition from a liquids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Organic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)
  • Physical Vapour Deposition (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

【課題】比誘電率の低い絶縁層の表面にＭｎ等の金属を含む薄膜、例えばＭｎＯｘを効率的に形成することが可能な成膜方法を提供する。
【解決手段】絶縁層１が表面に形成された被処理体Ｗに対して成膜処理を施す成膜方法において、第１の金属よりなる第１の薄膜６０を形成する第１の薄膜形成工程と、前記第１の薄膜を酸化して酸化膜６０Ａを形成する酸化工程と、前記酸化膜上に第２の金属を含む第２の薄膜６２を形成する第２の薄膜形成工程とを有する。これにより、比誘電率の低い絶縁層の表面にＭｎ等の金属を含む薄膜、例えばＭｎＯｘを効率的に形成する。
【選択図】図４

Description

本発明は、半導体ウエハ等の被処理体の表面に形成された比誘電率の低い層間絶縁膜の凹部を銅等で埋め込んで配線する時の成膜方法及び処理システムに関する。
一般に、半導体デバイスを製造するには、半導体ウエハに成膜処理やパターンエッチング処理等の各種の処理を繰り返し行って所望のデバイスを製造するが、半導体デバイスの更なる高集積化及び高微細化の要請より、線幅やホール径が益々微細化されている。そして、配線材料や、トレンチ、ホールなどの凹部内への埋め込み材料としては、各種寸法の微細化により、より電気抵抗を小さくする必要から電気抵抗が非常に小さくて且つ安価である銅を用いる傾向にある（特許文献１）。そして、この配線材料や埋め込み材料として銅を用いる場合には、その下層への銅の拡散バリア性等を考慮して、一般的にはタンタル金属（Ｔａ）やタンタル窒化膜（ＴａＮ）等がバリア層として用いられる。
そして、上記凹部内を銅で埋め込むには、まずプラズマスパッタ装置内にて、この凹部内の壁面全体を含むウエハ表面全面に銅膜よりなる薄いシード膜を形成し、次にウエハ表面全体に銅メッキ処理を施すことにより、凹部内を完全に埋め込むようになっている。その後、ウエハ表面の余分な銅薄膜をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理等により研磨処理して取り除くようになっている。
この点については図７を参照して説明する。図７は半導体ウエハの凹部の従来の埋め込み工程を示す図である。この半導体ウエハＷに形成された、例えばＳｉＯ２ 膜よりなる層間絶縁膜などの絶縁層１の表面には、Ｓｉｎｇｌｅ Ｄａｍａｓｃｅｎｅ構造、Ｄｕａｌ Ｄａｍａｓｃｅｎｅ構造、三次元実装構造等により、ビアホールやスルーホールや溝（トレンチ）等に対応する凹部２が形成されており、この凹部２の底部には、例えば銅等の金属膜よりなる下層の配線層３が露出状態で形成されている。
具体的には、この凹部２は、細長く形成された断面凹状の溝（トレンチ）２Ａと、この溝２Ａの底部の一部に形成されたホール２Ｂとよりなり、このホール２Ｂがビアホールやスルーホールとなる。そして、このホール２Ｂの底部に上記配線層３が露出しており、下層の配線層やトランジスタ等の素子と電気的な接続を行うようになっている。なお、下層の配線層やトランジスタ等の素子については図示を省略している。上記凹部２は設計ルールの微細化に伴ってその幅、或いは内径は例えば１２０ｎｍ程度と非常に小さくなっており、アスペクト比は例えば２〜４程度になっている。なお、拡散防止膜およびエッチングストップ膜等については、図示を省略し形状を単純化して記載している。
この半導体ウエハＷの表面には上記凹部２内の内面も含めて略均一に例えばＴａＮ膜及びＴａ膜の積層構造よりなるバリア層４がプラズマスパッタ装置にて予め形成されている（図７（Ａ）参照）。そして、プラズマスパッタ装置にて上記凹部２内の表面を含むウエハ表面全体に亘って金属膜として薄い銅膜よりなるシード膜６を形成する（図７（Ｂ）参照）。上記ウエハ表面に銅メッキ処理を施すことにより上記凹部２内を例えば銅膜よりなる金属膜８で埋め込むようになっている（図７（Ｃ）参照）。その後は、上記ウエハ表面の余分な金属膜８、シード膜６及びバリア層４を上記したＣＭＰ処理等を用いて研磨処理して取り除くことになる。
そして、上記バリア層の更なる信頼性の向上を目標として種々の開発がなされており、中でも上記Ｔａ膜やＴａＮ膜に代えてＭｎ膜やＣｕＭｎ合金膜を用いた自己形成バリア層が注目されている（特許文献２）。このＭｎ膜やＣｕＭｎ合金膜は、スパッタリングにより成膜されて、更にこのＭｎ膜やＣｕＭｎ合金膜自体がシード膜となるので、この上方にＣｕメッキ層を直接形成できメッキ後にアニールを施すことで自己整合的に下層の絶縁膜であるＳｉＯ２ 層と反応して、このＳｉＯ２ 層とＭｎ膜やＣｕＭｎ合金膜との境界部分にＭｎＳｉｘＯｙ（ｘ、ｙ：任意の正数）膜、或いはＭｎとＳｉＯ２ 層の酸素とが反応することにより生ずるマンガン酸化物ＭｎＯｘ（ｘ：任意の正数）膜というバリア膜が形成されるため、製造工程数も削減できる、という利点を有する。なおマンガン酸化物は、Ｍｎの価数によってＭｎＯ、Ｍｎ３Ｏ４、Ｍｎ２Ｏ３、ＭｎＯ２等の種類が存在する が、本明細書中では、これらを総称してＭｎＯｘと記述する。また、この点は後述するＴａＯｘについても同様である。
またスパッタ法に比べて微細な線幅やホール径に対して良好な段差被覆性で膜を堆積することができるＣＶＤ法によりＭｎＳｉｘＯｙ膜、あるいはＭｎＯｘ膜の成膜をおこなうことが検討されている（特許文献３）。
特開２００４−１０７７４７号公報 特開２００５−２７７３９０号公報 特開２００８−０１３８４８号公報
ところで、最近にあっては、半導体装置の更なる高速動作の要請から層間絶縁膜の比誘電率をより低くすることが求められており、このような要請から、層間絶縁膜の材料としてＴＥＯＳにより形成したシリコン酸化膜から、より比誘電率の低い材料として例えばメチル基等の有機基を含んだＳｉＯＣ、ＳｉＣＯＨなどからなるＬｏｗ−ｋ膜を用いることが検討されている。ここで上記ＴＥＯＳを用いて形成したシリコン酸化膜の比誘電率は４．１程度であり、ＳｉＯＣの比誘電率は３．０程度である。
しかしながら、層間絶縁膜として上記Ｌｏｗ−ｋ膜（ＳｉＯＣ）等の比誘電率の低い材料を用いた場合には、この凹部内の露出面を含めて比誘電率の低い層間絶縁膜の表面にＣＶＤ法によりＭｎ含有膜の成膜処理を施してもＭｎＯｘ膜がほとんど堆積しないので、バリア層を形成することができない、といった問題があった。
本発明は、以上のような問題点に着目し、これを有効に解決すべく創案されたものである。本発明の目的は、比誘電率の低い絶縁層の表面にＭｎ等の金属を含む薄膜、例えばＭｎＯｘ膜を効率的に形成することが可能な成膜方法及び処理システムを提供することにある。
請求項１に係る発明は、絶縁層が表面に形成された被処理体に対して成膜処理を施す成膜方法において、第１の金属よりなる第１の薄膜を形成する第１の薄膜形成工程と、前記第１の薄膜を酸化して酸化膜を形成する酸化工程と、前記酸化膜上に第２の金属を含む第２の薄膜を形成する第２の薄膜形成工程と、を有することを特徴とする成膜方法である。
これにより、例えば比誘電率の低い、いわゆるＬｏｗ−ｋ膜よりなる絶縁層の表面に第２の金属である例えばマンガン（Ｍｎ）を含む第２の薄膜、例えば酸化マンガン（ＭｎＯｘ）膜を容易に形成することが可能となる。
請求項２に係る発明は、絶縁層が表面に形成された被処理体に対して成膜処理を施す成膜方法において、第１の金属を含む酸化膜を形成する酸化膜形成工程と、前記酸化膜上に第２の金属を含む第２の薄膜を形成する第２の薄膜形成工程と、を有することを特徴とする成膜方法である。
これにより、例えば比誘電率の低い、いわゆるＬｏｗ−ｋ膜よりなる絶縁層の表面に第２の金属である例えばマンガン（Ｍｎ）を含む第２の薄膜、例えば酸化マンガン（ＭｎＯｘ）膜を容易に形成することが可能となる。
請求項４に係る発明は、絶縁層が表面に形成された被処理体に対して成膜処理を施す成膜方法において、第１の金属よりなる第１の薄膜を形成する第１の薄膜形成工程と、前記第１の薄膜を酸化して酸化膜を形成する酸化工程と、前記酸化膜上にＣｕを含む第３の膜を形成する第３の膜形成工程と、前記第３の膜上に第２の金属を含む原料ガスを供給して前記酸化膜と前記第３の膜との界面に第２の薄膜を形成する第２の薄膜形成工程と、を有することを特徴とする成膜方法である。
これにより、第１の薄膜と第３の膜との境界部分に第２の薄膜、例えば酸化マンガン（ＭｎＯｘ）膜を自己形成により容易に形成することが可能となる。
請求項５に係る発明は、絶縁層が表面に形成された被処理体に対して成膜処理を施す成膜方法において、第１の金属を含む酸化膜を形成する酸化膜形成工程と、前記酸化膜上にＣｕを含む第３の膜を形成する第３の膜形成工程と、前記第３の膜上に第２の金属を含む原料ガスを供給して前記酸化膜と前記第３の膜との界面に第２の薄膜を形成する第２の薄膜形成工程と、を有することを特徴とする成膜方法である。
これにより、第１の薄膜と第３の膜との境界部分に第２の薄膜、例えば酸化マンガン（ＭｎＯｘ）膜を自己形成により容易に形成することが可能となる。
請求項６に係る発明は、絶縁層が表面に形成された被処理体に対して成膜処理を施す成膜方法において、第１の金属よりなる第１の薄膜を形成する第１の薄膜形成工程と、前記第１の薄膜上にＣｕを含む第３の膜を形成する第３の膜形成工程と、前記第３の膜上に第２の金属を含む原料ガスを供給して前記酸化膜と前記第３の膜との界面に第２の薄膜を形成する第２の薄膜形成工程と、を有することを特徴とする成膜方法である。
これにより、第１の薄膜と第３の膜との境界部分に第２の薄膜、例えば酸化マンガン（ＭｎＯｘ）膜を自己形成により容易に形成することが可能となる。
請求項１８に係る発明は、絶縁層が表面に形成された被処理体に対して成膜処理を施す処理システムにおいて、前記被処理体の表面に第１の金属よりなる第１の薄膜を形成する処理装置と、前記第１の薄膜を酸化して酸化膜を形成する処理装置と、前記酸化膜上に第２の金属を含む第２の薄膜を形成する処理装置と、前記各処理装置が連結された共通搬送室と、前記共通搬送室内に設けられて、前記各処理装置内へ前記被処理体を搬送するための搬送機構と、請求項１記載の成膜方法を実施するように処理システム全体を制御するシステム制御部と、を備えたことを特徴とする処理システムである。
請求項１９に係る発明は、絶縁層が表面に形成された被処理体に対して成膜処理を施す処理システムにおいて、前記被処理体の表面に第１の金属を含む酸化膜を形成する処理装置と、前記酸化膜上に第２の金属を含む第２の薄膜を形成する処理装置と、前記各処理装置が連結された共通搬送室と、前記共通搬送室内に設けられて、前記各処理装置内へ前記被処理体を搬送するための搬送機構と、請求項２記載の成膜方法を実施するように処理システム全体を制御するシステム制御部と、を備えたことを特徴とする処理システムである。
本発明に係る成膜方法及び処理システムによれば、次のように優れた作用効果を発揮することができる。
請求項１、２及びこれらを引用する請求項に係る発明によれば、例えば比誘電率の低い、いわゆるＬｏｗ−ｋ膜よりなる絶縁層の表面に第２の金属である例えばマンガン（Ｍｎ）を含む第２の薄膜、例えば酸化マンガン（ＭｎＯｘ）膜を容易に形成することができる。
請求項４、５、６及びこれらを引用する請求項に係る発明によれば、第１の薄膜と第３の膜との境界部分に第２の薄膜、例えば酸化マンガン（ＭｎＯｘ）膜を自己形成により容易に形成することができる。
本発明の処理システムを示す概略構成図である。 処理装置の一例を示す概略構成図である。 本発明方法の各工程を示すフローチャートである。 本発明方法の第１実施例の各工程における薄膜の堆積状況の一例を示す図である。 第３の処理装置の変形例を示す概略構成図である。 本発明方法を実施した時の評価結果を示すグラフである。 半導体ウエハの凹部の従来の埋め込み工程を示す図である。
以下に、本発明に係る成膜方法及び処理システムの一実施例を添付図面に基づいて詳述する。
＜処理システム＞
まず、本発明の成膜方法を実施するための処理システムについて説明する。図１は本発明の処理システムを示す概略構成図、図２は処理装置の一例を示す概略構成図である。ここでは、第１の金属としてＴａを用い、第２の金属としてＭｎを用いる場合を例にとって説明する。
図１に示すように、この処理システム１０は、複数、例えば４つの処理装置１２Ａ、１２Ｂ、１２Ｃ、１２Ｄと、略六角形状の共通搬送室１４とを主に有している。そして、この共通搬送室１４には、更にロードロック機能を有する第１及び第２ロードロック室１６Ａ、１６Ｂが連結され、これらには細長い導入側搬送室１８が更に連結されている。
ここでは、上記４つの処理装置１２Ａ〜１２Ｄの内、１つ目の処理装置、例えば処理装置１２Ａは被処理体である半導体ウエハに対して第１の金属であるＴａよりなる第１の薄膜を形成する第１の処理装置１２Ａとして構成され、２つ目の処理装置、例えば処理装置１２Ｂは半導体ウエハＷに形成された上記第１の薄膜を酸化して酸化膜を形成する第２の処理装置１２Ｂとして構成され、３つ目の処理装置、例えば処理装置１２Ｃは半導体ウエハＷに対して例えばＭｎ等の第２の金属を含む第２の薄膜を形成する第３の処理装置１２Ｃとして構成され、４つ目の処理装置、例えば処理装置１２Ｄは半導体ウエハＷに対して埋め込み金属の材料である金属として例えば銅膜を堆積させる第４の処理装置１２Ｄとして構成されている。
ここで、上記第４の処理装置１２Ｄは、ここに設けなくてもよく、この処理システム１０以外に設けた別の処理装置において上記第４の処理装置における処理を行うようにしてもよい。また上記第４の処理装置１２ＤとしてはＣＶＤ法、ＡＬＤ法、ＰＶＤ（スパッタ）法、超臨界ＣＯ２法、無電解メッキ法、電解メッキ 法、ＣＶＤ−Ｃｕシード＋電解メッキ法及びスパッタＣｕシード＋電解メッキ 法等の成膜処理装置が用いられる。
具体的には、略六角形状の上記共通搬送室１４の４辺に上記各処理装置１２Ａ〜１２Ｄが接合され、他側の２つの辺に、上記第１及び第２ロードロック室１６Ａ、１６Ｂがそれぞれ接合される。そして、この第１及び第２ロードロック室１６Ａ、１６Ｂに、上記導入側搬送室１８が共通に接続される。
上記共通搬送室１４と上記４つの各処理装置１２Ａ〜１２Ｄとの間及び上記共通搬送室１４と上記第１及び第２ロードロック室１６Ａ、１６Ｂとの間は、それぞれ気密に開閉可能になされたゲートバルブＧが介在して接合されて、クラスタツール化されており、必要に応じて共通搬送室１４内と連通可能になされている。ここで、この共通搬送室１４内は真空引きされている。また、上記第１及び第２各ロードロック室１６Ａ、１６Ｂと上記導入側搬送室１８との間にも、それぞれ気密に開閉可能になされたゲートバルブＧが介在されている。この第１及び第２のロードロック室１６Ａ、１６Ｂは真空引き、及び大気圧復帰がウエハの搬出入に伴って繰り返される。
そして、この共通搬送室１４内においては、上記２つの各ロードロック室１６Ａ、１６Ｂ及び４つの各処理装置１２Ａ〜１２Ｄにアクセスできる位置に、屈伸及び旋回可能になされた多関節アームよりなる搬送機構２０が設けられており、これは、例えば互いに反対方向へ独立して屈伸できる２つのピック２０Ａ、２０Ｂを有しており、一度に２枚のウエハを取り扱うことができるようになっている。
上記導入側搬送室１８は、横長の箱体により形成されており、この横長の一側には、被処理体である半導体ウエハを導入するための１つ乃至複数の、図示例では３つの搬入口が設けられ、各搬入口には、開閉可能になされた開閉ドア２２が設けられる。そして、この各搬入口に対応させて、導入ポート２４がそれぞれ設けられ、ここにそれぞれ１つずつカセット容器２６を載置できるようになっている。各カセット容器２６には、複数枚、例えば２５枚のウエハＷを等ピッチで多段に載置して収容できるようになっている。このカセット容器２６内は、例えば密閉状態になされており、内部にはＮ２ ガス等の不活性ガスの雰囲気に満たされている。
この導入側搬送室１８内には、ウエハＷをその長手方向に沿って搬送するための導入側搬送機構２８が設けられる。この導入側搬送機構２８は、屈伸及び旋回可能になされた２つのピック２８Ａ、２８Ｂを有しており、一度に２枚のウエハＷを取り扱い得るようになっている。この導入側搬送機構２８は、導入側搬送室１８内に、その長さ方向に沿って延びるように設けた案内レール３０上にスライド移動可能に支持されている。
また、導入側搬送室１８の一方の端部には、ウエハの位置合わせを行なうオリエンタ３２が設けられる。上記オリエンタ３２は、駆動モータによって回転される回転台３２Ａを有しており、この上にウエハＷを載置した状態で回転するようになっている。この回転台３２Ａの外周には、ウエハＷの周縁部を検出するための光学センサ３２Ｂが設けられ、これによりウエハＷの位置決め切り欠き、例えばノッチやオリエンテーションフラットの位置方向やウエハＷの中心の位置ずれ量を検出できるようになっている。
ここで上記各処理装置の内の重要な処理であるＭｎを含む第２の薄膜を形成する第３の処理装置１２Ｃの概略について説明する。図２に示すように、この第３の処理装置１２Ｃは、真空排気が可能になされた処理容器４０を有している。この処理容器４０は上部空間の直径は大きく、下部空間の直径は小さく設定されている。この処理容器４０内には、底部より起立させて載置台４２が設けられており、この上面に半導体ウエハＷを載置できるようになっている。この載置台４２内には、例えば抵抗加熱ヒータよりなる加熱手段４４が設けられており、ウエハＷを加熱するようになっている。また、処理容器４０の底部側には排気系４６が接続されており、圧力制御しつつ処理容器４０内の雰囲気を真空引きできるようになっている。また処理容器４０の側壁はゲートバルブＧを介して先の共通搬送室１４に連結されている。
また処理容器４０には、必要なガスを導入するためのガス導入手段４８が設けられる。ここでは、このガス導入手段４８は、上記載置台４２に対向させて容器天井部に設けたシャワーヘッド５０よりなり、このシャワーヘッド５０より下方の処理空間Ｓに向けてガスを噴射できるようになっている。このシャワーヘッド５０には、ここでの成膜処理に必要な原料ガスを流す原料ガス供給系５２が接続されており、原料ガスを流量制御しつつ供給できるようになっている。
ここでは原料としては、Ｍｎを含む有機金属材料を用いており、具体的には（ＥｔＣｐ）２ Ｍｎが用いられている。この原料は、供給に十分な蒸気圧を得るための温度まで加熱されており、また加熱温度が融点を超えていれば液状となっており、バブリングガスである例えばＡｒによりバブリングされて気化され、このバブリングガスと共に供給される。このバブリングガスとしてはＡｒに限定されず、Ｈｅ等の他の希ガス、或いはＨ２ ガスやＮ２ ガスも用いることができる。
尚、上記Ｍｎの有機金属材料としては、
ＭｎＣｐ２［＝Ｍｎ（Ｃ５Ｈ５）２］、
Ｍｎ（ＭｅＣｐ）２［＝Ｍｎ（ＣＨ３Ｃ５Ｈ４）２］、
Ｍｎ（Ｍｅ５Ｃｐ）２［＝Ｍｎ（（ＣＨ３）５Ｃ５Ｈ４）２］、
Ｍｎ（ＥｔＣｐ）２［＝Ｍｎ（Ｃ２Ｈ５Ｃ５Ｈ４）２］、
Ｍｎ（ｉ−ＰｒＣｐ）２［＝Ｍｎ（Ｃ３Ｈ７Ｃ５Ｈ４）２］、
Ｍｎ（ｔ−ＢｕＣｐ）２［＝Ｍｎ（Ｃ４Ｈ９Ｃ５Ｈ４）２］、
ＭｅＣｐＭｎ（ＣＯ）３［＝（ＣＨ３Ｃ５Ｈ４）Ｍｎ（ＣＯ）３］、
ＣｐＭｎ（ＣＯ）３［＝（Ｃ５Ｈ５）Ｍｎ（ＣＯ）３］、
ＭｅＭｎ（ＣＯ）５［＝（ＣＨ３）Ｍｎ（ＣＯ）５］、
Ｍｎ２（ＣＯ）１０ 、
Ｍｎ（ＤＰＭ）２［＝Ｍｎ（Ｃ１１Ｈ１９Ｏ２）２］、
Ｍｎ（ＤＰＭ）３［＝Ｍｎ（Ｃ１１Ｈ１９Ｏ２）３］、
Ｍｎ（ＤＭＰＤ）（ＥｔＣｐ）［＝Ｍｎ（Ｃ７Ｈ１１Ｃ２Ｈ５Ｃ５Ｈ４）］、
Ｍｎ（ａｃａｃ）２［＝Ｍｎ（Ｃ５Ｈ７Ｏ２）２］、
Ｍｎ（ａｃａｃ）３［＝Ｍｎ（Ｃ５Ｈ７Ｏ２）３］、
Ｍｎ（ｈｆａｃ）２［＝Ｍｎ（Ｃ５ＨＦ６Ｏ２）３］、
Ｍｎ（ｉＰｒ−ＡＭＤ）２［＝Ｍｎ（Ｃ３Ｈ７ＮＣ（ＣＨ３）ＮＣ３Ｈ７）２］ 、
Ｍｎ（ｔＢｕ−ＡＭＤ）２［＝Ｍｎ（Ｃ４Ｈ９ＮＣ（ＣＨ３）ＮＣ４Ｈ９）２］ 、
Ｍｎ（ＡＭＤ）２［＝Ｍｎ（Ｃ３Ｈ７ＮＣ（Ｃ４Ｈ９）ＮＣ３Ｈ７）２］
よりなる群から選択される１以上の材料を用いることができる。このようにして、原料ガスを供給することにより、ウエハＷ上に第２の金属であるＭｎを含む第２の薄膜、具体的にはＭｎＯｘを形成するようになっている。
以上のような処理システム１０はシステム全体の動作を制御するために、例えばコンピュータ等よりなるシステム制御部３４を有している。そして、この処理システム全体の動作制御に必要なプログラムはフレキシブルディスクやＣＤ（Ｃｏｍｐａｃｔ Ｄｉｓｃ）やハードディスクやフラッシュメモリ等の記憶媒体３６に記憶されている。具体的には、このシステム制御部３４からの指令により、各ガスの供給の開始、停止や流量制御、プロセス温度（ウエハ温度）、プロセス圧力（各処理装置の処理容器内の圧力）の制御、ウエハの搬送作業等が行われる。
このように、構成された処理システム１０における概略的な動作である本発明方法について図３及び図４も参照して説明する。図３は本発明方法の各工程を示すフローチャートであり、図３（Ａ）は本発明方法の第１実施例を示している。図４は本発明方法の第１実施例の各工程における薄膜の堆積状況の一例を示す図である。まず、導入ポート２４に設置されたカセット容器２６からは、未処理の半導体ウエハＷが導入側搬送機構２８により導入側搬送室１８内に取り込まれ、この取り込まれたウエハＷは導入側搬送室１８の一端に設けたオリエンタ３２へ搬送されて、ここで位置決めがなされる。
処理システム１０内へウエハＷが搬入される時には、図４（Ａ）に示すように、ウエハＷに形成された、例えば層間絶縁膜などの絶縁層１の表面には、トレンチやホールのような凹部２が形成されており、この凹部２の底部に金属層として銅等よりなる下層の配線層３が露出している。この凹部２は、細長く形成された断面凹状の溝（トレンチ）２Ａと、この溝２Ａの底部の一部に形成されたホール２Ｂとよりなり、このホール２Ｂがコンタクトホールやスルーホールとなる。そして、このホール２Ｂの底部に金属層として上記配線層３が露出しており、下層の配線層やトランジスタ等の素子と電気的な接続を行うようになっている。なお下層の配線層やトランジスタ等の素子については図示を省略している。下地膜となる上記絶縁層１は、比誘電率が４．１よりも低い低誘電率の材料であるＬｏｗ−ｋ膜、例えばＳｉＯＣよりなる。
上述のように位置決めがなされたウエハＷは、上記導入側搬送機構２８により再度搬送され、第１或いは第２のロードロック室１６Ａ、１６Ｂの内のいずれか一方のロードロック室内へ搬入される。このロードロック室内が真空引きされた後に、予め真空引きされた共通搬送室１４内の搬送機構２０を用いて、上記ロードロック室内のウエハＷが共通搬送室１４内に取り込まれる。
そして、本発明方法の第１実施例（図３（Ａ）参照）においては、上記共通搬送室１４内へ取り込まれた未処理のウエハは、まず第１の処理装置１２Ａ内に搬入され、ここでウエハＷに対して例えばスパッタによりＴａの金属膜よりなる第１の薄膜の形成を行う第１の薄膜形成工程（Ｓ１）が行われる。
この第１の薄膜の形成が完了したウエハＷは、次に第２の処理装置１２Ｂ内へ搬入され、ここでウエハＷの表面に形成されている第１の薄膜を酸化して酸化膜、すなわちＴａＯｘを形成する酸化工程（Ｓ２）を行う。
この酸化膜の形成が完了したウエハＷは、次に第３の処理装置１２Ｃ内へ搬入され、ここでウエハＷの表面に凹部の埋め込み金属に対してバリア性を有する第２の金属を含む第２の薄膜を形成する第２の薄膜形成工程（Ｓ３）が行われる。この第２の薄膜としては、例えばＭｎＯｘ膜が形成される。このように、上記第１の薄膜と第２の薄膜との層構造でＣｕ膜に対するバリア層が形成されることになる。
この第２の薄膜形成工程が完了したウエハＷは、次に第４の処理装置１２Ｄ内へ搬入され、ここでウエハＷの表面に埋め込み金属として、例えば銅膜を堆積して上記凹部２内を埋め込む埋め込み工程（Ｓ４）が第３の膜形成工程として行われる。そして、上記埋め込み工程が完了したならば、この処理システム１０での処理は完了することになる。この処理済みのウエハＷは、いずれか一方のロードロック室１６Ａ又は１６Ｂ、導入側搬送室１８を経由して導入ポート２４の処理済みウエハ用のカセット容器２６内へ収容されることになる。尚、共通搬送室１４内は、ＡｒやＨｅ等の希ガスやドライＮ２ 等の不活性ガスの雰囲気で減圧状態になされている。
ここで上記各工程について詳しく説明する。まず、第１の処理装置１２Ａは、スパッタ装置として形成されており、金属ターゲットとしてＴａ金属が用いられている。第１の薄膜形成工程Ｓ１では、図４（Ａ）に示すようなウエハＷの表面にスパッタリングにより図４（Ｂ）に示すように第１の薄膜６０を非常に薄く形成する。これにより、凹部２の内面全体を含む表面全体に第１の薄膜６０が形成される。この第１の薄膜６０は上述のようにＴａの金属膜よりなり、この膜厚が厚すぎると後工程で凹部２に埋め込まれる銅の量が少なくなって配線抵抗やコンタクト抵抗の増加を引き起こすので、これを防止するために第１の薄膜６０の膜厚は２ｎｍ以下に設定するのがよい。
尚、ここでは第１の薄膜６０を形成するためにスパッタ法を用いたが、これに限定されず、ＣＶＤ法や原料ガスと還元ガスとを交互に繰り返し流して成膜するＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を用いることもできる。
次に、第２の処理装置１２Ｂは、例えばアニール装置として形成されており、酸化処理が行われる。この酸化工程Ｓ２では、上記第１の薄膜６０であるＴａ金属膜を酸化させることにより、図４（Ｃ）に示すように酸化膜６０Ａ、すなわちＴａＯｘ膜を形成する。この場合、ウエハＷを所定の温度、例えば１００〜４００℃程度に加熱した状態で酸化ガスとして酸素やオゾンや水蒸気等を供給してこのガス雰囲気中でアニール処理するのが好ましく、ここでは酸素（Ｏ２ ）を供給している。
また、酸化ガス供給しないでＡｒガス等の希ガスやＮ２ ガス等の不活性ガスを供給しつつウエハＷを単に加熱して酸化してもよいし、或いはガスを何ら供給しないでウエハＷを単に加熱してアニール処理をすることにより酸化してもよい。この場合、下地である絶縁層１中に含まれる水分や酸素成分がＴａ金属膜と反応して酸化膜６０ＡであるＴａＯｘが形成される。この場合には、図４（Ｃ）に示す状態でこの凹部２の底部に露出している下層の銅等よりなる配線層３に接しているＴａ金属膜は酸化されずにＴａのままとなる一方、絶縁層１に接しているＴａ金属膜は酸化されてＴａＯｘとなることから、その後の第２の薄膜形成工程でＭｎＯｘ膜が形成されるのは、配線層３に接しているＴａ金属膜以外の部分となる。つまり、絶縁膜１の上面や溝（トレンチ）２Ａやホール２Ｂの側壁部分にはＭｎＯｘ／Ｔａからなる積層構造が形成される一方、ホール２Ｂの底部においてはＴａのみが形成されるので、このホールを通じた配線抵抗（ヴィア抵抗）を低くすることが期待できる。
また、他の酸化方法として、図４（Ｂ）に示す状態で、すなわち第１の薄膜６０であるＴａ金属膜が形成された状態で、ウエハＷを処理システムの外まで搬送してこのウエハＷを大気暴露し、大気中の酸素成分や水蒸気成分でこのＴａ金属膜を酸化するようにしてもよい。さらに、上述の酸化工程Ｓ２を経ることによって形成された前記第１の金属を含む酸化膜６０Ａの表面には、水が物理吸着している状態であってもよい。この水の出所としては、別途チャンバー内に水を供給させてもよいし、加熱することによって絶縁膜１から放出された水分であってもよいし、大気中の水蒸気成分であってもよい。
次に、第３の処理装置１２Ｃは、前述したように、図２に示すように形成されている。この第２の薄膜形成工程Ｓ３では、上記酸化膜６０Ａ上に図４（Ｄ）に示すように第２の金属であるＭｎを含む第２の薄膜６２、すなわちＭｎＯｘを形成する。具体的には、処理容器４０内では載置台４２に載置されたウエハＷが例えば１００〜４００℃の範囲内、例えば２００℃程度に加熱されており、原料ガス供給系５２にてバブリングガスで原料を気化させてＭｎの原料ガスを発生し、この原料ガスをシャワーヘッド５０より処理容器４０の処理空間Ｓへ供給している。プロセス圧力は１００ 〜１０５ Ｐａの範囲内、例えば１３３Ｐａ程度、Ｍｎ原料ガスは０．１〜１０ｓｃｃｍ程度、キャリアガスは１０〜５００ｓｃｃｍ程度である。ここでは、処理容器４０内へは、ガスとしてバブリングガスを伴った原料ガスのみが供給されている。
これにより、酸化膜６０ＡであるＴａＯｘ膜上にＣＶＤによりＭｎの原料ガス又は金属のＭｎが付着すると、このＭｎの原料ガス又は金属Ｍｎが直ちに下地のＴａＯｘ膜の酸素成分又は／及び表面の物理吸着水と反応して第２の薄膜６２としてＭｎＯｘ膜を形成することになる。この場合、上記酸化膜６０Ａは還元されることになるので、Ｔａ金属膜６０（第１の薄膜）に戻ることになる。本来であれば、絶縁膜１の表面は疎水性の傾向を有するためにＭｎ原料ガスや、Ｍｎ原料ガスを分解させる働きを有する水の付着確率が著しく低下しており、Ｍｎ膜やＭｎＯｘ膜の形成が阻害される傾向となっている。しかしながら、絶縁膜１上に先にＴａＯｘ膜を形成したことにより、基板表面の疎水性がＴａＯｘ膜によって覆われて親水性の傾向となることにより、この表面上にＭｎの原料ガスが非常に付着し易い状態となっており、この表面に付着した原料ガスが分解されて、もしくは酸化されて一時的には金属膜のＭｎが堆積するが、この金属Ｍｎは直ちに酸化されて、結果的にＭｎＯｘ膜が直ちに形成されることになる。
このように、ウエハ表面にはＭｎＯｘ膜を形成するに際して、下地として酸化膜６０ＡであるＴａＯｘ膜が形成されているので、ＭｎＯｘ膜が非常に付着乃至堆積し易くなっており、ここでは容易にＭｎＯｘ膜を形成することが可能となる。この場合、一つのケースとしては、上述のようにウエハＷの表面に付着した第２の金属の原料ガス、例えばＭｎの原料ガスを、この下地の酸化膜表面において反応させる必要があることから、この酸化膜の表面には、水が物理吸着している状態にしておく。もう一つのケースとしては、ウエハＷの表面に堆積した金属Ｍｎを、この下地の酸化膜より酸素を奪って酸化させる必要があることから、上記第１の金属、例えばＣｕを含む金属酸化物（ＣｕｘＯ）の標準生成自由エネルギーは、上記第２の金属、例えばＭｎを含む金属酸化物（ＭｎＯｘ）の標準生成自由エネルギー以上の大きさとなるように各金属を選択する。
このようにして、第１の薄膜６０と第２の薄膜６２とよりなる２層構造のバリア層が形成されることになる。さらに別のケースとしては、ウエハＷの表面に堆積した第２の金属、例えば金属Ｍｎを、この下地の酸化膜表面の物理吸着水より酸素を奪って酸化させる必要があることから、上記第２の金属、例えばＭｎを含む金属酸化物（ＭｎＯｘ）の標準生成自由エネルギーは、上記物理吸着水（Ｈ２ Ｏ）の標準生成自由エネルギー以下の大きさとなるように各金属を選択する。このようにして、第１の薄膜６０と第２の薄膜６２とよりなる２層構造のバリア層が形成されることになる。
次に、第４の処理装置１２Ｄでは、図４（Ｅ）に示すように埋め込み工程Ｓ４を行って凹部２内を埋め込み金属６４により埋め込む。これにより、上記凹部２内を完全に埋め込むと同時にウエハ表面全体に埋め込み金属６４が形成されることになる。この埋め込み金属６４としては、ここではＣｕ（Ｃｕ膜）が用いられる。
上記埋め込み金属６４の形成は、ＣＶＤ法、ＡＬＤ法、ＰＶＤ（スパッタ）法、超臨界ＣＯ２ 法、無電解メッキ法、電解メッキ法のいずれを用いてもよい。尚、電解メッキ法や超臨界ＣＯ２ 法による埋め込み処理を行う場合には、第４の処理装置１２Ｄにて例えばスパッタ法によりＣｕシード膜を堆積し、この処理システム１０の外に設けた処理装置にてこの埋め込み処理を行ってもよい。
以上のようにして、成膜処理は終了することになり、以後は、ウエハ表面上の余分な埋め込み金属６４等をＣＭＰ処理により削り取ることになる。これにより、例えば比誘電率の低い、いわゆるＬｏｗ−ｋ膜よりなる絶縁層の表面に第２の金属である例えばマンガン（Ｍｎ）を含む第２の薄膜、例えば酸化マンガン（ＭｎＯｘ）膜を容易に形成することができる。
尚、図１に示す処理システムでは、第２及び第３の処理装置１２Ｂ、１２Ｃをそれぞれ設けて酸化工程と第２の薄膜形成工程を別々の処理装置で行うようにしたが、上記２つの処理装置１２Ｂ、１２Ｃに替えて、図５に示すような処理装置１２Ｃ−１を設けて、この１台の処理装置１２Ｃ−１内で、上記酸化工程と第２の薄膜形成工程とを連続的に行うようにしてもよい。図５は上記したような第３の処理装置の変形例を示す概略構成図である。この第３の処理装置１２Ｃ−１は、先に図２を参照して説明した第３の処理装置１２Ｃに対して単に、シャワーヘッド５０に酸化ガス供給系７０を連結させて設けるようにして構成されている。図５においては、図２に示す構成部分と同じ構成部分については同一参照符号を付してある。
すなわち、この処理装置１２Ｃ−１で酸化工程を行う時には、酸化ガス供給系７０より酸化ガスとして例えばＯ２ ガスを流し、第２の薄膜形成工程を行う時には原料ガス供給系５２からＭｎ原料ガスを流すようにすればよい。
＜本発明方法の第２実施例＞
次に、本発明方法の第２実施例について説明する。先に説明した第１実施例では、図３（Ａ）に示すように、Ｔａ膜を形成する第１の薄膜形成工程Ｓ１と、このＴａ膜を酸化してＴａＯｘ膜を形成する酸化工程Ｓ２とを別々の工程で行うようにしたが、これに限定されず、図３（Ｂ）に示す第２実施例のように１つのステップ（Ｓ１−１）において酸化膜形成工程としてＴａＯｘ膜を形成するようにしてもよい。このようにＴａＯｘ膜を１つのステップで形成するには、スパッタ装置においてターゲットとしてＴａＯｘターゲットを用いてスパッタリングを行なえばよく、これにより上述したように１つのステップでＴａＯｘ膜を形成することができる。この場合には、装置構成を大幅に簡略化することができる。
＜本発明方法の第３実施例＞
次に、本発明方法の第３実施例について説明する。先に説明した第１実施例では、図３（Ａ）に示すように、第２の薄膜形成工程Ｓ３の後、埋め込み工程Ｓ４を行うようにしていたが、これに限定されず、図３（Ｃ）に示す第３実施例のように酸化工程Ｓ２を行った後に埋め込み工程Ｓ４を行い、この後に第２の薄膜形成工程Ｓ３を実施するようにしてもよい。このように、成膜工程Ｓ３と埋め込み工程Ｓ４の順序を逆にすることにより、Ｃｕ中をＭｎが拡散し、Ｃｕ/Ｔａ界面 においてＭｎＯｘ膜が自己形成することができる。すなわち、第３の膜である Ｃｕ膜上に原料ガスが供給されると、この原料ガスはＣｕ表面で分解すると共に生じたＭｎ元素はＣｕ中を拡散してＣｕ／Ｔａ界面でＭｎＯｘ膜（第２の薄膜）を形成することができる。
＜本発明方法の第４実施例＞
次に、本発明方法の第４実施例について説明する。先に説明した第３実施例では、図３（Ｃ）に示すように、Ｔａ膜を形成する第１の薄膜形成工程Ｓ１と、このＴａ膜を酸化してＴａＯｘ膜を形成する酸化工程Ｓ２とを別々の工程で行うようにしたが、これに限定されず、図３（Ｄ）に示す第４実施例のように１つのステップ（Ｓ１−１）において酸化膜形成工程としてＴａＯｘ膜を形成するようにしてもよい。これら第３、第４の実施例の場合には、第２の薄膜形成工程Ｓ３におけるＣＶＤ由来のカーボン等の不純物がＣｕ/Ｔａ界面には存在しないことに なるため、密着性の改善が期待できる。このような本発明方法の第３、第４実施例においては、Ｃｕ中をＭｎが拡散し、Ｃｕ/Ｔａ界面においてＭｎＯｘ膜が自 己形成することによって確実なバリア層が形成されることになるが、このようなバリア層が形成されるまでの間は、上記酸化膜６０Ａが仮のバリア層となり、Ｃｕが絶縁膜１側に拡散することを防ぐことになる。
＜本発明方法の第５実施例＞
次に、本発明方法の第５実施例について説明する。先に説明した第３実施例では、図３（Ｃ）に示すように、Ｔａ膜を形成する第１の薄膜形成工程Ｓ１の後に、このＴａ膜を酸化してＴａＯｘ膜を形成する酸化工程Ｓ２を行うようにしたが、これに限定されず、図３（Ｅ）に示す第５実施例のように酸化工程Ｓ２を省略するようにしてもよい。この場合にはＴａが金属のままであるので、このＴａを電極としてＣｕ電解メッキを行い易いという利点がある。電解メッキ液中の水分もしくは、絶縁膜１に含まれていた水分はＴａの周囲に滞在する。そして、電解メッキ後に行われる第２の薄膜形成工程Ｓ３を実施することで、もしくは第２の薄膜形成工程Ｓ３の後にアニール工程を実施することで、ＭｎはＣｕ中を拡散し、ＭｎがＣｕ/Ｔａ界面に到達するとＴａ周囲の水分と反応して、Ｃｕ/Ｔａ界 面にＭｎＯｘ膜が形成される。
尚、本発明方法の第１〜第２実施例のいずれにおいても、埋め込み工程Ｓ４の後にアニール工程Ｓ５（図３において点線で示す）を追加してもよく、本発明方法の第３〜第５実施例のいずれにおいても、第２の薄膜形成工程Ｓ３の後にアニール工程Ｓ５（図３において点線で示す）を追加してもよい。このように、最後にアニール工程を加えることにより、第１の薄膜６０と第２の薄膜６２とよりなる２層構造のバリア層の形成をより確実におこなうことができる。この場合のアニール工程のプロセス条件としては、プロセス温度が例えば３００〜５００℃であり、ＡｒやＮ２などの不活性ガス雰囲気にて、０．５〜１０時間のアニール処 理を行う。
尚、上記各実施例では絶縁層１を形成するＬｏｗ−ｋ膜としてＳｉＯＣ膜を用いた場合を例にとって説明したが、これに限定されず、上記絶縁層は、ＳｉＯＣ膜とＳｉＣＯＨ膜とＳｉＣＮ膜とシリカ膜とメチルシルセスキオキサン膜とポリアリレン膜とＳｉＯＦ膜とフロロカーボン膜とよりなる群から選択される１つ以上の膜を用いることができる。この場合、上記ＳｉＯＦ膜としては、ＳｉＬＫ（登録商標）を用いることができる。
また、上記各実施例では、第１の金属としてＴａを用いた場合を例にとって説明したが、これに限定されず、上記第１の金属としては、Ｍｇ、Ａｌ、Ｃａ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅ、Ｓｒ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｉｎ、Ｓｎ、Ｓｂ、Ｂａ、Ｈｆ、Ｔａ、Ｗ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕよりなる群から選択される１以上の金属を用いることができる。
また、上記各実施例では、第２の金属としてＭｎを用いた場合を例にとって説明したが、これに限定されず、上記第２の金属としては、Ｍｇ、Ａｌ、Ｃａ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅ、Ｓｒ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｉｎ、Ｓｎ、Ｓｂ、Ｂａ、Ｈｆ、Ｔａ、Ｗ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕよりなる群から選択される１以上の金属を用いることができる。
この場合、前述したように上記第１の金属を含む金属酸化物の標準生成自由エネルギーは、上記第２の金属を含む金属酸化物の標準生成自由エネルギー以上の大きさとなるように、上記第１及び第２の各金属をそれぞれ選択する。
＜本発明方法の評価＞
次に、先に説明した本発明方法を実施したので、その評価結果について説明する。図６は本発明方法を実施した時の評価結果を示すグラフである。ここでは第１の金属としてＴａを用いた場合とＣｕを用いた場合の２種類について行っており、第２の金属としてＭｎを用いてＭｎＯｘ膜を形成している。また酸化処理としては、単なる大気暴露を行っている。また比較例１として、上記各処理（前工程）を何ら行っていないものに対してＭｎＯｘ膜の成膜処理を行っている。更に比較例２として大気暴露を行っていないＣｕ膜に対してもＭｎＯｘ膜の成膜処理を行った。尚、上記Ｔａ膜及びＣｕ膜はそれぞれ７ｎｍの厚さで形成した。また絶縁層１としては、ＳｉＯＣ膜であるブラックダイヤモンド（登録商標）を用いた。また、ＭｎＯｘ膜の成膜に際しては、プロセス温度は２００℃に設定した。
図６に示すように、前処理なしの場合、すなわち第１の薄膜６０を形成していない比較例１の場合には、ＭｎＯｘ膜の膜厚は０．０４ｎｍ程度であってＭｎＯｘ膜はほとんど堆積しなかった。これに対して、第１の金属としてＴａやＣｕを用いた場合には、ＭｎＯｘ膜の膜厚はそれぞれ０．３ｎｍ及び２．４ｎｍ程度であり、共に良好な結果を示すことが判明した。特にＣｕを第１の金属として用いた場合には、非常に多くのＭｎＯｘ膜を堆積できることが判明した。第２の金属としてＭｎを用いた場合には、その標準生成自由エネルギーの大小関係から、ＭｎによってＣｕＯｘを還元することは出来てもＴａＯｘを還元することは出来ない。
よって、第１の金属としてＴａを用いた今回の評価結果で得られた、膜厚０．３ｎｍのＭｎＯｘ膜は、大気暴露時にＴａもしくはＴａＯｘ表面に付着した物理吸着水と、Ｍｎの原料ガスとが反応して形成したものであると考えられる。一方、第１の金属としてＣｕを用いた今回の評価結果で得られた、膜厚２．４ｎｍのＭｎＯｘ膜は、大気暴露時にＣｕもしくはＣｕＯｘ表面に付着した物理吸着水と、Ｍｎの原料ガスとが反応して形成したＭｎＯｘに加え、ＣｕＯｘを還元することによって形成されたＭｎＯｘであると考えられる。ただし、比較例２として大気暴露を行っていないＣｕ膜に対して同様の成膜処理を行ったときに形成されたＭｎＯｘ膜の膜厚は０．９ｎｍという結果であり、これはＭｎがＣｕ中に拡散した結果であるから、この分は差し引いて考える必要がある（つまり、正しくは２．４−０．９＝１．５ｎｍのＭｎＯｘ膜と考える）。
尚、上記各実施例では被処理体として半導体ウエハを例にとって説明したが、この半導体ウエハにはシリコン基板やＧａＡｓ、ＳｉＣ、ＧａＮなどの化合物半導体基板も含まれ、更にはこれらの基板に限定されず、液晶表示装置に用いるガラス基板やセラミック基板等にも本発明を適用することができる。
１ 絶縁層
２ 凹部
１０ 処理システム
１２Ａ〜１２Ｄ 処理装置
１４ 共通搬送室
１６Ａ，１６Ｂ ロードロック室
１８ 導入側搬送室
２０ 搬送機構
６０ 第１の薄膜
６０Ａ 酸化膜
６２ 第２の薄膜
６４ 埋め込み金属
Ｗ 半導体ウエハ（被処理体）

Claims (22)

  1. 絶縁層が表面に形成された被処理体に対して成膜処理を施す成膜方法において、
    第１の金属よりなる第１の薄膜を形成する第１の薄膜形成工程と、
    前記第１の薄膜を酸化して酸化膜を形成する酸化工程と、
    前記酸化膜上に第２の金属を含む第２の薄膜を形成する第２の薄膜形成工程と、
    を有することを特徴とする成膜方法。
  2. 絶縁層が表面に形成された被処理体に対して成膜処理を施す成膜方法において、
    第１の金属を含む酸化膜を形成する酸化膜形成工程と、
    前記酸化膜上に第２の金属を含む第２の薄膜を形成する第２の薄膜形成工程と、
    を有することを特徴とする成膜方法。
  3. 前記第２の薄膜上にＣｕを含む第３の膜を形成する第３の膜形成工程を有することを特徴とする請求項１又は２記載の成膜方法。
  4. 絶縁層が表面に形成された被処理体に対して成膜処理を施す成膜方法において、
    第１の金属よりなる第１の薄膜を形成する第１の薄膜形成工程と、
    前記第１の薄膜を酸化して酸化膜を形成する酸化工程と、
    前記酸化膜上にＣｕを含む第３の膜を形成する第３の膜形成工程と、
    前記第３の膜上に第２の金属を含む原料ガスを供給して前記酸化膜と前記第３の膜との界面に第２の薄膜を形成する第２の薄膜形成工程と、
    を有することを特徴とする成膜方法。
  5. 絶縁層が表面に形成された被処理体に対して成膜処理を施す成膜方法において、
    第１の金属を含む酸化膜を形成する酸化膜形成工程と、
    前記酸化膜上にＣｕを含む第３の膜を形成する第３の膜形成工程と、
    前記第３の膜上に第２の金属を含む原料ガスを供給して前記酸化膜と前記第３の膜との界面に第２の薄膜を形成する第２の薄膜形成工程と、
    を有することを特徴とする成膜方法。
  6. 絶縁層が表面に形成された被処理体に対して成膜処理を施す成膜方法において、
    第１の金属よりなる第１の薄膜を形成する第１の薄膜形成工程と、
    前記第１の薄膜上にＣｕを含む第３の膜を形成する第３の膜形成工程と、
    前記第３の膜上に第２の金属を含む原料ガスを供給して前記酸化膜と前記第３の膜との界面に第２の薄膜を形成する第２の薄膜形成工程と、
    を有することを特徴とする成膜方法。
  7. Ｃｕを含む前記第３の膜形成後、熱処理をおこなう第４の処理工程を有することを特徴とする請求項３乃至６のいずれか一項に記載の成膜方法。
  8. 前記酸化工程と前記第２の薄膜形成工程とは同一の処理装置内で連続的に行われることを特徴とする請求項１記載の成膜方法。
  9. 前記絶縁層は、ＳｉＯＣ膜とＳｉＣＯＨ膜とＳｉＣＮ膜とシリカ膜とメチルシルセスキオキサン膜とポリアリレン膜とＳｉＯＦ膜とフロロカーボン膜とよりなる群から選択される１つ以上の膜よりなることを特徴とする請求項１乃至８のいずれか一項に記載の成膜方法。
  10. 前記絶縁層は、ポーラス構造を有することを特徴とする請求項９に記載の成膜方法。
  11. 前記第１の金属を含む酸化膜の表面に、水を物理吸着させる工程を有することを特徴とする請求項１乃至１０のいずれか一項に記載の成膜方法。
  12. 前記第１の金属を含む金属酸化物の標準生成自由エネルギーは、前記第２の金属を含む金属酸化物の標準生成自由エネルギー以上の大きさであることを特徴とする請求項１乃至１１のいずれか一項に記載の成膜方法。
  13. 前記第１の金属は、Ｍｇ、Ａｌ、Ｃａ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅ、Ｓｒ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｉｎ、Ｓｎ、Ｓｂ、Ｂａ、Ｈｆ、Ｔａ、Ｗ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕよりなる群から選択される１以上の金属であることを特徴とする請求項１２記載の成膜方法。
  14. 前記第２の金属は、Ｍｇ、Ａｌ、Ｃａ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅ、Ｓｒ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｉｎ、Ｓｎ、Ｓｂ、Ｂａ、Ｈｆ、Ｔａ、Ｗ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕよりなる群から選択される１以上の金属であることを特徴とする請求項１２又は１３に記載の成膜方法。
  15. 前記第２の金属はマンガン（Ｍｎ）よりなり、該マンガンを含む有機金属材料は、
    ＭｎＣｐ２［＝Ｍｎ（Ｃ５Ｈ５）２］、
    Ｍｎ（ＭｅＣｐ）２［＝Ｍｎ（ＣＨ３Ｃ５Ｈ４）２］、
    Ｍｎ（Ｍｅ５Ｃｐ）２［＝Ｍｎ（（ＣＨ３）５Ｃ５Ｈ４）２］、
    Ｍｎ（ＥｔＣｐ）２［＝Ｍｎ（Ｃ２Ｈ５Ｃ５Ｈ４）２］、
    Ｍｎ（ｉ−ＰｒＣｐ）２［＝Ｍｎ（Ｃ３Ｈ７Ｃ５Ｈ４）２］、
    Ｍｎ（ｔ−ＢｕＣｐ）２［＝Ｍｎ（Ｃ４Ｈ９Ｃ５Ｈ４）２］、
    ＭｅＣｐＭｎ（ＣＯ）３［＝（ＣＨ３Ｃ５Ｈ４）Ｍｎ（ＣＯ）３］、
    ＣｐＭｎ（ＣＯ）３［＝（Ｃ５Ｈ５）Ｍｎ（ＣＯ）３］、
    ＭｅＭｎ（ＣＯ）５［＝（ＣＨ３）Ｍｎ（ＣＯ）５］、
    Ｍｎ２（ＣＯ）１０ 、
    Ｍｎ（ＤＰＭ）２［＝Ｍｎ（Ｃ１１Ｈ１９Ｏ２）２］、
    Ｍｎ（ＤＰＭ）３［＝Ｍｎ（Ｃ１１Ｈ１９Ｏ２）３］、
    Ｍｎ（ＤＭＰＤ）（ＥｔＣｐ）［＝Ｍｎ（Ｃ７Ｈ１１Ｃ２Ｈ５Ｃ５Ｈ４）］、
    Ｍｎ（ａｃａｃ）２［＝Ｍｎ（Ｃ５Ｈ７Ｏ２）２］、
    Ｍｎ（ａｃａｃ）３［＝Ｍｎ（Ｃ５Ｈ７Ｏ２）３］、
    Ｍｎ（ｈｆａｃ）２［＝Ｍｎ（Ｃ５ＨＦ６Ｏ２）３］、
    Ｍｎ（ｉＰｒ−ＡＭＤ）２［＝Ｍｎ（Ｃ３Ｈ７ＮＣ（ＣＨ３）ＮＣ３Ｈ７）２］ 、
    Ｍｎ（ｔＢｕ−ＡＭＤ）２［＝Ｍｎ（Ｃ４Ｈ９ＮＣ（ＣＨ３）ＮＣ４Ｈ９）２］ 、
    Ｍｎ（ＡＭＤ）２［＝Ｍｎ（Ｃ３Ｈ７ＮＣ（Ｃ４Ｈ９）ＮＣ３Ｈ７）２］
    よりなる群から選択される１以上の材料であることを特徴とする請求項１乃至１４のいずれか一項に記載の成膜方法。
  16. 前記第１の薄膜と第２の薄膜は、スパッタ法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法及びＡＬＤ（ＡｔｏｍｉｃＬａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法の内のいずれか１の方法で形成されることを特徴とする請求項１乃至１５のいずれか一項に記載の成膜方法。
  17. 前記第３の薄膜は、ＣＶＤ法、ＡＬＤ法、ＰＶＤ（スパッタ）法、超臨界ＣＯ２法、無電解メッキ法、電解メッキ法、ＣＶＤ−Ｃｕシード＋電 解メッキ法及びスパッタＣｕシード＋電解メッキ法の内のいずれか１の方法で 形成されることを特徴とする請求項３乃至７及び９乃至１６のいずれか一項に記載の成膜方法。
  18. 絶縁層が表面に形成された被処理体に対して成膜処理を施す処理システムにおいて、
    前記被処理体の表面に第１の金属よりなる第１の薄膜を形成する処理装置と、
    前記第１の薄膜を酸化して酸化膜を形成する処理装置と、
    前記酸化膜上に第２の金属を含む第２の薄膜を形成する処理装置と、
    前記各処理装置が連結された共通搬送室と、
    前記共通搬送室内に設けられて、前記各処理装置内へ前記被処理体を搬送するための搬送機構と、
    請求項１記載の成膜方法を実施するように処理システム全体を制御するシステム制御部と、
    を備えたことを特徴とする処理システム。
  19. 絶縁層が表面に形成された被処理体に対して成膜処理を施す処理システムにおいて、
    前記被処理体の表面に第１の金属を含む酸化膜を形成する処理装置と、
    前記酸化膜上に第２の金属を含む第２の薄膜を形成する処理装置と、
    前記各処理装置が連結された共通搬送室と、
    前記共通搬送室内に設けられて、前記各処理装置内へ前記被処理体を搬送するための搬送機構と、
    請求項２記載の成膜方法を実施するように処理システム全体を制御するシステム制御部と、
    を備えたことを特徴とする処理システム。
  20. 絶縁層が表面に形成された被処理体に対して成膜処理を施す処理システムにおいて、
    第１の金属よりなる第１の薄膜を形成する処理装置と、
    前記第１の薄膜を酸化して酸化膜を形成する処理装置と、
    前記酸化膜上にＣｕを含む第３の膜を形成する処理装置と、
    前記第３の膜上に第２の金属を含む原料ガスを供給して前記酸化膜と前記第３の膜との界面に第２の薄膜を形成する処理装置と、
    前記各処理装置が連結された共通搬送室と、
    前記共通搬送室内に設けられて、前記各処理装置内へ前記被処理体を搬送するための搬送機構と、
    請求項４記載の成膜方法を実施するように処理システム全体を制御するシステム制御部と、
    を備えたことを特徴とする処理システム。
  21. 絶縁層が表面に形成された被処理体に対して成膜処理を施す処理システムにおいて、
    第１の金属を含む酸化膜を形成する処理装置と、
    前記酸化膜上にＣｕを含む第３の膜を形成する処理装置と、
    前記第３の膜上に第２の金属を含む原料ガスを供給して前記酸化膜と前記第３の膜との界面に第２の薄膜を形成する処理装置と、
    前記各処理装置が連結された共通搬送室と、
    前記共通搬送室内に設けられて、前記各処理装置内へ前記被処理体を搬送するための搬送機構と、
    請求項５記載の成膜方法を実施するように処理システム全体を制御するシステム制御部と、
    を備えたことを特徴とする処理システム。
  22. 絶縁層が表面に形成された被処理体に対して成膜処理を施す処理システムにおいて、
    第１の金属よりなる第１の薄膜を形成する処理装置と、
    前記第１の薄膜上にＣｕを含む第３の膜を形成する処理装置と、
    前記第３の膜上に第２の金属を含む原料ガスを供給して前記酸化膜と前記第３の膜との界面に第２の薄膜を形成する処理装置と、
    前記各処理装置が連結された共通搬送室と、
    前記共通搬送室内に設けられて、前記各処理装置内へ前記被処理体を搬送するための搬送機構と、
    請求項６記載の成膜方法を実施するように処理システム全体を制御するシステム制御部と、
    を備えたことを特徴とする処理システム。
JP2010146880A 2010-06-28 2010-06-28 成膜方法及び処理システム Expired - Fee Related JP5429078B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2010146880A JP5429078B2 (ja) 2010-06-28 2010-06-28 成膜方法及び処理システム
PCT/JP2011/064572 WO2012002282A1 (ja) 2010-06-28 2011-06-24 成膜方法及び処理システム
KR1020127034196A KR20130113351A (ko) 2010-06-28 2011-06-24 성막 방법 및 처리 시스템
US13/807,079 US9266146B2 (en) 2010-06-28 2011-06-24 Film forming method and processing system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010146880A JP5429078B2 (ja) 2010-06-28 2010-06-28 成膜方法及び処理システム

Publications (2)

Publication Number Publication Date
JP2012009788A true JP2012009788A (ja) 2012-01-12
JP5429078B2 JP5429078B2 (ja) 2014-02-26

Family

ID=45401999

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010146880A Expired - Fee Related JP5429078B2 (ja) 2010-06-28 2010-06-28 成膜方法及び処理システム

Country Status (4)

Country Link
US (1) US9266146B2 (ja)
JP (1) JP5429078B2 (ja)
KR (1) KR20130113351A (ja)
WO (1) WO2012002282A1 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014036109A (ja) * 2012-08-08 2014-02-24 Tokyo Electron Ltd Ｃｕ配線の形成方法
KR20170133693A (ko) * 2016-05-26 2017-12-06 세메스 주식회사 기판 처리 장치 및 방법
JP2018073949A (ja) * 2016-10-27 2018-05-10 東京エレクトロン株式会社 金属配線層形成方法、金属配線層形成装置および記憶媒体
JP2019135325A (ja) * 2015-03-13 2019-08-15 株式会社村田製作所 原子層堆積阻害材料
KR20190132139A (ko) * 2018-05-18 2019-11-27 삼성전자주식회사 유전막을 가지는 집적회로 소자 및 그 제조 방법과 집적회로 소자 제조 장치
JP2021529435A (ja) * 2018-06-30 2021-10-28 ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ ライナの不動態化および接着性改善のための金属ライナのジンケート処理およびドーピング
JP2022507156A (ja) * 2018-11-13 2022-01-18 コーニング インコーポレイテッド スルーガラスビアを有する３ｄインターポーザ、銅とガラス表面との間の接着性を増大させる方法およびそれによる物品

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5507909B2 (ja) * 2009-07-14 2014-05-28 東京エレクトロン株式会社 成膜方法
JP2017135237A (ja) * 2016-01-27 2017-08-03 東京エレクトロン株式会社 Ｃｕ配線の製造方法およびＣｕ配線製造システム
KR102616489B1 (ko) 2016-10-11 2023-12-20 삼성전자주식회사 반도체 장치 제조 방법
CN114908326B (zh) * 2022-05-06 2024-06-21 北京北方华创微电子装备有限公司 半导体工艺设备及形成叠层薄膜结构的方法
CN117524922B (zh) * 2023-10-25 2024-06-11 江苏首芯半导体科技有限公司 薄膜沉积机台及半导体制程方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10189730A (ja) * 1996-11-11 1998-07-21 Toshiba Corp 半導体装置及びその製造方法
JP2007059660A (ja) * 2005-08-25 2007-03-08 Sony Corp 半導体装置の製造方法および半導体装置
JP2008187072A (ja) * 2007-01-31 2008-08-14 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
JP2009206472A (ja) * 2008-01-28 2009-09-10 Tokyo Electron Ltd 半導体装置の製造方法、半導体装置、電子機器、半導体製造装置及び記憶媒体
JP4415100B1 (ja) * 2008-12-19 2010-02-17 国立大学法人東北大学 銅配線、半導体装置および銅配線形成方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3495033B1 (ja) 2002-09-19 2004-02-09 東京エレクトロン株式会社 無電解メッキ装置、および無電解メッキ方法
JP4478038B2 (ja) 2004-02-27 2010-06-09 株式会社半導体理工学研究センター 半導体装置及びその製造方法
JP2008013848A (ja) 2006-06-08 2008-01-24 Tokyo Electron Ltd 成膜装置及び成膜方法
US20110266676A1 (en) * 2010-05-03 2011-11-03 Toshiba America Electronic Components, Inc. Method for forming interconnection line and semiconductor structure

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10189730A (ja) * 1996-11-11 1998-07-21 Toshiba Corp 半導体装置及びその製造方法
JP2007059660A (ja) * 2005-08-25 2007-03-08 Sony Corp 半導体装置の製造方法および半導体装置
JP2008187072A (ja) * 2007-01-31 2008-08-14 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
JP2009206472A (ja) * 2008-01-28 2009-09-10 Tokyo Electron Ltd 半導体装置の製造方法、半導体装置、電子機器、半導体製造装置及び記憶媒体
JP4415100B1 (ja) * 2008-12-19 2010-02-17 国立大学法人東北大学 銅配線、半導体装置および銅配線形成方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014036109A (ja) * 2012-08-08 2014-02-24 Tokyo Electron Ltd Ｃｕ配線の形成方法
JP2019135325A (ja) * 2015-03-13 2019-08-15 株式会社村田製作所 原子層堆積阻害材料
KR20170133693A (ko) * 2016-05-26 2017-12-06 세메스 주식회사 기판 처리 장치 및 방법
KR102096952B1 (ko) * 2016-05-26 2020-04-06 세메스 주식회사 기판 처리 장치 및 방법
JP2018073949A (ja) * 2016-10-27 2018-05-10 東京エレクトロン株式会社 金属配線層形成方法、金属配線層形成装置および記憶媒体
KR20190132139A (ko) * 2018-05-18 2019-11-27 삼성전자주식회사 유전막을 가지는 집적회로 소자 및 그 제조 방법과 집적회로 소자 제조 장치
KR102623543B1 (ko) 2018-05-18 2024-01-10 삼성전자주식회사 유전막을 가지는 집적회로 소자 및 그 제조 방법과 집적회로 소자 제조 장치
JP2021529435A (ja) * 2018-06-30 2021-10-28 ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ ライナの不動態化および接着性改善のための金属ライナのジンケート処理およびドーピング
JP7368394B2 (ja) 2018-06-30 2023-10-24 ラム リサーチ コーポレーション ライナの不動態化および接着性改善のための金属ライナのジンケート処理およびドーピング
JP2022507156A (ja) * 2018-11-13 2022-01-18 コーニング インコーポレイテッド スルーガラスビアを有する３ｄインターポーザ、銅とガラス表面との間の接着性を増大させる方法およびそれによる物品
JP7430725B2 (ja) 2018-11-13 2024-02-13 コーニング インコーポレイテッド スルーガラスビアを有する３ｄインターポーザ、銅とガラス表面との間の接着性を増大させる方法およびそれによる物品

Also Published As

Publication number Publication date
WO2012002282A1 (ja) 2012-01-05
JP5429078B2 (ja) 2014-02-26
US20130136859A1 (en) 2013-05-30
US9266146B2 (en) 2016-02-23
KR20130113351A (ko) 2013-10-15

Similar Documents

Publication Publication Date Title
JP5429078B2 (ja) 成膜方法及び処理システム
US9136132B2 (en) Manganese metal film forming method, processing system, electronic device manufacturing method and electronic device
KR101214704B1 (ko) 성막 방법 및 처리 시스템
US8008184B2 (en) Semiconductor device manufacturing method, semiconductor manufacturing apparatus and storage medium
JP5487748B2 (ja) バリヤ層、成膜方法及び処理システム
JP5343369B2 (ja) 半導体装置の製造方法、半導体製造装置及び記憶媒体
TWI431693B (zh) A semiconductor manufacturing apparatus, a manufacturing method of a semiconductor device, and a memory medium
JP6030439B2 (ja) マンガン含有膜の形成方法、処理システム、および電子デバイスの製造方法
JP2008028058A (ja) 半導体装置の製造方法、半導体装置の製造装置、半導体装置及び記憶媒体
WO2013132749A1 (ja) 半導体装置、半導体装置の製造方法、半導体製造装置
KR100396891B1 (ko) 반도체 소자의 금속 배선 형성 방법
JP2014236192A (ja) 酸化マンガン膜の形成方法
KR20190037126A (ko) 선택 성막 방법 및 반도체 장치의 제조 방법
WO2008010371A1 (fr) Procédé de fabrication de dispositif semi-conducteur, appareil de fabrication de dispositif semi-conducteur, programme informatique et support de stockage
JP2010192467A (ja) 被処理体の成膜方法及び処理システム
US9240379B2 (en) Semiconductor device manufacturing method for suppresing wiring material from being diffused into insulating film, storage medium and semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120831

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120919

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130820

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131009

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131105

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131118

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees