KR20190132139A - 유전막을 가지는 집적회로 소자 및 그 제조 방법과 집적회로 소자 제조 장치 - Google Patents

유전막을 가지는 집적회로 소자 및 그 제조 방법과 집적회로 소자 제조 장치 Download PDF

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Abstract

집적회로 소자는 전극과, 상기 전극에 대면하는 유전막과, 상기 전극과 상기 유전막과의 사이에 개재되고 제1 금속을 포함하는 복수의 인터페이스막을 포함하고, 상기 복수의 인터페이스막은 산소 함량이 서로 다른 제1 인터페이스막 및 제2 인터페이스막을 포함한다. 집적회로 소자를 제조하기 위하여, 반응 공간 내에서 제1 금속을 포함하는 전구체, 산화성 반응 가스, 및 환원성 반응 가스를 이용하여 기판 상에 산소 함량이 서로 다른 복수의 인터페이스막을 연속적으로 형성한다. 집적회로 소자 제조 장치는 적어도 하나의 배기관 및 챔버의 내부 중에서 선택되는 적어도 하나의 위치에서의 산소 농도 및 수소 농도를 검출하도록 구성된 적어도 하나의 가스 농도 측정 장치를 포함한다.

Description

유전막을 가지는 집적회로 소자 및 그 제조 방법과 집적회로 소자 제조 장치 {Integrated circuit device having dielectric layer, and method and apparatus for manufacturing same}
본 발명의 기술적 사상은 집적회로 소자 및 그 제조 방법과 집적회로 소자 제조 장치에 관한 것으로, 특히 유전막을 가지는 집적회로 소자 및 그 제조 방법과 집적회로 소자 제조 장치에 관한 것이다.
전자 기술의 발달로 인해, 최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있으며, 이에 따라 전자 소자를 구성하는 패턴들이 미세화되어 가고 있다. 이에 수반하여 미세화된 크기를 가지는 커패시터에서 비교적 작은 두께를 가지는 유전막을 형성하는 경우에도 커패시터에서의 누설 전류를 감소시키고 원하는 전기적 특성을 유지할 수 있는 구조를 개발할 필요가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 커패시터에서의 누설 전류를 감소시키고 원하는 전기적 특성을 유지할 수 있는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 커패시터에서의 누설 전류를 감소시키고 원하는 전기적 특성을 유지할 수 있는 집적회로 소자의 제조 방법 및 장치를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 전극과, 상기 전극에 대면하는 유전막과, 상기 전극과 상기 유전막과의 사이에 개재되고 제1 금속을 포함하는 복수의 인터페이스막을 포함하고, 상기 복수의 인터페이스막은 산소 함량이 서로 다른 제1 인터페이스막 및 제2 인터페이스막을 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 서로 마주 보는 하부 전극 및 상부 전극과, 상기 하부 전극과 상기 상부 전극과의 사이에 개재된 유전막과, 상기 하부 전극과 상기 유전막과의 사이에 재개되고 제1 금속을 포함하는 하부 인터페이스막과, 상기 유전막과 상기 상부 전극과의 사이에 재개되고 상기 제1 금속을 포함하는 상부 인터페이스막을 포함하고, 상기 하부 인터페이스막 및 상기 상부 인터페이스막은 각각 산소 함량이 서로 다른 복수의 인터페이스막을 포함한다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 기판 상에 형성된 유전막과, 상기 유전막 상에 형성되고, 산소 함량이 서로 다른 제1 인터페이스막 및 제2 인터페이스막을 포함하는 복수의 인터페이스막과, 상기 복수의 인터페이스막 위에 형성된 전극을 포함한다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서는 반응 공간 내에서 제1 금속을 포함하는 전구체, 산화성 반응 가스, 및 환원성 반응 가스를 이용하여 기판 상에 산소 함량이 서로 다른 복수의 인터페이스막을 연속적으로 형성하는 단계를 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자의 제조 방법에서는 반응 공간 내에서 기판 상에 제1 금속을 포함하는 제1 인터페이스막을 형성한다. 상기 반응 공간 내에서 상기 제1 인터페이스막을 형성하는 단계와 인시튜로 상기 제1 인터페이스막 상에 상기 제1 인터페이스막의 산소 함량과 다른 산소 함량을 가지는 제2 인터페이스막을 형성한다. 상기 제1 인터페이스막을 형성하는 단계 및 상기 제2 인터페이스막을 형성하는 단계 중 적어도 하나의 단계는 상기 기판 상에 상기 제1 금속을 포함하는 전구체를 공급하는 단계와, 상기 기판 상에 산화성 반응 가스를 공급하는 단계와, 상기 기판 상에 상기 산화성 반응 가스를 공급한 후 상기 반응 공간 내의 산소 농도 또는 상기 반응 공간에 연결된 배기관 내의 산소 농도를 측정하는 단계와, 상기 기판 상에 환원성 반응 가스를 공급하는 단계와, 상기 기판 상에 상기 환원성 반응 가스를 공급한 후 상기 반응 공간 내의 수소 농도 또는 상기 반응 공간에 연결된 배기관 내의 수소 농도를 측정하는 단계를 포함한다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자 제조 장치는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 제조하는 데 사용될 수 있는 것으로서, 상기 반응 공간을 제공하는 챔버와, 상기 챔버 내의 가스를 외부로 배기하기 위하여 상기 챔버에 연결된 적어도 하나의 배기관과, 상기 챔버의 측벽에 형성된 광학 뷰포트(optical viewport)와, 상기 적어도 하나의 배기관 및 상기 챔버의 내부 중에서 선택되는 적어도 하나의 위치에서의 산소 농도 및 수소 농도를 검출하도록 구성된 적어도 하나의 가스 농도 측정 장치를 포함한다.
본 발명의 기술적 사상에 의한 집적회로 소자는 유전막과 전극과의 사이에 개재된 인터페이스막을 포함하며, 상기 인터페이스막은 유전막에 더 인접한 내측 인터페이스막과 전극에 더 인접한 외측 인터페이스막을 가진다. 상기 인터페이스막에 의해 유전막과 전극과의 사이의 전위 장벽이 높아져서 유전막에 있는 산소가 전극으로 이동하는 것이 억제될 수 있다. 따라서, 유전막의 전기적 특성 열화를 방지할 수 있으며 커패시터에서의 누설 전류를 억제할 수 있다. 또한, 인터페이스막 중 외측 인터페이스막에서의 산소 함량이 내측 인터페이스막에서의 산소 함량보다 더 작은 경우, 커패시터를 형성한 후 후속 열처리 공정을 수행할 때 내측 인터페이스막으로부터 전극을 향해 산소 확산이 일어나는 경우에도 내측 인터페이스막으로부터의 산소가 외측 인터페이스막에 의해 포획 또는 차단되어 전극까지 확산될 염려가 없다. 따라서, 전극에서 저항이 증가되는 문제를 방지할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 단면도이다.
도 2는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 단면도이다.
도 3은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 단면도이다.
도 4는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 플로차트이다.
도 5a는 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 플로차트이다.
도 5b는 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 플로차트이다.
도 6은 본 발명의 기술적 사상에 의한 실시예들에 따라 산소 함량이 서로 다른 복수의 인터페이스막을 형성하기 위한 예시적인 방법을 구체적으로 설명하기 위한 플로차트이다.
도 7은 본 발명의 기술적 사상에 의한 실시예들에 따라 산소 함량이 서로 다른 복수의 인터페이스막을 형성하기 위한 다른 예시적인 방법을 구체적으로 설명하기 위한 플로차트이다.
도 8은 본 발명의 기술적 사상에 의한 일 예에 따른 집적회로 소자 제조 장치의 주요 구성을 개략적으로 도시한 도면이다.
도 9는 본 발명의 기술적 사상에 의한 다른 예에 따른 집적회로 소자 제조 장치의 주요 구성을 개략적으로 도시한 도면이다.
도 10은 본 발명의 기술적 사상에 의한 또 다른 예에 따른 집적회로 소자 제조 장치의 주요 구성을 개략적으로 도시한 도면이다.
도 11은 본 발명의 기술적 사상에 의한 실시예들에 따라 인터페이스막을 형성하기 위한 예시적인 방법을 구체적으로 설명하기 위한 플로차트이다.
도 12a 내지 도 12j는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 13a 내지 도 13c는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 유전막 구조물의 다양한 예들을 설명하기 위한 단면도들로서, 도 12j에서 "VI"으로 표시한 부분에 대응하는 부분을 확대하여 도시한 단면도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100A)의 주요 구성을 도시한 단면도이다.
도 1을 참조하면, 집적회로 소자(100A)는 기판(110)과, 기판(110) 상에 형성된 하부 구조물(120)과, 하부 구조물(120) 상에 형성된 커패시터(C1)를 포함한다. 커패시터(C1)는 기판(110)의 주면(110M) 연장 방향(X-Y 평면 방향)에 평행하게 연장되는 부분을 포함할 수 있다.
기판(110)은 Si, Ge과 같은 반도체 원소, 또는 SiC, GaAs, InAs, 및 InP와 같은 화합물 반도체를 포함할 수 있다. 기판(110)은 반도체 기판과, 상기 반도체 기판 위에 형성된 적어도 하나의 절연막, 또는 적어도 하나의 도전 영역을 포함하는 구조물들을 포함할 수 있다. 상기 도전 영역은, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물로 이루어질 수 있다. 일부 실시예들에서, 기판(110)은 STI(shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
하부 구조물(120)은 절연막으로 이루어질 수 있다. 또는 하부 구조물(120)은 다양한 도전 영역들, 예를 들면 배선층, 콘택 플러그, 트랜지스터 등과, 이들을 상호 절연시키는 절연막을 포함할 수 있다.
커패시터(C1)는 서로 마주 보는 하부 전극(130) 및 상부 전극(140)과, 하부 전극(130)과 상부 전극(140)과의 사이에 개재된 유전막(150)을 포함할 수 있다.
하부 전극(130)과 유전막(150)과의 사이에는 제1 금속을 포함하는 하부 인터페이스막(160)이 개재되고, 유전막(150)과 상부 전극(140)과의 사이에는 상기 제1 금속을 포함하는 상부 인터페이스막(170)이 개재될 수 있다. 일부 실시예들에서, 상기 제1 금속은 Mo, Nb, Sn, Ta, Ti, In, Ni, Co, W, 및 Ru 중에서 선택될 수 있으나, 이들에 한정되는 것은 아니다. 하부 인터페이스막(160) 및 상부 인터페이스막(170)은 각각 기판(110)의 주면(110M) 연장 방향(X-Y 평면 방향)에 평행하게 연장되는 부분을 포함할 수 있다.
하부 인터페이스막(160)은 산소 함량이 서로 다른 제1 인터페이스막(162) 및 제2 인터페이스막(164)을 포함할 수 있다. 상부 인터페이스막(170)은 산소 함량이 서로 다른 제1 인터페이스막(172) 및 제2 인터페이스막(174)을 포함할 수 있다. 제1 인터페이스막(162) 및 제1 인터페이스막(172)은 각각 유전막(150)에 접하는 내측 인터페이스막을 구성할 수 있다. 제2 인터페이스막(164) 및 제2 인터페이스막(174)은 각각 유전막(150)으로부터 이격된 외측 인터페이스막을 구성할 수 있다. 제2 인터페이스막(164)은 제1 인터페이스막(162)을 사이에 두고 유전막(150)으로부터 이격되고, 제2 인터페이스막(174)은 제1 인터페이스막(172)을 사이에 두고 유전막(150)으로부터 이격될 수 있다.
하부 인터페이스막(160)을 구성하는 제1 인터페이스막(162) 및 제2 인터페이스막(164)과, 상부 인터페이스막(170)을 구성하는 제1 인터페이스막(172) 및 제2 인터페이스막(174)은 각각 상기 제1 금속의 산화물로 이루어질 수 있다. 단, 제1 인터페이스막(162) 및 제1 인터페이스막(172) 각각에서의 산소 함량보다 제2 인터페이스막(164) 및 제2 인터페이스막(174) 각각에서의 산소 함량이 더 작을 수 있다.
일부 실시예들에서, 상기 내측 인터페이스막을 구성하는 제1 인터페이스막(162) 및 제1 인터페이스막(172)은 각각 상기 제1 금속의 산화물 MxOy (여기서, M은 상기 제1 금속이고, x는 1 또는 2이고, y는 1 내지 5의 정수)로 이루어질 수 있다.
상기 외측 인터페이스막을 구성하는 제2 인터페이스막(164) 및 제2 인터페이스막(174)은 각각 상기 제1 금속, 또는 상기 제1 금속의 산화물 MqOr (여기서, M은 상기 제1 금속이고, q는 1이고, r는 1 또는 2)로 이루어질 수 있다. 일부 실시예들에서, 제2 인터페이스막(164) 및 제2 인터페이스막(174)은 도전성 막으로 이루어질 수 있다.
일부 실시예들에서, 하부 인터페이스막(160)을 구성하는 제1 인터페이스막(162) 및 제2 인터페이스막(164)은 각각 Mo, MoO2, 및 MoO3 중에서 선택되는 서로 다른 물질로 이루어질 수 있다. 다른 일부 실시예들에서, 하부 인터페이스막(160)을 구성하는 제1 인터페이스막(162) 및 제2 인터페이스막(164)은 각각 Nb, NbO, NbO2, 및 Nb2O5 중에서 선택되는 서로 다른 물질로 이루어질 수 있다. 또 다른 일부 실시예들에서, 하부 인터페이스막(160)을 구성하는 제1 인터페이스막(162) 및 제2 인터페이스막(164)은 각각 Sn, SnO, 및 SnO2 중에서 선택되는 서로 다른 물질로 이루어질 수 있다.
일 예에서, 하부 인터페이스막(160) 중 내측 인터페이스막인 제1 인터페이스막(162)은 MoO2, MoO3, 또는 그 조합으로 이루어지고, 하부 인터페이스막(160) 중 외측 인터페이스막인 제2 인터페이스막(164)은 Mo, MoO2, 또는 그 조합으로 이루어지되 제1 인터페이스막(162)에서의 산소 함량보다 더 작은 산소 함량을 가지는 금속 산화물로 이루어질 수 있다. 구체적인 예를 들면, 제2 인터페이스막(164)/제1 인터페이스막(162)의 적층 구조는 Mo/MoO2, Mo/MoO3, 또는 MoO2/MoO3 적층 구조일 수 있다.
다른 예에서, 하부 인터페이스막(160) 중 내측 인터페이스막인 제1 인터페이스막(162)은 NbO, NbO2, Nb2O5, 또는 그 조합으로 이루어지고, 하부 인터페이스막(160) 중 외측 인터페이스막인 제2 인터페이스막(164)은 Nb, NbO, NbO2, 또는 그 조합으로 이루어지되 제1 인터페이스막(162)에서의 산소 함량보다 더 작은 산소 함량을 가지는 금속 산화물로 이루어질 수 있다. 구체적인 예들 들면, 제2 인터페이스막(164)/제1 인터페이스막(162)의 적층 구조는 Nb/NbO, Nb/NbO2, Nb/Nb2O5, NbO/NbO2, NbO/Nb2O5, 또는 NbO2/Nb2O5 적층 구조일 수 있다.
또 다른 예에서, 하부 인터페이스막(160) 중 내측 인터페이스막인 제1 인터페이스막(162)은 SnO, SnO2, 또는 그 조합으로 이루어지고, 하부 인터페이스막(160) 중 외측 인터페이스막인 제2 인터페이스막(164)은 Sn, SnO, 또는 그 조합으로 이루어지되 제1 인터페이스막(162)에서의 산소 함량보다 더 작은 산소 함량을 가지는 금속 산화물로 이루어질 수 있다. 구체적인 예들 들면, 제2 인터페이스막(164)/제1 인터페이스막(162)의 적층 구조는 Sn/SnO, Sn/SnO2, 또는 SnO/SnO2 적층 구조일 수 있다.
일부 실시예들에서, 상부 인터페이스막(170)을 구성하는 제1 인터페이스막(172) 및 제2 인터페이스막(174)은 각각 Mo, MoO2, 및 MoO3 중에서 선택되는 서로 다른 물질로 이루어질 수 있다. 다른 일부 실시예들에서, 상부 인터페이스막(170)을 구성하는 제1 인터페이스막(172) 및 제2 인터페이스막(174)은 각각 Nb, NbO, NbO2, 및 Nb2O5 중에서 선택되는 서로 다른 물질로 이루어질 수 있다. 또 다른 일부 실시예들에서, 상부 인터페이스막(170)을 구성하는 제1 인터페이스막(172) 및 제2 인터페이스막(174)은 각각 Sn, SnO, 및 SnO2 중에서 선택되는 서로 다른 물질로 이루어질 수 있다.
일 예에서, 상부 인터페이스막(170) 중 내측 인터페이스막인 제1 인터페이스막(172)은 MoO2, MoO3, 또는 그 조합으로 이루어지고, 상부 인터페이스막(170) 중 외측 인터페이스막인 제2 인터페이스막(174)은 Mo, MoO2, 또는 그 조합으로 이루어지되 제1 인터페이스막(172)에서의 산소 함량보다 더 작은 산소 함량을 가지는 물질로 이루어질 수 있다. 구체적인 예를 들면, 제1 인터페이스막(172)/제2 인터페이스막(174)의 적층 구조는 MoO2/Mo, MoO3/Mo, 또는 MoO3/MoO2 적층 구조일 수 있다.
다른 예에서, 상부 인터페이스막(170) 중 내측 인터페이스막인 제1 인터페이스막(172)은 NbO, NbO2, Nb2O5, 또는 그 조합으로 이루어지고, 상부 인터페이스막(170) 중 외측 인터페이스막인 제2 인터페이스막(174)은 Nb, NbO, NbO2, 또는 그 조합으로 이루어지되 제1 인터페이스막(162)에서의 산소 함량보다 더 작은 산소 함량을 가지는 물질로 이루어질 수 있다. 구체적인 예를 들면, 제1 인터페이스막(172)/제2 인터페이스막(174)의 적층 구조는 NbO/Nb, NbO2/Nb, Nb2O5/Nb, NbO2/NbO, Nb2O5/NbO, 또는 Nb2O5/NbO2 적층 구조일 수 있다.
또 다른 예에서, 상부 인터페이스막(170) 중 내측 인터페이스막인 제1 인터페이스막(172)은 SnO, SnO2, 또는 그 조합으로 이루어지고, 상부 인터페이스막(170) 중 외측 인터페이스막인 제2 인터페이스막(174)은 Sn, SnO, 또는 그 조합으로 이루어지되 제1 인터페이스막(172)에서의 산소 함량보다 더 작은 산소 함량을 가지는 물질로 이루어질 수 있다. 구체적인 예들 들면, 제1 인터페이스막(172)/제2 인터페이스막(174)의 적층 구조는 SnO/Sn, SnO2/Sn, 또는 SnO2/SnO 적층 구조일 수 있다.
하부 전극(130) 및 상부 전극(140)은 각각 금속, 금속 질화물, 금속 산화물, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 하부 전극(130) 및 상부 전극(140)은 각각 TiN, MoN, NbN, CoN, TaN, TiAlN, TaAlN, W, Ru, RuO2, SrRuO3, Ir, IrO2, Pt, PtO, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo ((La,Sr)CoO3), 또는 이들의 조합으로 이루어질 수 있으나, 하부 전극(130) 및 상부 전극(140) 각각의 구성 물질이 이들에 한정되는 것은 아니다.
일부 실시예들에서, 하부 전극(130) 및 상부 전극(140) 중 적어도 하나는 하부 인터페이스막(160) 및 상부 인터페이스막(170)에 포함된 제1 금속, 상기 제1 금속의 질화물, 상기 제1 금속의 산화물, 또는 이들의 조합으로 이루어질 수 있다. 예들 들면, 하부 전극(130) 및 상부 전극(140) 중 적어도 하나는 Mo, MoN, Nb, NbN, Sn, SnO, W, Ru, TiN, WN, CoN, 또는 이들의 조합으로 이루어지는 도전층을 포함할 수 있다.
다른 일부 실시예들에서, 하부 전극(130) 및 상부 전극(140) 중 적어도 하나는 하부 인터페이스막(160) 및 상부 인터페이스막(170)에 포함된 제1 금속과는 다른 제2 금속, 상기 제2 금속의 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 하부 전극(130) 및 상부 전극(140) 중 적어도 하나는 TaN, TiAlN, TaAlN, Ir, Pt, 또는 이들의 조합으로 이루어지는 도전층을 포함할 수 있다.
유전막(150)은 금속 산화물로 이루어질 수 있다. 일부 실시예들에서, 유전막(150)은 HfO2, ZrO2, Al2O3, La2O3, Ta2O3, TiO2, 또는 이들의 조합으로 이루어질 수 있다. 유전막(150)은 상기 예시한 물질들 중 어느 한 물질로 이루어지는 단일막, 또는 상기 예시한 물질들 중에서 선택되는 서로 다른 물질로 이루어지는 복수의 막이 적층된 다중막으로 이루어질 수 있다.
유전막(150)은 하부 인터페이스막(160) 및 상부 인터페이스막(170)에 포함된 제1 금속과는 다른 제3 금속을 포함할 수 있다. 예를 들면, 상기 제3 금속은 Zr 또는 Hf일 수 있으나, 이들에 한정되는 것은 아니다.
일부 실시예들에서, 하부 인터페이스막(160) 및 상부 인터페이스막(170)에 포함된 제1 금속의 전기 음성도는 유전막(150)을 구성하는 금속의 전기 음성도보다 더 클 수 있다. 예를 들면, 유전막(150)을 구성하는 금속이 Zr (전기 음성도 1.33) 또는 Hf (전기 음성도 1.3)인 경우, 상기 제1 금속은 Mo (전기 음성도 2.16) 또는 Nb (전기 음성도 1.6)일 수 있다.
하부 전극(130)과 유전막(150)과의 사이에 개재된 하부 인터페이스막(160)은 하부 전극(130)과 유전막(150)과의 사이에서 밸런스 밴드 오프셋(valence band offset, VBO)은 낮추고 컨덕션 밴드 오프셋(conduction band offset, CBO)은 높이는 역할을 할 수 있다. 컨덕션 밴드 오프셋(CBO)이 커짐에 따라, 하부 전극(130)과 유전막(150)과의 사이의 전위 장벽(potential barrier)이 높아지고, 그에 따라 유전막(150)에 있는 산소가 하부 전극(130)으로 이동하는 것이 억제될 수 있다. 따라서, 하부 전극(130)과 유전막(150)과의 사이에 개재된 하부 인터페이스막(160)에 의해 유전막(150)의 전기적 특성 열화를 방지할 수 있으며, 커패시터(C1)에서의 누설 전류를 억제할 수 있다.
이와 유사하게, 유전막(150)과 상부 전극(140)과의 사이에 개재된 상부 인터페이스막(170)은 유전막(150)과 상부 전극(140)과의 사이에서 밸런스 밴드 오프셋(VBO)은 낮추고 컨덕션 밴드 오프셋(CBO)은 높이는 역할을 할 수 있다. 이에 따라, 유전막(150)과 상부 전극(140)과의 사이의 전위 장벽이 높아져서 유전막(150)에 있는 산소가 상부 전극(140)으로 이동하는 것이 억제될 수 있다. 따라서, 유전막(150)과 상부 전극(140)과의 사이에 개재된 상부 인터페이스막(170)에 의해 유전막(150)의 전기적 특성 열화를 방지할 수 있으며 따라서, 커패시터(C1)에서의 누설 전류를 억제할 수 있다.
하부 인터페이스막(160) 및 상부 인터페이스막(170)에서, 하부 전극(130) 및 상부 전극(140)에 더 인접한 외측 인터페이스막을 구성하는 제2 인터페이스막(164) 및 제2 인터페이스막(174)에서의 산소 함량이 내측 인터페이스막을 구성하는 제1 인터페이스막(162) 및 제1 인터페이스막(172)에서의 산소 함량보다 더 작은 경우, 유전막(150)을 형성한 후, 또는 커패시터(C1)를 형성한 후에 후속 열처리 공정을 수행할 때 내측 인터페이스막을 구성하는 제1 인터페이스막(162) 및/또는 제1 인터페이스막(172)으로부터 하부 전극(130) 및/또는 상부 전극(140)을 향하는 산소 확산이 일어나는 경우에도, 제1 인터페이스막(162) 및/또는 제1 인터페이스막(172)으로부터의 산소가 제2 인터페이스막(164) 및/또는 제2 인터페이스막(174)에 의해 포획 또는 차단되어 하부 전극(130) 및/또는 상부 전극(140)까지 확산될 염려가 없다. 따라서, 하부 전극(130) 및 상부 전극(140)에서 저항이 증가되는 문제를 방지할 수 있다.
일부 실시예들에서, 하부 인터페이스막(160) 및 상부 인터페이스막(170) 각각의 두께는 유전막(150)의 두께보다 더 작을 수 있다. 예를 들면, 하부 인터페이스막(160) 및 상부 인터페이스막(170)은 각각 약 1 ∼ 15 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.
하부 인터페이스막(160)에서 제1 인터페이스막(162) 및 제2 인터페이스막(164) 각각의 두께는 동일할 수도 있고 서로 다를 수도 있다. 제1 인터페이스막(162) 및 제2 인터페이스막(164) 각각의 두께는 커패시터(C1)에서 필요한 전기적 특성에 따라 다양하게 정해질 수 있다. 이와 유사하게, 상부 인터페이스막(170)에서 제1 인터페이스막(172) 및 제2 인터페이스막(174) 각각의 두께는 동일할 수도 있고 서로 다를 수도 있다. 제1 인터페이스막(172) 및 제2 인터페이스막(174) 각각의 두께는 커패시터(C1)에서 필요한 전기적 특성에 따라 다양하게 정해질 수 있다.
하부 인터페이스막(160)을 구성하는 제1 인터페이스막(162) 및 제2 인터페이스막(164)에는 이들을 형성하기 위한 퇴적 공정시 제거되지 않고 잔류하는 탄소 원자와 같은 불순물이 포함될 수 있다. 제1 인터페이스막(162) 및 제2 인터페이스막(164) 각각에서 상기 불순물의 함량은 약 5 원자% 미만일 수 있다. 이와 유사하게, 상부 인터페이스막(170)을 구성하는 제1 인터페이스막(172) 및 제2 인터페이스막(174)은 각각 약 5 원자% 미만의 불순물을 포함할 수 있다.
일부 실시예들에서, 하부 인터페이스막(160) 및 상부 인터페이스막(170)은 ALD(atomic layer deposition) 또는 CVD(chemical vapor deposition) 공정을 이용하여 형성될 수 있으나, 본 발명의 기술적 사상이 이들에 한정되는 것은 아니다.
도 2는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자(100B)의 주요 구성을 도시한 단면도이다. 도 2에서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 2를 참조하면, 집적회로 소자(100B)의 커패시터(C2)는 도 1에 예시한 집적회로 소자(100A)의 커패시터(C1)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(100A)의 커패시터(C2)는 하부 전극(130)과 유전막(150)과의 사이에 하부 인터페이스막(160)이 개재되지 않을 수 있다. 유전막(150)은 하부 전극(130)의 바로 위에 형성되고, 유전막(150)과 하부 전극(130)은 서로 접할 수 있다.
도 2에 예시한 집적회로 소자(100B)에 따르면, 유전막(150)과 상부 전극(140)과의 사이에 상부 인터페이스막(170)이 개재됨으로써 유전막(150)과 상부 전극(140)과의 사이의 전위 장벽이 높아지고 이에 따라 유전막(150)에 있는 산소가 상부 전극(140)으로 이동하는 것이 억제될 수 있다. 따라서, 유전막(150)의 전기적 특성 열화를 방지할 수 있으며 커패시터(C2)에서의 누설 전류를 억제할 수 있다. 또한, 상부 인터페이스막(170)에서, 상부 전극(140)에 더 인접한 외측 인터페이스막인 제2 인터페이스막(174)에서의 산소 함량이 내측 인터페이스막인 제1 인터페이스막(172)에서의 산소 함량보다 더 작은 경우, 커패시터(C2)를 형성한 후 후속 열처리 공정을 수행할 때 내측 인터페이스막을 구성하는 제1 인터페이스막(172)으로부터 상부 전극(140)을 향하는 산소 확산이 일어나는 경우에도, 제1 인터페이스막(172)으로부터의 산소가 제2 인터페이스막(174)에 의해 포획 또는 차단되어 상부 전극(140)까지 확산될 염려가 없다. 따라서, 상부 전극(140)에서 저항이 증가되는 문제를 방지할 수 있다.
도 3은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(100C)의 주요 구성을 도시한 단면도이다. 도 3에서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 3을 참조하면, 집적회로 소자(100C)의 커패시터(C3)는 도 1에 예시한 집적회로 소자(100A)의 커패시터(C1)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(100A)의 커패시터(C3)는 유전막(150)과 상부 전극(140)과의 사이에 상부 인터페이스막(170)이 개재되지 않을 수 있다. 상부 전극(140)은 유전막(150)의 바로 위에 형성되고, 유전막(150)과 상부 전극(140)은 서로 접할 수 있다.
도 3에 예시한 집적회로 소자(100C)에 따르면, 하부 전극(130)과 유전막(150)과의 사이에 하부 인터페이스막(160)이 개재됨으로써 하부 전극(130)과 유전막(150)과의 사이의 전위 장벽이 높아지고 이에 따라 유전막(150)에 있는 산소가 하부 전극(130)으로 이동하는 것이 억제될 수 있다. 따라서, 유전막(150)의 전기적 특성 열화를 방지할 수 있으며 커패시터(C3)에서의 누설 전류를 억제할 수 있다. 또한, 하부 인터페이스막(160)에서, 하부 전극(130)에 더 인접한 외측 인터페이스막인 제2 인터페이스막(164)에서의 산소 함량이 내측 인터페이스막인 제1 인터페이스막(162)에서의 산소 함량보다 더 작은 경우, 유전막(150)을 형성한 후, 또는 커패시터(C3)를 형성한 후 후속 열처리 공정을 수행할 때 제1 인터페이스막(162)으로부터 하부 전극(130)을 향하는 산소 확산이 일어나는 경우에도, 제1 인터페이스막(162)으로부터의 산소가 제2 인터페이스막(164)에 의해 포획 또는 차단되어 하부 전극(130)까지 확산될 염려가 없다. 따라서, 하부 전극(130)에서 저항이 증가되는 문제를 방지할 수 있다.
도 4는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 플로차트이다.
도 4의 공정 P210에서 기판을 준비한다. 상기 기판은 도 1을 참조하여 기판(110)에 대하여 설명한 바와 같은 구성을 가질 수 있다.
도 4의 공정 P220에서, 반응 공간 내에서 제1 금속을 포함하는 전구체, 산화성 반응 가스, 및 환원성 반응 가스를 이용하여 상기 기판 상에 산소 함량이 서로 다른 복수의 인터페이스막을 연속적으로 형성한다.
상기 반응 공간은 ALD 공정을 수행하기 위한 챔버, 또는 CVD 공정을 수행하기 위한 챔버에 의해 제공될 수 있다. 일부 실시예들에서, 상기 반응 공간은 도 8 내지 도 10을 참조하여 후술하는 집적회로 소자 제조 장치(400A, 400B, 400C) 중 어느 하나의 챔버(410)에 의해 제공되는 반응 공간(RS)일 수 있다.
상기 제1 금속은 Mo, Nb, Sn, Ta, Ti, In, Ni, Co, W, 및 Ru 중에서 선택될 수 있다. 상기 제1 금속을 포함하는 전구체는 상기 제1 금속으로 이루어지는 중심 원자와, 상기 중심 원자에 결합된 적어도 하나의 리간드를 포함할 수 있다. 상기 리간드는 시클로펜타디에닐기(cyclopentadienyl group), C1 ∼ C10의 포화 또는 불포화 탄화수소기, C1 ∼ C10의 유기 아민(organic amine)기, 또는 할로겐을 포함할 수 있으나, 이들에 한정되는 것은 아니다.
예를 들면, 상기 제1 금속이 Mo 인 경우, Mo 전구체는 (CpR)2Mo(NR') (R 및 R'은 각각 H 또는 C1 ∼ C10의 알킬기이고, Cp는 시클로펜타디에닐기), 또는 Mo 할로겐화물로 이루어질 수 있다. 상기 제1 금속이 Nb 인 경우, Nb 전구체는 (RN)Nb(NR'R")3 (R, R', 및 R" 는 각각 H 또는 C1 ∼ C10의 알킬기), 또는 Nb 할로겐화물로 이루어질 수 있다. 상기 제1 금속이 Sn 인 경우, Sn 전구체는 R2Sn(NR'R")2 (여기서, R, R', 및 R" 은 각각 H 또는 C1 ∼ C10의 알킬기), 또는 Sn 할로겐화물로 이루어질 수 있다.
상기 제1 금속의 전구체는 상기 예시한 바에 한정되지 않으며, 이 기술 분야에서 잘 알려진 전구체들 중에서 선택 가능하다. 일부 실시예들에서, 상기 제1 금속을 포함하는 전구체는 상온에서 액체일 수 있다.
본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법에서는 상기 복수의 인터페이스막을 형성하기 위하여 상기 반응 공간 내부를 약 100 ∼ 600 ℃의 온도로 유지하면서 상기 기판 상에 상기 제1 금속을 포함하는 전구체를 공급할 수 있다. 일부 실시예들에서, 상기 반응 공간의 내부 압력은 약 10 Pa 내지 대기압으로 유지될 수 있다. 일부 실시예들에서, 상기 복수의 인터페이스막을 형성하기 위하여 상기 제1 금속을 포함하는 전구체가 단독으로 상기 기판 위에 공급될 수 있다. 다른 일부 실시예들에서, 상기 복수의 인터페이스막을 형성하기 위하여 상기 제1 금속과는 다른 금속을 포함하는 전구체, 반응 가스, 및 유기 용제 중 적어도 하나와, 상기 제1 금속을 포함하는 전구체과의 혼합물로 이루어지는 다성분 원료를 기판 상에 공급할 수 있다. 상기 공급 가스들이 상기 반응 공간 내부로 1 회 공급되는 시간은 적어도 0.1 초 동안 유지될 수 있다. 상기 전구체 및 상기 반응 가스는 상기 기판 상에 동시에 또는 순차적으로 공급될 수 있다.
일부 실시예들에서, 상기 산화성 반응 가스는 O2, O3, H2O, NO, NO2, N2O, CO2, H2O2, HCOOH, CH3COOH, (CH3CO)2O, 플라즈마 O2, 리모트 플라즈마 O2, 플라즈마 N2O, 플라즈마 H2O , 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
일부 실시예들에서, 상기 환원성 반응 가스는 H2 , NH3, GeH4, 히드라진(N2H4), 히드라진 유도체, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다. 상기 히드라진 유도체는 C1 ∼ C10의 알킬히드라진, 디알킬히드라진, 또는 이들의 조합 중에서 선택될 수 있다.
도 4의 공정 P220에서, 상기 복수의 인터페이스막은 산소 함량이 비교적 큰 제1 인터페이스막과, 산소 함량이 비교적 큰 제2 인터페이스막을 포함할 수 있다. 상기 복수의 인터페이스막을 형성하는 데 있어서, 상기 제1 인터페이스막 및 상기 제2 인터페이스막의 형성 순서는 특별히 제한되지 않는다. 일부 실시예들에서, 상기 제1 인터페이스막이 형성된 후 상기 제2 인터페이스막이 형성될 수 있다. 다른 일부 실시예들에서, 상기 제2 인터페이스막이 형성된 후 상기 제1 인터페이스막이 형성될 수 있다.
일부 실시예들에서, 도 4의 공정 P220에서 형성되는 복수의 인터페이스막은 도 1 및 도 3에 예시한 제1 인터페이스막(162) 및 제2 인터페이스막(164)을 포함할 수 있다. 다른 일부 실시예들에서, 도 4의 공정 P220에서 형성되는 복수의 인터페이스막은 도 1 및 도 2에 예시한 제1 인터페이스막(172) 및 제2 인터페이스막(174)을 포함할 수 있다.
도 4의 공정 P220에 따라 도 1 및 도 3에 예시한 제1 인터페이스막(162) 및 제2 인터페이스막(164)을 형성하기 위하여, 상기 반응 공간 내에서 하부 전극(130) 위에 제2 인터페이스막(164)을 먼저 형성하고, 이에 연속하여 상기 반응 공간 내에서 제2 인터페이스막(164) 형성 공정과 인시튜(in-situ)로 제1 인터페이스막(162)을 형성할 수 있다.
도 4의 공정 P220에 따라 도 1 및 도 2에 예시한 제1 인터페이스막(172) 및 제2 인터페이스막(174)을 형성하기 위하여, 상기 반응 공간 내에서 유전막(150) 위에 제1 인터페이스막(172)을 먼저 형성하고, 이에 연속하여 상기 반응 공간 내에서 제1 인터페이스막(172) 형성 공정과 인시튜로 제2 인터페이스막(174)을 형성할 수 있다.
도 5a는 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 플로차트이다. 도 5a를 참조하여 도 4의 공정 P220에 따라 복수의 인터페이스막을 연속적으로 형성하기 위한 예시적인 방법을 설명한다.
도 5a를 참조하면, 공정 P222에서, 제1 금속을 포함하는 제1 금속 산화물로 이루어지는 내측 인터페이스막을 형성한다.
일부 실시예들에서, 상기 제1 금속 산화물로 이루어지는 내측 인터페이스막을 형성하기 위하여, 상기 제1 금속을 포함하는 전구체 및 산화성 반응 가스를 이용할 수 있다. 다른 일부 실시예들에서, 상기 제1 금속 산화물로 이루어지는 내측 인터페이스막을 형성하기 위하여, 상기 제1 금속을 포함하는 전구체, 산화성 반응 가스, 및 환원성 반응 가스를 이용할 수 있다. 상기 제1 금속을 포함하는 전구체, 산화성 반응 가스, 및 환원성 반응 가스에 대한 보다 상세한 구성은 도 4를 참조하여 설명한 바와 같다.
상기 제1 금속은 Mo, Nb, Sn, Ta, Ti, In, Ni, Co, W, 및 Ru 중에서 선택될 수 있다. 일부 실시예들에서, 상기 제1 금속 산화물은 MoO2, MoO3, 또는 그 조합으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 제1 금속 산화물은 NbO, NbO2, Nb2O5, 또는 그 조합으로 이루어질 수 있다. 또 다른 일부 실시예들에서, 상기 제1 금속 산화물은 SnO, SnO2, 또는 그 조합으로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상이 상기 예시한 물질들에 한정되는 것은 아니다.
도 5a의 공정 P224에서, 공정 P222에서 형성한 내측 인터페이스막 위에 상기 제1 금속, 또는 상기 제1 금속을 포함하는 제2 금속 산화물로 이루어지는 외측 인터페이스막을 형성한다. 상기 제2 금속 산화물은 공정 P222에서 형성된 제1 금속 산화물에서보다 더 작은 산소 함량을 가질 수 있다.
공정 P224에 따라 상기 외측 인터페이스막을 형성하는 공정은 공정 P222에 따라 상기 내측 인터페이스막을 형성하는 단계를 수행한 후 진공 파괴 없이 연속적으로 인시튜로 수행될 수 있다.
일부 실시예들에서, 상기 제2 금속 산화물로 이루어지는 외측 인터페이스막을 형성하기 위하여, 상기 제1 금속을 포함하는 전구체, 산화성 반응 가스, 및 환원성 반응 가스를 이용할 수 있다. 상기 제1 금속을 포함하는 전구체, 산화성 반응 가스, 및 환원성 반응 가스에 대한 보다 상세한 구성은 도 4를 참조하여 설명한 바와 같다.
일부 실시예들에서, 상기 외측 인터페이스막은 Mo, MoO2, 또는 그 조합으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 외측 인터페이스막은 Nb, NbO, NbO2, 또는 그 조합으로 이루어질 수 있다. 또 다른 일부 실시예들에서, 상기 외측 인터페이스막은 Sn, SnO, 또는 그 조합으로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상이 상기 예시한 물질들에 한정되는 것은 아니다.
도 5a를 참조하여 설명한 방법을 이용하여 도 1 및 도 2에 예시한 상부 인터페이스막(170)의 제1 인터페이스막(172) 및 제2 인터페이스막(174)을 순차적으로 형성할 수 있다. 즉, 도 5a의 공정 P222에 따라 도 1 및 도 2에 예시한 제1 인터페이스막(172)을 형성하고, 도 5a의 공정 P224에 따라 도 1 및 도 2에 예시한 제2 인터페이스막(174)을 형성할 수 있다.
도 5b는 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 플로차트이다. 도 5b를 참조하여 도 4의 공정 P220에 따라 복수의 인터페이스막을 연속적으로 형성하기 위한 다른 예시적인 방법을 설명한다.
도 5b를 참조하면, 공정 P226에서, 상기 제1 금속, 또는 상기 제1 금속을 포함하는 제3 금속 산화물로 이루어지는 외측 인터페이스막을 형성한다.
상기 제3 금속 산화물은 도 5b의 공정 P228에 대하여 후술하는 제4 금속 산화물에서보다 더 작은 산소 함량을 가질 수 있다. 공정 P226에서 형성하는 외측 인터페이스막에 대한 보다 상세한 구성은 도 5a의 공정 P224에서 형성하는 외측 인터페이스막에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다.
일부 실시예들에서, 상기 제3 금속 산화물로 이루어지는 외측 인터페이스막을 형성하기 위하여, 상기 제1 금속을 포함하는 전구체, 산화성 반응 가스, 및 환원성 반응 가스를 이용할 수 있다. 상기 제1 금속을 포함하는 전구체, 산화성 반응 가스, 및 환원성 반응 가스에 대한 보다 상세한 구성은 도 4를 참조하여 설명한 바와 같다.
도 5b의 공정 P228에서, 상기 제3 금속 산화물에서보다 더 큰 산소 함량을 가지는 제4 금속 산화물로 이루어지는 내측 인터페이스막을 형성한다.
공정 P228에서 형성하는 내측 인터페이스막에 대한 보다 상세한 구성은 도 5a의 공정 P222에서 형성하는 내측 인터페이스막에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 상기 제4 금속 산화물에 대한 보다 상세한 구성은 도 5a를 참조하여 제1 금속 산화물에 대하여 설명한 바와 대체로 동일하다.
공정 P228에 따라 상기 내측 인터페이스막을 형성하는 공정은 공정 P226에 따라 상기 외측 인터페이스막을 형성하는 단계를 수행한 후 진공 파괴 없이 연속적으로 인시튜로 수행될 수 있다.
일부 실시예들에서, 상기 제4 금속 산화물로 이루어지는 이루어지는 내측 인터페이스막을 형성하기 위하여, 상기 제1 금속을 포함하는 전구체 및 산화성 반응 가스를 이용할 수 있다. 다른 일부 실시예들에서, 상기 제4 금속 산화물로 이루어지는 내측 인터페이스막을 형성하기 위하여, 상기 제1 금속을 포함하는 전구체, 산화성 반응 가스, 및 환원성 반응 가스를 이용할 수 있다. 상기 제1 금속을 포함하는 전구체, 산화성 반응 가스, 및 환원성 반응 가스에 대한 보다 상세한 구성은 도 4를 참조하여 설명한 바와 같다.
도 5b를 참조하여 설명한 방법을 이용하여 도 1 및 도 3에 예시한 하부 인터페이스막(160)의 제2 인터페이스막(164) 및 제1 인터페이스막(162)을 순차적으로 형성할 수 있다. 즉, 도 5b의 공정 P226에 따라 도 1 및 도 3에 예시한 제2 인터페이스막(164)을 형성하고, 도 5b의 공정 P228에 따라 도 1 및 도 3에 예시한 제1 인터페이스막(162)을 형성할 수 있다.
도 6은 본 발명의 기술적 사상에 의한 실시예들에 따라 산소 함량이 서로 다른 복수의 인터페이스막을 형성하기 위한 예시적인 방법을 구체적으로 설명하기 위한 플로차트이다. 도 6을 참조하여, 도 5a의 공정 P222, 또는 도 5b의 공정 P228에 따라 내측 인터페이스막을 ALD 공정으로 형성하는 방법을 설명한다.
도 6을 참조하면, 공정 P232에서, 반응 공간 내에서 기판 상에 제1 금속을 포함하는 전구체를 공급하여 상기 제1 금속을 포함하는 금속 전구체층을 형성한다.
상기 반응 공간은 ALD 공정을 수행하기 위한 챔버에 의해 제공될 수 있다. 일부 실시예들에서, 상기 반응 공간은 도 8 내지 도 10을 참조하여 후술하는 집적회로 소자 제조 장치(400A, 400B, 400C) 중 어느 하나의 챔버(410)에 의해 제공되는 반응 공간(RS)일 수 있다.
상기 기판은 도 1을 참조하여 기판(110)에 대하여 설명한 바와 같은 구성을 가질 수 있다. 상기 제1 금속은 Mo, Nb, Sn, Ta, Ti, In, Ni, Co, W, 및 Ru 중에서 선택될 수 있다. 상기 제1 금속을 포함하는 전구체는 기화된 상태로 상기 기판 상에 공급될 수 있다.
상기 기판 상에 제1 금속을 포함하는 전구체를 공급하는 동안 상기 반응 공간 내부를 약 100 ∼ 600 ℃의 온도로 유지할 수 있다. 공정 P232에 따라 기화된 전구체를 상기 기판상에 공급함으로써 상기 기판상에 상기 제1 금속을 포함하는 전구체의 화학흡착층(chemisorbed layer) 및 물리흡착층(physisorbed layer)이 형성될 수 있다.
도 6의 공정 P234에서, 상기 반응 공간 내부를 약 100 ∼ 600 ℃의 온도로 유지하면서 상기 기판상에 퍼지(purge) 가스를 공급하여, 상기 기판 상의 불필요한 부산물들을 제거한다. 이 때, 상기 기판 상에 남아 있는 전구체의 물리흡착층도 제거될 수 있다. 상기 퍼지 가스로서 예를 들면 Ar, He, Ne 등의 불활성 가스 또는 N2 가스 등을 사용할 수 있다.
도 6의 공정 P236에서, 상기 기판 상에 산화성 반응 가스를 공급하여, 공정 P232에서 형성한 금속 전구체층으로부터 상기 제1 금속의 산화물로 이루어지는 금속 산화막을 형성한다.
상기 산화성 반응 가스는 O2, O3, 플라즈마 O2, H2O, NO2, NO, N2O (nitrous oxide), CO2, H2O2, HCOOH, CH3COOH, (CH3CO)2O, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
일부 실시예들에서, 상기 금속 산화막은 MoO2, MoO3, 또는 그 조합으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 금속 산화막은 NbO, NbO2, Nb2O5, 또는 그 조합으로 이루어질 수 있다. 또 다른 일부 실시예들에서, 상기 금속 산화막은 SnO, SnO2, 또는 그 조합으로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상이 상기 예시한 물질들에 한정되는 것은 아니다.
도 6의 공정 P238에서, 상기 기판상에 퍼지 가스를 공급하여 상기 기판상의 불필요한 부산물들을 제거한다. 상기 퍼지 가스로서 예를 들면 Ar, He, Ne 등의 불활성 가스 또는 N2 가스 등을 사용할 수 있다.
도 6의 공정 P240에서, 내측 인터페이스막의 목표 두께가 얻어졌는지 판단하고, 내측 인터페이스막의 목표 두께가 얻어질 때까지 공정 P232 내지 공정 P238의 퇴적 사이클을 복수 회 반복할 수 있다. 도 6의 공정 P240에서, 내측 인터페이스막의 목표 두께가 얻어졌으면 도 6을 참조하여 설명하는 공정들을 종료할 수 있다.
도 7은 본 발명의 기술적 사상에 의한 실시예들에 따라 산소 함량이 서로 다른 복수의 인터페이스막을 형성하기 위한 다른 예시적인 방법을 구체적으로 설명하기 위한 플로차트이다. 도 7을 참조하여, 도 5a의 공정 P224 또는 도 5b의 공정 P226에 따라 외측 인터페이스막을 ALD 공정으로 형성하는 방법을 설명한다.
도 7을 참조하면, 공정 P252에서, 도 6을 참조하여 공정 P232에 대하여 설명한 바와 같은 방법으로 반응 공간 내에서 기판 상에 제1 금속을 포함하는 전구체를 공급하여 상기 제1 금속을 포함하는 금속 전구체층을 형성한다.
도 7의 공정 P254에서, 도 6의 공정 P234에 대하여 설명한 바와 같은 방법으로 상기 기판상에 퍼지 가스를 공급하여 상기 기판상의 불필요한 부산물들을 제거한다.
도 7의 공정 P256에서, 도 6의 공정 P236에 대하여 설명한 바와 같은 방법으로 상기 기판 상에 산화성 반응 가스를 공급하여 상기 제1 금속의 산화물로 이루어지는 금속 산화막을 형성한다.
일부 실시예들에서, 도 7의 공정 P256에서 얻어지는 금속 산화막은 MoO2, MoO3, 또는 그 조합으로 이루어질 수 있다. 다른 일부 실시예들에서, 도 7의 공정 P256에서 얻어지는 금속 산화막은 NbO, NbO2, Nb2O5, 또는 그 조합으로 이루어질 수 있다. 또 다른 일부 실시예들에서, 도 7의 공정 P256에서 얻어지는 금속 산화막은 SnO, SnO2, 또는 그 조합으로 이루어질 수 있다.
도 7의 공정 P258에서, 도 6의 공정 P238에 대하여 설명한 바와 같은 방법으로 상기 기판상에 퍼지 가스를 공급하여 상기 기판상의 불필요한 부산물들을 제거한다.
도 7의 공정 P260에서, 상기 기판 상에 환원성 반응 가스를 공급하여, 공정 P256에서 형성한 금속 산화막을 환원시켜 상기 금속 산화막에서의 산소 함량을 감소시킨다. 그 결과, 금속막, 또는 공정 P256에서 형성한 금속 산화막에서보다 더 작은 산소 함량을 가지는 금속 산화막이 얻어질 수 있다.
상기 환원성 반응 가스는 H2 , NH3, GeH4, 히드라진(N2H4), 히드라진 유도체, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다. 상기 히드라진 유도체는 C1 ∼ C10의 알킬히드라진, 디알킬히드라진, 또는 이들의 조합 중에서 선택될 수 있다.
일부 실시예들에서, 도 7의 공정 P260에서 얻어지는 금속막 또는 금속 산화막은 Mo, MoO2, 또는 그 조합으로 이루어질 수 있다. 다른 일부 실시예들에서, 도 7의 공정 P260에서 얻어지는 금속막 또는 금속 산화막은 Nb, NbO, NbO2, 또는 그 조합으로 이루어질 수 있다. 또 다른 일부 실시예들에서, 도 7의 공정 P260에서 얻어지는 금속막 또는 금속 산화막은 Sn, SnO, 또는 그 조합으로 이루어질 수 있다.
도 7의 공정 P262에서, 도 7의 공정 P258에서와 유사한 방법으로 상기 기판상에 퍼지 가스를 공급하여 상기 기판상의 불필요한 부산물들을 제거한다.
도 7의 공정 P264에서, 외측 인터페이스막의 목표 두께가 얻어졌는지 판단하고, 외측 인터페이스막의 목표 두께가 얻어질 때까지 공정 P252 내지 공정 P262의 퇴적 사이클을 복수 회 반복할 수 있다. 도 7의 공정 P264에서, 외측 인터페이스막의 목표 두께가 얻어졌으면 도 7을 참조하여 설명하는 공정들을 종료할 수 있다.
도 6을 참조하여 설명한 내측 인터페이스막의 형성 방법과 도 7을 참조하여 설명한 외측 인터페이스막의 형성 방법은 단지 예시에 불과한 것으로, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경이 가능하다.
예를 들면, 도 6의 공정 P232 및 도 7의 공정 P252에 따라 상기 기판 상에 상기 제1 금속을 포함하는 전구체를 공급하는 공정에서, 각각 상기 제1 금속을 포함하는 전구체와 함께, 다른 전구체, 반응 가스, 캐리어 가스, 및 퍼지 가스 중 적어도 하나를 동시에, 또는 순차적으로 기판상에 공급할 수 있다.
또한, 도 6의 공정 P236 및 도 7의 공정 P256에 따라 상기 기판 상에 상기 산화성 반응 가스를 공급하는 공정에서, 산화력이 서로 다른 복수의 산화성 반응 가스를 순차적으로 공급할 수 있다. 일부 실시예들에서, 상기 복수의 산화성 반응 가스는 O2, O3, H2O, NO, NO2, N2O, CO2, H2O2, HCOOH, CH3COOH, (CH3CO)2O, 플라즈마 O2, 리모트 플라즈마 O2, 플라즈마 N2O, 및 플라즈마 H2O 중에서 선택되는 서로 다른 반응 가스일 수 있다. 상기 복수의 산화성 반응 가스를 순차적으로 공급하는 데 있어서, 제1 산화력을 가지는 제1 산화성 반응 가스를 상기 기판 상에 공급한 후, 제2 산화력을 가지는 제2 산화성 반응 가스를 상기 기판 상에 공급하기 전에, 별도의 퍼지 공정이 수행될 수 있다.
또한, 도 7의 공정 P260에 따라 상기 기판 상에 상기 환원성 반응 가스를 공급하는 공정에서, 환원력이 서로 다른 복수의 환원성 반응 가스를 순차적으로 공급할 수 있다. 일부 실시예들에서, 상기 복수의 환원성 반응 가스는 H2 , NH3, GeH4, 히드라진(N2H4), 및 히드라진 유도체 중에서 선택되는 서로 다른 반응 가스일 수 있다. 상기 복수의 환원성 반응 가스를 순차적으로 공급하는 데 있어서, 제1 환원력을 가지는 제1 환원성 반응 가스를 상기 기판 상에 공급한 후, 제2 환원력을 가지는 제2 환원성 반응 가스를 상기 기판 상에 공급하기 전에, 별도의 퍼지 공정이 수행될 수 있다.
도 6 및 도 7에 예시한 방법에 따라 ALD 공정을 이용하여 내측 인터페이스막 및 외측 인터페이스막을 형성하는 데 있어서, 내측 인터페이스막 및 외측 인터페이스막 각각의 두께를 제어하기 위하여 ALD 사이클 횟수를 조절할 수 있다. 또한, 도 6 및 도 7에 예시한 방법에 따라 ALD 공정을 이용하여 내측 인터페이스막 및 외측 인터페이스막을 형성할 때, 플라즈마, 광, 전압 등의 에너지를 인가할 수 있다. 이와 같이 에너지를 인가하는 시점은 다양하게 선택될 수 있다. 예를 들면, 상기 전구체를 상기 반응 공간 내부로 도입할 때, 상기 전구체를 상기 기판상에 흡착시킬 때, 퍼지 가스에 의한 배기 공정시, 상기 산화성 반응 가스를 반응 공간 내부로 도입할 때, 상기 환원성 반응 가스를 반응 공간 내부로 도입할 때, 또는 이들 각각의 시점 사이에 플라즈마, 광, 전압 등의 에너지를 인가할 수 있다. 또한, 도 6의 공정 P232 및 도 7의 공정 P252에 따라 전구체를 공급할 때, 상기 제1 금속을 포함하는 전구체과 함께 공급되는 다른 전구체, 반응 가스, 및 반응 조건을 적절히 선택함으로써, 다양한 종류의 내측 인터페이스막 또는 외측 인터페이스막을 형성할 수 있다.
도 8은 본 발명의 기술적 사상에 의한 일 예에 따른 집적회로 소자 제조 장치(400A)의 주요 구성을 개략적으로 도시한 도면이다.
도 8을 참조하면, 집적회로 소자 제조 장치(400A)는 반응 공간(RS)을 제공하는 챔버(410)를 구비한다. 챔버(410) 내에는 서로 대향하고 평행하게 연장되는 한 쌍의 전극(422, 424)이 배치될 수 있다.
일부 실시예들에서, 한 쌍의 전극(422, 424) 중 어느 하나의 전극에 HRF (high-frequency RF) 파워(416) 및/또는 LRF (low-frequency RF) 파워(418)를 인가하고 나머지 하나의 전극은 접지함으로써 상기 한 쌍의 전극(422, 424) 사이에 플라스마가 여기될 수 있다.
한 쌍의 전극(422, 424) 중 하부 전극(422)은 기판(WF)을 지지하는 서포트 역할을 수행할 수 있다. 하부 전극(422) 상에 지지되는 기판(WF)의 온도를 원하는 온도로 일정하게 유지할 수 있도록 하부 전극(422)에는 온도 조절 장치(428)가 내장될 수 있다. 하부 전극(422)은 승강 기구(430)에 연결된 지지 부재(432)에 의해 지지될 수 있다. 하부 전극(422)은 승강 기구(430) 및 지지 부재(432)에 의해 반응 공간(RS)의 상측의 처리 위치와 반응 공간(RS)의 하측의 반송 위치 사이에서 승강 가능하게 설치될 수 있다.
한 쌍의 전극(422, 424) 중 상부 전극(424)은 샤워 헤드 역할을 수행할 수 있다. 일부 실시예들에 있어서, 상부 전극(424)을 통해 가스들이 반응 공간(RS)으로 도입될 수 있다.
캐리어 가스(450)는 챔버(410) 내에서의 공정에 필요한 가스들을 챔버(410)의 반응 공간(RS) 내로 운반하는 역할을 수행할 수 있다. 일부 실시예들에 있어서, 캐리어 가스(450)는 반응 공간(RS) 내부의 미반응 물질 또는 반응 부산물들을 퍼지(purge)하는 역할을 수행할 수 있다. 캐리어 가스(450)는 He, Ne과 같은 불활성 기체, 또는 N2, CO2와 같은 활성이 극히 낮은 기체일 수 있으나, 이들에 한정되는 것은 아니다.
전구체(461)와, 제1 내지 제4 반응 가스(462, 463, 464, 465)는 각각 제1 내지 제5 공급 라인(L1, L2, L3, L4, L5)을 통해 반응 공간(RS)으로 도입될 수 있다. 제1 내지 제4 반응 가스(462, 463, 464, 465)는 산화성 반응 가스 및 환원성 반응 가스를 포함할 수 있다. 제1 내지 제5 공급 라인(L1, L2, L3, L4, L5)에는 각각 밸브(V1, V2, V3, V4, V5) 및 MFC( mass flow controller)(M1, M2, M3, M4, M5)가 장착되어 제1 내지 제5 공급 라인(L1, L2, L3, L4, L5)을 지나는 전구체(461) 및 제1 내지 제4 반응 가스(462, 463, 464, 465) 각각의 유량을 독립적으로 제어할 수 있다. 제1 내지 제5 공급 라인(L1, L2, L3, L4, L5)은 선택적으로 캐리어 가스 공급 라인(CL)과 합류될 수 있다.
챔버(410)의 측벽에는 광학 뷰포트(optical viewport)(412)가 구비될 수 있다. 반응 공간(RS)에 존재하는 가스들 또는 플라즈마로부터 방출되는 물질들을 광학 뷰포트(412)를 통해 관찰 또는 검사할 수 있다.
지지 부재(432)의 하부에는 플랜지부(434)가 설치되어 있고, 챔버(410)의 저면과 플랜지부(434)와의 사이에는 벨로우즈(436)가 연결될 수 있다. 벨로우즈(436)는 하부 전극(422)의 승강 동작에 수반하여 신축 가능한 구조를 가질 수 있다. 플랜지부(434) 및 벨로우즈(436)에 의해 챔버(410)의 아래에 반응 공간(RS)과 연통되는 하부 공간(LS)이 한정될 수 있다.
집적회로 소자 제조 장치(400A)는 챔버(410)의 측벽에 형성된 배기구(414)와, 배기구(414)에 연결된 배기부(470)를 포함할 수 있다. 배기부(470)는 배기구(414)에 연결된 배기관(472)과, 배기관(472)에 접속된 배기 기구(exhaust mechanism)(474)를 포함할 수 있다. 배기 기구(474)는 진공 펌프 또는 APC(auto pressure control) 밸브를 포함할 수 있다. 배기관(472)은 배기구(414)를 통해 챔버(410)의 반응 공간(RS)에 연결될 수 있다. 챔버(410) 내의 가스는 배기부(470)의 배기 기구(474)에 의해 배기관(472)을 통과하여 챔버(410)의 외부로 배기될 수 있다.
집적회로 소자 제조 장치(400A)는 배기 기구(474)의 하류측에 배치된 가스 농도 측정 장치(482)를 포함할 수 있다. 가스 농도 측정 장치(482)를 이용하여 챔버(410)로부터 배출되는 가스들로부터 산소 농도 및 수소 농도를 측정할 수 있다.
가스 농도 측정 장치(482)를 이용하여 측정된 산소 농도 또는 수소 농도가 기준 범위를 초과하면, 퍼지 공정을 통해 산소 농도 또는 수소 농도가 기준 범위에 포함되도록 제어할 수 있다. 일부 실시예들에서, 상기 산소 농도의 기준 범위는 약 10 vol% 미만이고, 상기 수소 농도의 기준 범위는 약 4 vol% 미만일 수 있다. 이와 같이, 챔버(410)로부터 배기되는 가스 내에서의 산소 농도 또는 수소 농도가 기준 범위에 포함되도록 제어함으로써, 챔버(410)의 내부 또는 외부에서 산소 가스 및 수소 가스가 공존함으로 인한 폭발 가능성을 제거할 수 있다. 이에 따라, 집적회로 소자 제조 장치(400A)를 이용하여 산화 공정 및 환원 공정을 수반하는 ALD 공정을 수행할 때 집적회로 소자 제조 장치(400A)에서의 안정성을 향상시킬 수 있다.
일부 실시예들에서, 가스 농도 측정 장치(482)는 비행시간형 질량분석기 (time of flight mass spectrometer, TOFMS), 적외선 분광기 (infrared spectrometer), 적외선 레이저를 이용하는 가스 센서, 또는 이들의 조합으로 이루어질 수 있다.
도 8에는 집적회로 소자 제조 장치(400A)에서 가스 농도 측정 장치(482)가 배기 기구(474)의 하류측에 배치된 경우를 예로 들어 설명하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 가스 농도 측정 장치(482)는 챔버(410)의 내부, 또는 챔버(410)와 배기 기구(474)와의 사이의 배기관(472)에 설치될 수도 있다.
도 9는 본 발명의 기술적 사상에 의한 다른 예에 따른 집적회로 소자 제조 장치(400B)의 주요 구성을 개략적으로 도시한 도면이다.
집적회로 소자 제조 장치(400B)는 도 8을 참조하여 설명한 집적회로 소자 제조 장치(400A)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자 제조 장치(400B)는 플랜지부(434)에 형성된 배기구(438)와, 배기구(438)에 연결된 배기부(490)를 포함한다. 배기부(490)는 배기구(438)에 연결된 배기관(492)과, 배기관(492)에 접속된 배기 기구(494)를 포함할 수 있다. 배기 기구(494)는 진공 펌프 또는 APC 밸브를 포함할 수 있다. 배기관(492)은 배기구(438)를 통해 하부 공간(LS)에 연결될 수 있다. 하부 공간(LS) 내의 가스 중 적어도 일부는 배기부(490)의 배기 기구(494)에 의해 배기관(492)을 통과하여 외부로 배기될 수 있다.
집적회로 소자 제조 장치(400B)는 배기 기구(494)의 하류측에 배치된 가스 농도 측정 장치(484)를 포함할 수 있다. 가스 농도 측정 장치(484)를 이용하여 하부 공간(LS)으로부터 배출되는 가스들로부터 산소 농도 및 수소 농도를 측정할 수 있다. 가스 농도 측정 장치(484)에 대한 보다 상세한 구성은 도 8을 참조하여 가스 농도 측정 장치(482)에 대하여 설명한 바와 같다.
하부 공간(LS)은 챔버(410)의 반응 공간(RS)과 연통되어 있는 공간으로서, 배기부(490)가 없는 경우 하부 공간(LS)의 저부에서는 배기가 원활하게 이루어지지 않고 잔류하는 가스가 존재할 수 있다. 그러나, 플랜지부(434)에 형성된 배기구(438)를 통해 배기부(490)가 연결되어 있으므로, 불필요한 가스들이 하부 공간(LS)에 잔류하는 일 없이 배기부(490)를 통해 원활하게 배기될 수 있다. 또한, 배기 기구(494)의 하류측에 배치된 가스 농도 측정 장치(484)를 이용하여 하부 공간(LS)으로부터 배출되는 가스들의 산소 농도 및 수소 농도를 측정하고, 측정된 산소 농도 또는 수소 농도가 기준 범위를 초과하는지 모니터하는 것이 가능하다.
가스 농도 측정 장치(484)를 이용하여 측정된 산소 농도 또는 수소 농도가 기준 범위를 초과하면, 퍼지 공정을 통해 산소 농도 또는 수소 농도가 기준 범위에 포함되도록 제어할 수 있다. 이와 같이, 챔버(410) 내부뿐 만 아니라 하부 공간(LS)으로부터 배기되는 가스 내에서의 산소 농도 또는 수소 농도가 기준 범위에 포함되도록 제어함으로써, 챔버(410) 내부뿐 만 아니라 하부 공간(LS) 내부에서도 산소 가스 및 수소 가스가 공존함으로 인한 폭발 가능성을 제거할 수 있다. 이에 따라, 집적회로 소자 제조 장치(400B)를 이용하여 산화 공정 및 환원 공정을 수반하는 ALD 공정을 수행할 때 집적회로 소자 제조 장치(400B)에서의 안정성을 향상시킬 수 있다.
도 9에는 집적회로 소자 제조 장치(400B)에서 가스 농도 측정 장치(484)가 배기 기구(494)의 하류측에 배치된 경우를 예로 들어 설명하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 가스 농도 측정 장치(484)는 하부 공간(LS)의 내부, 또는 하부 공간(LS)과 배기 기구(494)와의 사이의 배기관(492)에 설치될 수도 있다.
도 10은 본 발명의 기술적 사상에 의한 또 다른 예에 따른 집적회로 소자 제조 장치(400C)의 주요 구성을 개략적으로 도시한 도면이다.
집적회로 소자 제조 장치(400C)는 도 8을 참조하여 설명한 집적회로 소자 제조 장치(400A)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자 제조 장치(400C)는 가스 농도 측정 장치(482) 대신 가스 농도 측정 장치(580)를 포함한다.
일부 실시예들에서, 가스 농도 측정 장치(580)는 특정 가스 분자가 특정 파장의 광만을 흡수하는 특성을 이용하여 검출 대상 가스의 농도를 측정할 수 있다. 가스 농도 측정 장치(580)는 광학 뷰포트(412)를 통해 챔버(410) 내에 적외선 영역대의 광(582)을 조사하고, 챔버(410) 내부로부터 반사되는 반사광(584)으로부터 검출 대상 가스 분자의 광 흡수도를 측정하고, 그 측정 결과를 챔버(410) 내에 있는 검출 대상 가스의 가스 농도로 환산하는 방식에 의해 가스 농도를 측정하는 광학식 가스 농도 측정 장치일 수 있다. 그러나, 가스 농도 측정 장치(580)의 가스 농도 측정 방식이 상기 설명한 바에 한정되는 것은 아니다. 가스 농도 측정 장치(580)는 광학 뷰포트(412)를 통해 챔버(410) 내에 광(582)을 조사하는 과정을 포함하는 다양한 방식에 의해 챔버(410) 내에서의 산소 농도 및/또는 수소 농도를 측정할 수 있다.
일부 실시예들에서, 상기 적외선 영역대의 광(582)을 조사하는 데 필요한 적외선 레이저 광원으로서 챔버(410) 내의 검출 대상 가스, 예를 들면 산소 가스 또는 수소 가스를 감지하기에 충분한 양의 적외선을 방출할 수 있는 광원을 사용할 수 있다. 예를 들면, 상기 적외선 레이저 광원은 약 750 nm 내지 약 1 mm 범위의 근적외선(near infrared, NIR), 중적외선(mid IR), 및 원적외선(far IR) 대역을 포함하는 광원들 중에서 선택될 수 있다.
일부 실시예들에서, 가스 농도 측정 장치(580)를 사용하여 챔버(410) 내에서의 산소 농도 및/또는 수소 농도를 측정하는 경우, 챔버(410) 내에서는 플라즈마 공정이 수행되지 않을 수 있다.
가스 농도 측정 장치(580)를 이용하여 챔버(410)의 반응 공간(RS)에서의 산소 농도 또는 수소 농도를 측정하고, 측정된 산소 농도 또는 수소 농도가 기준 범위를 초과하는지의 여부를 모니터하는 것이 가능하다.
가스 농도 측정 장치(580)를 이용하여 측정된 산소 농도 또는 수소 농도가 기준 범위를 초과하면, 퍼지 공정을 통해 산소 농도 또는 수소 농도가 기준 범위에 포함되도록 제어할 수 있다. 이와 같이, 챔버(410) 내의 산소 농도 또는 수소 농도를 제어함으로써, 챔버(410) 내에서 산소 가스 및 수소 가스가 공존함으로 인한 폭발 가능성을 제거할 수 있다. 이에 따라, 집적회로 소자 제조 장치(400C)를 이용하여 산화 공정 및 환원 공정을 수반하는 ALD 공정을 수행할 때 집적회로 소자 제조 장치(400C)에서의 안정성을 향상시킬 수 있다.
도 8 내지 도 10을 참조하여 특정한 구성을 가지는 집적회로 소자 제조 장치(400A, 400B, 400C)에 대하여 설명하였으나, 본 발명의 기술적 사상이 도 8 내지 도 10에 예시한 구성에만 한정되는 것은 아니다. 예를 들면, 본 발명의 기술적 사상에 의한 집적회로 소자 제조 장치는 도 8 및 도 9에 예시한 가스 농도 측정 장치(482), 도 9에 예시한 가스 농도 측정 장치(484), 도 10에 예시한 가스 농도 측정 장치(580), 또는 이들의 조합을 포함할 수 있으며, 이들이 설치되는 위치는 특별히 제한되지 않고 챔버(410)의 내부 또는 외부에 설치되거나, 하부 공간(LS)의 내부 또는 외부에 설치될 수 있다.
도 11은 본 발명의 기술적 사상에 의한 실시예들에 따라 인터페이스막을 형성하기 위한 예시적인 방법을 구체적으로 설명하기 위한 플로차트이다. 도 11을 참조하여 설명하는 인터페이스막 형성 방법은 도 4의 공정 P220에 따른 복수의 인터페이스막 형성 공정, 도 5a의 공정 P222 또는 도 5b의 공정 P228에 따른 내측 인터페이스막 형성 공정, 또는 도 5a의 공정 P224 또는 도 5b의 공정 P226에 따른 외측 인터페이스막 형성 공정에 적용될 수 있다. 일부 실시예들에서, 도 11을 참조하여 설명하는 인터페이스막 형성 방법은 도 1 및 도 3에 예시한 제1 인터페이스막(162) 및 제2 인터페이스막(164), 도 1 및 도 2에 예시한 제1 인터페이스막(172) 및 제2 인터페이스막(174) 중에서 선택되는 적어도 하나의 인터페이스막을 형성하는 데 이용될 수 있다.
일부 실시예들에서, 도 11을 참조하여 설명하는 인터페이스막 형성 방법을 수행하기 위하여 도 8 내지 도 10에 예시한 집적회로 소자 제조 장치(400A, 400B, 400C) 중 어느 하나의 장치, 또는 집적회로 소자 제조 장치(400A, 400B, 400C)로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 구성을 가지는 집적회로 소자 제조 장치를 이용할 수 있다.
도 11을 참조하면, 공정 P272에서, 도 6을 참조하여 공정 P232에 대하여 설명한 바와 같은 방법으로 반응 공간 내에서 기판 상에 제1 금속을 포함하는 전구체를 공급하여 상기 제1 금속을 포함하는 금속 전구체층을 형성한다.
도 11의 공정 P274에서, 도 6의 공정 P234에 대하여 설명한 바와 같은 방법으로 상기 기판상에 퍼지 가스를 공급하여 상기 기판 상의 불필요한 부산물들을 제거한다.
도 11의 공정 P276에서, 도 6의 공정 P236에 대하여 설명한 바와 같은 방법으로 상기 기판 상에 산화성 반응 가스를 공급하여 상기 제1 금속의 산화물로 이루어지는 금속 산화막을 형성한다.
일부 실시예들에서, 도 11의 공정 P276에서 얻어지는 금속 산화막은 MoO2, MoO3, 또는 그 조합으로 이루어질 수 있다. 다른 일부 실시예들에서, 도 11의 공정 P276에서 얻어지는 금속 산화막은 NbO, NbO2, Nb2O5, 또는 그 조합으로 이루어질 수 있다. 또 다른 일부 실시예들에서, 도 11의 공정 P276에서 얻어지는 금속 산화막은 SnO, SnO2, 또는 그 조합으로 이루어질 수 있다.
도 11의 공정 P278에서, 도 6의 공정 P238에 대하여 설명한 바와 같은 방법으로 상기 기판상에 퍼지 가스를 공급하여 상기 기판 상의 불필요한 부산물들을 제거한다.
도 11의 공정 P280에서, 상기 기판 상의 반응 공간 내의 산소 농도, 또는 상기 반응 공간에 연결된 배기관 내의 산소 농도를 측정한다.
공정 P280에 따라 산소 농도를 측정하기 위하여, 도 8 및 도 9에 예시한 가스 농도 측정 장치(482), 도 9에 예시한 가스 농도 측정 장치(484), 도 10에 예시한 가스 농도 측정 장치(580), 또는 이들의 조합을 이용할 수 있다. 공정 P280에 따라 측정된 산소 농도가 기준 범위를 초과하면, 후속의 공정 P282로 진행하기 전에 공정 P280에서와 유사한 퍼지 공정을 더 수행하여, 상기 기판 상의 반응 공간 내의 산소 농도 또는 상기 반응 공간에 연결된 배기관 내의 산소 농도가 기준 범위, 예를 들면 약 10 vol% 미만의 범위 내에 포함되도록 제어할 수 있다.
도 11의 공정 P282에서, 도 7의 공정 P260에 대하여 설명한 바와 같은 방법으로 상기 기판 상에 환원성 반응 가스를 공급하여, 공정 P276에서 형성한 금속 산화막을 환원시켜 상기 금속 산화막에서의 산소 함량을 감소시킨다. 그 결과, 금속막, 또는 공정 P276에서 형성한 금속 산화막에서보다 더 작은 산소 함량을 가지는 금속 산화막이 얻어질 수 있다.
일부 실시예들에서, 공정 P282에서 얻어지는 금속막 또는 금속 산화막은 Mo, MoO2, 또는 그 조합으로 이루어질 수 있다. 다른 일부 실시예들에서, 공정 P282에서 얻어지는 금속막 또는 금속 산화막은 Nb, NbO, NbO2, 또는 그 조합으로 이루어질 수 있다. 또 다른 일부 실시예들에서, 공정 P282에서 얻어지는 금속막 또는 금속 산화막은 Sn, SnO, 또는 그 조합으로 이루어질 수 있다.
도 11의 공정 P284에서 도 11의 공정 P278에서와 유사한 방법으로 상기 기판상에 퍼지 가스를 공급하여 상기 기판상의 불필요한 부산물들을 제거한다.
도 11의 공정 P286에서, 상기 기판 상의 반응 공간 내의 수소 농도 또는 상기 반응 공간에 연결된 배기관 내의 수소 농도를 측정한다.
공정 P286에 따라 수소 농도를 측정하기 위하여, 도 8 및 도 9에 예시한 가스 농도 측정 장치(482), 도 9에 예시한 가스 농도 측정 장치(484), 도 10에 예시한 가스 농도 측정 장치(580), 또는 이들의 조합을 이용할 수 있다. 공정 P286에 따라 측정된 수소 농도가 기준 범위를 초과하면, 후속의 공정 P288로 진행하기 전에 공정 P284에서와 유사한 퍼지 공정을 더 수행하여, 상기 기판 상의 반응 공간 내의 수소 농도 또는 상기 반응 공간에 연결된 배기관 내의 수소 농도가 기준 범위, 예를 들면 약 4 vol% 미만의 범위 내에 포함되도록 제어할 수 있다.
도 11의 공정 P288에서, 인터페이스막의 목표 두께가 얻어졌는지 판단하고, 인터페이스막의 목표 두께가 얻어질 때까지 공정 P272 내지 공정 P286의 퇴적 사이클을 복수 회 반복할 수 있다. 도 11의 공정 P288에서, 인터페이스막의 목표 두께가 얻어졌으면 도 11을 참조하여 설명하는 공정들을 종료할 수 있다.
본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법에 따라 제조된 인터페이스막은 다양한 용도로 사용될 수 있다. 예를 들면, 상기 인터페이스막은 커패시터, 3 차원 CTF (charge trap flash) 셀, 트랜지스터, 금속 배선, 액정 소자, 태양 전지, 나노 구조체 등에 사용될 수 있으나, 상기 인터페이스막의 용도가 상기 예시된 바에 한정되는 것은 아니다.
도 12a 내지 도 12j는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(600) (도 12j 참조)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 12a를 참조하면, 복수의 활성 영역(AC)을 포함하는 기판(610) 상에 층간절연막(620)을 형성한 후, 층간절연막(620)을 관통하여 복수의 활성 영역(AC)에 연결되는 복수의 도전 영역(624)을 형성한다.
기판(610)은 도 1을 참조하여 기판(110)에 대하여 설명한 바와 대체로 동일한 구성을 가진다. 복수의 활성 영역(AC)은 복수의 소자분리 영역(612)에 의해 정의될 수 있다. 층간절연막(620)은 실리콘 산화막을 포함할 수 있다. 복수의 도전 영역(624)은 폴리실리콘, 금속, 도전성 금속 질화물, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있다.
도 12b를 참조하면, 층간절연막(620) 및 복수의 도전 영역(624)을 덮는 절연층(628)을 형성한다.
절연층(628)은 식각 정지층으로 사용될 수 있다. 절연층(628)은 층간절연막(620) 및 후속 공정에서 형성되는 몰드막(630) (도 12c 참조)에 대하여 식각 선택비를 가지는 절연 물질로 이루어질 수 있다. 일부 실시예들에서, 절연층(628)은 실리콘 질화물, 실리콘 산화질화물, 또는 이들의 조합으로 이루어질 수 있다.
도 12c를 참조하면, 절연층(628) 위에 몰드막(630)을 형성한다. 몰드막(630)은 산화막으로 이루어질 수 있다. 일부 실시예들에서, 몰드막(630)은 지지막(도시 생략)을 포함할 수 있다. 상기 지지막은 몰드막(630)에 대하여 식각 선택비를 가지는 물질로 형성될 수 있다.
도 12d를 참조하면, 몰드막(630) 위에 희생막(642) 및 마스크 패턴(644)을 차례로 형성한다.
희생막(642)은 산화막으로 이루어질 수 있다. 희생막(642)은 몰드막(630)에 포함된 지지막을 보호하는 역할을 할 수 있다. 마스크 패턴(644)은 산화막, 질화막, 폴리실리콘막, 포토레지스트막, 또는 이들의 조합으로 이루어질 수 있다. 마스크 패턴(644)에 의해 커패시터의 하부 전극이 형성될 영역이 정의될 수 있다.
도 12e를 참조하면, 도 12d의 결과물에서 마스크 패턴(644)을 식각 마스크로 이용하고 절연층(628)을 식각 정지층으로 이용하여 희생막(642) 및 몰드막(630)을 건식 식각하여, 복수의 홀(H1)을 한정하는 희생 패턴(642P) 및 몰드 패턴(630P)을 형성한다. 이 때, 과도 식각에 의해 상기 절연층(628)도 식각되어 복수의 도전 영역(624)을 노출시키는 절연 패턴(628P)이 형성될 수 있다.
도 12f를 참조하면, 도 12e의 결과물로부터 마스크 패턴(644)을 제거한 후, 복수의 홀(H1) 각각의 내부에서 복수의 도전 영역(624)의 표면, 절연 패턴(628P)의 표면, 몰드 패턴(630P)의 표면, 및 희생 패턴(642P)의 표면을 덮는 하부 전극 형성용 도전막(650)을 형성한다.
하부 전극 형성용 도전막(650)은 복수의 홀(H1) 각각의 내부 공간이 일부 남도록 복수의 홀(H1)의 내부 측벽에 컨포멀(conformal)하게 형성될 수 있다.
하부 전극 형성용 도전막(650)의 구성 물질은 도 1을 참조하여 하부 전극(130)의 구성 물질에 대하여 설명한 바와 같다. 하부 전극 형성용 도전막(650)을 형성하기 위하여, CVD, MOCVD (metal organic CVD), 또는 ALD 공정을 이용할 수 있다.
도 12g를 참조하면, 도 12f의 결과물에서 하부 전극 형성용 도전막(650)의 상부를 부분적으로 제거하여 하부 전극 형성용 도전막(650)을 복수의 하부 전극(LE)으로 분리한다.
복수의 하부 전극(LE)을 형성하기 위하여, 몰드 패턴(630P)의 상면이 노출될 까지 하부 전극 형성용 도전막(650)의 상부측 일부와 희생 패턴(642P)(도 12f 참조)을 에치백 또는 CMP (chemical mechanical polishing) 공정을 이용하여 제거할 수 있다.
도 12h를 참조하면, 도 12g의 결과물에서 몰드 패턴(630P)을 제거하여, 실린더 형상의 복수의 하부 전극(LE)의 외부 표면들을 노출시킨다.
도 12i를 참조하면, 복수의 하부 전극(LE) 위에 유전막 구조물(660)을 형성한다.
일부 실시예들에서, 유전막 구조물(660)은 도 1을 참조하여 설명한 바와 같은 하부 인터페이스막(160), 유전막(150), 및 상부 인터페이스막(170)의 적층 구조를 가질 수 있다. 다른 일부 실시예들에서, 유전막 구조물(660)은 도 2를 참조하여 설명한 바와 같은 유전막(150) 및 상부 인터페이스막(170)의 적층 구조를 가질 수 있다. 또 다른 일부 실시예들에서, 유전막 구조물(660)은 도 3을 참조하여 설명한 바와 같은 하부 인터페이스막(160) 및 유전막(150)의 적층 구조를 가질 수 있다.
유전막 구조물(660)은 복수의 하부 전극(LE)의 노출 표면들을 컨포멀하게 덮도록 형성될 수 있다. 유전막 구조물(660)은 ALD 공정에 의해 형성될 수 있다.
유전막 구조물(660)을 형성하기 위하여 도 4, 도 5a, 도 5b, 도 6, 도 7, 및 도 11을 참조하여 설명한 방법들 중 적어도 하나의 방법을 이용할 수 있다. 유전막 구조물(660)을 형성하기 위하여 도 8 내지 도 10에 예시한 집적회로 소자 제조 장치(400A, 400B, 400C) 중 어느 하나의 장치, 또는 집적회로 소자 제조 장치(400A, 400B, 400C)로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 구성을 가지는 집적회로 소자 제조 장치를 이용할 수 있다.
일부 실시예들에서, 유전막 구조물(660)이 형성된 결과물을 약 500 ∼ 1150 ℃의 온도하에서 어닐링할 수 있다.
도 12j를 참조하면, 유전막 구조물(660) 상에 상부 전극(UE)을 형성한다. 하부 전극(LE), 유전막 구조물(660), 및 상부 전극(UE)에 의해 커패시터(670)가 구성될 수 있다.
상부 전극(UE)의 구성 물질은 도 1을 참조하여 상부 전극(140)의 구성 물질에 대하여 설명한 바와 동일하다. 상부 전극(UE)을 형성하기 위하여, CVD, MOCVD, PVD, 또는 ALD 공정을 이용할 수 있다.
도 13a 내지 도 13c는 도 12j에 예시한 집적회로 소자(600)의 유전막 구조물(660)의 다양한 예들을 설명하기 위한 단면도들로서, 도 12j에서 "VI"으로 표시한 부분에 대응하는 부분을 확대하여 도시한 단면도들이다.
도 13a를 참조하면, 집적회로 소자(600)의 유전막 구조물(660)은 하부 인터페이스막(160), 유전막(150), 및 상부 인터페이스막(170)의 적층 구조를 가질 수 있다. 다른 일부 실시예들에서, 유전막 구조물(660)은 유전막(150) 및 상부 인터페이스막(170)의 적층 구조를 가질 수 있다. 또 다른 일부 실시예들에서, 유전막 구조물(660)은 하부 인터페이스막(160) 및 유전막(150)의 적층 구조를 가질 수 있다.
도 13a 내지 도 13c에 예시한 하부 인터페이스막(160), 유전막(150), 및 상부 인터페이스막(170)에 대한 보다 상세한 구성은 도 1 내지 도 3을 참조하여 설명한 바와 같다.
도 12a 내지 도 12j를 참조하여 설명한 집적회로 소자(600)의 제조 방법에서, 실린더형 하부 전극(LE) 대신 내부 공간이 없는 필라(pillar)형 하부 전극, 또는 평판형(planar) 하부 전극을 형성할 수도 있으며, 유전막 구조물(660)은 상기 필라형 하부 전극 또는 평판형 하부 전극을 컨포멀하게 덮도록 형성될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
130: 하부 전극, 140: 상부 전극, 150: 유전막, 160: 하부 인터페이스막, 162: 제1 인터페이스막, 164: 제2 인터페이스막, 170: 상부 인터페이스막, 172: 제1 인터페이스막, 174: 제2 인터페이스막.

Claims (20)

  1. 전극과,
    상기 전극에 대면하는 유전막과,
    상기 전극과 상기 유전막과의 사이에 개재되고 제1 금속을 포함하는 복수의 인터페이스막을 포함하고,
    상기 복수의 인터페이스막은 산소 함량이 서로 다른 제1 인터페이스막 및 제2 인터페이스막을 포함하는 집적회로 소자.
  2. 제1항에 있어서,
    상기 제1 인터페이스막 및 상기 제2 인터페이스막은 각각 상기 제1 금속의 산화물로 이루어지고,
    상기 제1 인터페이스막 및 제2 인터페이스막 중 상기 유전막에 더 가까운 막에서의 산소 함량이 더 큰 집적회로 소자.
  3. 제1항에 있어서,
    상기 제1 인터페이스막은 상기 유전막에 접하고 상기 제1 금속의 산화물로 이루어지고,
    상기 제2 인터페이스막은 상기 전극에 접하고 상기 제1 금속으로 이루어지는 집적회로 소자.
  4. 제1항에 있어서,
    상기 전극은 상기 제1 금속, 상기 제1 금속의 질화물, 상기 제1 금속의 산화물, 또는 이들의 조합으로 이루어지는 집적회로 소자.
  5. 제1항에 있어서,
    상기 유전막은 상기 제1 금속과 다른 제3 금속을 포함하고,
    상기 제1 금속의 전기 음성도(electronegativity)는 상기 제3 금속의 전기 음성도보다 더 큰 집적회로 소자.
  6. 제1항에 있어서,
    상기 제1 금속은 Mo, Nb, Sn, Ta, Ti, In, Ni, Co, W, 및 Ru 중에서 선택되는 집적회로 소자.
  7. 서로 마주 보는 하부 전극 및 상부 전극과,
    상기 하부 전극과 상기 상부 전극과의 사이에 개재된 유전막과,
    상기 하부 전극과 상기 유전막과의 사이에 재개되고 제1 금속을 포함하는 하부 인터페이스막과,
    상기 유전막과 상기 상부 전극과의 사이에 재개되고 상기 제1 금속을 포함하는 상부 인터페이스막을 포함하고,
    상기 하부 인터페이스막 및 상기 상부 인터페이스막은 각각 산소 함량이 서로 다른 복수의 인터페이스막을 포함하는 집적회로 소자.
  8. 제7항에 있어서,
    상기 하부 인터페이스막 및 상기 상부 인터페이스막 중 적어도 하나는
    상기 유전막에 접하고 제1 산소 함량을 가지는 내측 인터페이스막과,
    상기 내측 인터페이스막을 사이에 두고 상기 유전막으로부터 이격되고, 상기 제1 산소 함량보다 더 작은 제2 산소 함량을 가지는 외측 인터페이스막을 포함하는 집적회로 소자.
  9. 제8항에 있어서,
    상기 외측 인터페이스막은 도전성 막인 집적회로 소자.
  10. 제7항에 있어서,
    상기 하부 인터페이스막 및 상기 상부 인터페이스막 중 적어도 하나는
    상기 유전막에 접하고, 상기 제1 금속(M)의 산화물 MxOy (여기서, x는 1 또는 2이고, y는 1 내지 5의 정수)로 이루어지는 내측 인터페이스막과,
    상기 내측 인터페이스막을 사이에 두고 상기 유전막으로부터 이격되고, 상기 제1 금속(M), 또는 상기 내측 인터페이스막에서의 산소 함량보다 더 작은 산소 함량을 가지는 상기 제1 금속(M)의 산화물 MqOr (여기서, q는 1이고, r는 1 또는 2)로 이루어지는 외측 인터페이스막을 포함하는 집적회로 소자.
  11. 제7항에 있어서,
    상기 유전막은 상기 제1 금속과 다른 제2 금속을 포함하고,
    상기 제1 금속의 전기 음성도는 상기 제2 금속의 전기 음성도보다 더 큰 집적회로 소자.
  12. 반응 공간 내에서 제1 금속을 포함하는 전구체, 산화성 반응 가스, 및 환원성 반응 가스를 이용하여 기판 상에 산소 함량이 서로 다른 복수의 인터페이스막을 연속적으로 형성하는 단계를 포함하는 집적회로 소자의 제조 방법.
  13. 제12항에 있어서,
    상기 복수의 인터페이스막을 형성하는 단계는
    상기 제1 금속을 포함하는 제1 금속 산화물로 이루어지는 내측 인터페이스막을 형성하는 단계와,
    상기 제1 금속, 또는 상기 제1 금속을 포함하는 제2 금속 산화물로서 상기 제1 금속 산화물에서보다 더 작은 산소 함량을 가지는 상기 제2 금속 산화물로 이루어지는 외측 인터페이스막을 형성하는 단계를 포함하고,
    상기 내측 인터페이스막을 형성하는 단계와 상기 외측 인터페이스막을 형성하는 단계는 상기 반응 공간 내에서 인시튜로 수행되는 집적회로 소자의 제조 방법.
  14. 제12항에 있어서,
    상기 복수의 인터페이스막을 형성하는 단계는
    상기 기판 상에 상기 제1 금속을 포함하는 전구체를 공급하는 단계와, 상기 기판 상에 상기 산화성 반응 가스를 공급하는 단계를 포함하는 하나의 제1 퇴적 사이클을 복수 회 수행하여 내측 인터페이스막을 형성하는 단계와,
    상기 기판 상에 상기 제1 금속을 포함하는 전구체를 공급하는 단계와, 상기 기판 상에 상기 산화성 반응 가스를 공급하는 단계와, 상기 기판 상에 상기 환원성 반응 가스를 공급하는 단계를 포함하는 하나의 제2 퇴적 사이클을 복수 회 수행하여 외측 인터페이스막을 형성하는 단계를 포함하는 집적회로 소자의 제조 방법.
  15. 반응 공간 내에서 기판 상에 제1 금속을 포함하는 제1 인터페이스막을 형성하는 단계와,
    상기 반응 공간 내에서 상기 제1 인터페이스막을 형성하는 단계와 인시튜로 상기 제1 인터페이스막 상에 상기 제1 인터페이스막의 산소 함량과 다른 산소 함량을 가지는 제2 인터페이스막을 형성하는 단계를 포함하고,
    상기 제1 인터페이스막을 형성하는 단계 및 상기 제2 인터페이스막을 형성하는 단계 중 적어도 하나의 단계는
    상기 기판 상에 상기 제1 금속을 포함하는 전구체를 공급하는 단계와,
    상기 기판 상에 산화성 반응 가스를 공급하는 단계와,
    상기 기판 상에 상기 산화성 반응 가스를 공급한 후 상기 반응 공간 내의 산소 농도 또는 상기 반응 공간에 연결된 배기관 내의 산소 농도를 측정하는 단계와,
    상기 기판 상에 환원성 반응 가스를 공급하는 단계와,
    상기 기판 상에 상기 환원성 반응 가스를 공급한 후 상기 반응 공간 내의 수소 농도 또는 상기 반응 공간에 연결된 배기관 내의 수소 농도를 측정하는 단계를 포함하는 집적회로 소자의 제조 방법.
  16. 제15항에 있어서,
    상기 산소 농도를 측정하는 단계 및 상기 수소 농도를 측정하는 단계 중 적어도 하나의 단계에서는 비행시간형 질량분석기 (time of flight mass spectrometer, TOFMS), 적외선 분광기 (infrared spectrometer), 적외선 레이저를 이용하는 가스 센서, 또는 이들의 조합으로 이루어지는 가스 농도 측정 장치를 이용하는 집적회로 소자의 제조 방법.
  17. 제15항에 있어서,
    상기 산소 농도를 측정하는 단계 및 상기 수소 농도를 측정하는 단계 중 적어도 하나의 단계에서는 광학식 가스 농도 측정 장치를 이용하고,
    상기 광학식 가스 농도 측정 장치는 상기 반응 공간의 외부로부터 상기 반응 공간에 적외선 레이저를 조사하도록 구성되고 상기 반응 공간으로부터 반사되는 반사광으로부터 상기 반응 공간에서의 검출 대상 가스의 농도를 검출하도록 구성된 집적회로 소자의 제조 방법.
  18. 제15항에 따른 방법에 의해 집적회로 소자를 제조하기 위한 집적회로 소자 제조 장치에 있어서,
    상기 반응 공간을 제공하는 챔버와,
    상기 챔버 내의 가스를 외부로 배기하기 위하여 상기 챔버에 연결된 적어도 하나의 배기관과,
    상기 챔버의 측벽에 형성된 광학 뷰포트(optical viewport)와,
    상기 적어도 하나의 배기관 및 상기 챔버의 내부 중에서 선택되는 적어도 하나의 위치에서의 산소 농도 및 수소 농도를 검출하도록 구성된 적어도 하나의 가스 농도 측정 장치를 포함하는 집적회로 소자 제조 장치.
  19. 제18항에 있어서,
    상기 적어도 하나의 가스 농도 측정 장치는 상기 적어도 하나의 배기관 및 상기 챔버의 내부 중에서 선택되는 적어도 하나의 위치에 설치된 집적회로 소자 제조 장치.
  20. 제18항에 있어서,
    상기 챔버의 하부에서 상기 반응 공간과 연통되는 하부 공간을 한정하는 플랜지부를 더 포함하고,
    상기 적어도 하나의 배기관은 상기 반응 공간의 가스를 외부로 배출하기 위하여 상기 챔버에 연결된 제1 배기관과, 상기 하부 공간의 가스를 외부로 배출하기 위하여 상기 플랜지부에 연결된 제2 배기관을 포함하고,
    상기 적어도 하나의 가스 농도 측정 장치는 상기 제2 배기관에 설치된 가스 농도 측정 장치를 포함하는 집적회로 소자 제조 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210024401A (ko) * 2019-08-23 2021-03-05 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 높은 브레이크다운 전압을 갖는 금속-절연체-금속 커패시터

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200145871A (ko) * 2019-06-11 2020-12-31 삼성전자주식회사 집적회로 소자 및 그 제조 방법
KR20230102875A (ko) 2021-12-30 2023-07-07 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법

Citations (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000029860A (ko) * 1999-02-06 2000-05-25 가나이 쓰도무 반도체장치및그제조방법
KR20000050306A (ko) * 1999-01-05 2000-08-05 윤종용 탄탈륨 산화막을 갖춘 커패시터 제조방법
KR20010020948A (ko) * 1999-06-02 2001-03-15 이데이 노부유끼 유전체 커패시터와 메모리 및 그들의 제조 방법
KR20010078553A (ko) * 2000-02-09 2001-08-21 박종섭 반도체 소자의 캐패시터 제조 방법
JP2003017581A (ja) * 2001-06-28 2003-01-17 Toshiba Corp 半導体装置及びその製造方法
JP2004039728A (ja) * 2002-07-01 2004-02-05 Toshiba Corp 半導体装置及びその製造方法
KR20050014311A (ko) * 2003-07-30 2005-02-07 삼성전자주식회사 아날로그 커패시터 제조방법
KR20050080407A (ko) * 2004-02-09 2005-08-12 삼성전자주식회사 아날로그 캐패시터 및 그 제조방법
JP2006089790A (ja) * 2004-09-22 2006-04-06 L'air Liquide Sa Pour L'etude & L'exploitation Des Procede S Georges Claude 貴金属膜、貴金属酸化物膜、および貴金属ケイ化物膜の製造方法
KR20070023148A (ko) * 2005-08-23 2007-02-28 매그나칩 반도체 유한회사 Mim 커패시터 및 그 제조방법
KR20070030434A (ko) * 2005-09-13 2007-03-16 삼성전자주식회사 유전막 구조물 형성 방법 및 이를 이용한 커패시터 형성방법
US20070090461A1 (en) * 2004-12-03 2007-04-26 Texas Instruments Incorporated Ferroelectric Capacitor with Parallel Resistance for Ferroelectric Memory
JP2008071826A (ja) * 2006-09-12 2008-03-27 Fujitsu Ltd 半導体装置及びその製造方法
JP2011129879A (ja) * 2009-11-20 2011-06-30 Hitachi Kokusai Electric Inc 半導体装置の製造方法、基板処理方法および基板処理装置
JP2012009788A (ja) * 2010-06-28 2012-01-12 Tokyo Electron Ltd 成膜方法及び処理システム
KR20140085330A (ko) * 2012-12-27 2014-07-07 도쿄엘렉트론가부시키가이샤 금속 망간막의 성막 방법, 처리 시스템, 전자 디바이스의 제조 방법 및 전자 디바이스
US20150087130A1 (en) * 2013-09-20 2015-03-26 Elpida Memory, Inc DRAM MIM Capacitor Using Non-Noble Electrodes
KR20170063336A (ko) * 2015-11-30 2017-06-08 가부시키가이샤 필테크 성막 장치

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100673203B1 (ko) 2000-12-28 2007-01-22 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법
US20030017266A1 (en) 2001-07-13 2003-01-23 Cem Basceri Chemical vapor deposition methods of forming barium strontium titanate comprising dielectric layers, including such layers having a varied concentration of barium and strontium within the layer
KR100732748B1 (ko) 2001-12-20 2007-06-27 주식회사 하이닉스반도체 반도체소자의 커패시터 제조방법
US7842581B2 (en) 2003-03-27 2010-11-30 Samsung Electronics Co., Ltd. Methods of forming metal layers using oxygen gas as a reaction source and methods of fabricating capacitors using such metal layers
JP4937771B2 (ja) 2007-01-18 2012-05-23 東京エレクトロン株式会社 成膜方法及びキャパシタ形成方法
KR100906616B1 (ko) 2007-07-14 2009-07-09 경북대학교 산학협력단 니켈 실리사이드막상의 탄소 함량 제어방법
KR20090022801A (ko) 2007-08-31 2009-03-04 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR101544198B1 (ko) 2007-10-17 2015-08-12 한국에이에스엠지니텍 주식회사 루테늄 막 형성 방법
KR101013818B1 (ko) 2008-08-01 2011-02-14 세종대학교산학협력단 원자층 증착법에 의한 금속 박막 증착 방법
US8617949B2 (en) * 2009-11-13 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor and method for making same
US8318572B1 (en) 2010-02-19 2012-11-27 Intermolecular, Inc. Inexpensive electrode materials to facilitate rutile phase titanium oxide
US8813325B2 (en) 2011-04-12 2014-08-26 Intermolecular, Inc. Method for fabricating a DRAM capacitor
JP2012223692A (ja) 2011-04-19 2012-11-15 Hitachi Ltd 触媒
WO2013089711A1 (en) 2011-12-14 2013-06-20 Intel Corporation Metal-insulator-metal (mim) capacitor with insulator stack having a plurality of metal oxide layers
US9431474B2 (en) * 2011-12-20 2016-08-30 Imec Metal-insulator-metal stack and method for manufacturing the same
US9171960B2 (en) 2013-01-25 2015-10-27 Qualcomm Mems Technologies, Inc. Metal oxide layer composition control by atomic layer deposition for thin film transistor
US9178006B2 (en) * 2014-02-10 2015-11-03 Intermolecular, Inc. Methods to improve electrical performance of ZrO2 based high-K dielectric materials for DRAM applications
US20160099304A1 (en) * 2014-10-06 2016-04-07 Intermolecular, Inc. MoNx as a Top Electrode for TiOx Based DRAM Applications
US20160133691A1 (en) * 2014-11-06 2016-05-12 Intermolecular, Inc. DRAM MIMCAP Stack with MoO2 Electrode
US9859392B2 (en) * 2015-09-21 2018-01-02 Samsung Electronics Co., Ltd. Integrated circuit device and method of manufacturing the same
US9564310B1 (en) * 2015-11-18 2017-02-07 International Business Machines Corporation Metal-insulator-metal capacitor fabrication with unitary sputtering process

Patent Citations (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000050306A (ko) * 1999-01-05 2000-08-05 윤종용 탄탈륨 산화막을 갖춘 커패시터 제조방법
KR20000029860A (ko) * 1999-02-06 2000-05-25 가나이 쓰도무 반도체장치및그제조방법
KR20010020948A (ko) * 1999-06-02 2001-03-15 이데이 노부유끼 유전체 커패시터와 메모리 및 그들의 제조 방법
KR20010078553A (ko) * 2000-02-09 2001-08-21 박종섭 반도체 소자의 캐패시터 제조 방법
JP2003017581A (ja) * 2001-06-28 2003-01-17 Toshiba Corp 半導体装置及びその製造方法
JP2004039728A (ja) * 2002-07-01 2004-02-05 Toshiba Corp 半導体装置及びその製造方法
KR20050014311A (ko) * 2003-07-30 2005-02-07 삼성전자주식회사 아날로그 커패시터 제조방법
KR20050080407A (ko) * 2004-02-09 2005-08-12 삼성전자주식회사 아날로그 캐패시터 및 그 제조방법
JP2006089790A (ja) * 2004-09-22 2006-04-06 L'air Liquide Sa Pour L'etude & L'exploitation Des Procede S Georges Claude 貴金属膜、貴金属酸化物膜、および貴金属ケイ化物膜の製造方法
US20070090461A1 (en) * 2004-12-03 2007-04-26 Texas Instruments Incorporated Ferroelectric Capacitor with Parallel Resistance for Ferroelectric Memory
KR20070023148A (ko) * 2005-08-23 2007-02-28 매그나칩 반도체 유한회사 Mim 커패시터 및 그 제조방법
KR20070030434A (ko) * 2005-09-13 2007-03-16 삼성전자주식회사 유전막 구조물 형성 방법 및 이를 이용한 커패시터 형성방법
JP2008071826A (ja) * 2006-09-12 2008-03-27 Fujitsu Ltd 半導体装置及びその製造方法
JP2011129879A (ja) * 2009-11-20 2011-06-30 Hitachi Kokusai Electric Inc 半導体装置の製造方法、基板処理方法および基板処理装置
JP2012009788A (ja) * 2010-06-28 2012-01-12 Tokyo Electron Ltd 成膜方法及び処理システム
KR20140085330A (ko) * 2012-12-27 2014-07-07 도쿄엘렉트론가부시키가이샤 금속 망간막의 성막 방법, 처리 시스템, 전자 디바이스의 제조 방법 및 전자 디바이스
US20150087130A1 (en) * 2013-09-20 2015-03-26 Elpida Memory, Inc DRAM MIM Capacitor Using Non-Noble Electrodes
KR20170063336A (ko) * 2015-11-30 2017-06-08 가부시키가이샤 필테크 성막 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210024401A (ko) * 2019-08-23 2021-03-05 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 높은 브레이크다운 전압을 갖는 금속-절연체-금속 커패시터
US11171199B2 (en) 2019-08-23 2021-11-09 Taiwan Semiconductor Manufacturing Co., Ltd. Metal-insulator-metal capacitors with high breakdown voltage

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