KR20050080407A - 아날로그 캐패시터 및 그 제조방법 - Google Patents
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Abstract
아날로그 캐패시터 및 그 제조방법이 제공된다. 상기 아날로그 캐패시터는 하부 도전막을 포함하는 하부전극을 구비한다. 상기 하부 도전막 상에 배치된 캐패시터 유전막을 포함한다. 또한, 상기 하부전극과 대향되도록 상기 캐패시터 유전막 상에 배치되되, 적어도, 상기 캐패시터 유전막과 접하는 상부 고저항층으로 이루어지는 상부전극을 포함한다. 더 나아가 상기 아날로그 캐패시터는 상기 하부 도전막 및 상기 캐패시터 유전막 사이에 개재된 하부 고저항층을 더 포함한다. 상기 하부전극 및 상기 상부전극 사이에 전압인가시 상기 캐패시터 유전막과 접하는 부분의 상기 하부 고저항층에 생성되는 하부 공핍층을 더 포함한다. 또한, 상기 하부전극 및 상기 상부전극 사이에 전압 인가시 상기 캐패시터 유전막과 접하는 부분의 상기 상부 고저항층에 생성되되, 상기 하부 공핍층과 동일하거나 근사한 값의 캐패시턴스를 갖는 상부 공핍층을 더 포함한다.
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로 특히, 아날로그 캐패시터 및 그 제조방법에 관한 것이다.
아날로그 캐패시터는 AD 컨버터(analog to digital converter), RF 소자, 스위칭 캐패시터 필터, 시모스 이미지 센서(CMOS image sensor; CIS) 등에 사용되는 단위소자이다. 상기 아날로그 캐패시터는 인가전압을 바꾸면 유전막 양단의 전극들에 축적되는 전하량이 변하는 것을 이용하여 정보를 얻는 캐패시터이다.
캐패시터에 전압(V)을 인가하였을 때, 유전막 양단의 전극들에 축적되는 전하량 Q는 [수학식 1]로 나타낼 수 있다.
여기서, C는 캐패시터의 정전용량, 즉 캐패시턴스를 나타낸다.
캐패시턴스(C)가 일정한 값을 갖는 경우, 전하량(Q)은 전압(V)에 선형으로 비례한다. 전압(V)의 일정값에 대해 캐패시터에 축적되는 전하량은 일정하다. 따라서, 동작 전압의 범위 내에서 전압을 분할하여, 각 분할된 전압들에 대응하는 전하량들을 각각 하나의 정보(bit)로 사용할 수 있다.
아날로그 캐패시터에서 많은 정보(high bits)를 얻기 위해서는 분할된 전압들에 대응하는 전하량들의 차이가 크고 일정해야 한다. 이를 위해, 아날로그 캐패시터에 사용되는 유전막은 캐패시턴스의 전압효율(voltage coefficient of capacitance, VCC), 즉 전압에 따른 캐패시턴스의 변화량이 작을 것이 요구된다.
한편, 유전막의 캐패시턴스는 일반적으로 전압에 의존한다. 즉 캐패시턴스 (C(V))는 인가전압(V)의 함수로 표현되며, [수학식 2]의 이차함수로 피팅(fitting)할 수 있다.
여기서, C(0)는 인가전압 0 V에서 캐패시터가 갖는 캐패시턴스를 나타내고, a와 b는 각각 VCC의 2차항 계수(qudratic coefficient) 및 VCC의 일차항 계수로서 선형 계수(linear coefficient)를 나타낸다. 따라서, VCC가 작은 값을 갖기 위해서는 a 및 b가 0에 가까워야 한다.
종래 PIP(polysilicon/insulator/polysilicon)구조 또는 MIS(metal/insula tor/polysilicon)구조를 갖는 캐패시터는 동작시 폴리실리콘 전극에 공핍층 (depletion)이 형성된다. 이러한 공핍층은 유전막의 두께를 실질적으로 증가시키는 것과 같은 효과를 초래하여 캐패시터의 캐패시턴스를 감소시킴은 물론 VCC 특성을 악화시킨다. 따라서, 이를 방지하기 위하여 아날로그 캐패시터에 있어서는 MIM(metal/insulator/metal)구조가 채용되고 있다.
그러나, 상기 MIM 구조를 갖는 아날로그 캐패시터에 있어서도 전극 산화에 의한 VCC 특성악화라는 문제는 여전히 남아있다. 수직적으로 적층하는 반도체 공정의 특성상 캐패시터 하부전극을 형성한 후 여러 공정들이 수행되며 이러한 공정중에 상기 캐패시터 하부전극의 표면이 산화될 수 있다. 특히, 반도체 소자의 고집적화에 따라 유전막의 재료가 실리콘 질화막에서 고유전율을 갖는 산화물계열로 변경됨에 따라 상기 하부전극 상에 상기 유전막을 형성하는 과정중에 상기 하부전극의 표면이 산화될 수 있다. 이를 방지하기 위하여 상기 하부전극의 표면을 급속열질화처리(rapid thermal nitridation;RTN) 하거나 질소 플라즈마처리 하는 방법이 수행되고 있다. 그러나, 이경우에도 상기 하부전극 표면의 산화를 완전히 방지하기는 어려우며 특히, 상기 캐패시터 유전막의 막질 개선을 위해 후속 산소 큐어링(curing) 공정이 수행되는 경우 상기 하부전극의 산화억제는 더욱 힘들어 진다. 상술한 바와 같이 상기 아날로그 캐패시터의 하부전극이 산화되면 산화된 부분의 저항이 높아지게 되고 상기 아날로그 캐패시터가 동작시 상기 하부전극의 산화된 부분에 공핍층이 생성될 수 있다. 그 결과, 상기 VCC값, 특히 [수학식 2]의 일차항의 계수(b)를 증가시키게 되어 바람직하지 못하다.
이와 관련하여 캐패시터의 전압효율특성을 개선하기 위하여 서로 다른 전기적 특성을 갖는 유전막들의 적층막을 적용하는 캐패시터와 그 제조방법이 미국특허 제6,341,056호에 "다중 복합 유전막을 갖는 캐패시터와 그것을 제조하는 방법 {Capaciotor with multiple-component dielectric and method of fabricating same}"이라는 제목으로 개시되어 있다.
본 발명이 이루고자 하는 기술적 과제는 개선된 VCC특성을 갖는 아날로그 캐패시터를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 아날로그 캐패시터의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 이루기 위하여 본 발명은 개선된 VCC특성을 갖는 아날로그 캐패시터를 제공한다. 상기 아날로그 캐패시터는 하부 도전막을 포함하는 하부전극을 구비한다. 상기 하부 도전막 상에 배치된 캐패시터 유전막을 포함한다. 또한, 상기 하부전극과 대향되도록 상기 캐패시터 유전막 상에 배치되되, 적어도, 상기 캐패시터 유전막과 접하는 상부 고저항층으로 이루어지는 상부전극을 포함한다.
더 나아가 본 발명에 의하면 상기 하부 도전막 및 상기 캐패시터 유전막 사이에 개재된 하부 고저항층을 더 포함한다. 상기 하부전극 및 상기 상부전극 사이에 전압인가시 상기 캐패시터 유전막과 접하는 부분의 상기 하부 고저항층에 생성되는 하부 공핍층을 더 포함한다. 또한, 상기 하부전극 및 상기 상부전극 사이에 전압 인가시 상기 캐패시터 유전막과 접하는 부분의 상기 상부 고저항층에 생성되되, 상기 하부 공핍층과 동일하거나 근사한 값의 캐패시턴스를 갖는 상부 공핍층을 더 포함한다.
또한, 본 발명에 의하면 상기 캐패시터 유전막은 캐패시턴스-전압곡선의 이차항의 계수가 양의 값을 가지는 유전막일 수 있다.
본 발명의 일실시예에 의하면 상기 상부 고저항층은 상기 하부 도전막 보다 큰 비저항을 갖는 물질층일 수 있다. 또한, 본 발명의 다른 실시예에 의하면 상기 상부 고저항층은 산소를 함유한 금속막 또는 산소를 함유한 금속질화막일 수 있다.
상기 다른 기술적 과제를 이루기 위하여 본 발명은 아날로그 캐패시터의 제조방법을 제공한다. 이 방법은 반도체 기판 상에 하부 절연막을 형성하는 것을 포함한다. 상기 하부 절연막 상에 하부 도전막을 포함하는 하부전극을 형성한다. 상기 하부 도전막 상에 캐패시터 유전막을 형성한다. 다음으로, 상기 캐패시터 유전막 상에 적어도 상기 캐패시터 유전막과 접하는 상부 고저항층을 포함하는 상부전극을 형성하되, 상기 상부 고저항층은 상기 캐패시터 유전막과 접하는 부분에 공핍층이 생성될 수 있도록 고저항막으로 형성한다.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명 하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 바람직한 실시예에 의한 아날로그 캐패시터를 설명하기 위한 단면도이다.
본 발명의 바람직한 실시예에 의한 아날로그 캐패시터를 설명하기 전에 먼저, 본 발명의 원리를 설명하면 다음과 같다.
종래 아날로그 캐패시터에 있어서 VCC값 특히, VCC의 일차항의 계수가 증가하는 것은 상기 아날로그 캐패시터의 형성공정 중에 캐패시터 유전막과 접하는 부분의 하부전극이 산화되어 산화된 부분에 공핍층이 생성되기 때문인 것으로 판단된다. VCC의 일차항의 계수가 증가하는 것은 아날로그 캐패시터의 캐패시턴스-전압 곡선에 있어서 캐패시턴스 축에 대한 곡선의 대칭성이 악화되었음을 의미한다. 따라서, 본 발명에서는 상기 아날로그 캐패시터와 상부전극의 계면 사이에도 공핍층을 생성시킴으로써 상기 VCC값 특히, VCC의 일차항의 계수를 감소시키고자 한다. 즉, 상기 아날로그 캐패시터와 접하는 하부전극 및 상부전극의 계면에 각각 바람직하게는 동일한 캐패시턴스를 갖는 공핍층을 생성시키는 경우 상기 VCC값이 개선될 것으로 판단된다.
이하 도 1을 참조하여 본 발명의 바람직한 실시예에 의한 아날로그 캐패시터를 설명한다.
도 1을 참조하면, 하부전극(100) 및 상부전극(104) 사이에 캐패시터 유전막(102)이 개재된다. 상기 하부전극(100) 및 상기 상부전극(104)의 각각은 캐패시터에 전압을 인가하거나, 전하가 이동할 수 있도록 배선들과 연결되어 있다. 상기 하부전극(100)은 하부 도전막(100a)으로 구성된 단일막일 수 있으며, 상기 하부 도전막(100a)을 포함하는 적어도 두개의 금속 화합물막의 적층막일 수 있다. 상기 하부 도전막(100a)은 예를들어, 루세늄(Ru), 백금(Pt) 또는 이리듐(Ir)과 같은 금속막, 티타늄 나이트라이드(TiN), 탄탈륨 나이트라이드(TaN) 또는 텅스텐 나이트라이드(WN)과 같은 금속질화막, 실리콘(Si)이 첨가된 금속 질화막 및 알루미늄(Al)이 첨가된 금속 질화막으로 이루어진 군에서 선택된 하나의 도전막일 수 있다.
상기 하부 도전막(100a) 상에 캐패시터 유전막(102)이 배치된다. 상기 캐패시터 유전막(102)은 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4), 금속 산화막 및 페로브스카이트(perovskite) 계열의 유전막 중에서 선택된 하나의 유전막이거나 적어도 두개의 유전막의 조합에 의한 적층막 일 수 있다. 상기 금속산화막은 알루미늄 산화막(Al2O3), 하프늄 산화막(HfO2), 란타늄 산화막(La2O
3), 지르코늄 산화막 (ZrO2) 또는 탄탈륨 산화막(Ta2O5) 일 수 있다. 또한, 상기 페로브스카이트 계열의 유전막은 바륨스트론튬 타이타네이트(BST), 리드 지르코네이트 타이타네이트(PZT), 스트론튬 비스무스 탄탈레이트(SBT) 또는 스트론튬 타이타네이트(ST)일 수 있다.
상기 하부 도전막(100a) 및 상기 캐패시터 유전막(102) 사이에 하부 고저항층(100b)이 더 개재된다. 상기 하부 고저항층(100b)은 산소를 함유한 금속막 또는 산소를 함유한 금속 질화막일 수 있다. 이때, 상기 하부 고저항층(100b)을 구성하는 금속막 또는 금속 질화막은 상기 하부 도전막(100a)을 구성하는 물질과 동일한 물질일 수 있다. 엄밀하게는 상기 하부 고저항층(100b)은 상기 하부 도전막(100a)의 상부가 산화되어 형성된 층이며 상기 하부 도전막(100a)의 일부분일 수 있다. 다만, 설명의 편의를 위하여 상기 하부 도전막(100a)과 상기 하부 고저항층(100b)을 분리하여 별개의 층으로 설명하기로 한다. 본 명세서에서 캐패시터 유전막의 경우를 제외하고 도전막 또는 기타의 막에 대하여 사용되는 '산화' 또는 '산화막'이라는 표현은 막이 완전히 산화되어 절연성을 갖게 되었다는 의미로 사용되지 아니하며, 막이 도전성을 유지하며 다만 산소가 도핑되어 비저항이 커진다는 의미로 사용되어질 것이다. 따라서, 상기 하부 고저항층(100b)은 상기 하부 도전막(100a)의 상부가 산화된 층이며 산화되기 전보다 큰 비저항을 갖는 도전막이다.
상기 하부전극(100)과 대향되는 상기 캐패시터 유전막(102) 상에 상부전극 (104)이 배치된다. 상기 상부전극(104)은 적어도, 상기 캐패시터 유전막(102)과 접하는 상부 고저항층(104b)를 포함한다. 더 나아가서, 상기 상부전극(104)은 상기 캐패시터 유전막(102) 상에 차례로 적층된 상부 고저항층(104b) 및 상부 도전막(104a)를 포함 하는 적어두 두개의 금속화합물막의 적층막일 수 있다. 상기 상부전극(104)이 상기 상부 고저항층 (104b)과 상기 상부 도전막(104a)의 적층막인 경우에 상기 상부 도전막(104a)은 상기 상부 고저항층(104b)보다 낮은 비저항을 갖는 금속 화합물막인 것이 바람직하다. 상기 상부 고저항층(104b)은 상기 캐패시터 유전막(102)과의 접하는 부분에 공핍층이 생성될 수 있도록 높은 저항을 갖는 금속 화합물막인 것이 바람직하다.
상술한 바와 같이 본 발명의 바람직한 실시예에 의한 아날로그 캐패시터는 하부전극(100) 및 상부전극(104)의 각각에 상기 캐패시터 유전막(102)과 접하는 하부 고저항층(100b) 및 상부 고저항층(104b)를 갖는다. 그 결과, 상기 하부전극 및 상기 상부전극 사이에 전압인가시 상기 캐패시터 유전막(102)과 접하는 부분의 상기 하부 고저항층(100b)에 하부 공핍층(100c)이 생성된다. 또한, 상기 캐패시터 유전막(102)과 접하는 부분의 상기 상부 고저항층 (104b)에 상부 공핍층(104c)이 생성된다.
본 발명의 바람직한 실시예에서 상기 상부 고저항층(104b)에 생성되는 상기 상부 공핍층(104c)은 상기 하부 공핍층(100c)의 캐패시턴스에 근사하거나 상기 하부 공핍층(100c)의 캐패시턴스와 동일한 값의 캐패시턴스를 갖는 것이 바람직하다. 상기 상부 공핍층(104c)이 상기 하부 공핍층(100c)과 바람직하게는 동일한 캐패시턴스를 갖도록 하는 것은 상기 상부 공핍층(104c)이 생성되는 상기 상부 고저항층 (104b)의 비저항을 조절함으로써 가능해질 것이다.
이를 위하여 본 발명의 바람직한 실시예에서 상기 상부 고저항층(104b)은 상기 하부 도전막(100a) 보다 큰 비저항을 갖는 도전막인 것이 바람직하다. 상기 상부 고저항층(104b)은 예를 들어, 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 구리(Cu), Ru, Pt 또는 Ir과 같은 금속막, TiN, TaN 또는 WN과 같은 금속질화막, 실리콘(Si)이 첨가된 금속 질화막 및 알루미늄(Al)이 첨가된 금속 질화막으로 이루어진 군에서 선택된 하나의 도전막으로써 상기 하부 도전막(100a) 보다 큰 비저항을 갖는 막인 것이 바람직하다.
이 경우에 상기 상부 고저항층(104b)은 상기 하부 도전막(100a)과 다른 증착방법에 의하여 형성된 금속 화합물막일 수 있다. 즉, 금속 화합물막을 증착할 수 있는 방법에는 PVD(phisical vapor deposition)법, CVD(chemical vapor deposition)법, MOCVD (metal organo chemical vapor deposition)법, ALD(atomic layer deposition)법, 또는 PEALD(plasma enhanced atomic layer deposition)법 등이 있다. 같은 금속 화합물인 경우라도 상기 증착방법 중 어느 방법에 의하여 증착하느냐에 따라 증착된 금속화합물막이 갖는 비저항은 서로 다른값을 가지게 된다. 예를 들어, TiN막을 증착하는 경우, 증착방법에 따라 증착된 상기 TiN막이 갖는 비저항은 500μΩ·㎝ 내지 50000μΩ·㎝의 값을 갖게 되며 본 발명의 바람직한 실시예에서 상기 하부 도전막(100a)이 PVD법에 의한 TiN막인 경우에 상기 상부 고저항층(104b)은 MOCVD법에 의한 TiN막일 수 있다.
또한, 상기 상부 고저항층(104b)은 상기 하부 도전막(100a)보다 큰 비저항을 갖는 다른 물질막, 바람직하게는 금속 화합물막일 수도 있다. 예를 들어, 상기 하부 도전막(100a)이 약 20μΩ·㎝ 의 비저항을 갖는 Ru막 인 경우에 상기 상부 고저항층(104b)은 약 500μΩ·㎝ 의 비저항을 갖는 TiN막일 수 있다. 상기 하부 도전막(100a)이 Ru막이고 상기 상부 고저항층(104b)이 TiN막인 경우에 상기 캐패시터 유전막(102)은 Ta2O5막 및 HfO2막의 적층막이거나 Ta2O5
막과 La2O3막 또는 ZrO2막의 적층막인 것이 바람직하다.
또한, 본 발명의 바람직한 실시예에서 상기 상부 고저항층(104b)은 산소를 함유한 금속막 또는 산소를 함유한 금속질화막일 수 도 있다. 즉, 상기 상부 고저항층(104b)은 Ru, Pt 또는 Ir과 같은 금속막, TiN, TaN 또는 WN과 같은 금속질화막, Si이 첨가된 금속 질화막 및 Al이 첨가된 금속 질화막으로 이루어진 군에서 선택된 하나의 도전막의 산화막일 수 있다.
예를들어, 상기 하부 도전막(100a)이 TiN막인 경우에 상기 상부 고저항층(104b)은 TiON막일 수 있다. 또한, 상기 하부 도전막(100a)이 Ru막인 경우에 상기 상부 고저항층(104b)은 RuO2막일 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예에 의하면 캐패시터 유전막(102)의 양측에 바람직하게는 동일한 캐패시턴스를 갖는 하부 공핍층(100c) 및 상부 공핍층(104c)이 생성됨으로써 VCC 특성을 개선시킬 수 있으며 특히, 일차항의 계수를 감소시킬 수 있다. 본 발명의 바람직한 실시예에 있어서, 상기 VCC 특성, 특히 일차항의 계수가 감소하였는가의 여부 즉, 상기 아날로그 캐패시터 및 상/하부 전극의 계면에 각각 생성되는 하부 공핍층(100c) 및 상부 공핍층(104c)이 바람직하게는 동일한 캐패시턴스를 갖는가의 여부는 아날로그 캐패시터의 캐패시턴스-전압 곡선에 있어서 캐패시턴스 축에 대한 곡선의 대칭성이 개선됨을 통하여 확인될 수 있을 것이다.
더 나아가 본 발명의 바람직한 실시예에 의하면 상기 캐패시터 유전막(102)은 캐패시턴스-전압곡선의 이차항의 계수가 양의 값을 갖는 유전막일 수 있다. 일반적으로, 캐패시터 유전막이 Al2O3막, HfO2 또는 Si3N4
와 같이 네가티브 차지 트랩(negative charge trap)을 가지는 유전막인 경우에 전압이 증가함에 따라 상기 유전막의 전기적 등가 두께가 감소하는 효과로 인하여 캐패시터-전압 곡선의 이차항의 계수는 양의 값을 갖는다. 또한, 캐패시터 유전막이 Ta2O5 또는 SiO2와 같이 포지티브 차지 트랩(positive charge trap)을 가지는 유전막인 경우에 상기 캐패시터-전압 곡선의 이차항의 계수는 음의 값을 갖는다. 따라서, 본 발명의 바람직한 실시예에서 상기 캐패시터 유전막(102)은 SiO2막, Si3N4막, 금속 산화막 및 페로브스카이트 계열의 유전막으로 이루어진 군에서 선택된 하나이거나 적어도 두개의 유전막의 조합에 의한 적층막으로 이루어지되, 캐패시턴스-전압곡선의 이차항의 계수가 양의 값을 갖는 적어도 하나의 유전막을 포함할 수 있다. 이 경우에 상기 캐패시턴스-전압곡선의 이차항의 계수가 양의 값을 갖는 적어도 하나의 유전막은 Al2O3막, Si3N4막 또는 HfO2막일 수 있다.
반면, 상기 캐패시터 유전막 내의 전하(charge)에 의한 효과가 없고 순전히 전극에 생성되는 공핍에 의한 효과만 있다면 상기 캐패시터 유전막의 전기적 등가 두께가 증가하는 효과로 인하여 상기 캐패시터-전압 곡선의 이차항의 계수는 음의값을 갖게 될 것이다. 따라서, 본 발명의 바람직한 실시예에 의하면 상기 캐패시터 유전막(102)의 캐패시터-전압곡선이 양의 이차항의 계수를 갖는 경우에 상기 캐패시터 유전막(102)의 양측에 바람직하게는 동일한 캐패시턴스를 갖는 상부 공핍층(104c) 및 하부 공핍층(100c)을 각각 생성시킴으로써 VCC 특성을 개선시킬 수 있다. 즉, 상술한 바와 같이 상기 캐패시터 유전막(102)의 양측에 균형있게 생성되는 상부 공핍층(104c) 및 하부 공핍층(100c)에 의하여 전압의 함수로 나타나는 캐패시턴스의 이차함수에 있어서 일차항의 계수를 감소시킬 수 있다. 또한, 전극 공핍에 의한 효과 및 캐패시터 유전막이 갖는 네가티브 차지 트랩에 의한 곡선 특성을 조합함으로써 상기 캐패시턴스의 이차함수에 있어서 곡률의 크기를 나타내는 이차항의 계수도 감소시킬 수 있게 된다.
도 2 내지 도 5는 본 발명의 제1 실시예에 의한 아날로그 캐패시터의 제조방법을 설명하기 위하여 나타낸 단면도들이다.
도 2를 참조하면, 반도체기판(300) 상에 하부절연막(302)을 형성한다. 상기 반도체기판(300) 상에는 배선들(도시하지 않음)이 이미 형성되어 있을 수 있다. 상기 하부절연막(302)은 실리콘산화막으로 형성할 수 있으며, 저유전막으로 형성하는 것이 바람직하다. 상기 하부절연막(302)이 형성된 반도체기판의 전면 상에 하부전극막(304)을 형성한다. 상기 하부 전극막(304)은 적어도 하부 도전막(304a)을 포함한다. 즉, 상기 하부 전극막(304)은 상기 하부 도전막(304a)만으로 구성될 수 있으며 상기 하부 도전막(304a)을 포함하는 금속화합물막의 적층막일 수 도 있다. 이때, 상기 하부 도전막(304a)은 Ru, Pt 또는 Ir과 같은 금속막, TiN, TaN 또는 WN과 같은 금속질화막, Si이 첨가된 금속 질화막 및 Al이 첨가된 금속 질화막으로 이루어진 군에서 선택된 하나의 도전막일 수 있다. 상기 하부 전극막(304)을 형성한 후에 상기 하부 전극막(304), 더욱 자세하게는 상기 하부 도전막(304a)의 표면을 질소를 포함하는 분위기에서 플라즈마처리 하는 공정이 더 수행될 수 있다. 상기 질소를 포함하는 분위기는 예를 들어 NH3 또는 N2 분위기일 수 있다.
도 3을 참조하면, 상기 하부 전극막(304) 상에 캐패시터 유전막(306)을 형성한다. 더욱 자세하게는 상기 캐패시터 유전막(306)은 상기 하부 도전막(304a) 상에 형성된다. 상기 캐패시터 유전막(306)은 실리콘 산화막(SiO2), 실리콘 질화막 (Si3N4), 금속 산화막 및 페로브스카이트(perovskite) 계열의 유전막 중에서 선택된 하나의 유전막이거나 적어두 두개의 유전막의 조합에 의한 적층막 일 수 있다. 다음으로, 상기 캐패시터 유전막(306)의 막질을 개선하기 위하여 O2, 또는 O3와 같은 산소를 포함한 기체분위기에서 상기 캐패시터 유전막(306)에 대한 열처리를 수행할 수 있다. 한편, 상기 캐패시터 유전막(306)을 형성하는 공정 또는 상기 열처리 공정중에 상기 하부 도전막(304a)의 상부가 산화될 수 있으며 그 결과, 상기 캐패시터 유전막(306)과 접하는 부분의 상기 하부 도전막(304a)에 하부 고저항층(304b)이 형성될 수 있다.
도 4를 참조하면, 상기 캐패시터 유전막(306) 상에 상부 전극막(308)을 형성한다. 상기 상부전극막(308)은 적어도, 상기 캐패시터 유전막(306)과 접하는 상부 고저항층(308b)를 포함한다. 더 나아가서, 상기 상부전극막(308)은 상기 캐패시터 유전막(306) 상에 차례로 적층된 상부 고저항층(308b) 및 상부 도전막(308a)를 포함 할 수 있다. 상기 상부전극막(308)이 상기 상부 고저항층(308b)과 상기 상부 도전막(308a)의 적층막인 경우에 상기 상부 도전막(308a)은 상기 상부 고저항층 (308b)보다 낮은 비저항을 갖는 금속 화합물막인 것이 바람직하다. 본 발명의 제1 실시예에서 상기 상부 고저항층(308b)은 상기 캐패시터 유전막(306)과 접하는 부분에 공핍층을 생성시키기 위하여 고저항막으로 형성하는 것이 바람직하다.
본 발명의 제1 실시예에서 상기 상부 고저항층(308b)은 상기 하부 도전막 (304a) 보다 큰 비저항을 갖도록 형성하는 것이 바람직하다. 이 경우에 상기 상부 고저항층(308b)은 상기 하부 도전막(304a)과 증착방법을 달리함으로써 상기 하부 도전막(304a) 보다 큰 비저항을 갖도록 할 수 있다. 같은 금속 화합물인 경우라도 증착방법이 다른 경우 증착된 금속화합물막이 갖는 비저항은 서로 다른 값을 갖게 된다. 상기 상부 고저항층(308b)을 증착하는 방법은 PVD법, CVD법, MOCVD법, ALD법, 또는 PEALD법과 같은 증착방법 중에 선택된 하나의 방법일 수 있다. 예를 들어, 상기 하부 도전막(304a)이 PVD법에 의한 TiN막인 경우에 상기 상부 고저항층(308b)은 MOCVD법에 의한 TiN막으로 형성할 수 있다.
또한, 본 발명의 바람직한 일실시예에서 상기 상부 고저항층(308b)은 상기 하부 도전막(304a) 보다 큰 비저항을 갖는 다른 물질막, 바람직하게는 금속화합물막으로 형성할 수 있다. 상기 상부 고저항층(308b)은 W, Ti, Ta, Al, Cu, Ru, Pt 또는 Ir과 같은 금속막, TiN, TaN 또는 WN과 같은 금속질화막, Si이 첨가된 금속 질화막 및 Al이 첨가된 금속 질화막으로 이루어진 군에서 선택된 하나의 도전막으로써 상기 하부 도전막(304a) 보다 큰 비저항을 갖는 막으로 형성하는 것이 바람직하다. 예를 들어, 상기 하부 도전막(304a)이 Ru막 인 경우에 상기 상부 고저항층(308b)은 TiN막일 수 있다. 이 경우에 상기 캐패시터 유전막(306)은 Ta2O5막 및 HfO2막의 적층막으로 형성하는 것이 바람직하다.
상술한 바와 같이 본 발명의 제1 실시예에 의하면 상기 하부 고저항층(304b)에 대응하여 상기 상부 고저항층(308b)을 형성한다. 그 결과, 상기 아날로그 캐패시터의 동작시 상기 하부 고저항층(304b) 및 상기 상부 고저항층(308b)의 각각에 하부 공핍층 및 상부 공핍층이 생성됨으로써 상기 캐패시터 유전막(306)의 일면에만 비대칭적으로 우세하게 공핍층이 형성되어 상기 아날로그 캐패시터의 VCC 특성이 악화되는 것을 방지할 수 있다. 상기 하부 고저항층(304b) 및 상기 상부 고저항층(308b)의 각각에 생성되는 하부 공핍층 및 상부 공핍층은 동일한 캐패시턴스를 갖는 것이 바람직하며 이는 상기 상부 고저항층(308b)의 비저항을 조절함으로써 조절될 수 있을 것이다.
도 5를 참조하면, 상기 상부 고저항층(308b)을 포함하는 상부 전극막(308)을 형성한 후에 사진 및 식각 공정을 수행하여 상기 상부 전극막(308), 상기 캐패시터 유전막(306) 및 상기 하부 전극막(304)을 순차적으로 패터닝한다. 그 결과, 상기 하부 절연막(302) 상에 하부전극(304′), 캐패시터 유전막 패턴(306′) 및 상부전극(308′)으로 이루어지는 아날로그 캐패시터가 제조된다. 이후, 상기 아날로그 캐패시터의 전면을 덮는 층간절연막 형성 공정 및 상기 층간절연막을 관통하여 상기 상부 전극(308′)을 전기적으로 연결하기 위한 배선 형성공정이 더 수행될 수 있다.
도 6 및 도 7은 본 발명의 제2 실시예에 의한 아날로그 캐패시터의 제조방법을 설명하기 위한 단면도이다.
도 6을 참조하면, 상기 본 발명의 제1 실시예에서와 같은 방법으로 반도체기판(500) 상에 하부 절연막(502)을 형성하고, 상기 하부 절연막(502) 상에 하부 도전막(504a)을 포함하는 하부 전극막(504) 및 캐패시터 유전막(506)을 차례로 형성한다. 또한, 상기 캐패시터 유전막(506)과 접하는 부분의 상기 하부 도전막(504a)에 하부 고저항층(504b)이 형성될 수 있다. 상기 캐패시터 유전막(506) 상에 추가 도전막(507)을 형성한다. 상기 추가 도전막(507)은 예를 들어, Ru, Pt 또는 Ir과 같은 금속막, TiN, TaN 또는 WN과 같은 금속질화막, Si이 첨가된 금속 질화막 및 Al이 첨가된 금속 질화막으로 이루어진 군에서 선택된 하나의 도전막일 수 있다.
도 7을 참조하면, 상기 추가 도전막(507)을 예를 들어 O2 또는 O3와 같은 산소 분위기에서 열처리(H)하여 상기 캐패시터 유전막(506) 상에 상기 추가 도전막(507)의 산화막으로 이루어진 상부 고저항층(508b)을 형성한다. 상기 본 발명의 제2 실시예에서 상기 추가 도전막(507)은 상기 캐패시터 유전막(306)과 접하는 부분에 공핍층을 생성시킬 수 있는 상부 고저항층(508b)를 형성하기 위하여 형성한다. 이 경우에 상기 추가 도전막(507)을 너무 두껍게 형성하고 이를 산화시키는 것은 전력손실이나 RF 특성의 저하를 가져올 수 있다. 따라서, 상기 추가 도전막(507)은 이후 상기 상부 고저항층(508b)에 생성되는 공핍층의 두께를 고려하여 최소한의 두께로 형성하는 것이 바람직하며 약 100Å보다 작은 두께를 갖도록 형성하는 것이 바람직하다. 다만, Ru막 또는 Pt막과 같이 산소 투과성이 우수한 물질막은 약 500Å 보다 작은 두께를 갖도록 형성할 수 있다. 한편, 상기 상부 고저항층(508b)을 형성한 후에 상기 상부 고저항층(508b) 상에 상부 도전막을 더 형성할 수도 있다. 이 경우에 상기 상부 도전막은 상기 상부 고저항층(508b) 보다 낮은 비저항을 갖는 것이 바람직하다. 이후, 본 발명의 제1 실시예에서와 같은 공정들을 수행하여 아날로그 캐패시터를 제조한다.
본 발명의 또 다른 실시예에 의하면 본 발명의 제1 실시예 또는 본 발명의 제2 실시예에 있어서, 상기 캐패시터 유전막은 캐패시턴스-전압곡선의 이차항의 계수가 양의 값을 갖는 유전막으로 형성할 수 있다. 이 경우 상기 캐패시터 유전막은 SiO2막, Si3N4막, 금속 산화막 및 페로브스카이트 계열의 유전막으로 이루어진 군에서 선택된 하나이거나 적어도 두개의 유전막의 조합에 의한 적층막으로 이루어지되, 캐패시턴스-전압곡선의 이차항의 계수가 양의 값을 갖는 적어도 하나의 유전막을 포함한다. 상기 캐패시턴스-전압곡선의 이차항의 계수가 양의 값을 갖는 적어도 하나의 유전막은 Al2O3막, Si3N4막 또는 HfO2막일 수 있다.
한편, 상기 본 발명의 또 다른 실시예에 의하면, 상기 캐패시턴스-전압곡선의 이차항의 계수가 양의 값을 갖는 캐패시터 유전막을 형성하기 전에 하부 도전막에 대하여 O2 또는 O3와 같이 산소를 포함하는 기체분위기에서 열처리를 수행하는 공정이 더 수행될 수 있다. 이 경우에 상기 하부 도전막의 표면에 대한 질소 플라즈마처리는 수행되지 않는 것이 바람직하다. 상기 하부도전막을 산소 분위기에서 열처리한 결과, 상기 하부 도전막의 상부에 형성되는 하부 고저항층은 더욱 큰 비저항을 갖을 수 있다. 상기 하부 고저항층의 비저항이 커짐에 따라 이후 캐패시터 작동시 상기 하부 고저항층에 형성되는 하부 공핍층은 동일 전압에 대하여 큰 두께를 갖게 될 것이다. 이후, 상기 상부 고저항층 상에 캐패시터 유전막을 형성한 후, 상기 캐패시터 유전막 상에 바람직하게는 상기 하부 공핍층과 동일한 캐패시턴스를 갖는 상부 공핍층이 생성될 수 있도록 상부 고저항층을 형성한다. 그 결과, 상기 캐패시턴스 유전막과 상/하부 고저항층의 계면에 각각 생성되는 상기 상부 공핍층 및 상기 하부 공핍층은 큰 두께를 갖게 되어 상기 캐패시턴스 유전막이 갖는 캐패시턴스-전압곡선의 이차항의 계수를 더욱 감소시킬 수 있게된다.
<실험예들; examples>
도 8은 종래 아날로그 캐패시터의 표준화된 캐패시턴스-전압 곡선(nomalized capacitance-voltage plot) 이고 도 9는 본 발명의 일실시예에 의한 아날로그 캐패시터의 표준화된 캐패시턴스-전압 곡선(nomalized capacitance-voltage plot)이다.
도 8 및 도 9를 동시에 참조하면, 도 8 및 도 9의 캐패시턴스-전압곡선은 각각 아래 <표1>의 조건에 따라 제조된 아날로그 캐패시터의 캐패시턴스-전압곡선이다.
| 시료 | 하부전극 | 하부전극표면처리 | 캐패시터유전막 | 유전막후처리 | 상부전극 |
| 제1 시료(81) | PVD-TiN | NH3플라즈마 | Ta2O5/HfO2/Ta2O5 | × | PVD-TiN |
| 제2 시료(82) | PVD-TiN | NH3 플라즈마 | Ta2O5/HfO2/Ta2O5 | O3 처리 | PVD-TiN |
| 제3 시료(83) | PVD-TiN | NH3 플라즈마 | Ta2O5/HfO2/Ta2O5 | O3 처리 | MOCVD-TiN |
상기 제1 시료(81) 및 상기 제2 시료(82)의 캐패시턴스-전압곡선을 비교하면 상기 캐패시터 유전막을 형성하고 상기 유전막을 O3 처리한 경우에는 상기 하부전극에 대한 NH3 플라즈마 처리를 수행하였음에도 불구하고 상기 제2 시료(82)의 캐패시턴스-전압곡선은 캐패시턴스 축을 기준으로 비대칭적으로 나타남을 볼 수 있다. 특히, 상기 제2 시료(82)의 일차항의 계수는 약 0.33×10-2으로 상기 제1 시료(81)의 일차항의 계수인 약 0.41×10-3보다 크게 증가하는 것으로 나타났다. 즉, 이러한 결과는 상기 캐패시터 유전막에 대한 O3 처리 동안 상기 하부전극의 표면이 산화되어 상기 산화된 부분에 공핍층이 형성되었기 때문인 것으로 판단된다.
반면, 제3 시료(83)의 경우에는 상기 상부전극을 상기 제2 시료(82)와 달리 MOCVD법에 의한 TiN막으로 형성하였다. 즉, 상기 제3 시료(83)의 상부전극은 하부전극보다 큰 비저항을 갖도록 형성하였다. 그 결과, 상기 제3 시료(83)의 일차항의 계수는 -0.17×10-2으로 크게 감소하는 것으로 나타났다. 이러한 결과는 상기 상부전극을 상기 하부전극 보다 큰 비저항을 갖도록 형성함으로써 상기 캐패시터 유전막의 상/하부 계면에 균형있게 공핍층을 형성시키는 경우에 상기 캐패시턴스-전압 곡선의 일차항의 계수를 감소시킬 수 있음을 보여준다. 또한, 상기 제3 시료(83)의 결과는 상기 상부전극의 비저항을 조절함으로써 상기 일차항의 계수를 0에 가깝게 할 수 있음을 보여준다.
도 10은 본 발명의 다른 실시예에 의하여 제조된 아날로그 캐패시터의 캐패시턴스-전압 곡선이다. 도 10의 캐패시턴스-전압곡선은 각각 아래 <표2>의 조건에 따라 제조된 아날로그 캐패시터의 캐패시턴스-전압곡선이다.
| 시료 | 하부전극 | 캐패시터 유전막 | 상부 전극 |
| 제4 시료(84) | ALD-TiN | Ta2O5/HfO2/Ta2O5 | Ru 50Å/PVD-TiN |
| 제5 시료(85) | ALD-TiN | Ta2O5/HfO2/Ta2O5 | Ru 50Å/O2 열처리/PVD-TiN |
상기 제4 시료(84)는 Ru막 및 PVD법에 TiN막의 적층막으로 상부전극을 형성하였다. 반면 상기 제5 시료(85)는 상기 Ru막을 O2 분위기에서 약 400℃의 온도로 약 30분간 열처리하여 산화시킨 후 산화된 상기 Ru막 상에 PVD법에 의한 TiN막을 형성하였다. 상기 제4 시료(84) 및 상기 제5 시료(85)는 모두 상기 캐패시터 유전막 형성중에 상기 하부전극의 표면이 산화되었을 것으로 판단된다.
상기 제4 시료(84)의 일차항의 계수는 0.24×10-2으로 나타난 반면, 상기 제5 시료(85)의 일차항의 계수는 0.13×10-2으로 나타나 상기 제5 시료(85)의 캐패시턴스-전압곡선은 상기 제4 시료(84)의 전압곡선 보다 오른쪽으로 이동된 것을 볼 수 있다. 이러한 결과는, 상기 캐패시터 유전막과 접하는 Ru막을 산화시켜 상기 캐패시터 유전막의 상/하부 계면에 균형있게 공핍층을 형성시키는 경우에 상기 캐패시턴스-전압 곡선의 일차항의 계수를 감소시킬 수 있음을 보여준다. 상기 Ru막은 산화된 경우도 도전성을 유지하는 막으로써 산화에 의한 비저항의 증가는 미미할 것으로 생각된다. 그러나, 아날로그 캐패시터에서 취급하는 캐패시턴스의 편차에 대한 단위는 ppm으로 매우 미세한 양을 다루고 있기 때문에 Ru막의 경우도 산화되면 저항값이 증가하고 상기 캐패시터 유전막과 접하는 부분에 공핍층을 생성시키는 것으로 판단된다.
상술한 바와 같이 본 발명에 의하면 상/하부 전극의 저항을 적절히 조절함으로써 개선된 VCC 특성을 갖는 아날로그 캐패시터를 제조할 수 있게 된다.
도 1은 본 발명의 바람직한 실시예에 의한 아날로그 캐패시터를 설명하기 위한 단면도이다.
도 2 내지 도 5는 본 발명의 제1 실시예에 의한 아날로그 캐패시터의 제조방법을 설명하기 위하여 나타낸 단면도들이다.
도 6 및 도 7은 본 발명의 제2 실시예에 의한 아날로그 캐패시터의 제조방법을 설명하기 위한 단면도이다.
도 8은 종래 아날로그 캐패시터의 표준화된 캐패시턴스-전압 곡선(nomalized capacitance-voltage plot)이다.
9는 본 발명의 일실시예에 의한 아날로그 캐패시터의 표준화된 캐패시턴스-전압 곡선(nomalized capacitance-voltage plot)이다.
도 10은 본 발명의 다른 실시예에 의하여 제조된 아날로그 캐패시터의 캐패시턴스-전압 곡선이다.
Claims (43)
- 하부 도전막을 포함하는 하부전극;상기 하부 도전막 상에 배치된 캐패시터 유전막; 및상기 하부전극과 대향되도록 상기 캐패시터 유전막 상에 배치되되, 적어도, 상기 캐패시터 유전막과 접하는 상부 고저항층으로 이루어지는 상부전극을 포함하는 아날로그 캐패시터.
- 제 1 항에 있어서,상기 하부 도전막 및 상기 캐패시터 유전막 사이에 개재된 하부 고저항층을 더 포함하는 아날로그 캐패시터.
- 제 2 항에 있어서,상기 하부전극 및 상기 상부전극 사이에 전압 인가시 상기 캐패시터 유전막과 접하는 부분의 상기 하부 고저항층에 생성되는 하부 공핍층; 및상기 하부전극 및 상기 상부전극 사이에 전압 인가시 상기 캐패시터 유전막과 접하는 부분의 상기 상부 고저항층에 생성되되, 상기 하부 공핍층과 동일하거나 근사한 값의 캐패시턴스를 갖는 상부 공핍층을 더 포함하는 아날로그 캐패시터.
- 제 3 항에 있어서,상기 상부 공핍층은 상기 하부 공핍층의 캐패시턴스와 동일한 값의 캐패시턴스를 갖는 것을 특징으로 하는 아날로그 캐패시터.
- 제 3 항에 있어서,상기 하부 도전막은 Ru,Pt 또는 Ir과 같은 금속막, TiN,TaN 또는 WN과 같은 금속질화막, Si이 첨가된 금속 질화막 및 Al이 첨가된 금속 질화막으로 이루어진 군에서 선택된 하나의 도전막인 것을 특징으로 하는 아날로그 캐패시터.
- 제 3 항에 있어서,상기 하부 고저항층은 산소를 함유한 금속막 또는 산소를 함유한 금속질화막이되, 상기 금속막 또는 금속질화막은 상기 하부 도전막과 동일한 도전막인 것을 특징으로 하는 아날로그 캐패시터.
- 제 3 항에 있어서,상기 캐패시터 유전막은 SiO2막, Si3N4막, 금속 산화막 및 페로브스카이트 계열의 유전막으로 이루어진 군에서 선택된 하나이거나 적어도 두개의 유전막의 조합에 의한 적층막인 것을 특징으로 하는 아날로그 캐패시터.
- 제 7 항에 있어서,상기 금속산화막은 Al2O3막, HfO2막, La2O3막, ZrO 2막 및 Ta2O5으로 이루어진 군에서 선택된 하나이고, 상기 페로브스카이트 계열의 유전막은 BST막, PZT막, SBT막 및 ST막으로 이루어진 군에서 선택된 하나인 것을 특징으로 하는 아날로그 캐패시터.
- 제 3 항에 있어서,상기 상부 고저항층은 상기 하부 도전막보다 큰 비저항을 갖는 도전막인 것을 특징으로 하는 아날로그 캐패시터.
- 제 9 항에 있어서,상기 상부 고저항층은 W,Ti,Ta,Al,Cu,Ru,Pt 또는 Ir과 같은 금속막, TiN,TaN 또는 WN과 같은 금속질화막, Si이 첨가된 금속 질화막 및 Al이 첨가된 금속 질화막으로 이루어진 군에서 선택된 하나의 도전막인 것을 특징으로 하는 아날로그 캐패시터.
- 제 9 항에 있어서,상기 상부 고저항층은 상기 하부 도전막의 증착방법 보다 큰 비저항을 갖는막을 형성할 수 있는 증착방법에 의하여 형성된 도전막인 것을 특징으로 하는 아날로그 캐패시터.
- 제 11 항에 있어서,상기 상부 고저항층은 CVD법, PECVD법, PVD법, MOCVD법, ALD법 또는 PEALD법중에서 선택된 하나의 증착방법에 의하여 형성된 도전막인 것을 특징으로 하는 아날로그 캐패시터.
- 제 12 항에 있어서,상기 하부 도전막이 PVD법에 의하여 형성된 도전막인 경우에 상기 상부 고저항층은 MOCVD법에 의하여 형성된 도전막인 것을 특징으로 하는 아날로그 캐패시터.
- 제 13 항에 있어서,상기 하부 도전막이 PVD법에 의하여 형성된 TiN막인 경우에 상기 상부 고저항층은 MOCVD법에 의하여 형성된 TiN막인 것을 특징으로 하는 아날로그 캐패시터.
- 제 3 항에 있어서,상기 상부 고저항층은 산소를 함유한 금속막 또는 산소를 함유한 금속질화막인 것을 특징으로 하는 아날로그 캐패시터.
- 제 15 항에 있어서,상기 금속막은 Ru막, Pt막 또는 Ir막이고, 상기 금속질화막은 TiN막, TaN막 , WN막, Si이 첨가된 금속 질화막 또는 Al이 첨가된 금속 질화막인 것을 특징으로 하는 아날로그 캐패시터.
- 제 15 항에 있어서,상기 하부 도전막이 TiN막인 경우에 상기 상부 고저항층은 TiON막인 것을 특징으로 하는 아날로그 캐패시터.
- 제 15 항에 있어서,상기 하부 도전막이 Ru막인 경우에 상기 상부 고저항층은 RuO2막인 것을 특징으로 하는 아날로그 캐패시터.
- 제 3 항에 있어서,상기 상부 전극은 상기 상부 고저항층 상에 배치된 상부 도전막을 더 포함하되, 상기 상부 도전막은 상기 상부 고저항층 보다 작은 비저항을 갖는 것을 특징으로 하는 아날로그 캐패시터.
- 하부 도전막을 포함하는 하부전극;상기 하부 도전막 상에 배치되되, 캐패시턴스-전압곡선의 이차항의 계수가 양의 값을 갖는 캐패시터 유전막; 및상기 하부전극과 대향되도록 상기 캐패시터 유전막 상에 배치되되, 적어도, 상기 캐패시터 유전막과 접하는 상부 고저항층으로 이루어지는 상부전극을 포함하는 아날로그 캐패시터.
- 제 20 항에 있어서,상기 하부 도전막 및 상기 캐패시터 유전막 사이에 개재된 하부 고저항층을 더 포함하는 아날로그 캐패시터.
- 제 21 항에 있어서,상기 하부전극 및 상기 상부전극 사이에 전압인가시 상기 캐패시터 유전막과 접하는 부분의 상기 하부 고저항층 및 상기 상부 고저항층에 각각 생성되어 상기 캐패시터 유전막이 갖는 캐패시턴스-전압곡선의 이차항의 계수를 감소시키는 하부 공핍층 및 상부 공핍층을 더 포함하는 아날로그 캐패시터.
- 제 22 항에 있어서,상기 상부 공핍층은 상기 하부 공핍층과 동일하거나 근사한 값의 캐패시턴스를 갖는 것을 특징으로 하는 아날로그 캐패시터.
- 제 23 항에 있어서,상기 캐패시터 유전막은 SiO2막, Si3N4막, 금속 산화막 및 페로브스카이트 계열의 유전막으로 이루어진 군에서 선택된 하나이거나 적어도 두개의 유전막의 조합에 의한 적층막으로 이루어지되, 캐패시턴스-전압곡선의 이차항의 계수가 양의 값을 갖는 적어도 하나의 유전막을 포함하는 것을 특징으로 하는 아날로그 캐패시터.
- 제 24 항에 있어서,상기 캐패시턴스-전압곡선의 이차항의 계수가 양의 값을 갖는 적어도 하나의 유전막은 Al2O3막, Si3N4막 또는 HfO2막인 것을 특징으로 하는 아날로그 캐패시터.
- 반도체 기판 상에 하부 절연막을 형성하고,상기 하부 절연막 상에 하부 도전막을 포함하는 하부전극을 형성하고,상기 하부 도전막 상에 캐패시터 유전막을 형성하고,상기 캐패시터 유전막 상에 적어도, 상기 캐패시터 유전막과 접하는 상부 고저항층을 포함하는 상부전극을 형성하되, 상기 상부 고저항층은 상기 캐패시터 유전막과 접하는 부분에 공핍층이 생성될 수 있도록 고저항막으로 형성하는 것을 포함하는 아날로그 캐패시터의 제조방법.
- 제 26 항에 있어서,상기 캐패시터 유전막을 형성하기 전에 질소를 포함한 분위기에서 상기 하부 도전막의 표면을 플라즈마 처리하는 것을 더 포함하는 아날로그 캐패시터의 제조방법.
- 제 26 항에 있어서,상기 상부 고저항층은 상기 하부 도전막 보다 큰 비저항을 갖도록 형성하는 것을 포함하는 아날로그 캐패시터의 제조방법.
- 제 28 항에 있어서,상기 상부 고저항층은 상기 하부 도전막의 증착방법 보다 큰 비저항을 갖는 막을 형성할수 있는 증착방법을 적용하여 형성하는 것을 특징으로 하는 아날로그 캐패시터의 제조방법.
- 제 29 항에 있어서,상기 상부 고저항층은 CVD법, PECVD법, PVD법, MOCVD법, ALD법 또는 PEALD법 중에 선택된 하나의 증착방법을 적용하여 형성하는 것을 특징으로 하는 아날로그 캐패시터의 제조방법.
- 제 30 항에 있어서,상기 하부 도전막이 PVD법에 의하여 형성되는 경우에 상기 상부 고저항층은 MOCVD법에 의하여 형성하는 것을 특징으로 하는 아날로그 캐패시터의 제조방법.
- 제 31 항에 있어서,상기 하부 도전막이 PVD법에 의하여 형성된 TiN막인 경우에 상기 상부 고저항층은 MOCVD법에 의하여 형성된 TiN막인 것을 특징으로 하는 아날로그 캐패시터의 제조방법.
- 제 28 항에 있어서,상기 상부 고저항층은 상기 하부 도전막 보다 큰 비저항을 갖는 막으로 형성하는 것을 특징으로 하는 아날로그 캐패시터의 제조방법.
- 제 33 항에 있어서,상기 상부 고저항층은 W,Ti,Ta,Al,Cu,Ru,Pt 또는 Ir과 같은 금속막, TiN,TaN 또는 WN과 같은 금속질화막, Si이 첨가된 금속 질화막 및 Al이 첨가된 금속 질화막으로 이루어진 군에서 선택된 하나의 도전막으로 형성하는 것을 특징으로 하는 아날로그 캐패시터.
- 제 26 항에 있어서,상기 상부 고저항층을 형성하는 것은상기 캐패시터 유전막 상에 추가 도전막을 형성하고,상기 추가 도전막을 산소를 포함하는 기체분위기에서 열처리하는 것을 포함하는 것을 특징으로 하는 아날로그 캐패시터의 제조방법.
- 제 35 항에 있어서,상기 추가 도전막은 Ru막, Pt막 또는 Ir막과 같은 금속막이거나 TiN막, TaN막, WN막, Si이 첨가된 금속 질화막 또는 Al이 첨가된 금속 질화막과 같은 금속 질화막인 것을 특징으로 하는 아날로그 캐패시터의 제조방법.
- 제 35 항에 있어서,상기 추가 도전막은 약 100Å보다 작은 두께를 갖도록 형성하는 것을 특징으로 하는 아날로그 캐패시터의 제조방법.
- 제 35 항에 있어서,상기 추가 도전막이 산소 투과성이 좋은 물질막인 경우에 상기 추가 도전막은 약 500Å보다 작은 두께를 갖도록 형성하는 것을 특징으로 하는 아날로그 캐패시터의 제조방법.
- 제 38 항에 있어서,상기 추가 도전막은 Ru막 또는 Pt막인 것을 특징으로 하는 아날로그 캐패시터의 제조방법.
- 반도체 기판 상에 하부 절연막을 형성하고,상기 하부 절연막 상에 하부 도전막을 포함하는 하부전극을 형성하고,상기 하부 도전막 상에 캐패시터 유전막을 형성하되, 상기 캐패시터 유전막은 캐패시턴스-전압곡선의 이차항의 계수가 양의 값을 갖는 유전막으로 형성하고,상기 캐패시터 유전막 상에 적어도 상기 캐패시터 유전막과 접하는 상부 고저항층을 포함하는 상부전극을 형성하되, 상기 상부 고저항층은 상기 캐패시터 유전막과 접하는 부분에 공핍층이 생성될 수 있도록 고저항막으로 형성하는 것을 포함하는 아날로그 캐패시터의 제조방법.
- 제 40 항에 있어서,상기 캐패시터 유전막을 형성하기 전에 상기 캐패시터 유전막과 접하는 부분의 상기 하부 도전막에 공핍층이 생성될 수 있도록 상기 하부도전막에 대하여 산소를 포함하는 기체분위기에서 열처리를 수행하는 것을 더 포함하는 아날로그 캐패시터의 제조방법.
- 제 40 항에 있어서,상기 캐패시터 유전막은 SiO2막, Si3N4막, 금속 산화막 및 페로브스카이트 계열의 유전막으로 이루어진 군에서 선택된 하나이거나 적어도 두개의 유전막의 조합에 의한 적층막으로 형성하되, 캐패시턴스-전압곡선의 이차항의 계수가 양의 값을 갖는 적어도 하나의 유전막을 포함하도록 형성하는 것을 특징으로 하는 아날로그 캐패시터의 제조방법.
- 제 42 항에 있어서,상기 캐패시턴스-전압곡선의 이차항의 계수가 양의 값을 갖는 적어도 하나의 유전막은 Al2O3막, Si3N4막 또는 HfO2막인 것을 특징으로 하는 아날로그 캐패시터의 제조방법.
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| KR100605506B1 (ko) | 2006-07-28 |
| US20050173778A1 (en) | 2005-08-11 |
| US7868421B2 (en) | 2011-01-11 |
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