KR100856661B1 - 강유전체 캐패시터 및 그 제조 방법 - Google Patents

강유전체 캐패시터 및 그 제조 방법 Download PDF

Info

Publication number
KR100856661B1
KR100856661B1 KR1020020076134A KR20020076134A KR100856661B1 KR 100856661 B1 KR100856661 B1 KR 100856661B1 KR 1020020076134 A KR1020020076134 A KR 1020020076134A KR 20020076134 A KR20020076134 A KR 20020076134A KR 100856661 B1 KR100856661 B1 KR 100856661B1
Authority
KR
South Korea
Prior art keywords
oxide
upper electrode
ferroelectric
layer
lower electrode
Prior art date
Application number
KR1020020076134A
Other languages
English (en)
Other versions
KR20030045631A (ko
Inventor
크로스제프리에스.
Original Assignee
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 가부시끼가이샤 filed Critical 후지쯔 가부시끼가이샤
Publication of KR20030045631A publication Critical patent/KR20030045631A/ko
Application granted granted Critical
Publication of KR100856661B1 publication Critical patent/KR100856661B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Compositions Of Oxide Ceramics (AREA)
  • Physical Vapour Deposition (AREA)
  • Formation Of Insulating Films (AREA)
  • Inorganic Insulating Materials (AREA)

Abstract

특성이 우수하고, 효율적으로 제조하는 것이 가능한, PZT계 강유전체층을 갖는 불휘발성 반도체 기억 장치, 또는 강유전체 캐패시터를 제공한다. 불휘발성 반도체 기억 장치에 적합한 강유전체 캐패시터는, 반도체 소자를 형성하며, 표면에 절연막을 갖는 반도체 기판 등의 절연성 표면을 갖는 기초(base) 기판과, 절연성 표면 상에 형성된 하부 전극과, 하부 전극 상에 형성된 산화물 강유전체층과, 산화물 강유전체층 상면에 접하여 형성된 제1 산화물 상부 전극과, 제1 산화물 상부 전극 상에 형성된 제2 산화물 상부 전극을 포함하며, 제1 및 제2 산화물 상부 전극 중 하나는 0.1at% 이상의 첨가물을 함유하는 SRO, 다른 하나는 IrOx를 함유하여 형성되어 있다.
강유전체 캐패시터, 절연막, 산화물, 타깃, 전극, 기초 기판

Description

강유전체 캐패시터 및 그 제조 방법{FERROELECTRIC CAPACITOR HAVING UPPER ELECTRODE LAMINATION AND MANUFACTURE THEREOF}
도 1의 (a) 내지 (c)는 본 발명의 실시예에 따른 유전체 캐패시터 제조 방법을 설명하기 위한 개략 단면도 및 개략 평면도.
도 2의 (a) 내지 (c)는 준비한 강유전체 캐패시터의 특성을 나타내는 그래프.
도 3은 강유전체 캐패시터의 특성을 나타내는 표.
도 4의 (a) 및 (b)는 준비한 강유전체 캐패시터를 갖는 불휘발성 반도체 기억 장치의 구성을 도시한 단면도.
도 5의 (a) 내지 (c)는 준비한 예비 실험의 결과를 나타내는 표.
〈도면의 주요 부분에 대한 부호의 설명〉
11 : Si 기판
12 : 산화실리콘층
21 : 제1 하부 전극
22 : 제2 하부 전극
30 : 강유전체층
31, 32, 33 : 단위 강유전체층
40 : 상부 전극
41 : 제1 상부 전극
42 : 제2 상부 전극
51 : 로드 록 챔버
52, 53, 54 : 스퍼터링실
61 : 반응실
62, 63 : 대향 전극
64 : 직류 전원
67 : 스퍼터링 타깃
68 : 기초 기판
69 : 교류 전원
본 발명은 불휘발성 반도체 기억 장치, 강유전체 캐패시터 및 그 제조 방법에 관한 것으로, 특히 강유전체 캐패시터를 갖는 불휘발성 반도체 기억 장치, 적층 상부 전극을 갖는 강유전체 캐패시터 및 스퍼터링을 이용한 그 제조 방법에 관한 것이다.
강유전체 랜덤 액세스 메모리(Ferroelectric Random Access Memory, FeRAM)는, 강유전체로 형성된 캐패시터 유전체층을 갖는 강유전체 캐패시터를 이용하고, 분극을 유지함으로써 불휘발성으로 되고, 분극을 반전함으로써 재기입 가능한 메모리이다.
강유전체로서는, Pb(Zr, Ti)O3(PZT), (Ba, Sr)TiO3(BST), Bi4-xLax Ti3O12(BLT), SrBi2Ta2O9(SBT) 등이 이용되고 있다. 여기서, (A, B)는 AxB 1-X를 나타낸다.
PZT, Pb1-aLaaZrxTi1-xO3(PLZT), Pb1-a-b-c LaaSrbCacZrxTi1-x03(PLSCZT) 등은 페로브스카이트형 결정 구조를 갖는 강유전체이다. 본 명세서에서는 이들을 통합하여 PZT계 강유전체 내지 PZT계 재료라 한다.
강유전체층을 사이에 두고 형성되는 하부 전극, 상부 전극으로서는 산화성 분위기에 내성이 강한 Pt, Ir, Ru, SrRuOx(SRO, 화학양론적 조성은 SrRuO3이지만, 조성이 엄밀하지 않은 경우를 포함하며, SrRuOx라 나타냄), LaNiO3, (La, Sr)CoO3 (LSCO) 등이 이용된다. 이 중, SRO, LSCO는 페로브스카이트형(perovskite) 결정 구조를 갖는다.
FeRAM에서도, 집적도의 향상, 미세화, 전원 전압의 저전압화가 요구되고 있다. 전원 전압은 3V 이하로 하는 것이 요망되고 있다. 강유전체 캐패시터의 강유전체층에 PZT를 이용한 FeRAM에서는, 전원 전압을 저전압화하기 위해 강유전체층의 두께는 100㎚ 이하로 하는 것이 필요해진다.
강유전체층의 층 두께를 감소하여 가면, 강유전체 캐패시터의 분극을 반전시키는 데 필요한 최소의 전계(유지 전계 Ec)는, 특히 금속 전극을 이용한 경우, 상 승한다. 유지 전계의 상승의 이유는, 강유전체층의 두께를 감소시키는 데 따라서 계면의 기여가 증대하기 때문이라고 생각된다. 계면에서, 양호한 접촉을 형성함과 함께, 불필요한 응력의 발생을 피하는 것이 요망된다.
종래, PZT 강유전체 캐패시터의 전극으로서, Pt 전극이 많이 이용되고 있었다. Pt는 촉매 작용을 갖고, 수소를 프로톤으로 분해하는 기능을 갖는다. 프로톤이 발생하면, PZT층 내에 프로톤이 확산되어, 강유전성을 파괴한다. Pt 전극을 이용하는 경우에도, Pt층을 다른 층으로 덮으면, 촉매 작용을 대폭 감소시킬 수 있다.
SRO는, PZT과 동일한 페로브스카이트 구조를 갖는다. 상부 전극으로서 SRO 층을 이용하는 것은, 양호한 컨택트 형성, 왜곡 저감에 유효하다. SRO 원료 중, Ru은 고가의 원료이다. 제조 비용 저감을 위해서는 Ru의 소비량을 저감시키는 것이 요망된다.
소결된 세라믹스로 스퍼터링용 SRO 타깃을 형성하는 경우, SRO의 밀도를 향상하는 것이 곤란하다. 통상의 세라믹스 SRO 타깃의 밀도는, 많아야 약 65%이다. 저밀도는 수명 단축의 원인뿐만 아니라, 파티클 발생의 원인도 된다.
또한, Sr는 염소 등의 할로겐계 에칭 가스에 대한 에칭 레이트가 낮아, SRO를 화학적으로 에칭하는 것은 용이하지 않다.
강유전체층을 이용한 강유전체 캐패시터에 있어서, 강유전체층과 양호한 계면을 형성할 수 있는 전극이 요구되고 있다.
또한, SRO 타깃의 수명을 길게 하고, 또한 제조 원가를 낮추는 것이 요구되고 있다.
본 발명의 목적은, 특성이 우수하며, 효율적으로 제조하는 것이 가능한 불휘발성 반도체 기억 장치, 또는 강유전체 캐패시터를 제공하는 것이다.
본 발명의 다른 목적은, 특성이 우수한 강유전체 캐패시터를, 효율적으로 제조하는 것이 가능한 강유전체 캐패시터 내지 불휘발성 반도체 기억 장치의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 강유전체 캐패시터 내지 불휘발성 반도체 기억 장치에 관하여 신규의 기술을 제공하는 것이다.
본 발명의 일 관점에 따르면, 절연성 표면을 갖는 기초 기판과, 상기 절연성 표면 상에 형성된 하부 전극과, 상기 하부 전극 상에 형성된 산화물 강유전체층과, 상기 산화물 강유전체층 상면에 접하여 형성된 제1 산화물 상부 전극과, 상기 제1 산화물 상부 전극 상에 형성된 제2 산화물 상부 전극을 포함하고, 상기 제1 및 제2 산화물 상부 전극 중 하나는 0.1at% 이상의 첨가물을 함유하는 SRO, 다른 하나는 IrOx를 포함하여 형성되어 있는 불휘발성 반도체 기억 장치가 제공된다.
본 발명의 다른 관점에 따르면, (a) 절연성 표면을 갖는 기초 기판 상에 하부 전극을 형성하는 공정과, (b) 상기 하부 전극 상에 산화물 강유전체층을 형성하는 공정과, (c) 상기 산화물 강유전체층 상에, 스퍼터링으로 제1 및 제2 산화물 상 부 전극을 적층하는 공정으로서, 상기 제1 및 제2 산화물 상부 전극의 한쪽을 0.1at% 이상 첨가물을 함유하여 밀도를 증가시킨 SRO 세라믹스를 함유하는 타깃을 이용하여 스퍼터링하고, 다른 쪽을 Ir을 함유하는 타깃을 이용하여 스퍼터링하는 공정을 포함하는 강유전체 캐패시터의 제조 방법이 제공된다.
본 발명의 또 다른 관점에 따르면, 절연성 표면을 갖는 기초 기판과, 상기 절연성 표면 상에 형성된 하부 전극과, 상기 하부 전극 상에 형성된 산화물 강유전체층과, 상기 산화물 강유전체층 상면에 접하여 형성된 제1 산화물 상부 전극과, 상기 제1 산화물 상부 전극 상에 형성된 제2 산화물 상부 전극을 갖고, 상기 제1 및 제2 산화물 상부 전극 중 하나는 0.1at% 이상의 첨가물을 함유하는 CaRuOx 또는 LaRuOx, 다른 하나는 IrOx를 함유하여 형성되어 있는 강유전체 캐패시터가 제공된다.
[발명의 실시 형태]
실시예의 설명에 앞서서, 본 발명자 등이 행한 검토를 설명한다.
도 5의 (a)는, 각종 SRO 세라믹스 타깃의 밀도를 도시한다. 벌크의 SRO의 밀도는 6.5g/㎤이지만, 소결하여 형성한 화학양론적 조성의 SRO 세라믹스 타깃의 밀도는 많아야 65%이다. 이 타깃을 SRO라 약기한다.
고가의 Ru의 양을 저감시키기 위해서, Sr을 화학량적 조성보다도 10% 증가시킨 Sr1.1RuOx 조성의 SRO 타깃을 형성하였다. 이 타깃의 밀도도 많아야 65%이었다. 이 타깃을 S+RO라 약기한다. SRO 및 S+RO 타깃은, 주식회사 고순도화학연구소(KJC)가 제조한 타깃을 사용하였다. SRO의 Sr과 Ru의 조성을 화학양론적 조성으로부터 다양하게 변경하는 것이 가능하다. 단, 5∼25%의 변경으로 하는 것이 바람직하다.
본 발명자 등은, SRO 타깃에 Pb를 첨가하는 것을 고려하였다. Pb를 첨가하고, Sr의 조성을 화학량적 조성으로부터 약간 감소시킨 Sr0.95Pb0.1RuOx 세라믹스 타깃을 형성하였다. 이 타깃의 밀도는 80%까지 향상되었다. 이 타깃을 SPR이라 약기한다. 이 타깃은, 진공야금주식회사(VMC)가 제조한 타깃을 사용하였다.
PZT계 강유전체는, Pb의 조성을 과잉으로 함으로써 결정화를 촉진할 수 있다. 그러나, Pb는 누설 전류의 원인도 된다. PZT계 강유전체층에 Pb를 확산시키지 않기 위해서는 SRO층 중의 Pb는 적은 쪽이 좋다. 단, PZT계 강유전체층을 화학 기상 퇴적(CVD)으로 형성하면 Pb 과잉량을 억제하더라도 양호한 결정화를 행할 수 있다. PZT계 강유전체층 중의 과잉 Pb량이 적은 경우에는, SRO가 다소 Pb를 함유하고 있더라도 그 영향은 적다.
SRO에 구성 원소 이외의 첨가물 Pb를 가하고, 필요에 따라서 조성을 조정함으로써, 세라믹스 타깃의 밀도를 향상할 수 있는 것을 알았다. 또, 밀도를 향상할 수 있는 첨가물로서, Pb 외에, Bi, Cu가 가능하다. 첨가하는 양은, 적어도 0.1%가 필요할 것이다. 본래의 특성을 유지하기 위해서는, 5at% 이하로 하는 것이 바람직하다. 또, 약 2at% 이하로 하는 것이 보다 바람직하다.
이들의 타깃을 이용하고, SRO층을 스퍼터링하여, 그 특성을 조사하였다. 또, 원소 분석은 유도 결합 플라즈마 원자 발광 스펙트로스코피(inductive coupling plasma atomic emission spectroscopy:ICP-AES)와 X선 반사율 및 형광 X선(X-ray reflectivity and X-ray fluorescence:XRR-XRF)으로 행하였다. 이용한 장치는 테크노스 SMAT210이다.
(100) Si 기판 표면에 열 산화막을 형성하고, 이 열 산화막 상에 12인치 직경의 세라믹스 타깃을 이용하여 SRO막을 스퍼터하였다. 스퍼터링 조건은 스퍼터 가스로서 Ar 또는 Ar+O2의 혼합 가스를 이용하고, 타깃 전력은 350W, 700W, 1400W를 이용하였다. 기판 온도는 실온 또는 램프 가열에 의해 300℃로 하였다.
산화물의 스퍼터링은, 퇴적층 중의 산소가 감소하는 경향을 갖는다. 부족한 산소를 보충하기 위해서는, Ar+O2 혼합 가스를 이용한 리액티브 스퍼터링이 유효하다. 스퍼터링 후, 산소를 함유하는 분위기 중에서 퇴적층을 어닐링하여도 된다.
먼저, SRO 타깃과 S+RO 타깃을 이용하여 스퍼터한 SRO막에 대하여 설명한다.
도 5의 (b)에 도시한 바와 같이, 퇴적막의 조성은 거의 타깃의 조성과 동등하였다. S+RO 타깃을 이용하면, 타깃 조성에 따라서 Sr/Ru 비는 약 1.1 정도로 높게 되었다. 퇴적 속도는 타깃 전력과 거의 비례하는 경향을 나타낸다. 스퍼터 가스를 Ar로부터 Ar+O2로 변경하면, 퇴적 속도는 약 절반으로 감소한다. 또한, 스퍼터 가스를 Ar+O2로 하면, 스퍼터링한 SR0층의 밀도가 감소하였다.
도 5의 (c)는 Pb를 첨가하여, 밀도를 향상시킨 Sr0.95Pb0.1RuOx 조성의 SPR 타깃을 이용한 때의 결과를 나타낸다. Pb의 첨가량은, 약 2at%이다. 퇴적 속도는, SRO 타깃, S+RO 타깃과 비교하여 동등 이상이었다. 타깃에 첨가된 Pb는 퇴적층 중에서는 그 농도가 감소하고 있다. SRO에 Pb를 첨가하면, 타깃 밀도를 향상시키고, 또한 첨가된 Pb의 영향을 저감시킨 퇴적층을 얻을 수 있다.
또한, 300℃로 가열함으로써, 퇴적층 중의 Pb 농도는 확실하게 감소하고 있다. 가열에 의해, 첨가물의 영향을 더욱 저감시킬 수 있다. 스퍼터한 SRO층 내의 Pb 농도를 감소시키기 위해서는, 200℃ 이상으로 가열하는 것이 바람직할 것이다.
Sr/Ru 비는, 실온의 기판에 스퍼터했을 때에는, 거의 타깃 조성에 대응하는 값이지만, 300℃로 가열하면 Sr/Ru 비는 상승하는 것을 알 수 있다. 스퍼터 조건을 선택함으로써, 거의 화학양론적 Sr/Ru 비를 얻는 것이 가능할 것이다.
SPR 타깃은 밀도를 향상할 수 있기 때문에, 타깃 수명을 연장할 수 있을 것이다. Bi, Cu를 첨가한 경우도 타깃 밀도를 향상시킬 수 있다.
상술한 예비 검토에 의해, SRO 타깃으로서 Pb를 첨가하여, 밀도를 향상시킨 세라믹스 타깃을 이용하면, 타깃 수명을 연장하고, 또한 고품질의 SRO층을 성막할 수 있는 것을 알 수 있다.
도 1의 (a)∼(c)는, 본 발명의 실시예에 따른 강유전체 캐패시터의 제조 방법을 설명하기 위한 개략 단면도 및 스퍼터 장치의 개략 평면도이다.
도 1의 (a)에 도시한 바와 같이, Si 기판(11)의 표면에 두께 약 300㎚의 열 산화막(12)을 형성하고, 기초 기판(10)을 준비한다. 이 기초 기판(10) 상에 강유전체 캐패시터 FeCap을 형성한다. 강유전체 캐패시터의 하부 전극(20), 상부 전극(40)은 스퍼터링을 이용하여 준비한다.
도 1의 (b)에 도시한 바와 같이, 스퍼터링 장치는 로드 록 챔버(Load Lock Chamber: 51)의 주위에 3개의 스퍼터 챔버(52, 53, 54)를 갖는다. 3개의 스퍼터 챔버(52, 53, 54)에는 타깃으로서 Ir 타깃, Pt 타깃, SRO 타깃을 구비한다.
도 1의 (c)는, 각 스퍼터 챔버의 구성을 개략적으로 도시한다. 반응실(61) 중에 대향 전극(62, 63)이 배치되고, 상부 전극(62)의 하면 상에 스퍼터링 타깃(67)이 고정된다. 하부 전극(63) 상에는 기초 기판(68)이 놓여진다. 하부 전극(63), 상부 전극(62) 사이에 직류 전원(64)으로부터 직류 전압이 인가된다. 또, 대향 전극(62, 63) 사이에 교류 전원(69)으로부터 RF 전력을 공급할 수도 있다.
실온의 기초 기판(10) 상에, 먼저 두께 약 50㎚의 IrOx층(21)을, Ar+O2 혼합 가스를 이용한 리액티브 스퍼터링으로 퇴적한다. IrOx층 성막 후, O2 가스 플로우 중에서 기초 기판을 400℃로 가열하여, 어닐링 처리한다.
다음에, 두께 약 150㎚의 Pt막(22)을 Ar 가스를 이용하여, 스퍼터 전력 1㎾에서 Pt 타깃으로부터 스퍼터한다. IrOx층(21)과 Pt층(22)과의 적층으로, 하부 전극(20)이 형성된다.
다음에, 관동화학주식회사로부터 입수 가능한 PLCSZT(110/2/5/2/45/55) 화학 용액 퇴적(chemical solution deposition:CSD) 용액을 이용하여, Pt층(22) 상에 PZT계 고유전체인 PLCSZT층(31)을 스핀 코팅하고, 350℃에서 열 분해하였다. Pt층(22) 상에 PZT계 강유전체층을 형성하면, (111) 배향을 우선적으로 발생시킬 수 있다. Pt층과 PZT계 강유전체층과의 전기적 컨택트도 양호하게 형성할 수 있다.
스핀 코팅과 열 분해를 다시 2회 반복하여, PLCSZT층(32, 33)을 적층하고, 전체 층 두께 135㎚의 PLCSZT 강유전체층(30)을 형성한다. 그 후, 형성된 PLCSZT 강유전체층(30)을 700℃에서 2분간 O2 가스 플로우 중에서 어닐링하여, 결정화를 촉진하였다.
강유전체층(30) 상에, 두께 약 15㎚의 SRO층(41)을, SRO 타깃으로부터 스퍼터링하여 형성한다. 또한, 그 위에 두께 약 75㎚의 IrOx층(42)을, 기판 온도 300℃에서 Ir 타깃으로부터 스퍼터링하여 형성한다. PZT계 강유전체층 상에 산화물 전극을 형성하면, 유지 전계의 증가를 저감시키는 것이 가능하다. 적층 구조로 함으로써, SRO의 결점을 보완하는 것도 가능하다. 이와 같이 하여 상부 전극(40)을 형성한다.
SRO층 퇴적은, 실온 또는 기판을 가열하여 행할 수 있다. 가열한 기판 상에 SRO층을 스퍼터링하는 경우에는 가열 온도는 800℃ 이하로 하는 것이 바람직하다. 실온에서 퇴적 후, 기판을 가열하여도 된다. 퇴적 후 가열하는 경우, 가열 온도는 500∼800℃로 설정하는 것이 바람직하다.
상기 구성에 있어서, 상부 전극, 하부 전극은 적층으로 형성되어 있다. 상부 전극은 하부 전극과 비대칭인 구성을 갖는다. 상부 전극은 산화물 도전체층의 적층으로 구성되어 있다.
특성을 비교하기 위해서, 3종류의 타깃, SRO, S+RO, SPR을 이용하여, 적층 산화물 전극의 하측 SRO층을 형성하였다. 또한, 상부 전극으로서 단층의 두께 75 ㎚의 IrOx층을 이용한 샘플도 형성하였다.
SRO층은, Ar 가스를 이용하여, 350W의 스퍼터 전력으로 DC 스퍼터하였다. 또한, 스퍼터 조건을 바꿔 10% O2를 함유하는 Ar/O2 혼합 가스를 이용하여, 700W의 타깃 전력으로 DC 스퍼터하였다. 기판 온도는 실온과 300℃를 이용하였다.
도 2의 (a)는, 준비한 강유전체 캐패시터의 인가 전압에 대한 스위칭 분극 Qsw를 단위 μC㎝-2로 나타낸다. 전압은 10V까지 주사하였다. 도면에 도시한 바와 같이 3종류의 샘플은 거의 동등한 스위칭 분극 특성을 나타내며, 낮은 포화 전압 V90을 나타내었다. 3V의 동작 전압으로, 높은 Qsw를 얻을 수 있다.
도 2의 (b)는 반복 스위칭에 대한 스위칭 분극 Qsw를 나타낸다. 3종류의 샘플에 관한 것으로, 109회까지 열화가 적은, 양호한 반복 스위칭 특성이 얻어졌다.
도 3은, 이들 결과를 포함시킨 실험 결과를 정리하여 나타내는 표이다. SRO 란은, SRO의 스퍼터링 조건, IrOx 란은 IrOx의 스퍼터링 조건을 나타낸다. V90 (10)은, 10V까지 인가했을 때의 포화 전압 V90을 나타낸다. Qsw(3V)는 3V에서 스위칭했을 때의 분극 변화량 Qsw를 나타낸다. Leak(5V)는 5V 인가 시의 누설 전류 A/㎠(암페어)를 나타낸다. Fat(5V)는 +5V, -5V의 교대 인가 시의 피로(fatigue)를 나타낸다. Q2, Q3은 리텐션과 임프린트(imprint)를 나타낸다. rate는 변화율을 나타내며, 괄호 안의 20은 20 시간의 베이킹을 나타낸다.
메모리 유지 기능이 양호하며, 누설 전류는 낮고, 피로도 적다. 임프린트나 시간 경과 열화도 적었다.
도 2의 (c)는 H2 어닐링 전후의 히스테리시스 특성을 나타낸다. 도면에는 SPR 타깃을 이용한 샘플의 히스테리시스 특성만을 나타내고 있다. H2 어닐링 전후에서 히스테리시스 특성은 거의 변하지 않고, 양호한 내 H2 특성이 얻어졌다. SPR 타깃을 이용하여, SRO 타깃을 이용한 경우와 거의 동등한 전기적 특성을 얻을 수 있는 것을 알 수 있다.
이와 같이, SPR 타깃으로부터 스퍼터한 SRO층을 상부 전극에 이용하여, 양호한 계면을 갖는 강유전체 캐패시터를 준비할 수 있었다. 또한, 타깃 수명도 연장할 수 있다.
또, 실제로 준비한 샘플의 상부 전극(40)은, 제1 상부 전극(41)으로서 SRO막을 이용하고, 제2 상부 전극(42)으로서 IrOx막을 이용하였다. 이 적층 순서를 반대로 하여도 양호한 특성을 얻을 수 있다. 하부 전극으로서, Pt/IrO2의 적층 전극을 이용하였지만, 다른 구성의 하부 전극을 이용하는 것도 가능하다.
도 4는, 상술한 바와 같은 강유전체 캐패시터를 이용하여 불휘발성 반도체 기억 장치를 형성한 경우의 구성을 개략적으로 도시한다.
강유전체 캐패시터의 하부 전극, 상부 전극에 상측으로부터 전기적 컨택트를 형성한 구성예를 나타낸다. 도면에 도시한 바와 같이, p형 Si 기판(11)의 표면에, 산화실리콘 등의 소자 분리 영역(12)을 LOCOS 또는 STI(Shallow Trench Isolation)에 의해 형성한다. 활성 영역의 표면 상에 게이트 절연막, 다결정 실리콘층, 실리사이드층의 적층으로 형성된 절연 게이트 전극 G을 준비한다. 게이트 전극 G의 측벽 상에는 측벽 스페이서(13)가 산화실리콘 등에 의해 형성된다. 게이트 전극 양측에는, n형의 소스/드레인 영역 S/D이 형성된다.
준비된 트랜지스터를 커버하도록, SiON층(14)이 형성된다. SiON층(14)은 강유전체 캐패시터 제조 프로세스에 있어서의 산화성 분위기 등에 대하여, 그 하측을 보호한다. 보호층(14) 상에 산화실리콘층(15)이 형성되고, 그 표면이 평탄화된다.
산화실리콘층(15) 표면 상에, 상술한 바와 같은 구성을 갖는 하부 전극(20), 강유전체층(30), 상부 전극(40)으로 형성된 강유전체 캐패시터가 형성되고, 그 표면이 수소 차폐능을 갖는 Al2O3층 등의 차폐층(41)으로 피복된다. Al2O 3막(41)을 커버하도록, 산화실리콘층(42)이 형성되며, 그 표면이 평탄화된다.
산화실리콘층(42)의 표면으로부터, 실리콘 기판, 하부 전극에 도달하는 개구가 형성되며, 블랭킷(blanket) W층 퇴적, 화학 기계 연마(CMP)에 의해 W 플러그(25)가 형성된다. W층 퇴적 전에 TiN, TaN 등의 배리어층을 퇴적하는 것이 바람직하다.
또한, 상부 전극을 노출하는 개구를 형성한 후, Al 배선층(26)이 형성되고, 패터닝되어 배선(26)이 형성된다. Al 배선(26)을 커버하도록 산화실리콘층(35)이 형성되고, 그 표면이 평탄화된다. 산화실리콘층(35)에 접속 구멍을 형성하며, W를 매립한 W 플러그(27)가 형성된다. 산화실리콘층(35)의 표면에 Al층이 형성되고, 패터닝되어 배선(28)이 형성된다.
또한, 산화실리콘층(36), W 플러그(29), 배선(39)이 형성되며, 그 표면 상에 패드 산화실리콘층(44), 패드 질화실리콘층(45)이 퇴적된다. 질화실리콘층(45) 상에 또한 폴리이미드 절연층(47)이 형성된다. 이와 같이 하여, 다층 배선을 갖는 불휘발성 반도체 기억 장치가 형성된다.
도 4의 (b)는, 강유전체 캐패시터의 하부 전극에 대한 컨택트를 아래쪽으로 형성한 구성예를 나타낸다. 또, 도 4의 (a)의 구성과 마찬가지의 부분에는 동일 부호를 붙이고, 그 설명은 간략화한다.
Si 기판에 MOS 트랜지스터 구조를 형성하고, 그 표면을 커버하도록 산화실리콘층(15)을 형성한 후, 그 위에 산소 차폐능을 갖는 질화실리콘 등의 보호층(14)을 형성한다. 질화실리콘의 보호층(14), 산화실리콘층(15)을 관통하는 컨택트홀을 캐패시터 형성 영역에 형성한 후, 예를 들면 TiN, W의 적층에 의해 플러그(24)가 형성된다. 이 플러그 상에 하부 전극(20), 강유전체층(30), 상부 전극(40)을 갖는 강유전체 캐패시터가 형성된다. 강유전체 캐패시터를 커버하도록 산화실리콘층(42)이 형성되고, 그 표면이 평탄화된다. 산화실리콘층(42)으로부터 상부 전극(40) 및 소스/드레인 영역 S/D에 도달하는 접속 구멍이 형성되며, 상술한 바와 마찬가지의 구성을 갖는 TiN/W 플러그(25)가 형성된다. 또한, 그 표면에 Al 배선(26)이 형성되며, 산화실리콘층(35)으로 커버되어진다.
이상, 실시예를 따라 본 발명을 설명하였지만, 본 발명은 이들에 한정되는 것은 아니다. 적층 상부 전극의 한쪽으로서 SRO 층을 이용하는 경우를 설명하였지만, CaRuO3 및 LaRuO3은, SrRuO3과 마찬가지의 페로브스카이트형 결정 구조를 갖는 Ru 산화물이다. 따라서, CaRuOx층 및 LaRuOx층을 이용하여도, SrRuOx층과 마찬가지의 효과를 기대할 수 있다. 또한, LaNiO3 또는 (La, Sr)CO3도 페로브스카이트형 결정 구조를 갖는 산화물로서, 마찬가지의 효과를 기대할 수 있다.
강유전체층으로서, PZT계 강유전체층을 이용하는 경우를 설명하였지만, 다른 강유전체층, 특히 BiLaTiOx층, (Bi, Sr)TiOx층을 이용하여도 마찬가지의 효과를 기대할 수 있다.
하부 전극도, 상술한 구성에 한정되지 않는다. 공지의 다양한 구성을 채용 할 수 있다. 단, 하부 전극과 상부 전극은 비대칭의 구성으로 하는 것이 바람직하다. 기판으로서 반도체 기판 이외의 것을 이용하는 것도 가능하다.
그 밖에, 다양한 변경, 개량, 조합 등이 가능한 것은, 당업자에게 자명할 것이다.
이하, 본 발명의 특징을 부기한다.
(부기 1)
절연성 표면을 갖는 기초 기판과,
상기 절연성 표면 상에 형성된 하부 전극과,
상기 하부 전극 상에 형성된 산화물 강유전체층과,
상기 산화물 강유전체층 상면에 접하여 형성된 제1 산화물 상부 전극과,
상기 제1 산화물 상부 전극 상에 형성된 제2 산화물 상부 전극
을 포함하며,
상기 제1 및 제2 산화물 상부 전극 중 하나는 0.1at% 이상의 첨가물을 함유하는 SRO, 다른 하나는 IrOx를 함유하여 형성되어 있는 강유전체 캐패시터.
(부기 2)
상기 SRO이 Sr과 Ru에 관하여, 화학양론적 조성에서 벗어난 조성을 갖는 부기 1에 기재된 강유전체 캐패시터.
(부기 3)
상기 첨가물이, Pb, Bi, Cu 중 적어도 1종을 포함하는 부기 1 또는 2에 기재된 강유전체 캐패시터.
(부기 4)
상기 산화물 강유전체층이 페로브스카이트 구조를 갖는 PZT계 강유전체로 형성되며, 상기 한쪽의 산화물 상부 전극이 페로브스카이트 구조를 갖고, 상기 다른 쪽의 산화물 상부 전극이 정방 구조(tetragonal structure)를 갖는 부기 1∼3 중 어느 하나에 기재된 강유전체 캐패시터.
(부기 5)
상기 산화물 강유전체층이, PZT계 강유전체, BiLaTiOx, (Ba, Sr)TiOx로부터 선택된 적어도 1종으로 형성되어 있는 부기 1∼4 중 어느 하나에 기재된 강유전체캐패시터.
(부기 6)
절연성 표면을 갖는 기초 기판과,
상기 절연성 표면 상에 형성된 하부 전극과,
상기 하부 전극 상에 형성된 산화물 강유전체층과,
상기 산화물 강유전체층 상면에 접하여 형성된 제1 산화물 상부 전극과,
상기 제1 산화물 상부 전극 상에 형성된 제2 산화물 상부 전극
을 포함하며,
상기 제1 및 제2 산화물 상부 전극 중 하나는 0.1at% 이상의 첨가물을 함유하는 CaRuOx 또는 LaRuOx, 다른 하나는 IrOx를 함유하여 형성되어 있는 강유전체 캐패시터.
(부기 7)
절연성 표면을 갖는 기초 기판과,
상기 절연성 표면 상에 형성된 하부 전극과,
상기 하부 전극 상에 형성된 산화물 강유전체층과,
상기 산화물 강유전체층 상면에 접하여 형성된 제1 산화물 상부 전극과,
상기 제1 산화물 상부 전극 상에 형성된 제2 산화물 상부 전극
을 포함하며,
상기 제1 및 제2 산화물 상부 전극 중 하나는 0.1at% 이상의 첨가물을 함유하는 LaNiOx 또는 (La, Sr)COx, 다른 하나는 IrOx를 함유하여 형성되어 있는 강유전체 캐패시터.
(부기 8)
(a) 절연성 표면을 갖는 기초 기판 상에 하부 전극을 형성하는 공정과,
(b) 상기 하부 전극 상에 산화물 강유전체층을 형성하는 공정과,
(c) 상기 산화물 강유전체층 상에, 스퍼터링으로 제1 및 제2 산화물 상부 전극을 적층하는 공정으로서, 상기 제1 및 제2 산화물 상부 전극의 한쪽을 0.1at% 이상 첨가물을 함유하여 밀도를 증가시킨 SRO 세라믹스를 함유하는 타깃을 이용하여 스퍼터링하고, 다른 쪽을 Ir을 함유하는 타깃을 이용하여 스퍼터링하는 공정을 포함하는 강유전체 캐패시터의 제조 방법.
(부기 9)
상기 공정 (b)가, 화학 기상 퇴적 또는 화학 용액 퇴적에 의해 산화물 강유전체층을 퇴적하는 부기 8에 기재된 강유전체 캐패시터의 제조 방법.
(부기 10)
상기 공정 (b)가, 스퍼터링, 화학 기상 퇴적, 화학 용액 퇴적 중 적어도 1종에 의해 산화물 강유전체층을 퇴적하는 부기 8에 기재된 강유전체 캐패시터의 제조 방법.
(부기 11)
상기 공정 (c)가, 기초 기판을 가열하여 행해지는 부기 8∼10 중 어느 하나에 기재된 강유전체 캐패시터의 제조 방법.
(부기 12)
상기 가열이 800℃ 이하의 온도인 부기 11에 기재된 유전체 캐패시터의 제조 방법.
(부기 13)
상기 공정 (c)가, 상기 한쪽의 산화물 상부 전극을 스퍼터링한 후, 500℃∼800℃의 온도로 어닐링하는 것을 포함하는 부기 8∼10 중 어느 하나에 기재된 강유전체 캐패시터의 제조 방법.
(부기 14)
상기 기초 기판이, 반도체 소자를 형성한 반도체 기판인 부기 8∼13 중 어느 하나에 기재된 강유전체 캐패시터의 제조 방법.
(부기 15)
반도체 소자를 형성하고, 표면에 절연막을 갖는 반도체 기판과,
상기 절연막 상에 형성된 하부 전극과,
상기 하부 전극 상에 형성된 산화물 강유전체층과,
상기 산화물 강유전체층 상면에 접하여 형성된 제1 산화물 상부 전극과,
상기 제1 산화물 상부 전극 상에 형성된 제2 산화물 상부 전극
을 포함하며,
상기 제1 및 제2 산화물 상부 전극 중 하나는 0.1at% 이상의 첨가물을 함유하는 SRO, 다른 하나는 IrOx를 함유하여 형성되어 있는 불휘발성 반도체 기억 장치.
(부기 16)
상기 SRO이 Sr과 Ru에 관하여, 화학양론적 조성에서 벗어난 조성을 갖는 부기 15에 기재된 불휘발성 반도체 기억 장치.
(부기 17)
상기 첨가물이, Pb, Bi, Cu 중 적어도 1종을 포함하는 부기 15 또는 16에 기재된 불휘발성 반도체 기억 장치.
(부기 18)
상기 산화물 강유전체층이 페로브스카이트 구조를 갖는 PZT계 강유전체로 형성되고, 상기 한쪽의 산화물 상부 전극이 페로브스카이트 구조를 갖고,
상기 다른 쪽의 산화물 상부 전극이 정방 구조를 갖는 부기 15∼17 중 어느 하나에 기재된 불휘발성 반도체 기억 장치.
(부기 19)
반도체 소자를 형성하고, 표면에 절연막을 갖는 반도체 기판과,
상기 절연막 상에 형성된 하부 전극과,
상기 하부 전극 상에 형성된 산화물 강유전체층과,
상기 산화물 강유전체층 상면에 접하여 형성된 제1 산화물 상부 전극과,
상기 제1 산화물 상부 전극 상에 형성된 제2 산화물 상부 전극
을 포함하며,
상기 제1 및 제2 산화물 상부 전극 중 하나는 0.1at% 이상의 첨가물을 함유하는 CaRuOx 또는 LaRuOx, 다른 하나는 IrOx를 함유하여 형성되어 있는 불휘발성 반도체 기억 장치.
(부기 20)
반도체 소자를 형성하고, 표면에 절연막을 갖는 반도체 기판과,
상기 절연막 상에 형성된 하부 전극과,
상기 하부 전극 상에 형성된 산화물 강유전체층과,
상기 산화물 강유전체층 상면에 접하여 형성된 제1 산화물 상부 전극과,
상기 제1 산화물 상부 전극 상에 형성된 제2 산화물 상부 전극
을 포함하며,
상기 제1 및 제2 산화물 상부 전극 증 하나는 0.1at% 이상의 첨가물을 함유하는 LaNiOx 또는(La, Sr)COx, 다른 하나는 IrOx를 함유하여 형성되어 있는 불휘발성 반도체 기억 장치.
특성이 우수한 불휘발성 반도체 기억 장치를 효율적으로 제조할 수 있다. 또한, SRO층을 스퍼터링하기 위한 타깃의 수명을 길게 할 수 있고, 강유전체 캐패시터의 제조 원가를 저감시킬 수 있다.

Claims (14)

  1. 강유전체 캐패시터로서,
    절연성 표면을 갖는 기초(base) 기판과,
    상기 절연성 표면 상에 형성된 하부 전극과,
    상기 하부 전극 상에 형성된 산화물 강유전체층과,
    상기 산화물 강유전체층 상면에 접하고 그 위에 형성된 제1 산화물 상부 전극과,
    상기 제1 산화물 상부 전극 상에 형성된 제2 산화물 상부 전극
    을 포함하며,
    상기 제1 및 제2 산화물 상부 전극 중 하나는 0.1at% 이상 5at% 이하의 첨가물을 함유하는 SRO를 포함하고, 상기 제1 및 제2 산화물 상부 전극 중 다른 하나는 IrOx를 포함하며,
    상기 첨가물은 Pb, Bi 및 Cu로 구성된 족에서 선택된 적어도 하나의 원소를 함유하는 강유전체 캐패시터.
  2. 제1항에 있어서,
    상기 SRO는 Sr과 Ru 중 일방이 타방에 비하여 5~25%만큼 화학 양론적 조성에서 벗어난 조성을 갖는 강유전체 캐패시터.
  3. 삭제
  4. 제1항에 있어서,
    상기 산화물 강유전체층은 페로브스카이트(perovskite) 구조를 갖는 PZT계 강유전체로 형성되며, 상기 산화물 상부 전극들 중 하나는 페로브스카이트 구조를 갖고, 상기 다른 산화물 상부 전극은 정방 구조(tetragonal structure)를 갖는 강유전체 캐패시터.
  5. 강유전체 캐패시터로서,
    절연성 표면을 갖는 기초 기판과,
    상기 절연성 표면 상에 형성된 하부 전극과,
    상기 하부 전극 상에 형성된 산화물 강유전체층과,
    상기 산화물 강유전체층 상면에 접하고 그 위에 형성된 제1 산화물 상부 전극과,
    상기 제1 산화물 상부 전극 상에 형성된 제2 산화물 상부 전극
    을 포함하며,
    상기 제1 및 제2 산화물 상부 전극 중 하나는 적어도 0.1at%의 첨가물을 함유하는 CaRuOx 또는 LaRuOx를 포함하고, 상기 제1 및 제2 산화물 상부 전극 중 다른 하나는 IrOx를 포함하는 강유전체 캐패시터.
  6. 강유전체 캐패시터의 제조 방법으로서,
    (a) 절연성 표면을 갖는 기초 기판 상에 하부 전극을 형성하는 공정과,
    (b) 상기 하부 전극 상에 산화물 강유전체층을 형성하는 공정과,
    (c) 상기 산화물 강유전체층 상에, 스퍼터링으로 제1 및 제2 산화물 상부 전극을 적층하는 공정으로서, 상기 제1 및 제2 산화물 상부 전극 중 하나는 적어도 0.1at%의 첨가물을 함유하여 밀도를 증가시킨 SRO 세라믹스를 포함하는 타깃을 이용하여 스퍼터링되고, 상기 제1 및 제2 산화물 상부 전극 중 다른 하나는 Ir을 포함하는 타깃을 이용하여 스퍼터링되는 공정
    을 포함하는 강유전체 캐패시터의 제조 방법.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 강유전체 캐패시터로서,
    절연성 표면을 갖는 기초 기판과,
    상기 절연성 표면 상에 형성된 하부 전극과,
    상기 하부 전극 상에 형성된 산화물 강유전체층과,
    상기 산화물 강유전체층 상면에 접하고 그 위에 형성된 제1 산화물 상부 전극과,
    상기 제1 산화물 상부 전극 상에 형성된 제2 산화물 상부 전극
    을 포함하며,
    상기 제1 및 제2 산화물 상부 전극 중 하나는 적어도 0.1at%의 첨가물을 함유하는 LaNiOx 또는 (La, Sr)COx를 포함하고, 상기 제1 및 제2 산화물 상부 전극 중 다른 하나는 IrOx를 포함하는 강유전체 캐패시터.
  12. 불휘발성 반도체 메모리로서,
    표면에 절연체 막을 가지며 반도체 소자가 형성되는 반도체 기판과,
    상기 절연체 막 상에 형성된 하부 전극과,
    상기 하부 전극 상에 형성된 산화물 강유전체층과,
    상기 산화물 강유전체층 상면에 접하고 그 위에 형성된 제1 산화물 상부 전극과,
    상기 제1 산화물 상부 전극 상에 형성된 제2 산화물 상부 전극
    을 포함하며,
    상기 제1 및 제2 산화물 상부 전극 중 하나는 0.1at% 이상 5at% 이하의 첨가물을 함유하는 SRO를 포함하고, 상기 제1 및 제2 산화물 상부 전극 중 다른 하나는 IrOx를 포함하며,
    상기 첨가물은 Pb, Bi 및 Cu로 구성된 족에서 선택된 적어도 하나의 원소를 함유하는 불휘발성 반도체 메모리.
  13. 불휘발성 반도체 메모리로서,
    표면에 절연막을 가지며 반도체 소자가 형성되는 반도체 기판과,
    상기 절연막 상에 형성된 하부 전극과,
    상기 하부 전극 상에 형성된 산화물 강유전체층과,
    상기 산화물 강유전체층 상면에 접하고 그 위에 형성된 제1 산화물 상부 전극과,
    상기 제1 산화물 상부 전극 상에 형성된 제2 산화물 상부 전극
    을 포함하며,
    상기 제1 및 제2 산화물 상부 전극 중 하나는 적어도 0.1at%의 첨가물을 함유하는 CaRuOx 또는 LaRuOx를 포함하고, 상기 제1 및 제2 산화물 상부 전극 중 다른 하나는 IrOx를 포함하는 불휘발성 반도체 메모리.
  14. 불휘발성 반도체 메모리로서,
    표면에 절연막을 가지며 반도체 소자가 형성되는 반도체 기판과,
    상기 절연막 상에 형성된 하부 전극과,
    상기 하부 전극 상에 형성된 산화물 강유전체층과,
    상기 산화물 강유전체층 상면에 접하고 그 위에 형성된 제1 산화물 상부 전극과,
    상기 제1 산화물 상부 전극 상에 형성된 제2 산화물 상부 전극
    을 포함하며,
    상기 제1 및 제2 산화물 상부 전극 중 하나는 적어도 0.1at%의 첨가물을 함유하는 LaNiOx 또는 (La, Sr)COx를 포함하고, 상기 제1 및 제2 산화물 상부 전극 중 다른 하나는 IrOx를 포함하는 불휘발성 반도체 메모리.
KR1020020076134A 2001-12-04 2002-12-03 강유전체 캐패시터 및 그 제조 방법 KR100856661B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2001-00369854 2001-12-04
JP2001369854A JP4011334B2 (ja) 2001-12-04 2001-12-04 強誘電体キャパシタの製造方法およびターゲット

Publications (2)

Publication Number Publication Date
KR20030045631A KR20030045631A (ko) 2003-06-11
KR100856661B1 true KR100856661B1 (ko) 2008-09-04

Family

ID=19179174

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020076134A KR100856661B1 (ko) 2001-12-04 2002-12-03 강유전체 캐패시터 및 그 제조 방법

Country Status (4)

Country Link
US (2) US6649954B2 (ko)
EP (1) EP1318548A3 (ko)
JP (1) JP4011334B2 (ko)
KR (1) KR100856661B1 (ko)

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6048738A (en) * 1997-03-07 2000-04-11 Sharp Laboratories Of America, Inc. Method of making ferroelectric memory cell for VLSI RAM array
US6818469B2 (en) * 2002-05-27 2004-11-16 Nec Corporation Thin film capacitor, method for manufacturing the same and printed circuit board incorporating the same
JP2004079675A (ja) * 2002-08-13 2004-03-11 Fujitsu Ltd 半導体装置及びその製造方法
US20040145002A1 (en) * 2002-11-13 2004-07-29 Chin-Lin Liu Method of fabricating a ferroelectric capacitor and a ferroelectric capacitor produced by the method
US6927074B2 (en) * 2003-05-21 2005-08-09 Sharp Laboratories Of America, Inc. Asymmetric memory cell
US6839220B1 (en) * 2003-07-18 2005-01-04 Infineon Technologies Ag Multi-layer barrier allowing recovery anneal for ferroelectric capacitors
US20050019960A1 (en) * 2003-07-25 2005-01-27 Moon-Sook Lee Method and apparatus for forming a ferroelectric layer
JP2005183842A (ja) * 2003-12-22 2005-07-07 Fujitsu Ltd 半導体装置の製造方法
JP4095582B2 (ja) 2004-06-10 2008-06-04 株式会社東芝 半導体装置及びその製造方法
US20060037704A1 (en) * 2004-07-30 2006-02-23 Tokyo Electron Limited Plasma Processing apparatus and method
JP2006073648A (ja) * 2004-08-31 2006-03-16 Fujitsu Ltd 半導体装置及びその製造方法
KR100718267B1 (ko) * 2005-03-23 2007-05-14 삼성전자주식회사 강유전체 구조물, 이의 제조 방법, 이를 포함하는 반도체장치 및 그 제조 방법
JP2006278942A (ja) * 2005-03-30 2006-10-12 Fujitsu Ltd 半導体装置及びその製造方法
JP2006302976A (ja) * 2005-04-15 2006-11-02 Toshiba Corp 半導体装置及びその製造方法
JP2006302975A (ja) * 2005-04-15 2006-11-02 Toshiba Corp 半導体装置及びその製造方法
US20060287672A1 (en) * 2005-06-15 2006-12-21 Western Clinical Engineering Ltd. Tourniquet cuff with improved pneumatic passageway
KR100729231B1 (ko) * 2005-08-03 2007-06-15 삼성전자주식회사 강유전체 구조물, 강유전체 구조물의 형성 방법, 강유전체구조물을 구비하는 반도체 장치 및 그 제조 방법
KR101100427B1 (ko) * 2005-08-24 2011-12-30 삼성전자주식회사 이온 전도층을 포함하는 불휘발성 반도체 메모리 장치와 그제조 및 동작 방법
JP2007088147A (ja) * 2005-09-21 2007-04-05 Toshiba Corp 半導体装置およびその製造方法
KR100703027B1 (ko) 2005-09-26 2007-04-06 삼성전자주식회사 리세스 게이트 형성 방법
KR100659148B1 (ko) * 2005-10-05 2006-12-19 삼성전자주식회사 플라스마 도핑 방법 및 이를 수행하기 위한 플라스마 도핑장치
KR100970156B1 (ko) * 2005-12-08 2010-07-14 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치
WO2007074530A1 (ja) 2005-12-27 2007-07-05 Fujitsu Limited 半導体装置
JP2007184442A (ja) * 2006-01-10 2007-07-19 Matsushita Electric Ind Co Ltd 強誘電体キャパシタ
JP4553143B2 (ja) * 2006-02-24 2010-09-29 セイコーエプソン株式会社 圧電アクチュエータの製造方法、インクジェット式記録ヘッド
JP4596167B2 (ja) * 2006-02-24 2010-12-08 セイコーエプソン株式会社 キャパシタの製造方法
US8138445B2 (en) * 2006-03-30 2012-03-20 Tokyo Electron Limited Plasma processing apparatus and plasma processing method
JP4827653B2 (ja) 2006-08-10 2011-11-30 富士通セミコンダクター株式会社 半導体装置とその製造方法
JP5163641B2 (ja) * 2007-02-27 2013-03-13 富士通セミコンダクター株式会社 半導体記憶装置、半導体記憶装置の製造方法、およびパッケージ樹脂形成方法
US20080204970A1 (en) * 2007-02-28 2008-08-28 Uchicago Argonne, Llc Transparent oxide capacitor structures
US7592273B2 (en) * 2007-04-19 2009-09-22 Freescale Semiconductor, Inc. Semiconductor device with hydrogen barrier and method therefor
US7812425B2 (en) * 2007-10-05 2010-10-12 Kabushiki Kaisha Toshiba Semiconductor device with lower capacitor electrode that includes islands of conductive oxide films arranged on a noble metal film
KR101106264B1 (ko) * 2009-07-16 2012-01-18 전함석 스케이트
JP2012009774A (ja) * 2010-06-28 2012-01-12 Fujitsu Semiconductor Ltd 半導体装置の製造方法
WO2012177642A2 (en) * 2011-06-20 2012-12-27 Advanced Technology Materials, Inc. High-k perovskite material and methods of making and using the same
JP5811728B2 (ja) 2011-09-16 2015-11-11 株式会社リコー 電気−機械変換素子、液滴吐出ヘッド、液滴吐出装置及び画像形成装置
US9012966B2 (en) * 2012-11-21 2015-04-21 Qualcomm Incorporated Capacitor using middle of line (MOL) conductive layers
CN104419895B (zh) * 2013-09-09 2016-11-16 中国科学院上海硅酸盐研究所 低温下制备具有高度(001)择优取向的钌酸锶薄膜的方法
KR20160006028A (ko) * 2014-07-08 2016-01-18 삼성전자주식회사 저항 변화 메모리 장치
US11758737B2 (en) * 2020-05-28 2023-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric memory device and method of forming the same
US11665909B2 (en) 2020-07-23 2023-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. FeRAM with laminated ferroelectric film and method forming same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990037298A (ko) * 1997-10-22 1999-05-25 아끼구사 나오유끼 페로브스카이트형 산화물막을 포함한 전자장치와 그 제조방법및 강유전체 커패시터
KR20010070422A (ko) * 2000-01-12 2001-07-25 아끼구사 나오유끼 반도체 장치

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03171110A (ja) 1989-11-30 1991-07-24 Minolta Camera Co Ltd レーザビーム走査光学装置
JPH0563205A (ja) * 1991-09-03 1993-03-12 Sharp Corp 半導体装置
JP3171110B2 (ja) 1996-06-19 2001-05-28 ソニー株式会社 強誘電体キャパシタ構造の製造方法
JPH1114541A (ja) * 1997-06-24 1999-01-22 Kobe Steel Ltd Ｃｒ濃度計
JP3468706B2 (ja) 1998-09-17 2003-11-17 富士通株式会社 半導体装置およびその製造方法
JP3249496B2 (ja) 1998-11-10 2002-01-21 株式会社東芝 半導体装置及び半導体装置の製造方法
JP3745553B2 (ja) 1999-03-04 2006-02-15 富士通株式会社 強誘電体キャパシタ、半導体装置の製造方法
JP2000349246A (ja) 1999-06-04 2000-12-15 Hitachi Ltd 誘電体素子
JP4416230B2 (ja) 1999-11-12 2010-02-17 富士通株式会社 電子装置の製造方法
JP2001144264A (ja) 1999-11-12 2001-05-25 Fujitsu Ltd 導電性酸化物電極を用いた誘電体薄膜キャパシタ
US20020117700A1 (en) * 2001-02-28 2002-08-29 Glex Fox Amorphous iridium oxide barrier layer and electrodes in ferroelectric capacitors

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990037298A (ko) * 1997-10-22 1999-05-25 아끼구사 나오유끼 페로브스카이트형 산화물막을 포함한 전자장치와 그 제조방법및 강유전체 커패시터
KR20010070422A (ko) * 2000-01-12 2001-07-25 아끼구사 나오유끼 반도체 장치

Also Published As

Publication number Publication date
EP1318548A2 (en) 2003-06-11
KR20030045631A (ko) 2003-06-11
US20040023417A1 (en) 2004-02-05
US6890769B2 (en) 2005-05-10
US20030102500A1 (en) 2003-06-05
US6649954B2 (en) 2003-11-18
JP2003174146A (ja) 2003-06-20
EP1318548A3 (en) 2005-05-11
JP4011334B2 (ja) 2007-11-21

Similar Documents

Publication Publication Date Title
KR100856661B1 (ko) 강유전체 캐패시터 및 그 제조 방법
JP5845866B2 (ja) 半導体装置の製造方法
KR100775721B1 (ko) 용량 소자 및 그 제조 방법
US6608383B2 (en) Semiconductor device including capacitor with lower electrode including iridium and iridium oxide layers
KR100721358B1 (ko) 강유전체 메모리 장치 및 그 제조 방법, 반도체 장치의제조 방법
KR100949109B1 (ko) 반도체 장치 및 그 제조 방법
JP4884104B2 (ja) キャパシタを含む半導体装置及びその製造方法
KR20010031913A (ko) 유전체 소자와 그 제조 방법
US6392265B2 (en) Semiconductor device
JPH1154721A (ja) 半導体装置の製造方法および製造装置
US20050170534A1 (en) Ferroelectric capacitor, method of manufacturing same, and semiconductor memory device
JP5672832B2 (ja) 半導体装置とその製造方法
JP2008066644A (ja) 半導体装置及びその製造方法
KR101084408B1 (ko) 반도체 장치 및 그 제조방법
JPH10214947A (ja) 薄膜誘電体素子
JP5994466B2 (ja) 半導体装置とその製造方法
JP2001298162A (ja) 不揮発性半導体記憶装置
JP4805775B2 (ja) イリジウム酸化膜の製造方法、電極の製造方法、誘電体キャパシタの製造方法、及び半導体装置の製造方法
KR20000029860A (ko) 반도체장치및그제조방법
US20070080383A1 (en) Semiconductor device
JP5007723B2 (ja) キャパシタを含む半導体装置及びその製造方法
KR100498608B1 (ko) 강유전체 캐패시터 제조 방법
JP2018010934A (ja) 半導体装置及びその製造方法
JP2015053437A (ja) 半導体装置、及び半導体装置の製造方法
JP2020113604A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee