KR20010031913A - 유전체 소자와 그 제조 방법 - Google Patents

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다까아끼 스즈끼
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가나이 쓰토무
가부시키가이샤 히타치세이사쿠쇼
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Abstract

절연 입자를 함유한 강유전체층을 이용하여, 높은 Pr, 낮은 Ec를 갖는 내압에 뛰어난 박막화한 강유전체 소자를 제공하는 것을 목적으로 한다.
강유전체층에 절연 입자를 함유함으로써, 결정의 그레인을 통해 발생되는 누설 전류를 억제할 수 있음으로써 높은 Pr, 낮은 Ec를 갖는 내압에 뛰어난 박막화한 강유전체층을 전극 사이에 개재한 구조의 강유전체 소자로서 활용할 수가 있다. 강유전체 소자를 전계 효과형 트랜지스터 구조에 조립함으로써, 판독 및 기록을 검출하는 고집적도인 강유전체 소자의 반도체 장치를 실현할 수 있는 것을 특징으로 하는 강유전체 소자와 그 제조 방법.

Description

유전체 소자와 그 제조 방법{DIELECTRIC ELEMENT AND MANUFACTURING METHOD THEREFOR}
반도체 메모리로서는, 데이터의 고속 재기록에 특징을 가지고 있는 DRAM (Dynamic Random Access Memory)이 있다. 이 DRAM은 고밀도, 고집적 기술의 진보에 따라 l6M, 64M 비트의 대용량화 시대를 맞이하고 있다. 이 때문에, 회로 구성 소자의 미세화가 요구되며, 특히 정보를 축적하는 컨덴서의 미세화가 행해지고 있다. 이 중, 컨덴서의 미세화에는 유전체 재료의 박막화, 유전률이 높은 재료의 선택, 상하 전극과 유전체로 이루어지는 구조의 평탄화로부터 입체화 등을 들 수 있다. 이 중, 결정 구조가 페로브스카이트 구조의 단일 격자인 BST((Ba/Sr)TiO3)는 SiO2/Si3N4에 비교하여 큰 유전률(ε)을 갖는 것이 알려져 있다. 이 고유전체 재료를 사용하는 예가, International·Electron·Device·Meeting·Technical·Digest 1991년도판 823페이지에서 보고되어 있다.
또한, 캐패시터 재료에 강유전체를 이용한 불휘발성 메모리 FeRAM(Ferroelectric Random Access Memory)은, 극성이 다른 2개의 잔류 분극을 이용함으로써, 전원 OFF에서도 기억할 수 있는 특성을 갖고 있다. 또한, 재기록의 속도도 ㎲ 이하로 매우 고속이며, 차세대의 이상적 메모리로서 주목받고 있다. 이러한 FeRAM에 대해서도, 대용량화를 위해 강유전체 재료의 박막화가 행해지고 있다.
강유전체 재료와 금속 전극과의 반응성을 억제하기 위해, 예를 들면, 강유전체에 티탄산지르콘산 납(PZT)을 이용하여, 주위에 확산 방지층으로서 질화 규소막(SiNx)을 형성한 반도체 기억 장치가 특개평5-190797호 공보로 개시되어 있다.
〈발명의 개시〉
그러나 상기 종래 기술에 있어서는, 집적도를 더욱 상승시키기 위해 필요 불가결한 유전체 재료의 박막화에 따른 누설 전류 밀도의 억제가 고려되어 있지 않았다. 상기 BST를 이용한 메모리에서는, 고집적화에 따른 동작 전압의 저하가 목표로 되어 있다. 메모리의 동작 전압의 저하에는, 작은 전압으로 충분한 캐패시턴스가 요구된다. 이 때문에, 캐패시턴스의 증가에는, 고유전률인 재료, 전극 면적의 증대, 고유전체의 박막화가 검토되어 있다. 다만, BST 박막이 다결정체이기 때문에 결정의 그레인을 통해 누설 전류가 발생되기 쉽기 때문에 내압 특성에 문제점이 있었다. 이에 따라, 컨덴서로서 이용하기 위해 충분한 동작 전압을 인가할 수 없었다.
또한, 상기 PZT의 주위에 형성한 질화 규소는, 강유전체 캐패시터에서는, PZT로부터의 구성 원소의 열 확산을 방지하여, 강유전체 특성이 양호한 화학 양론 조성을 유지하는 확산 방지층으로서 기능하고 있다. 상기 종래 기술에 있어서의 질화규소층은 유전률이 7로 작기 때문에 4㎛2사이즈의 캐패시터로 전체 용량의 저하를 억제하기 위해서 30Å 이하의 초박막으로 형성해야만 한다고 하는 문제점이 있었다. 또한 1Gbit의 고집적화로 한 경우에는, 캐패시터 면적이 O.1㎛2로 작아져서, 단순 계산에 의한 상기 질화 규소층은 두께 1Å 이하로 초박막화해야만 한다고 하는 문제점을 갖고 있었다.
또한, 상기 종래 기술에 있어서의 박막화에서는, 전극에 금속을 이용한 경우에는, 유전체 박막과 금속 전극 계면에서의 원소의 확산 반응에 의해 천이층이 형성되고, 그 때문에 자발 분극(Pr)이 저하되고, 항전계(Ec)가 증대 및 막 피로가 생기는 등의 문제점이 있었다.
본 발명은, 상기한 문제점을 해결하기 위해 이루어진 것으로, 고유전체층에 절연 입자를 함유함으로써, 결정의 그레인을 통해 생기는 누설 전류를 억제할 수 있고, 고집적화에 따른 박막화한 고유전체 박막, 이 고유전체 박막을 상하의 전극에 개재한 고유전체 소자 및 그것을 이용한 반도체 장치, 상기 고유전체 소자의 제조 방법을 제공하는 것에 있다.
본 발명의 다른 목적은, 상기한 문제점을 해결하기 위해 이루어진 것으로, 강유전체층에 절연 입자를 함유함으로써, 결정의 그레인을 통해 생기는 누설 전류를 억제할 수 있고, 고집적화에 따른 박막화한 강유전체 박막, 이 강유전체 박막을 상하의 전극 사이에 개재한 강유전체 소자 및 그것을 이용한 반도체 장치, 상기 강유전체 소자의 제조 방법을 제공하는 것에 있다.
또한 본 발명은, 상기 고유전체 박막 및 강유전체 박막의 막 두께를 200Å 이상에 있어서 반도체 메모리의 동작 전압 2V가 인가할 수 있는 고유전체 소자 및 강유전체 소자를 제공하는 것에 있다.
또한 본 발명에 있어서는, 상기 고유전체 박막과 접하는 전극에는 도전성 산화물을 이용함으로써 천이층을 억제한 고유전체 소자, 상기 고유전체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
또한 본 발명에 있어서는, 상기 강유전체 박막과 접하는 전극에는 도전성 산화물을 이용함으로써 천이층을 억제한 강유전체 소자, 상기 강유전체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명의 강유전체 소자는 상부 전극과 강유전체 박막과 하부 전극으로 이루어지는 구성으로, 강유전체층에 저항 106Ω 이상의 절연 입자를 포함하는 것을 특징으로 한다.
또한 상부 전극과 고유전체 박막과 하부 전극으로 이루어지는 구성이고, 고유전체층에 저항 1O6Ω 이상의 절연 입자를 포함하는 것을 특징으로 한다.
또한, 본 발명에 있어서는, 절연 입자가 입자 지름 50Å 이하인 것을 특징으로 한다.
또한 본 발명에 있어서는, 강유전체 박막이, (Pb1-xAx)(Zr1-yTiy)O3(단, A= La, Ba, Nb으로 이루어지는 군으로부터 선택되는 1종), (AO)2+By-1CyO3y+1)2-(단, A= Tl, Hg, Pb, Bi, 희토류 원소; B= Bi, Pb, Ca, Sr, Ba로 이루어지는 적어도 1종 이상; C= Ti, Nb, Ta, W, Mo, Fe, Co, Cr, Zr으로 이루어지는 적어도 1종 이상; y=2, 3, 4, 5)으로 이루어지는 군으로부터 선택되는 1종인 것을 특징으로 한다.
또한 본 발명에 있어서는, 고유전체 소자가 (Ba1-xSrx)TiO3, (Pb1-xAx)(Zr1-xTiy) O3(단, A= La, Ba, Nb로 이루어지는 군으로부터 선택되는 1종)인 것을 특징으로 한다.
또한 본 발명에 있어서는, 절연 입자가 Si 원소를 포함하는 화합물인 것을 특징으로 한다.
또한 본 발명에 있어서는, 하부 전극이 기초 기판으로부터 금속, 단일 원소의 도전성 산화물, 페로브스카이트 구조의 도전성 산화물로 구성되어 있고, 또한 상기 도전성 산화물이 특정한 면에서 배향되어 있는 것을 특징으로 한다.
또한 본 발명에 있어서는, 상부 전극이 상기 강유전체 박막 또는 고유전체 박막과 접하는 층으로부터 페로브스카이트 구조의 도전성 산화물, 금속 또는 페로브스카이트 구조의 도전성 산화물, 단일 원소로 이루어지는 도전성 산화물, 금속의 순으로 구성되어 있는 것을 특징으로 한다.
또한 본 발명에 있어서는, 강유전체 박막이 막 두께가 200Å 이상에 있어서, 누설 전류 밀도가 10-5A/㎠ 이하에서 내압이 2V 이상인 것을 특징으로 한다.
또한 본 발명에 있어서는, 고유전체 박막의 막 두께가 200Å 이상에 있어서, 누설 전류 밀도가 10-5A/㎠ 이하에서 내압이 2V 이상인 것을 특징으로 한다.
또한 본 발명에 있어서는, 금속이 Pt, Au, Al, Ni, Cr, Ti, Mo, W의 군으로부터 선택되는 1종이다. 또한 전극재로서의 기능을 실현하기 위해, 저항율이 1mΩ·㎝ 이하인 단일 원소, 또는 페로브스카이트 구조의 도전성 산화물을 전극에 이용하는 것을 특징으로 한다.
또, 단일 원소의 도전성 산화물은, Ti, V, Eu, Cr, Mo, W, Ph, Os, Ir, Pt, Re, Ru, Sn으로 이루어지는 군으로부터 선택되는 1종이다. 페로브스카이트 구조의 도전성 산화물은, ReO3, SrReO3, BaReO3, LaTiO3, SrVO3, CaCrO3, SrCrO3, SrFeO3, La1-xSrxCoO3(0〈x〈0.5), LaNiO3, CaRuO3, SrRuO3, SrTiO3, BaPbO3으로 이루어지는 군으로부터 선택되는 1종이다.
즉, 본 발명의 강유전체 박막의 제조 방법은, 스퍼터링법에 의해 산소와 불활성 가스의 혼합 가스로 한 분위기로, 또한 전극과의 반응을 억제하기 위해 형성하는 온도가 650℃ 이하로 한 강유전체 박막을 제조하는 방법이다. 또한, 상기 스퍼터링법을 대신하여 MOCVD 법을 이용하여, 산소 또는 여기한 산소의 분위기로서, 형성하는 온도를 650℃ 이하로 강유전체 박막을 제작하여도 좋다.
또한 본 발명의 강유전체의 제조 방법은, 금속 알콕시드 또는 유기산염을 출발 원료로 한 스핀 코팅법, 또는 딥 코팅법에 의해, 상압으로, 또한 전극과의 반응을 억제하기 위해 형성하는 온도가 650℃ 이하에서 강유전체 박막을 제작하는 방법이다.
본 발명의 고유전체의 제조 방법은, 스퍼터링법에 의해 산소와 불활성 가스의 혼합 가스로 한 분위기에서, 또한 전극과의 반응을 억제하기 위해 형성하는 온도가 650℃ 이하로 한 고유전체 박막을 제조하는 방법이다. 또한, 상기 스퍼터링법을 대신하여 MOCVD법을 이용하여, 산소 또는 여기한 산소의 분위기로서, 형성하는 온도를 650℃ 이하에서 고유전체 박막을 제작하여도 좋다.
또한 본 발명의 고유전체의 제조 방법은, 금속 알콕시드 또는 유기산염을 출발 원료로 한 스핀 코팅법, 또는 딥 코팅법에 의해 상압에서, 또한 전극과의 반응을 억제하기 위해 형성하는 온도가 650℃ 이하에서 고유전체 박막을 제작하는 방법이다. 본 발명의 단일 원소, 또는 페로브스카이트 구조의 도전성 산화물의 제조 방법은 스퍼터링법에 의해 산소와 불활성 가스의 혼합 가스로 한 분위기에서, 또한 형성하는 온도가 650℃ 이하로 한 단일 원소, 또는 페로브스카이트 구조의 도전성 산화물을 제작하는 방법이다. 또한, 상기 스퍼터링법을 대신하여 MOCVD법을 이용하고, 산소, 또는 여기한 산소의 분위기로서, 형성하는 온도를 650℃ 이하에서 단일 원소, 또는 페로브스카이트 구조의 도전성 산화물을 제작하여도 좋다.
또한 본 발명의 단일 원소, 또는 페로브스카이트 구조의 도전성 산화물의 제조 방법은, 금속 알콕시드 또는 유기산염을 출발 원료로 한 스핀 코팅법, 또는 딥 코팅법에 의해, 상압에서, 또한 전극과의 반응을 억제하기 위해 형성하는 온도가 650℃ 이하에서 단일 원소, 또는 페로브스카이트 구조의 도전성 산화물을 제작하는 방법이다.
또한 상기 금속 알콕시드 또는 유기산염을 출발 원료로 한 스핀 코팅법, 또는 딥 코팅법에 의한 강유전체 박막의 제조 방법에 있어서, 광 조사에 의한 원료의 분해 반응을 이용하는 것이, 형성하는 온도의 저온화에 유효하다고 생각하고, 자외선 영역의 광을 조사하면서 강유전체 박막을 제조하는 것을 특징으로 하는 방법이다. 또한, 고유전체 박막의 제조 방법에 있어서도, 상기와 마찬가지로 자외선 영역의 광을 조사하면서 고유전체 박막을 제작할 수가 있다. 또한, 도전성 산화물의 제조 방법에 있어서도, 상기와 마찬가지로 자외선 영역의 광을 조사하면서 도전성 산화물을 제작할 수가 있다.
본 발명의 반도체 장치는, 상기에서 얻어진 상기 전극과 강유전체 박막과 하부 전극으로 이루어지는 구조가, 전계 효과형 트랜지스터 구조의 캐패시터로서 제작되어 있는 것을 특징으로 한다.
또한 본 발명의 반도체 장치는, 상기에서 얻어진 상기 전극과 고유전체 박막과 하부 전극으로 이루어지는 구조가, 전계 효과형 트랜지스터 구조의 캐패시터로서 제작된 것이다.
본 발명은, 강유전체의 불휘발성을 이용한 FeRAM 등의 강유전체 소자, 그것을 이용한 반도체 장치 및 그 제조 방법에 관한 것이다. 또한, 고유전률, 저누설 전류 밀도를 이용한 DRAM 등의 고유전체 소자, 그것을 이용한 반도체 장치 및 그 제조 방법에 관한 것이다.
도 1은 본 발명의 강유전체층의 모식도.
도 2는 종래의 강유전체층의 모식도.
도 3은 본 발명의 강유전체 소자를 나타내는 단면도.
도 4는 본 발명의 고유전체 소자를 나타내는 단면도.
도 5는 본 발명의 강유전체층의 TEM도.
도 6은 본 발명의 강유전체 소자의 누설 전류 밀도의 데이터.
도 7은 본 발명의 하부 전극의 내부 구성을 나타내는 단면도.
도 8은 본 발명의 하부 전극의 내부 구성을 나타내는 단면도.
도 9는 본 발명의 강유전체 소자를 이용한 반도체 장치의 단면도.
도 10은 본 발명의 강유전체 소자의 막 두께와 내 전압 특성의 데이터.
〈발명을 실시하기 위한 최량의 형태〉
이하, 본 발명의 실시예를 도면을 참조하여 설명하지만, 본 발명은 어떠한 것에도 이것에 한정하지는 않는다.
또, 각 도면 중의 부호는 이하와 같다.
참조 번호(31, 41, 81, 9l)는 상부 전극, 참조 번호(32, 71, 81, 92)는 강유전체 박막, 참조 번호(42)는 고유전체 박막, 참조 번호(33, 43, 83, 93)는 하부 전극, 참조 번호(34, 44, 75)는 기초 기판, 참조 번호(72, 82)는 페로브스카이트 구조의 도전성 산화물, 참조 번호(73, 83)는 단일 원소의 도전성 산화물, 참조 번호(74, 84)는 금속, 참조 번호(94, 96)는 SiO2막, 참조 번호(95)는 Si, 참조 번호(97)는 확산층, 참조 번호(98)는 게이트 전극, 참조 번호(99)는 SiO2막 게이트막을 나타낸다.
(실시예 1)
도 1은 본 발명에 따른 상부 전극(11), 강유전체층(13), 하부 전극(l2)으로 이루어지는 구성도를 나타낸다. 강유전체의 결정(14) 사이의 결정 입계(15)에 Si 원소를 포함하는 절연 입자(16)가 석출한 강유전체층(13)을 형성하고 있다. 이에 따라, 비교예인 도 2에 도시한 유전체의 결정의 그레인을 통해 흐르는 누설 전류(21) 에 의한 내압 특성의 저하를 억제할 수 있어, 메모리 동작으로 불가결한 동작 전압을 인가하는 것이 가능해진다. 또한, 절연 입자가 입자 지름 50Å 이하이기 때문에, 절연 입자가 유전체에 비교하여 작은 유전률의 경우에조차 캐패시터 용량에 미치는 영향이 작아, DRAM 메모리에 필요한 캐패시터 용량 30fF 이상을 만족할 수가 있다.
(AO)2+(B1C2O7)2-의 화학 구조식으로 이루어지는 강유전체 박막의 결정 구조로, A=Bi 원소, B= Sr 원소, C= Ta 원소의 경우의 제작 방법을 이하에 나타낸다. 도 3에 도시한 강유전체 소자의 단면도에 있어서, 참조 번호(34)는 기초 기판을 나타낸다. 우선, 기초 기판(34)에는 300℃로 가열하면서 형성한 두께 200Å TiN 층의 배리어층 및 열 산화로 제작한 SiO2층을 포함하는 Si 웨이퍼를 이용하였다. 다음에, 이 기초 기판(34) 상에 기초 전극(33)을 제작하였다. 기초 전극은 Pt 박막을 350℃로 가열하면서 스퍼터링법에 의해 1000Å 형성하였다. 이 하부 전극(33) 상에, 강유전체 박막(32)을 형성하기 위해 Bi, Sr, Ta, Si 원소의 금속 알콕시드 용액을 1500rpm에서 30sec 스핀 코팅하였다. 그 후, 150℃에서 5min(분간) 건조, 또한 공기 중 또는 산소 중, 강유전체 박막의 결정화 온도 580℃보다 낮은 온도 200℃ 내지 550℃의 범위에서 10 내지 30min 전 열처리를 행하였다. 이상의 조작을 1사이클로 하여, 사이클을 2 내지 5회 반복함으로써 두께 1000Å의 전구체 박막을 제작하였다. 그리고 마지막으로 580℃ 내지 650℃의 열처리를 함으로써 비정질인 Si 화합물을 포함하는 강유전체층((Bi2O2)2+(SrTa2O7)2-)을 얻었다.
얻어진 강유전체층의 TEM 관찰한 결과를 도 5에 나타낸다. 입자 지름 100 내지 1000Å의 강유전체 결정의 결정 사이에, 비정질인 입자 지름 20 내지 50Å의 입자가 인정되었다. 이 입자는 Si, Bi, Sr, Ta 원소를 포함한 화합물로, 각 조성비는 입자에 따라 크게 달랐다.
이 강유전체 소자의 전압과 누설 전류 밀도의 관계를 조사한 결과를 도 6에 나타낸다. 종래의 입자를 포함하지 않는 강유전체 소자의 경우에는, 1V에서 lO-4A/㎠ 이상으로 누설 전류 밀도가 크고, 컨덴서로서 이용할 수 없었던 것에 대해, 입자를 포함하는 강유전체 소자는 5V에서 l×10-7A/㎠ 이하로 매우 내압 특성에 뛰어난 것을 알 수 있었다. 또한, 3V에서의 2Pr= l6μC/㎠, Ec= 40kV/㎠ 및 전압 3V의 ±반전에 의한 기록 횟수 1O15회로 특성 열화 약3%로 우수한 강유전체 특성을 나타내며, 입자의 석출에 의한 특성 저하는 인정되지 않았다.
또한, 상기 절연 입자를 포함하는 강유전체층 ((Bi2O2)2+(SrTa2O7)2-)의 막 두께와 내압 특성의 관계를 도 10에 나타낸다. 사이클을 변화시킴으로써 200 내지 2000Å의 막 두께의 시료를 얻었다. 막 두께 200Å 이상에서 누설 전류 밀도 10-5A/㎠ 에 있어서 내압 2V 이상이었다.
상기 실시예에 있어서, 강유전체로서 ((Bi2O2)2+(SrTa2O7)2-)를 이용하여 설명하였지만, (AO)2+(By-1CyO3y+1)2-의 화학 구조식에 있어서, A 사이트를 Tl, Hg, Y, Ce, Pr, Nd, Pm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu 원소 중 어느 1종, B 사이트를 Bi, Pb, Ca, Sr, Ba 원소로 이루어지는 적어도 1종 이상, C 사이트를 Ti, Nb, Ta, W, Mo, Fe, Co, Cr, Zr 원소로 이루어지는 적어도 1종 이상, y=2, 3, 4, 5 등 다른 페로브스카이트 결정 구조를 갖는 강유전체에 Si 원소의 금속 알콕시드 용액을 첨가하여도 좋다.
또한, 상기한 마찬가지의 방법으로 얻어진 하부 전극(33) 상에, 강유전체 박막(32)을 형성하기 위해, Pb, Zr, Ti, Si 원소의 금속 알콕시드 용액을 1500rpm에서 30sec 스핀 코팅하였다. 그 후, 150℃에서 5min 건조, 또한 공기 중 또는 산소 중, 강유전체 박막의 결정화 온도 450℃보다 낮은 온도 200℃ 내지 400℃의 범위에서 10 내지 30min 전 열처리를 행하였다. 이상의 조작을 1사이클로 하여, 사이클을 2 내지 5회 반복함으로써 두께 1000Å의 전구체 박막을 제작하였다. 그리고 마지막으로 500℃ 내지 650℃의 열처리를 함으로써 비정질인 Si 화합물을 포함하는 강유전체층 Pb(Zr0.5Ti0.5)O3을 얻었다. 누설 전류 밀도는 5V에서 1×10-7A/㎠ 이하로 내압 특성에 매우 뛰어난 것을 알 수 있었다. 또한, 3V에서의 2Pr= 40μC/㎠, Ec= 60kV/cm 및 전압 3V의 ±반전에 의한 기록 횟수 1012회로 특성 열화 약3%로 우수한 강유전체 특성을 나타내며, 입자의 석출에 의한 특성 저하는 인정되지 않았다. 또한, 막 두께의 내압 의존성은 막 두께 200Å 이상에 있어서 누설 전류 밀도 10-5A/㎠로 내압 2V 이상이었다.
상기 실시예에 있어서, 강유전체로서 Pb(Zr0.5Ti0.5)O3를 이용하여 설명하였지만, (Pb1-xAx)(Zr1-yTiy)O3의 화학 구조식에 있어서, A 사이트를 La, Ba, Nb 원소 중 어느 1종 이상 치환, x, y가 0 이상 1 미만의 범위에서 조성 조정 등 다른 페로브스카이트 결정 구조를 갖는 강유전체에 Si 원소의 금속 알콕시드 용액을 첨가하여도 좋다.
(실시예 2)
본 실시예에 사용한 (Ba0.5Sr0.5)TiO3의 결정 구조의 경우의 제작 방법을 이하에 나타낸다. 도 4에 도시한 고유전체 소자의 단면도에 있어서, 참조 번호(44)는 기초 기판을 나타낸다. 우선, 기초 기판에는, 300℃로 가열하면서 형성한 두께 200Å의 TiN층의 배리어층 및 열 산화로 제작한 SiO2층을 포함하는 Si 웨이퍼를 이용하였다. 다음에, 이 기초 기판(44) 상에 하부 전극(43)을 제작하였다. 하부 전극은 Pt 박막을 350℃로 가열하면서 스퍼터링법에 의한 1000Å 형성하였다. 이 하부 전극(43) 상에, 고유전체 박막(42)을 형성하기 위해 Ba, Sr, Ti, Si 원소의 금속 알콕시드 용액을 1500rpm에서 30sec 스핀 코팅하였다. 그 후, 150℃로 5min 건조, 또한 공기 중 또는 산소 중, 고유전체 박막의 결정화 온도 580℃보다 낮은 온도 200℃ 내지 550℃의 범위에서 10∼30min 전 열처리를 행하였다. 이상의 조작을 1사이클로 하여, 사이클을 2∼5회 반복함으로써 두께 1000Å의 전구체 박막을 제작하였다. 그리고 마지막으로 580℃ 내지 650℃의 열처리를 함으로써 비정질인 Si 화합물을 포함하는 고유전체층 (Ba0.5Sr0.6)TiO3을 얻었다. 얻어진 고유전체층은 TEM 관찰에 의해 입자 지름 100∼500Å의 고유전체 결정의 결정 사이에, 비정질인 입자 지름 20∼50Å의 입자가 인정되었다. 이 입자는 Si, Ba, Sr, Ti 원소를 포함한 화합물로, 각 조성비는 입자에 따라 크게 달랐다. 이 고유전체 소자의 전압과 누설 전류 밀도의 관계를 조사한 결과, 3V에서 1×10-7A/㎠ 이하로 매우 내압 특성에 뛰어난 것을 알 수 있었다. 또한, 유전률(ε)은 주파수 1㎒에서 250으로 SiNx에 비교하여 큰 유전률을 나타내며, 입자의 석출에 의한 특성 저하는 인정되지 않았다. 또한, 막 두께의 내압 의존성은 막 두께 200Å 이상에 있어서 누설 전류 밀도 10-5A/㎠로 내압 2V 이상이었다.
상기 실시예에 있어서, 강유전체로서 (Ba0.5Sr0.5)TiO3을 이용하여 설명하였지만, (Ba1-xSrx)TiO3의 화학 구조식에 있어서, x가 O 이상 1 미만의 범위에서 조성 조정 등의 페로브스카이트 결정 구조를 갖는 고유전체에 Si 원소의 금속 알콕시드 용액을 첨가하여도 좋다.
(실시예 3)
도 7은 본 실시예에 따른 하부 전극의 내부 구성을 나타내고 있고, 금속(74), 단일 원소의 도전성 산화물(73), 페로브스카이트 구조의 도전성 산화물(72)로 구성되어 있다. 실시예 1, 2에서는 하부 전극에 금속을 이용한 경우에 대해 설명하였지만, 강유전체와 접하는 전극에 페로브스카이트 구조의 도전성 산화물을 이용한 경우에 강유전체와 금속 전극 계면으로 일반적으로 인정되는 산소 결손층을 억제할 수 있었다. 이에 따라 전압 반전에 의한 Pr의 저하를 억제할 수 있었다. 또한, 기초 기판으로부터 금속, 단일 원소의 도전성 산화물, 페로브스카이트 구조의 도전성 산화물의 순으로 구성함으로써, 각 층간의 밀착성이 양호해졌다. 더구나 페로브스카이트 구조의 도전성 산화물의 배향성도 제어할 수 있고, 그 위에 배향 제어한 강유전체 및 고유전체 박막을 형성할 수 있었다. 이하에, 제조 공정을 설명한다. 상기 기초 기판(34) 상에 600℃로 가열하면서 스퍼터링법에 의해 두께 1000Å의 금속(74)인 Ru를 형성하고, 또한 산소 가스 분위기 중, 그 위에 450℃로 가열하면서 스퍼터링법에 의해 두께 1000Å의 단일 원소의 도전성 산화물(73)인 RuO, 마지막으로 650℃의 온도로 스퍼터링법에 의해 두께 100OÅ의 페이브로스카이트 구조의 도전성 산화물(72)인 SrRuO3를 제작하였다. 이 하부 전극(33) 상에, 실시예 1과 마찬가지로 비정질인 Si 화합물을 포함하는 강유전체층 ((Bi2O2)2+(SrTa2O7)2-)을 얻었다. 이 강유전체 박막의 배향성은 X선 회절의 결과 c축이 45°기운 배향인 것을 알 수 있었다. 또한, (105)면의 회절 피크를 이용한 폴 피겨 측정에 의해 배향도는 93%인 것을 알 수 있었다.
다음에, 본 실시예에 따른 상부 전극의 구성도를 도 8a에 도시한다. 상부 전극(31)은 페로브스카이트 구조의 도전성 산화물(82), 단일 원소의 도전성 산화물(83), 금속(84)으로 구성되어 있다. 이 구성에 의해, 상기 하부 전극에 도전성 산화물을 이용한 경우와 마찬가지로, 강유전체와 금속 전극 계면으로 일반적으로 인정되는 산소 결손층을 억제할 수 있었다. 비정질인 Si 화합물을 포함하는 강유전체층 ((Bi2O2)2+(SrTa2O7)2-) 상에, 산소 가스 분위기 중 스퍼터링법에 의해 650℃의 온도에서 두께 1000Å의 페로브스카이트 구조의 도전성 산화물 SrRuO3을 제작하였다. 또한 그 위에 산소 가스 분위기 중 450℃로 가열하면서 스퍼터링법에 의해 두께 1OOOÅ의 단일 원소의 도전성 산화물(83)인 RuO, 그리고 600℃로 가열하면서 스퍼터링법에 의해 두께 1000Å의 금속(84)인 Ru를 제작하였다. 이 강유전체 소자의 누설 전류 밀도는 5V에서 1×10-8A/㎠, 3V에서의 2Pr= 16μC/㎠, Ec= 40㎸/㎝ 및 전압 3V의 ±반전에 의한 기록 횟수 1O15회에서 특성 열화 약 5%로 우수한 강유전체 특성을 나타내었다.
상기 실시예와 같이, 강유전체로서 (Bi2O2)2+(SrTa2O7)2-를 이용하여 설명하였지만, 실시예 1의 (AO)2+(By-1CyO3y+1)2-의 화학 구조식으로 나타내는 강유전체, (Pb1-xAx)(Zr1-yTiy)O3의 화학 구조식으로 나타내는 강유전체, 실시예 2의 (Ba1-xSrx)TiO3의 화학 구조식으로 나타내는 고유전체를 이용하여도 좋다.
또, 전극으로서 금속에 Pt, Au, Al, Ni, Cr, Ti, Mo, W 중 어느 하나나, 단일 원소의 도전성 산화물에 TiOx, VOx, EuO, CrO2, MoO2, WO2, PhO, OsO, IrO, PtO, ReO2, RuO2, SnO2중 어느 하나나, 페로브스카이트 구조의 도전성 산화물에 ReO3, SrReO3, BaReO3, LaTiO3, SrVO3, CaCrO3, SrCrO3, SrFeO3, La1-xSrxCoO3(O〈x〈O.5), LaNiO3, CaRuO3, SrRuO3, SrTiO3, BaPbO3중 어느 하나를 이용하여도 좋다.
또한, 상기와 마찬가지의 방법으로 하부 전극, 강유전체 박막 또는 고유전체 박막을 형성한 위에, 본 발명에 따른 도 8b의 상부 전극을 이하의 방법으로 제작하였다. 상기 실시예와 마찬가지로 산소 가스 분위기 중 스퍼터링법에 의해 650℃의 온도로 두께 1000Å의 ReO3, SrReO3, BaReO3, LaTiO3, SrVO3, CaCrO3, SrCrO3, SrFeO3, La1-xSrCoO3(0〈x〈O.5), LaNiO3, CaRuO3, SrRuO3, SrTiO3, BaPbO3중 어느 하나인 페로브스카이트 구조의 도전성 산화물(82)과, 그 위에 600℃로 가열하면서 스퍼터링법에 의해 두께 1000Å의 Pt, Au, Al, Ni, Cr, Ti, Mo, W 중 어느 한 금속(84)의 상부 전극을 형성하여, 강유전체 소자 또는 고유전체 소자를 제작할 수 있었다.
(실시예 4)
실시예1 내지 3에서의 고유전체 박막의 제작에는, 스핀 코팅용 출발 원료로서 금속 알콕시드를 이용하였지만, 아세틸아세톤 금속염, 카본산 금속염, 초산염 및 나프틴산 또는 옥틸산 금속 비누를 출발액으로서 스핀 코팅하여도 마찬가지로 강유전체 박막 또는 고유전체 박막을 제작할 수가 있다.
또한, 상기와 마찬가지로 고유전체 박막의 제작 방법으로서, 금속 알콕시드, 아세틸아세톤 금속염, 카본산 금속염, 초산염 및 나프틴산 또는 옥틸산 금속 비누를 출발액으로 한 딥 코팅법을 이용한 경우도 상기와 마찬가지의 프로세스를 행하면, 마찬가지의 강유전체 박막 또는 고유전체 박막을 제작할 수가 있다.
또한, 실시예 1 내지 3에서의 강유전체 박막 또는 고유전체 박막의 제작에 있어서, 산소 가스를 포함한 압력 O.O2 내지 1O-4torr의 분위기에서, 스퍼터링법에 의해 형성하는 온도 530℃ 내지 650℃의 범위에서, 성막 시간 1h 행함으로써, 막 두께 1000Å의 강유전체 박막 또는 고유전체 박막을 얻었다.
또한, 실시예 1 내지 3에서의 강유전체 박막 또는 고유전체 박막의 제작에 있어서, 산소 가스를 포함한 압력 O.3∼1O-4torr의 분위기에서, 상기 고유전체 박막과 동일한 조성의 소결체를 이용한 레이저 증착법에 의해, 형성하는 온도 530℃ 내지 650℃의 범위에서, 성막 시간 1h 행함으로써 막 두께 1000Å의 강유전체 박막 또는 고유전체 박막을 얻었다.
또한, 실시예 1 내지 3에서의 강유전 박막 또는 고유전체 박막의 제작에 있어서, β-디케톤 착체 화합물, 페닐기 또는 o-톨릴기의 화합물을 출발 원료로 한 MOCVD법을 이용한 경우에도, 산소 가스를 포함한 압력 0.3 내지 10-4torr의 분위기에서, 형성하는 온도 530℃ 내지 650℃의 범위에서 성막 시간 2h(시간) 행함으로써 막 두께 1000Å의 강유전체 박막 또는 고유전체 박막을 얻었다.
또한, 상기한 레이저 증착법 및 MOCVD법에 있어서는, 여기한 산소(오존, ECR 또는 마이크로파 플라즈마)를 포함한 압력 0.3 내지 1O-4torr의 분위기에서, 형성하는 온도 500℃ 내지 62O℃의 범위에서, 성막 시간 1 내지 2h(시간) 행함으로써, 막 두께 1000Å의 강유전체 박막 또는 고유전체 박막을 얻었다.
또한, 실시예에서의 금속, 단일 원소의 도전성 산화물, 페로브스카이트 구조의 도전성 산화물 중 어느 한쪽의 제작에 있어서도, 상기와 마찬가지의 프로세스를 행하면, 마찬가지의 금속, 단일 원소의 도전성 산화물, 페로브스카이트 구조의 도전성 산화물을 제작할 수가 있다.
(실시예 5)
도 9는, 강유전체 소자의 반도체 장치도이며, 제작 방법을 이하에 나타낸다. 우선, Si 웨이퍼(95)에 이온 주입과 열처리에 의해 확산층(97)을 형성하고, 다음에 표면 산화에 의해 SiO2게이트막(99)을, 또한 그 위에 게이트 전극(98)을 형성하였다. 트랜지스터와 캐패시터의 소자 분리로서 SiO2막(94) 및 SiO2막(96)을 형성한 후에 알루미늄 배선(910)을 형성하여, 상부 전극(91)과 확산층(97)을 접속하고 있다. 강유전체 소자에는, 실시예 1 내지 4에서 제작된 상부 전극(91), 강유전체 박막(92), 하부 전극(93)으로 이루어지는 구조를 형성함으로써, 강유전체 소자의 반도체 장치를 얻었다. 얻어진 강유전체 소자의 반도체 장치는 3V의 전압으로 얻어진 축적전화 용량의 변화로 검출할 수 있는 반도체 장치이다.
상기 실시예와 같이, 상부 전극(91), 강유전체 박막(92), 하부 전극(93)으로 이루어지는 구조를 이용한 설명하였지만, 상부 전극, 고유전체 박막, 하부 전극으로 이루어지는 구조의 고유전체 소자를 형성함으로써도 좋다. 얻어진 고유전체 소자의 반도체 장치는 3V의 전압으로 30fF 축적 전하 용량을 갖는 반도체 장치이다.
이상과 같이, 집적도가 높은 강유전체 소자를 얻기 위해, 강유전체층에 절연 입자를 함유함으로써, 결정의 그레인을 통해 발생되는 누설 전류를 억제할 수 있음으로써 높은 Pr, 낮은 Ec를 갖는 내압에 뛰어난 막 두께 200Å 이상의 박막화한 강유전체층을 전극 사이에 개재한 구조의 강유전체 소자를 제공할 수가 있었다.
또한, 이상 설명한 바와 같이 고유전체층에 절연 입자를 함유함으로써, 결정의 그레인을 통해 생기는 누설 전류를 억제할 수 있음으로써 높은 유전률을 갖는 내압에 뛰어난 막 두께 200Å 이상의 박막화한 고유전체 소자를 제공할 수가 있었다.
또한, 상기 강유전체 소자를 전계 효과형 트랜지스터 구조에 조립함으로써, 강유전체 소자의 반도체 장치를 형성할 수 있었다.
또한, 상기 고유전체 소자를 전계 효과형 트랜지스터 구조에 조립함으로써, 고유전체 소자의 반도체 장치를 형성할 수 있었다.
이상, 고집적도인 강유전체 소자, 고유전체 소자 및 그것을 이용한 반도체 장치에의 응용을 도모할 수 있는 효과가 있다.

Claims (19)

  1. 상부 전극과 유전체 박막과 하부 전극으로 이루어지는 유전체 소자에 있어서,
    유전체층에 저항 1O6Ω 이상의 절연 입자를 포함하는 것을 특징으로 하는 유전체 소자.
  2. 제1항에 있어서,
    상기 유전체 박막이, 강유전체 박막 및 고유전체 박막 중 적어도 1개를 포함하는 것을 특징으로 하는 유전체 소자.
  3. 제1항 또는 제2항에 있어서,
    상기 절연 입자가 입자 지름 50Å 이하인 것을 특징으로 하는 유전체 소자.
  4. 제2항에 기재된 강유전체 박막이 (Pb1-xAx)(Zr1-yTiy)03(단, A= La, Ba, Nb로 이루어지는 군으로부터 선택되는 1종), (AO)2+(By-1CyO3y+1)2-(단, A= Tl, Hg, Pb, Bi, 희토류 원소; B= Bi, Pb, Ca, Sr, Ba로 이루어지는 적어도 1종 이상; C= Ti, Nb, Ta, W, Mo, Fe, Co, Cr, Zr로 이루어지는 적어도 1종 이상; y=2, 3, 4, 5)으로 이루어지는 군으로부터 선택되는 1종인 것을 특징으로 하는 유전체 소자.
  5. 제2항에 기재된 고유전체 박막이, (Ba1-xSrx)TiO3, (Pb1-xAx)(Zr1-yTiy)O3(단, A= La, Ba, Nb으로 이루어지는 군으로부터 선택되는 1종)인 것을 특징으로 하는 유전체 소자.
  6. 제1항에 기재된 절연 입자가 Si 원소를 함유하는 화합물인 것을 특징으로 하는 유전체 소자.
  7. 제1항에 기재된 하부 전극이, 기초 기판 상에 금속, 단일 원소의 도전성 산화물, 페로브스카이트(perovskite) 구조의 도전성 산화물의 순서로 구성되어 있고, 또한 상기 도전성 산화물이 특정한 면에서 배향하고 있는 것을 특징으로 하는 유전체 소자.
  8. 제2항에 있어서,
    상부 전극이, 상기 강유전체 박막 또는 고유전체 박막과 접하는 측으로부터 페로브스카이트 구조의 도전성 산화물, 금속 또는 페로브스카이트 구조의 도전성 산화물, 단일 원소로 이루어지는 도전성 산화물, 금속의 순으로 구성되어 있는 것을 특징으로 하는 유전체 소자.
  9. 제4항에 있어서,
    막 두께가 200Å 이상의 강유전체 박막을 가지며, 누설 전류 밀도가 10-5A/㎠ 이하에서 내압이 2V 이상인 것을 특징으로 하는 유전체 소자.
  10. 제5항에 있어서,
    막 두께가 200Å 이상의 고유전체 박막을 가지며, 누설 전류도도가 10-5A/㎠ 이하에서 내압이 2V 이상인 것을 특징으로 하는 유전체 소자.
  11. 제7항 또는 제8항에 있어서,
    금속이, Pt, Au, Al, Ni, Cr, Ti, Mo, W 중 적어도 1종의 금속인 것을 특징으로 하는 유전체 소자.
  12. 제7항 또는 제8항에 있어서,
    단일 원소로 이루어지는 도전성 산화물이 Ti, V, Eu, Cr, Mo, W, Ph, Os, Ir, Pt, Re, Ru, Sn 중 적어도 1종의 산화물이며, 저항율이 1mΩ·cm 이하인 것을 특징으로 하는 유전체 소자.
  13. 제7항 또는 제8항에 있어서,
    페로브스카이트 구조의 도전성 산화물이 ReO3, SrReO3, BaReO3, LaTiO3, SrVO3, GaCrO3, SrCrO3, SrFeO3, La1-xSrxCoO3(O〈x〈O.5), LaNiO3, CaRuO3, SrRuO3, SrTiO3, BaPbO3중 적어도 1종의 페로브스카이트이고, 또한 저항율이 1mΩ·cm 이하인 것을 특징으로 하는 유전체 소자.
  14. 유전체 박막의 형성 방법에 있어서,
    스퍼터링법에 의해 분위기가 산소와 불활성 가스의 혼합 가스로, 형성 온도가 650℃ 이하에서 유전체 박막을 형성하는 것을 특징으로 하는 유전체 박막의 형성 방법.
  15. 유전체 박막의 형성 방법에 있어서,
    MOCVD법에 의해 분위기를 산소 또는 여기한 산소로, 형성 온도가 650℃ 이하에서 유전체 박막을 형성하는 것을 특징으로 하는 유전체 박막의 형성 방법.
  16. 강유전체 박막 또는 고유전체 박막의 형성 방법에 있어서,
    금속 알콕시드 또는 유기산염을 출발 원료로 한 스핀 코팅법에 의해 상압으로, 형성 온도가 650℃ 이하에서 강유전체 박막 또는 고유전체 박막을 형성하는 것을 특징으로 하는 강유전체 박막 또는 고유전체 박막의 형성 방법.
  17. 강유전체 박막 또는 고유전체 박막의 형성 방법에 있어서,
    금속 알콕시드 또는 유기산염을 출발 원료로 한 딥-코팅법(dip-coating)에 의해 상압으로, 형성 온도가 650℃ 이하에서 강유전체 박막 또는 고유전체 박막을 형성하는 것을 특징으로 하는 강유전체 박막 또는 고유전체 박막의 형성 방법.
  18. 제16항 또는 제17항에 있어서,
    금속 알콕시드 또는 유기산염을 출발 원료로 한 스핀 코팅법, 또는 딥-코팅법에 의한 강유매체 박막 또는 고유전체 박막의 형성 방법에 있어서,
    자외 영역의 광을 조사하면서 강유전체 박막 또는 고유전체 박막을 형성하는 것을 특징으로 하는 강유전체 박막 또는 고유전체 박막의 형성 방법.
  19. 제1항에 기재된 유전체 소자가 전계 효과형 트랜지스터의 구조의 캐패시터로서 형성되어 있는 것을 특징으로 하는 반도체 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100810858B1 (ko) * 2002-10-24 2008-03-06 세이코 엡슨 가부시키가이샤 강유전체막, 강유전체 메모리 장치, 압전 소자, 반도체 소자, 압전 액츄에이터, 액체 분사 헤드, 및 프린터

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4074734B2 (ja) * 1999-10-29 2008-04-09 株式会社東芝 強誘電体キャパシタ及びその製造方法並びに強誘電体メモリ
JP2002208678A (ja) * 2001-01-11 2002-07-26 Fujitsu Ltd 半導体装置及びその製造方法
US6831313B2 (en) 2001-05-10 2004-12-14 Symetrix Corporation Ferroelectric composite material, method of making same and memory utilizing same
US20020168785A1 (en) * 2001-05-10 2002-11-14 Symetrix Corporation Ferroelectric composite material, method of making same, and memory utilizing same
US7205056B2 (en) 2001-06-13 2007-04-17 Seiko Epson Corporation Ceramic film and method of manufacturing the same, ferroelectric capacitor, semiconductor device, and other element
WO2003023858A1 (fr) * 2001-09-05 2003-03-20 Seiko Epson Corporation Memoire ferroelectrique et procede de production de cette memoire
JP2004079675A (ja) * 2002-08-13 2004-03-11 Fujitsu Ltd 半導体装置及びその製造方法
US20040145002A1 (en) * 2002-11-13 2004-07-29 Chin-Lin Liu Method of fabricating a ferroelectric capacitor and a ferroelectric capacitor produced by the method
JP4572361B2 (ja) * 2003-03-28 2010-11-04 セイコーエプソン株式会社 強誘電体膜の製造方法、強誘電体キャパシタおよびその製造方法、強誘電体メモリならびに圧電素子
JP4720969B2 (ja) * 2003-03-28 2011-07-13 セイコーエプソン株式会社 強誘電体膜、圧電体膜、強誘電体メモリ及び圧電素子
JP3930453B2 (ja) * 2003-05-06 2007-06-13 株式会社東芝 半導体装置
KR100576849B1 (ko) * 2003-09-19 2006-05-10 삼성전기주식회사 발광소자 및 그 제조방법
JP2005108876A (ja) * 2003-09-26 2005-04-21 Toshiba Corp 半導体装置及びその製造方法
US20050116276A1 (en) * 2003-11-28 2005-06-02 Jing-Horng Gau Metal-insulator-metal (MIM) capacitor and fabrication method for making the same
JP2005197579A (ja) * 2004-01-09 2005-07-21 Nec Corp 半導体記憶装置
US20050161717A1 (en) * 2004-01-28 2005-07-28 Fujitsu Limited Semiconductor device and method of fabricating the same
US20060171200A1 (en) 2004-02-06 2006-08-03 Unity Semiconductor Corporation Memory using mixed valence conductive oxides
US7082052B2 (en) 2004-02-06 2006-07-25 Unity Semiconductor Corporation Multi-resistive state element with reactive metal
TWI255805B (en) * 2004-03-24 2006-06-01 Univ Tsinghua A tunable device with lead barium zirconate
US20130082232A1 (en) 2011-09-30 2013-04-04 Unity Semiconductor Corporation Multi Layered Conductive Metal Oxide Structures And Methods For Facilitating Enhanced Performance Characteristics Of Two Terminal Memory Cells
US8559209B2 (en) 2011-06-10 2013-10-15 Unity Semiconductor Corporation Array voltage regulating technique to enable data operations on large cross-point memory arrays with resistive memory elements
US8270193B2 (en) 2010-01-29 2012-09-18 Unity Semiconductor Corporation Local bit lines and methods of selecting the same to access memory elements in cross-point arrays
US8565003B2 (en) 2011-06-28 2013-10-22 Unity Semiconductor Corporation Multilayer cross-point memory array having reduced disturb susceptibility
US8937292B2 (en) 2011-08-15 2015-01-20 Unity Semiconductor Corporation Vertical cross point arrays for ultra high density memory applications
JP4937533B2 (ja) * 2005-06-16 2012-05-23 東京エレクトロン株式会社 半導体装置の製造方法およびコンピュータ記憶媒体
US7883905B2 (en) * 2005-07-29 2011-02-08 Tdk Corporation Process for producing a BST thin-film capacitor having increased capacity density and reduced leakage current density
JP4462432B2 (ja) * 2005-08-16 2010-05-12 セイコーエプソン株式会社 ターゲット
JP5655274B2 (ja) * 2009-03-31 2015-01-21 三菱マテリアル株式会社 強誘電体薄膜形成用組成物、強誘電体薄膜の形成方法並びに該方法により形成された強誘電体薄膜
US8859051B2 (en) 2008-05-28 2014-10-14 Mitsubishi Materials Corporation Composition for ferroelectric thin film formation, method for forming ferroelectric thin film and ferroelectric thin film formed by the method thereof
JP2010278319A (ja) * 2009-05-29 2010-12-09 Renesas Electronics Corp 半導体装置およびその製造方法
US8638584B2 (en) * 2010-02-02 2014-01-28 Unity Semiconductor Corporation Memory architectures and techniques to enhance throughput for cross-point arrays
US9117495B2 (en) 2011-06-10 2015-08-25 Unity Semiconductor Corporation Global bit line pre-charge circuit that compensates for process, operating voltage, and temperature variations
US8891276B2 (en) 2011-06-10 2014-11-18 Unity Semiconductor Corporation Memory array with local bitlines and local-to-global bitline pass gates and gain stages
US10566056B2 (en) 2011-06-10 2020-02-18 Unity Semiconductor Corporation Global bit line pre-charge circuit that compensates for process, operating voltage, and temperature variations
JP6519112B2 (ja) * 2014-07-24 2019-05-29 Tdk株式会社 薄膜キャパシタ
DE102016102501A1 (de) * 2016-02-12 2017-08-17 Technische Universität Darmstadt Mikroelektronische Elektrodenanordnung
JP2019156662A (ja) * 2018-03-08 2019-09-19 Tdk株式会社 複合体構造、複合体構造を有する焼成体、複合体構造を有する粒子を含む粉末、および、複合体構造を有する誘電体を備える誘電体素子
KR20210075401A (ko) 2019-12-13 2021-06-23 삼성전자주식회사 커패시터 구조물 및 이를 포함하는 반도체 장치

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57167669A (en) * 1981-03-27 1982-10-15 Fujitsu Ltd Capacitor and manufacture thereof
US5316987A (en) * 1987-04-10 1994-05-31 Hitachi, Ltd. Ceramic composite and process for production thereof
JPS63301410A (ja) * 1987-05-29 1988-12-08 Murata Mfg Co Ltd 粒界絶縁形半導体磁器組成物
US5519234A (en) * 1991-02-25 1996-05-21 Symetrix Corporation Ferroelectric dielectric memory cell can switch at least giga cycles and has low fatigue - has high dielectric constant and low leakage current
JPH0319372A (ja) * 1989-06-16 1991-01-28 Seiko Epson Corp 半導体装置
US5624741A (en) * 1990-05-31 1997-04-29 E. I. Du Pont De Nemours And Company Interconnect structure having electrical conduction paths formable therein
JPH04170354A (ja) * 1990-11-02 1992-06-18 Murata Mfg Co Ltd セラミックコンデンサ原料粉末の製造方法
US5536568A (en) * 1991-03-12 1996-07-16 Inabagomu Co., Ltd. Variable-resistance conductive elastomer
JPH04340281A (ja) * 1991-05-16 1992-11-26 Mitsubishi Materials Corp 圧電バイモルフ変位素子
US5338951A (en) * 1991-11-06 1994-08-16 Ramtron International Corporation Structure of high dielectric constant metal/dielectric/semiconductor capacitor for use as the storage capacitor in memory devices
WO1993021637A1 (en) * 1992-04-13 1993-10-28 Ceram, Inc. Multilayer electrodes for ferroelectric devices
KR950006982B1 (ko) * 1992-10-24 1995-06-26 현대전자산업주식회사 전하저장전극 제조방법
JPH06151872A (ja) * 1992-11-09 1994-05-31 Mitsubishi Kasei Corp Fet素子
JP3032416B2 (ja) * 1993-01-25 2000-04-17 大阪瓦斯株式会社 Cvd薄膜形成方法
JP3286002B2 (ja) * 1993-03-25 2002-05-27 オリンパス光学工業株式会社 薄膜形成装置
US5471364A (en) * 1993-03-31 1995-11-28 Texas Instruments Incorporated Electrode interface for high-dielectric-constant materials
JP2735776B2 (ja) * 1993-10-28 1998-04-02 京セラ株式会社 多層アルミナ質配線基板及び半導体素子収納用パッケージ
US5548475A (en) * 1993-11-15 1996-08-20 Sharp Kabushiki Kaisha Dielectric thin film device
JPH07183397A (ja) * 1993-11-15 1995-07-21 Sharp Corp 誘電体薄膜素子及びその製造方法
JP3113141B2 (ja) * 1993-12-28 2000-11-27 シャープ株式会社 強誘電体結晶薄膜被覆基板、その製造方法及び強誘電体結晶薄膜被覆基板を用いた強誘電体薄膜デバイス
JPH07252664A (ja) * 1994-03-14 1995-10-03 Texas Instr Japan Ltd ゾルーゲル法による強誘電体膜の形成方法、キャパシタの製造方法、その原料溶液の調製方法及びその原料溶液
US5426075A (en) * 1994-06-15 1995-06-20 Ramtron International Corporation Method of manufacturing ferroelectric bismuth layered oxides
JPH088403A (ja) * 1994-06-17 1996-01-12 Sharp Corp 強誘電体結晶薄膜被覆基板及び該基板を含む強誘電体薄膜素子及び該強誘電体薄膜素子の製造方法
JP3989027B2 (ja) * 1994-07-12 2007-10-10 テキサス インスツルメンツ インコーポレイテツド キャパシタ及びその製造方法
JPH0855967A (ja) * 1994-07-29 1996-02-27 Texas Instr Inc <Ti> 強誘電体薄膜キャパシタの製造方法
DE69532235T2 (de) * 1994-10-19 2004-09-16 Tdk Corp. Keramischer mehrschicht-chipkondensator
US5541807A (en) * 1995-03-17 1996-07-30 Evans, Jr.; Joseph T. Ferroelectric based capacitor for use in memory systems and method for fabricating the same
US5519235A (en) * 1994-11-18 1996-05-21 Bell Communications Research, Inc. Polycrystalline ferroelectric capacitor heterostructure employing hybrid electrodes
US5555486A (en) * 1994-12-29 1996-09-10 North Carolina State University Hybrid metal/metal oxide electrodes for ferroelectric capacitors
JP3215009B2 (ja) * 1995-04-27 2001-10-02 京セラ株式会社 多層配線基板及び半導体素子収納用パッケージ
US6151240A (en) * 1995-06-01 2000-11-21 Sony Corporation Ferroelectric nonvolatile memory and oxide multi-layered structure
JP3133922B2 (ja) * 1995-06-09 2001-02-13 シャープ株式会社 強誘電体薄膜被覆基板、その製造方法、及びキャパシタ構造素子
JP3277097B2 (ja) * 1995-06-09 2002-04-22 シャープ株式会社 強誘電体薄膜の製造方法
JP3012785B2 (ja) * 1995-07-14 2000-02-28 松下電子工業株式会社 容量素子
JP2924753B2 (ja) * 1996-01-12 1999-07-26 日本電気株式会社 薄膜キャパシタの製造方法
JP3258899B2 (ja) * 1996-03-19 2002-02-18 シャープ株式会社 強誘電体薄膜素子、それを用いた半導体装置、及び強誘電体薄膜素子の製造方法
KR100436059B1 (ko) * 1997-12-30 2004-12-17 주식회사 하이닉스반도체 강유전체 캐패시터 형성 방법
US6069820A (en) * 1998-02-20 2000-05-30 Kabushiki Kaisha Toshiba Spin dependent conduction device
KR100324589B1 (ko) * 1998-12-24 2002-04-17 박종섭 반도체 소자의 강유전체 캐패시터 제조방법
JP3415478B2 (ja) * 1999-04-30 2003-06-09 Necエレクトロニクス株式会社 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100810858B1 (ko) * 2002-10-24 2008-03-06 세이코 엡슨 가부시키가이샤 강유전체막, 강유전체 메모리 장치, 압전 소자, 반도체 소자, 압전 액츄에이터, 액체 분사 헤드, 및 프린터
US7371473B2 (en) 2002-10-24 2008-05-13 Seiko Epson Corporation Ferroelectric film, ferroelectric capacitor, ferroelectric memory, piezoelectric element, semiconductor element, method of manufacturing ferroelectric film, and method of manufacturing ferroelectric capacitor

Also Published As

Publication number Publication date
WO1999025014A1 (fr) 1999-05-20
EP1039525A1 (en) 2000-09-27
EP1039525A4 (en) 2002-02-06
US6777248B1 (en) 2004-08-17

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