KR20090022801A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR20090022801A
KR20090022801A KR1020070088432A KR20070088432A KR20090022801A KR 20090022801 A KR20090022801 A KR 20090022801A KR 1020070088432 A KR1020070088432 A KR 1020070088432A KR 20070088432 A KR20070088432 A KR 20070088432A KR 20090022801 A KR20090022801 A KR 20090022801A
Authority
KR
South Korea
Prior art keywords
oxide film
ruthenium
ruthenium oxide
film
heat treatment
Prior art date
Application number
KR1020070088432A
Other languages
English (en)
Inventor
도관우
이기정
송한상
길덕신
김영대
김진혁
박경웅
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070088432A priority Critical patent/KR20090022801A/ko
Publication of KR20090022801A publication Critical patent/KR20090022801A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 얇은 두께의 박막으로 누설전류가 낮은 고유전막 증착을 위한 반도체 소자의 제조방법을 제공하기 위한 것으로, 본 발명은 금속층과 루테늄산화막을 적층하는 단계; 열처리를 실시하여 상기 루테늄산화막 내의 산소와 상기 금속층을 반응시켜 금속산화막을 형성하는 단계를 포함하여 루테늄산화막을 형성한 후 루테늄막으로 환원되는 과정에서 발생하는 산소를 이용하여 자기형성을 통해 금속산화막을 형성함으로써 지속적인 디자인 룰의 감소에 적용할 수 있는 유전막을 형성할 수 있는 효과가 있다.
유전막, 환원, 루테늄산화막, 루테늄막

Description

반도체 소자의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 유전막 제조방법에 관한 것이다.
최근에 미세화된 반도체공정기술의 급속한 발전으로 메모리제품의 고집적화가 가속화됨에 따라 단위 셀면적이 크게 감소하고 있으며, 동작전압의 저전압화가 이루어지고 있다.
이에 따라, 메모리소자의 동작에 필요한 정전용량은 셀면적 감소에도 불구하고, 소프트에러(Soft error)의 발생과 리프레시 시간(Refresh time)의 단축을 방지하기 위해서 충분한 셀 정전용량이 지속적으로 요구되고 있다.
최근에 캐패시터의 정전용량을 증가시키기 위해 캐패시터의 유전막으로 고 유전율을 갖는 금속산화막 계열의 절연막이 연구 및 사용되고 있으며, 지속적인 디자인 룰의 감소로 인하여 금속산화막은 더욱 얇은 두께로 형성되고, 더 높은 정전용량 및 낮은 누설전류를 가질 필요성이 있다.
위와 같이, 얇은 두께로 높은 정전용량을 실현하기 위해 원자층 증착법(Atomic Layer Deposition)이 사용되어 왔으나, 디자인 룰이 지속적으로 감소할 경우 더 얇은 두께의 박막으로 누설전류가 낮은 고유전막 증착을 위한 새로운 기술의 개발이 필요하고 이로 인해, 자금, 인력, 장비의 투자 등에 의해 반도체 제조 관련 산업에 큰 부담으로 작용하는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 얇은 두께의 박막으로 누설전류가 낮은 고유전막 증착을 위한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 금속층과 루테늄산화막을 적층하는 단계; 열처리를 실시하여 상기 루테늄산화막 내의 산소와 상기 금속층을 반응시켜 금속산화막을 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 열처리는 상기 루테늄산화막이 루테늄막으로 환원되는 온도에서 실시하되, 300℃∼600℃에서 진행하고, 급속열처리 또는 퍼니스 열처리로 실시하며, NH3, N2 및 H2로 이루어진 그룹 중에서 선택된 어느 하나의 가스분위기에서 1분∼60분 동안 실시하는 것을 특징으로 한다.
상술한 본 발명에 의한 반도체 소자의 제조방법은 루테늄산화막을 형성한 후 루테늄막으로 환원되는 과정에서 발생하는 산소를 이용하여 자기형성을 통해 금속 산화막을 형성함으로써 지속적인 디자인 룰의 감소에 적용할 수 있는 유전막을 형성할 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은 고유전율을 갖는 유전막을 형성하는 방법으로 원자층증착법(Atomic Layer Deposition)으로 증착된 루테늄산화막과 금속산화막을 형성하기 위한 금속물질을 증착하고, 이후 열처리를 통하여 루테늄산화막을 루테늄막으로 환원(Reduction) 시키는 과정에서, 생성되는 산소를 이용하여 루테늄산화막의 하부 또는 상부에 증착된 금속물질을 산화시켜 고유전율을 갖는 금속산화막을 자기 형성(Self-formation) 하는 방법에 관한 것이다.
((실시예 1))
도 1a 및 도 1b는 본 발명의 제1실시예에 따른 반도체 소자의 유전막 제조방법을 나타내는 공정 단면도이다.
도 1a에 도시된 바와 같이, 금속층(11)을 형성한다. 금속층(11)은 후속 자기 형성(여기서, 자기형성이란 Self-formation으로 추가로 증착 등의 공정을 수행하지 않고 자체 내에서 형성되는 것을 말한다. 즉, 본 실시예에서는 유전막으로 사용하기 위한 금속산화막을 추가 증착하지 않고 금속층과 루테늄산화막을 적층한 후 열 처리를 통해 금속층과 루테늄산화막 막내의 산소를 반응시켜 금속산화막을 형성하는 것을 뜻한다)을 통해 금속산화막을 형성하기 위한 것으로, 금속산화막이 형성되지 않는 부분은 캐패시터의 하부전극으로 사용될 수 있다. 이를 위해, 금속층(11)은 Sr, Ba, Ti, Ta, Zr, Hf, Al, Nb, La, Y, Sc 및 Zn으로 이루어진 그룹 중에서 선택된 어느 하나로 형성할 수 있다.
이어서, 금속층(11) 상에 루테늄산화막(12)을 형성한다. 루테늄산화막(12)은 200℃∼300℃의 온도에서 원자층증착법으로 형성할 수 있는데, 이에 대해서는 후술하기로 한다.
도 1b에 도시된 바와 같이, 열처리(100)를 실시하여 루테늄산화막(12) 내의 산소와 금속층(11)을 반응시켜 금속산화막(13)을 형성한다. 여기서, 열처리(100)는 루테늄산화막(12)이 루테늄막(12A)으로 환원되는 온도로 실시한다. 즉, 루테늄과 산소간의 결합이 약한 루테늄산화막(12)이 형성되는 증착온도보다 높은 온도를 가함으로써 루테늄과 산소간의 결합이 깨지고, 루테늄산화막(12)이 루테늄막(12A)으로 환원되는 것이다.
이를 위해, 열처리(100)는 급속열처리(RTP:Rapid Thermal Process) 또는 전기로를 이용한 퍼니스(Furnace) 열처리로 실시할 수 있고, 루테늄산화막(12)의 형성온도보다 높은 온도 즉, 300℃∼600℃의 온도에서 NH3, N2 및 H2로 이루어진 그룹 중에서 선택된 어느 하나의 가스분위기에서 1분∼60분 동안 실시할 수 있다. 또한, 열처리(100)는 루테늄산화막(12)의 형성과 동일챔버에서 인시튜(In-Situ)로 실시할 수 있다.
열처리(100)를 통해 루테늄산화막(12)이 루테늄막(12A)으로 환원되면서 발생하는 산소가 금속층(11)과 반응하여 금속산화막(13)을 형성한다. 이때, 금속층(11)이 Sr, Ba, Ti, Ta, Zr, Hf, Al, Nb, La, Y, Sc 및 Zn으로 이루어진 그룹 중에서 선택된 어느 하나일 때, 금속산화막(13)은 TiO2, La2O3. Ta2O4, ZrO2. HfO2, Y2O3, Sc2O3, Al2O3, ZnO2, BaO2, SrO2, SrTiO3, BaxSr1 - xO3 및 BaSrTiO3로 이루어진 그룹 중에서 선택된 어느 하나일 수 있다. 또한, 금속층(11)이 캐패시터의 하부전극으로 사용되는 경우, 금속산화막(13)은 유전막, 루테늄막(12A)은 상부전극으로 사용될 수 있다.
위와 같이, 자기 형성을 통해 금속산화막(13)을 형성하면 원자층증착법으로 금속산화막(13)을 형성하는 것보다 더 얇은 두께의 막을 형성할 수 있다.
((실시예 2))
도 2a 및 도 2b는 본 발명의 제2실시예에 따른 반도체 소자의 유전막 제조방법을 나타내는 공정 단면도이다.
도 2a에 도시된 바와 같이, 루테늄산화막(21)을 형성한다. 루테늄산화막(21)은 200℃∼300℃의 온도에서 원자층증착법으로 형성할 수 있는데, 이에 대해서는 후술하기로 한다.
이어서, 루테늄산화막(21) 상에 금속층(22)을 형성한다. 금속층(22)은 후속 자기 형성을 통해 금속산화막을 형성하기 위한 것으로, 금속산화막이 형성되지 않 는 부분은 캐패시터의 상부전극으로 사용될 수 있다. 이를 위해, 금속층(11)은 Sr, Ba, Ti, Ta, Zr, Hf, Al, Nb, La, Y, Sc 및 Zn으로 이루어진 그룹 중에서 선택된 어느 하나로 형성할 수 있다.
도 2b에 도시된 바와 같이, 열처리(200)를 실시하여 루테늄산화막(21) 내의 산소와 금속층(22)을 반응시켜 금속산화막(23)을 형성한다. 여기서, 열처리(200)는 루테늄산화막(21)이 루테늄막(21A)으로 환원되는 온도로 실시한다. 즉, 루테늄과 산소간의 결합이 약한 루테늄산화막(21)이 형성되는 증착온도보다 높은 온도를 가함으로써 루테늄과 산소간의 결합이 깨지고, 루테늄산화막(21)이 루테늄막(21A)으로 환원되는 것이다.
이를 위해, 열처리(200)는 급속열처리(RTP:Rapid Thermal Process) 또는 전기로를 이용한 퍼니스(Furnace) 열처리로 실시할 수 있고, 루테늄산화막(21)의 형성온도보다 높은 온도 즉, 300℃∼600℃의 온도에서 NH3, N2 및 H2로 이루어진 그룹 중에서 선택된 어느 하나의 가스분위기에서 1분∼60분 동안 실시할 수 있다. 또한, 열처리(200)는 루테늄산화막(21)의 형성과 동일챔버에서 인시튜(In-Situ)로 실시할 수 있다.
열처리(200)를 통해 루테늄산화막(21)이 루테늄막(21A)으로 환원되면서 발생하는 산소가 금속층(22)과 반응하여 금속산화막(23)을 형성한다. 이때, 금속층(22)이 Sr, Ba, Ti, Ta, Zr, Hf, Al, Nb, La, Y, Sc 및 Zn으로 이루어진 그룹 중에서 선택된 어느 하나일 때, 금속산화막(23)은 TiO2, La2O3. Ta2O4, ZrO2. HfO2, Y2O3, Sc2O3, Al2O3, ZnO2, BaO2, SrO2, SrTiO3, BaxSr1 - xO3 및 BaSrTiO3로 이루어진 그룹 중에서 선택된 어느 하나일 수 있다. 또한, 금속층(22)이 캐패시터의 상부전극으로 사용되는 경우, 금속산화막(23)은 유전막, 루테늄막(21A)은 하부전극으로 사용될 수 있다.
위와 같이, 자기 형성을 통해 금속산화막(23)을 형성하면 원자층증착법으로 금속산화막(23)을 형성하는 것보다 더 얇은 두께의 막을 형성할 수 있다.
도 3은 원자층증착법을 이용한 루테늄산화막 형성방법을 나타내는 타이밍도이다.
도 3에 도시된 바와 같이, Ru 소스 주입, 퍼지가스주입, 반응가스주입 및 퍼지가스주입의 순서로 이루어지는 단위사이클을 반복진행한다. 이때, 공정은 200℃∼300℃의 온도로 실시할 수 있다.
먼저, Ru 전구체(Precurssor)를 주입하여 시료 표면 상에 Ru 전구체를 흡착시킨다. 이때, 운송가스는 아르곤(Ar)가스를 사용할 수 있고, 아르곤가스를 사용하여 Ru 금속 유기 전구체를 110sccm∼130sccm의 유량으로 3초∼5초동안 플로우 할 수 있다.
다음으로, 미반응 Ru 전구체를 퍼지하기 위해 퍼지가스를 주입한다. 이때, 퍼지가스는 질소(N2)가스를 사용하되, 800sccm∼1000sccm의 유량으로 1초∼3초동안 플로우 할 수 있다.
다음으로, 반응가스로 산화제인 산소(O2) 가스를 주입하여 흡착되어 있는 Ru 전구체를 분해시켜 루테늄산화막(RuO2)을 증착한다. 특히, 산소를 200sccm∼1000sccm의 유량으로 2초∼10초동안 플로우 하여 진행할 수 있다.
다음으로, 반응부산물을 제거하기 위해 퍼지가스를 주입한다. 이때, 퍼지가스는 질소(N2)가스를 사용하되, 800sccm∼1000sccm의 유량으로 1초∼3초동안 플로우 할 수 있다.
위와 같이, Ru 소스(전구체) 주입, 퍼지가스주입, 반응가스주입 및 퍼지가스주입을 단위사이클(1 Cycle)로 하는 공정을 반복 수행하여 원하는 두께의 루테늄산화막을 증착할 수 있다.
도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 나타내는 공정 단면도이다.
도 4a에 도시된 바와 같이, 기판(41) 상에 절연층(42)을 형성한다. 기판(41)은 DRAM공정이 진행되는 반도체 기판일 수 있고, 게이트패턴 등의 소정공정이 완료된 기판일 수 있다. 절연층(42)은 산화막으로 형성할 수 있고, 절연층(42)을 형성하기 전에 비트라인패턴 공정을 진행할 수 있다.
이어서, 절연층(42)을 관통하여 기판(41)과 연결되는 스토리지 노드 콘택 플러그(43, Storage Node Contact Plug)를 형성한다. 스토리지 노드 콘택 플러그(43)는 후속 캐패시터와 기판(41)을 연결하기 위한 것으로, 절연층(42)을 관통하여 기 판(41)을 노출시키는 콘택홀을 형성한 후 콘택홀에 도전물질을 매립하여 형성할 수 있고, 예컨대 도전물질은 폴리실리콘일 수 있다.
이어서, 스토리지 노드 콘택 플러그(43)를 포함하는 절연층(42) 상에 희생층(44)을 형성한다. 희생층(44)은 하부전극을 형성하기 위한 오픈부를 제공하기 위한 것으로, 산화막으로 형성할 수 있고, 단층 또는 다층으로 형성할 수 있다.
이어서, 희생층(44)을 일부 식각하여 스토리지 노드 콘택 플러그(43)를 노출시키는 오픈부(45)를 형성한다.
이어서, 오픈부(45)의 표면을 따라 스토리지 노드 콘택 플러그(43)에 연결되는 하부전극(46)을 형성한다. 하부전극(46)은 오픈부(45)의 표면을 따라 전체구조 상에 도전층을 형성한 후 분리하여 형성할 수 있다. 즉, 에치백(Etch back) 등을 실시하여 도전층이 오픈부(45) 내에만 잔류하도록 각각의 도전층을 분리하여 하부전극(46)을 형성한다. 특히, 하부전극(46)은 후속 자기 형성(여기서, 자기형성이란 Self-formation으로 추가로 증착 등의 공정을 수행하지 않고 자체 내에서 형성되는 것을 말한다. 즉, 본 실시예에서는 유전막으로 사용하기 위한 금속산화막을 추가 증착하지 않고 금속층과 루테늄산화막을 적층한 후 열처리를 통해 금속층과 루테늄산화막 막내의 산소를 반응시켜 금속산화막을 형성하는 것을 뜻한다)을 통해 금속산화막을 형성하기 위한 금속막으로 형성할 수 있다. 예컨대, 하부전극(46)은 Sr, Ba, Ti, Ta, Zr, Hf, Al, Nb, La, Y, Sc 및 Zn으로 이루어진 그룹 중에서 선택된 어느 하나로 형성할 수 있다.
도 4b에 도시된 바와 같이, 희생층(44)을 제거한다. 희생층(44)은 딥아 웃(Dip Out) 공정으로 제거할 수 있다. 즉, 산화막을 식각하기 위한 HF 또는 BOE(Buffered Oxide Etchant)의 용액에 담궈 습식으로 제거할 수 있다.
희생층(44)을 제거함으로써 하부전극(46)은 실린더형(Cylinder) 구조를 갖는다.
이어서, 하부전극(46)을 포함하는 전체 구조 상에 루테늄산화막(47, RuO2)을 형성한다. 루테늄산화막(47)은 후속공정에서 환원을 통해 유전막과 상부전극을 형성하기 위한 것으로, 원자층증착법(Atomic Layer Deposition)으로 형성할 수 있고, 원자층증착법은 200℃∼300℃의 온도에서 실시할 수 있다. 특히, 루테늄산화막(47)을 형성하는 원자층증착법의 단계 중 반응단계에서 산소의 주입량과 시간을 조절하여 루테늄산화막(47)을 형성할 수 있다. 예컨대, 루테늄산화막(47)의 원자층증착법에서 반응단계는 산소를 200sccm∼1000sccm의 유량으로 2초∼10초동안 플로우 하여 진행할 수 있다.
루테늄산화막(47)을 형성하기 위한 원자층증착법의 자세한 레시피를 예로 들면 200℃∼300℃의 기판온도에서 Ru 소스주입 단계는 운송 가스인 아르곤(Ar)가스를 이용하여 Ru금속 유기 전구체를 120sccm의 유량으로 플로우하여 진행하고, 퍼지단계는 질소(N2)가스를 900sccm의 유량으로 플로우하여 진행하고, 반응단계는 산소가스를 200sccm∼1000sccm의 유량으로 주입하여 진행할 수 있다. 특히, 각 단계는 Ru 소스주입 단계를 4초, 퍼지단계를 2초, 반응단계를 2초∼10초, 퍼지단계를 2초로 실시하며, Ru 소스주입단계, 퍼지단계, 반응단계 및 퍼지단계를 순차적으로 반 복 진행할 수 있다.
도 4c에 도시된 바와 같이, 루테늄산화막(47)이 형성된 전체구조에 열처리(300)를 실시한다. 여기서, 열처리(300)는 루테늄산화막(47)이 루테늄막(47A)으로 환원되는 온도로 실시한다. 즉, 루테늄과 산소간의 결합이 약한 루테늄산화막(47)이 형성되는 증착온도보다 높은 온도를 가함으로써 루테늄과 산소간의 결합이 깨지고, 루테늄산화막(47)이 루테늄막(47A)으로 환원되는 것이다.
이를 위해, 루테늄산화막(47)의 형성온도보다 높은 온도 즉, 300℃∼600℃의 온도에서 급속열처리(RTP:Rapid Thermal Process) 또는 전기로를 이용한 퍼니스(Furnace) 열처리로 실시할 수 있고, 열처리(300)는 NH3, N2 및 H2로 이루어진 그룹 중에서 선택된 어느 하나의 가스분위기에서 1분∼60분 동안 실시할 수 있다.
따라서, 루테늄산화막(47)은 루테늄막(47A)으로 환원되고, 이때 발생하는 산소는 하부전극(46)과 반응하여 자기형성(Self formation)을 통해 계면에 금속산화막(48)을 형성한다. 이때, 금속산화막(48)은 하부전극(46)이 Sr, Ba, Ti, Ta, Zr, Hf, Al, Nb, La, Y, Sc 및 Zn으로 이루어진 그룹 중에서 선택된 어느 하나일 때, TiO2, La2O3. Ta2O4, ZrO2. HfO2, Y2O3, Sc2O3, Al2O3, ZnO2, BaO2, SrO2, SrTiO3, BaxSr1 -xO3 및 BaSrTiO3로 이루어진 그룹 중에서 선택된 어느 하나의 금속산화막(48)으로 형성될 수 있다.
위와 같은, 금속산화막(48)은 원자층증착법 또는 화학기상증착법 등으로 형성할 때보다 더 얇은 두께로 형성이 가능하여 소자가 고집적화 되어도 적용이 가능 하다. 특히, 루테늄산화막(47) 형성시 원자층증착법의 반응단계에서 루테늄산화막(47) 막내의 산소량을 조절함으로써 금속산화막(48)의 두께 조절이 가능하다.
이하, 금속산화막(48)을 '유전막(48)'이라고 한다. 또한, 루테늄산화막(47)이 환원되어 형성된 루테늄막(47A)을 '제1상부전극(47A)'이라고 한다.
도 4d에 도시된 바와 같이, 제1상부전극(47A)을 포함하는 전체구조 상에 제2상부전극(49)을 형성한다. 제2상부전극(49)은 제1상부전극(47A)과 함께 캐패시터의 상부전극으로 사용하기 위한 것으로, 예컨대 티타늄질화막(TiN)으로 형성할 수 있다. 이때, 티타늄질화막은 화학기상증착법(Chemical Vapor Deposition)으로 형성할 수 있다.
위와 같이, 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법은 하부전극(46)을 형성하고, 그 상부에 루테늄산화막(47)을 형성한 후 열처리를 실시하였으나, 하부전극(46)을 형성하기 전에 루테늄산화막(47)을 먼저 형성할 수 있다. 즉, 오픈부의 표면을 따라 스토리지 노드 콘택 플러그에 연결되는 루테늄산화막을 형성한 후, 루테늄산화막 상에 금속막을 형성하고, 열처리를 실시하면 루테늄산화막이 루테늄막으로 환원되면서, 발생하는 산소가 금속막과 반응하여 자기형성을 통해 금속막과 루테늄산화막의 계면에 금속산화막을 형성하고, 루테늄막은 캐패시터의 하부전극, 금속산화막은 캐패시터의 유전막, 금속막은 캐패시터의 상부전극이 될 수 있다.
또한, 루테늄산화막의 환원을 통한 금속산화막의 자기형성 방법은 캐패시터 공정 뿐 아니라 유전막을 필요로 하는 다른 반도체 소자에도 응용이 가능하다.
이렇듯, 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 및 도 1b는 본 발명의 제1실시예에 따른 반도체 소자의 유전막 제조방법을 나타내는 공정 단면도,
도 2a 및 도 2b는 본 발명의 제2실시예에 따른 반도체 소자의 유전막 제조방법을 나타내는 공정 단면도,
도 3은 원자층증착법을 이용한 루테늄산화막 형성방법을 나타내는 타이밍도,
도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 나타내는 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
11 : 금속층
12 : 루테늄산화막
13 : 금속산화막

Claims (12)

  1. 금속층과 루테늄산화막을 적층하는 단계; 및
    열처리를 실시하여 상기 루테늄산화막 내의 산소와 상기 금속층을 반응시켜 금속산화막을 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 금속층과 루테늄산화막을 적층하는 단계는,
    금속층 상에 루테늄산화막을 형성하는 단계 또는 루테늄산화막 상에 금속층을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  3. 제1항에 있어서,
    상기 열처리는 상기 루테늄산화막이 루테늄막으로 환원되는 온도에서 실시하는 반도체 소자의 제조방법.
  4. 제3항에 있어서,
    상기 열처리는 300℃∼600℃에서 진행하는 반도체 소자의 제조방법.
  5. 제4항에 있어서,
    상기 열처리는 급속열처리 또는 퍼니스 열처리로 실시하는 반도체 소자의 제조방법.
  6. 제5항에 있어서,
    상기 열처리는 NH3, N2 및 H2로 이루어진 그룹 중에서 선택된 어느 하나의 가스분위기에서 1분∼60분 동안 실시하는 반도체 소자의 제조방법.
  7. 제1항에 있어서,
    상기 금속층은 Sr, Ba, Ti, Ta, Zr, Hf, Al, Nb, La, Y, Sc 및 Zn으로 이루어진 그룹 중에서 선택된 어느 하나인 반도체 소자의 제조방법.
  8. 제1항에 있어서,
    상기 금속산화막은 TiO2, La2O3. Ta2O4, ZrO2. HfO2, Y2O3, Sc2O3, Al2O3, ZnO2, BaO2, SrO2, SrTiO3, BaxSr1 - xO3 및 BaSrTiO3로 이루어진 그룹 중에서 선택된 어느 하나인 반도체 소자의 제조방법.
  9. 제1항에 있어서,
    상기 루테늄산화막은 원자층증착법으로 형성하는 반도체 소자의 제조방법.
  10. 제9항에 있어서,
    상기 원자층증착법은 200℃∼300℃로 실시하는 반도체 소자의 제조방법.
  11. 제1항에 있어서,
    상기 루테늄산화막을 형성하는 단계와 상기 열처리를 실시하는 단계는 인시튜(In-Situ)로 실시하는 반도체 소자의 제조방법.
  12. 제1항에 있어서,
    상기 금속산화막은 유전막인 반도체 소자의 제조방법.
KR1020070088432A 2007-08-31 2007-08-31 반도체 소자의 제조방법 KR20090022801A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070088432A KR20090022801A (ko) 2007-08-31 2007-08-31 반도체 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070088432A KR20090022801A (ko) 2007-08-31 2007-08-31 반도체 소자의 제조방법

Publications (1)

Publication Number Publication Date
KR20090022801A true KR20090022801A (ko) 2009-03-04

Family

ID=40692617

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070088432A KR20090022801A (ko) 2007-08-31 2007-08-31 반도체 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR20090022801A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9437420B2 (en) 2014-06-05 2016-09-06 Samsung Electronics Co., Ltd. Capacitors including amorphous dielectric layers and methods of forming the same
KR20200003626A (ko) * 2018-07-02 2020-01-10 인하대학교 산학협력단 반도체 소자의 형성 방법
US11233118B2 (en) 2018-05-18 2022-01-25 Samsung Electronics Co., Ltd. Integrated circuit device having dielectric layer, and method and apparatus for manufacturing the integrated circuit device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9437420B2 (en) 2014-06-05 2016-09-06 Samsung Electronics Co., Ltd. Capacitors including amorphous dielectric layers and methods of forming the same
US11233118B2 (en) 2018-05-18 2022-01-25 Samsung Electronics Co., Ltd. Integrated circuit device having dielectric layer, and method and apparatus for manufacturing the integrated circuit device
KR20200003626A (ko) * 2018-07-02 2020-01-10 인하대학교 산학협력단 반도체 소자의 형성 방법

Similar Documents

Publication Publication Date Title
KR101046729B1 (ko) 캐패시터 및 그의 제조 방법
KR20140029041A (ko) 무불소텅스텐 배리어층을 구비한 반도체장치 및 그 제조 방법
KR100390849B1 (ko) 하프늄산화막을 구비하는 캐패시터의 제조 방법
US7364965B2 (en) Semiconductor device and method of fabrication
KR100728959B1 (ko) 반도체 소자의 캐패시터 형성방법
JP2006060230A (ja) ３次元半導体キャパシタおよびその製造方法
KR20090022801A (ko) 반도체 소자의 제조방법
TW200400616A (en) Method for fabricating capacitor in semiconductor device
US20120273921A1 (en) Semiconductor device and method for fabricating the same
KR20030003324A (ko) 지르코늄산화막을 구비하는 캐패시터의 제조 방법
KR20070115146A (ko) 반도체 소자의 캐패시터 및 그의 제조방법
KR100677765B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100532960B1 (ko) 반도체소자의 캐패시터 형성방법
KR100511914B1 (ko) 피이사이클 시브이디법을 이용한 반도체소자의 제조방법
KR20090022808A (ko) 반도체 소자의 제조방법
KR100951558B1 (ko) 귀금속 하부전극의 필링을 방지할 수 있는 캐패시터의제조 방법
KR100798735B1 (ko) 캐패시터 및 그 제조 방법
KR100231604B1 (ko) 반도체소자의 캐패시터 제조방법
KR100504554B1 (ko) 반도체 소자의 캐패시터 제조 방법
KR100540476B1 (ko) 반도체 소자의 캐패시터 제조방법
KR20070045661A (ko) 캐패시터 제조 방법
KR100671634B1 (ko) 반도체 소자의 캐패시터 제조방법
KR101152441B1 (ko) Ｇｅ계 반도체층 상에 유전막을 형성하는 방법 및 이를 이용한 반도체 소자 제조방법
KR100449247B1 (ko) 반도체 커패시터의 Ｉｒ／Ｉｒ02 전극 제조방법
JP4106513B2 (ja) 半導体素子のキャパシタ製造方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid