KR20190037126A - 선택 성막 방법 및 반도체 장치의 제조 방법 - Google Patents

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KR20190037126A
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슈지 아즈모
히로키 무라카미
미치타카 아이타
다다히로 이시자카
고지 아키야마
유사쿠 가시와기
하지메 나카바야시
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도쿄엘렉트론가부시키가이샤
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Abstract

본 발명은, 노출되어 있는 도전막 표면에 도전막을, 절연막 표면에 절연막을, 충분한 선택성을 갖고 성막할 수 있는 기술을 제공한다. 표면에 도전막 및 절연막이 노출된 상태의 피처리 기판 상에 박막을 선택적으로 성막시키는 선택 성막 방법은, 도전막의 노출 표면인 제1 표면은, Ru, RuO2, Pt, Pd, CuO 및 CuO2 중 어느 것이며, 또한 절연막의 노출 표면인 제2 표면은 OH기를 갖고, Ru(EtCp)2 가스와 O2 가스를 사용해서 제1 표면에만 선택적으로 제1 막 두께의 제1 Ru막을 성막하는 제1 공정과, 피처리 기판에 TMA 가스를 공급해서 제2 표면에만 TMA를 흡착시키는 처리와, 이어서 실라놀기를 갖는 실리콘 원료 및 산화제를 사용해서 흡착된 TMA의 표면에만 SiO2막을 형성하는 처리를 1회 또는 복수회 행하여, 제2 표면에만 선택적으로 제2 막 두께의 제1 SiO2 함유 절연막을 성막하는 제2 공정을 갖는다.

Description

선택 성막 방법 및 반도체 장치의 제조 방법{SELECTIVE FILM FORMING METHOD AND METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 선택적으로 박막을 성막하는 선택 성막 방법 및 반도체 장치를 제조하는 반도체 장치의 제조 방법에 관한 것이다.
반도체 디바이스의 제조에 있어서는, 하층 배선 형성 후에 절연막을 성막하고, 포토리소그래피 및 칭에 의해 트렌치 및 비아 홀을 갖는 듀얼 다마신 구조를 형성하고, Cu 등의 도전막을 메워서 배선을 형성하는 기술이 알려져 있다(예를 들어, 특허문헌 1).
그러나, 최근 들어, 반도체 디바이스의 미세화가 점점 진행되고 있고, 포토리소그래피 공정의 미세화에 수반하여, 하층 배선과 다마신 구조의 콘택트부의 맞춤부에 어긋남이 발생해서 비아 저항이 상승하는 문제가 발생하는 경우가 있다.
이 때문에, 배선 등을 구성하는 도전막 및 그 주위의 절연막에, 각각 도전막 및 절연막을 선택적이면서 또한 자기 정합적으로 형성하는 기술이 요구되고 있다.
이러한 기술로서, 특허문헌 2에는, 절연막과 금속이 노출되어 있는 하지 상에, 박막을 선택적으로 성장시키는 선택 성장 방법이며, 하지의 금속을 촉매로 사용하여, 하지의 금속 상에, 연소에 의해 막 감소되는 막을 선택적으로 성장시키는 공정과, 연소에 의해 막 감소되는 막을 연소시키면서, 하지의 절연막 상에, 실리콘 산화물 막을 선택적으로 성장시키는 공정을 갖는 선택 성장 방법이 제안되어 있다.
또한, 특허문헌 3에는, 기판의 제1 표면에 제1 금속 재료를, 동일한 기판의 제2 표면에 제2 유전체 재료(절연체)를 선택적으로 퇴적하고, 제1 표면이 금속 또는 반도체 재료이며 제2 표면이 OH, NHx 또는 SHx 종단인 방법으로서, 제1 금속 재료를 기판의 제1 표면에 제2 표면에 대하여 선택적으로 퇴적하는 것과, 제2 유전체 재료(절연체)를 기판의 제2 표면에 제1 표면에 대하여 선택적으로 퇴적하는 것을 갖는 방법이 기재되어 있다.
일본 특허 공개 제2002-083869호 공보 일본 특허 공개 제2016-86145호 공보 미국 특허 출원 공개 제2015/0299848호 명세서
특허문헌 2에는, 금속막 상에 금속막을 선택 성장시키고, 절연막 상에 절연막을 선택 성장시키는 것이 기재되어 있지만, 절연막을 성장시킬 때 금속막에 절연막을 형성시키지 않는 구체적 방법에 대해서는 충분히 기재되어 있지 않다. 또한, 특허문헌 3에서는, 금속막을 선택적으로 형성할 때, 및 절연막을 선택적으로 형성할 때, 다른 부분에의 성막을 반드시 충분히 방지할 수 있는 것만은 아니다.
따라서, 본 발명은 노출되어 있는 도전막 표면에 도전막을, 절연막 표면에 절연막을, 충분한 선택성을 갖고 성막할 수 있는 기술을 제공하는 것을 과제로 한다.
상기 과제를 해결하기 위해서, 본 발명의 제1 관점은, 표면에 도전막 및 절연막이 노출된 상태의 피처리 기판 상에 박막을 선택적으로 성막시키는 선택 성막 방법이며, 상기 도전막의 노출 표면인 제1 표면은, Ru, RuO2, Pt, Pd, CuO 및 CuO2 중 어느 것이며, 또한 상기 절연막의 노출 표면인 제2 표면은 OH기를 갖고, Ru(EtCp)2 가스와 O2 가스를 사용해서 상기 제1 표면에만 선택적으로 제1 막 두께의 제1 Ru막을 성막하는 제1 공정과, 상기 피처리 기판에 TMA 가스를 공급하여, 상기 제2 표면에만 TMA를 흡착시키는 처리와, 이어서 실라놀기를 갖는 실리콘 원료 및 산화제를 사용해서 흡착된 TMA의 표면에만 SiO2막을 형성하는 처리를 1회 또는 복수회 행하여, 상기 제2 표면에만 선택적으로 제2 막 두께의 제1 SiO2 함유 절연막을 성막하는 제2 공정을 갖는 것을 특징으로 하는 선택 성막 방법을 제공한다.
본 발명의 제2 관점은, 표면에 소정 패턴의 오목부가 형성된 층간 절연막을 표면에 갖는 피처리 기판을 준비하는 제1 공정과, 상기 오목부에, Ru, RuO2, Pt, Pd, Cu, CuO 및 CuO2 중 어느 도전막을 메우는 제2 공정과, 상기 오목부 내의 상기 도전막의 표면이 상기 층간 절연막의 표면과 동일한 높이, 또는 소정의 깊이 위치가 되도록 상기 오목부 이외의 상기 도전막을 에칭하는 제3 공정과, 상기 도전막이 Cu일 경우에, 그 표면을 산화해서 CuO 또는 CuO2로 하는 제4 공정과, Ru(EtCp)2 가스와 O2 가스를 사용해서 상기 도전막의 Ru, RuO2, Pt, Pd, CuO 및 CuO2 중 어느 것으로 이루어지는 노출 표면인 제1 표면에만 선택적으로 제1 막 두께의 제1 Ru막을 성막하는 제5 공정과, 상기 피처리 기판에 TMA를 흡착시키는 처리와, 이어서 실라놀기를 갖는 실리콘 원료 및 산화제를 사용해서 흡착된 TMA의 표면에만 SiO2막을 형성하는 처리를 1회 또는 복수회 행하여, 상기 제2 표면에만 선택적으로 제2 막 두께의 제1 SiO2 함유 절연막을 형성하는 제6 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
본 발명에 따르면, 노출되어 있는 도전막 표면에 도전막을, 절연막 표면에 절연막을, 충분한 선택성을 갖고 성막할 수 있는 선택 성막 방법 및 반도체 장치의 제조 방법이 제공된다.
도 1은 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 나타내는 흐름도이다.
도 2는 도 1에 도시하는 각 공정을 도시하는 공정 단면도이다.
도 3은 도 1에 도시하는 각 공정을 도시하는 공정 단면도이다.
도 4는 본 발명의 다른 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 흐름도이다.
도 5는 도 4의 방법에 의해 얻어진 구조를 도시하는 단면도이다.
도 6의 (a)는 도 5의 구조에서 Ru막(208)을 제거한 상태를 도시하는 단면도, (b)는 도 5의 구조에서 SiO2 함유 절연막(209)을 제거한 상태를 도시하는 단면도이다.
도 7은 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법을 실시하기 위해서 사용되는 성막 시스템의 일례를 개략적으로 나타내는 평면도이다.
도 8은 도 7의 성막 시스템에 있어서, Ru 성막 장치 또는 SiO2 함유막 성막 장치로서 사용되는 성막 장치의 일례를 개략적으로 도시하는 단면도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시 형태에 대해서 설명한다.
<반도체 장치의 제조 방법>
먼저, 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법에 대해서 설명한다. 본 실시 형태에서는, 도전막 및 절연막의 선택 성막을 이용해서 소정의 반도체 장치를 제조한다.
도 1은 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 나타내는 흐름도, 도 2, 도 3은 도 1에 도시하는 각 공정을 도시하는 공정 단면도이다.
가장 먼저, 소정의 구조를 갖는 기체(201) 상에 절연막으로서 SiO2막, 저유전율(Low-k)막(SiCO, SiCOH 등) 등으로 이루어지는 표면에 OH기를 갖는 층간 절연막(202)이 형성되고, 층간 절연막(202)에 트렌치나 비아 홀 등의 오목부(203)가 소정 패턴으로 형성된 반도체 웨이퍼(이하, 간단히 웨이퍼라 기재함)(W)를 준비한다(스텝 1, 도 2의 (a)).
이어서, 웨이퍼(W)에 대하여 필요에 따라 웨이퍼(W) 표면에 청정화를 위한 전처리를 실시한 후, 웨이퍼(W)의 전체면에 배리어막(204)을 성막한다(스텝 2, 도 2의 (b)). 배리어막은, CVD나 ALD 등에 의해 성막할 수 있다.
배리어막(204)으로서는, Ti나 Ta의 질화물(TiN, TaN), 및 그것들의 탄규화물(TiSiCN, TaSiCN)이나, MnO, NiO, HfO 등의 금속 산화물 등을 들 수 있다. 또한, 배리어막은 필수적이지는 않다.
이어서, 웨이퍼(W)의 전체면에 도전막(205)을 성막하고, 오목부(203)를 메운다(스텝 3, 도 2의 (c)).
도전막(205)으로서는, Ru막이 적합하다. Ru막의 성막은 CVD 또는 ALD에 의해 행하는 것이 바람직하다. CVD 또는 ALD에 의한 Ru막으로서는, 루테늄카르보닐(Ru3(CO)12)을 성막 원료로서 사용하는 열 CVD에 의한 것이 적합하다. 이에 의해, 고순도이며 얇은 Ru막을 고스텝 커버리지로 성막할 수 있다. 이때의 성막 조건은, 예를 들어 처리 용기 내의 압력이 1.3 내지 66.5Pa(0.01 내지 0.5Torr)의 범위이며, 성막 온도(웨이퍼 온도)가 150 내지 250℃의 범위이다. 다른 전구체로서, 시클로펜타디에닐계의 원료를 사용할 수도 있다.
오목부가 가는 비아 홀인 경우에는, 메우기가 어려워, Ru3(CO)12를 사용한 ALD에 의해서도 중앙에 시임이 남는 경우가 있다. 그때는, Ru막 성막과 ClF3 가스 등에 의한 에칭을 반복함으로써, 시임이 없는 메우기를 행할 수 있다.
도전막(205)은, 후술하는 Ru(EtCp)2 가스와 O2 가스를 사용한 Ru막을 선택 성막할 수 있는 것이면 되고, Ru 외에, RuO2, Pt, Pd, Cu, CuO, CuO2를 사용할 수 있다. 이들 중에서는, RuO2, Pt, Pd가 Ru막의 선택 성막을 보다 행하기 쉽다. 또한, CuO, CuO2는 Ru막의 선택 성막은 가능하지만, RuO2, Pt, Pd보다도 성막 레이트가 작다.
또한, Cu는 그대로로는 Ru막이 성막되기 어려우므로, 도전막(205)이 Cu인 경우에는, 후술하는 바와 같이, 도전막(205)의 표면을 산화 처리한다.
이어서, CMP(화학 기계 연마법)를 사용하거나, ClF3 등의 Cl을 포함하는 가스를 사용하여, 오목부(203) 이외의 도전막(205) 및 배리어막(204)을 에칭 제거한다(스텝 4, 도 2의 (d)). 이때, 오목부(203) 부분의 도전막(205)의 표면이 층간 절연막(202)의 표면과 동일한 높이가 되도록 해도 되고, 층간 절연막(202)의 표면으로부터 20nm까지의 깊이까지, 오목부(203) 내의 도전막(205)을 도중까지 리세스해도 된다. 리세스함으로써, 층간 절연막(202)의 내벽을 후술하는 선택 Ru막을 성막할 때의 가이드로 할 수 있다.
ClF3 등에 의한 에칭은, 웨이퍼 온도를 150 내지 300℃, 처리 용기 내의 압력으로서, 전압을 13.3 내지 1333Pa(0.1 내지 10Torr), 분압을 6.65 내지 66.5Pa(0.05 내지 5Torr)로 하고, 시간 60 내지 1200sec의 조건에서 행할 수 있다. 이에 의해, 피처리 기판인 웨이퍼(W)의 표면에는, 도전막(205)의 노출 표면인 제1 표면(211)과, 층간 절연막(202)의 노출 표면인 제2 표면(212)이 형성된다. 또한, ClF3 가스 플로우와 불활성 가스 플로우를 교대로 흘리거나, 또는 ClF3 가스 플로우와 진공화를 교대로 행함으로써 ClF3를 간헐 공급해도 된다. ClF3를 간헐 공급함으로써, ClF3를 연속 공급하는 것보다도 에칭 후에 평활 표면이 얻어진다.
이어서, 도전막(205)이 Cu일 때만, 도전막(205)의 표면에 산화 처리를 실시하여, Cu를 CuO 또는 CuO2로 산화시킨다(스텝 5, 도 3의 (a)). 이것은, Cu의 표면에 Ru(EtCp)2 가스와 O2 가스에 의한 선택 Ru막이 성막되지 않으므로 도전막(205)의 제1 표면(211)을 선택 Ru막이 성막 가능하게 하기 위해서이다. 이때의 표면 산화 처리는, O2 가스를 공급하면서 웨이퍼(W)를 가열하는 방법에 의해 행할 수 있다. 이때의 처리 조건은, 웨이퍼 온도를 150 내지 300℃, 처리 용기 내의 압력으로서, 전체압을 13.3 내지 1333Pa(0.1 내지 10Torr), 분압을 6.65 내지 66.5Pa(0.05 내지 5Torr)로 하고, 시간을 60 내지 1200sec로 할 수 있다. 산화 가스로서, O2 대신에 O3, H2O, H2O2, NO, NO2를 사용할 수 있다. 플라스마를 발생시키면서 산화 가스를 공급하거나, 리모트 플라스마로 산화 가스를 여기하고 나서 공급해도 된다.
이어서, Ru(EtCp)2 가스와 O2 가스를 사용해서 Ru막(206)을 도전막(205)의 노출 표면인 제1 표면(211)에만 선택적으로 성막한다(스텝 6, 도 3의 (b)).
Ru(EtCp)2 가스와 O2 가스를 사용해서 Ru막을 성막할 때는, 성막 온도가 Ru(EtCp)2 가스의 자기 분해 반응이 발생하지 않는 온도라면, Ru막(206)은, 절연막 상에는 기본적으로는 성막되지 않고, 도전막(205)의 노출 표면인 제1 표면(211)에만 성막된다.
여기서, 「기본적으로 성막되지 않는」이란, 절연막인 층간 절연막(202)이 설계대로의 막질로 형성되어 있으면, 상기 Ru막(206)이 절연막에 성막되지 않는 것을 의미하는 것이며, 층간 절연막(202)의 표면에 티끌이 묻어 있을 경우나, 특히 스텝 4의 에칭 시에 도전막의 잔사가 남아 있을 경우에, 그것을 기점으로 해서 선택이나 흔들림(절연막에의 성막)이 발생해서 Ru가 섬 형상으로 성장할 가능성이 있다. 이 때문에, 도 2의 (a)의 층간 절연막(202)에 오목부(203)가 개공된 후의 웨이퍼(W)를 충분히 세정해서 층간 절연막(202)의 표면에 티끌이 부착되어 있지 않은 상태로 하는 것, 및 스텝 4의 에칭 시에 도전막(205) 및 배리어막(204)의 잔사, 특히 도전막(205)의 잔사가 없도록 함으로써, 층간 절연막(202)의 절연성의 저하를 방지하는 것이 바람직하다. 또한, 스텝 5의 표면 산화 처리에 있어서 플라스마를 사용했을 때, 층간 절연막(202)에 대미지가 주어져, Ru(EtCp)2 가스 및 O2 가스가 하지가 도전막(205)인 경우와 마찬가지의 거동을 나타내는 경우가 있는데, 그 경우에는 대미지를 입은 부분을 기점으로 해서 선택이나 흔들림이 발생할 가능성이 있기 때문에, 그때는 플라스마 조건을 조정해서 층간 절연막(202)의 플라스마 대미지를 방지하는 것이 바람직하다.
스텝 6의 Ru막(206)의 성막은, Ru(EtCp)2 가스와 O2 가스를 동시에 공급해서 성막하는 CVD를 사용할 수 있다. 이때, 웨이퍼 온도: 250 내지 350℃, 처리 용기 내의 압력(전체압): 66.5 내지 665Pa(0.5 내지 5Torr)로 해서, 액체의 Ru(EtCp)2를 저류한 용기를 60 내지 100℃로 가열하고, 용기 내에 캐리어 가스, 예를 들어 Ar 가스를 공급하여, Ru(EtCp)2 가스를 처리 용기 내로 반송한다. 그리고, 또한 O2 가스 및 희석 가스, 예를 들어 Ar 가스를 처리 용기 내에 공급함으로써 소정 막 두께의 Ru막을 성막한다. 이때의 가스 유량은, O2 가스: 10 내지 500sccm, 캐리어 가스: 50 내지 500sccm, 희석 가스: 10 내지 1000sccm이다. 시간은 막 두께에 따라서 적절히 설정하면 되며, 300 내지 1200sec 정도이다. 바람직한 조건은, 웨이퍼 온도: 320℃, 전체압: (266Pa)2Torr, 용기 온도: 80℃, 가스 유량: O2/캐리어 Ar/희석 Ar=30/150/300sccm이다. 이것보다 저온, 저O2 가스 유량, 저캐리어 가스 유량측에서는 성막 속도가 저하되는 경향이 있고, 고온 고O2 가스 유량측에서는 선택이나 흔들림이 발생하기 쉬워진다. Ru막(206)의 성막 방법은, CVD에 한하지 않고, Ru(EtCp)2 가스와 O2 가스를 처리 용기 내의 퍼지를 사이에 끼워 교대로 공급하는 ALD이어도 된다. 그 바람직한 조건은, 웨이퍼 온도: 320℃, 전체압: 266Pa(2Torr), 용기 온도: 80℃, Ru 원료 가스 공급 시 가스 유량: O2/캐리어 Ar/희석 Ar=30/150/300sccm, 퍼지 시 가스 유량: O2/캐리어 Ar/희석 Ar=0/0/480sccm, O2 가스 공급 시 가스 유량: O2/캐리어 Ar/희석 Ar=180/0/300sccm에서, Ru 원료 가스 공급-퍼지-O2 공급-퍼지=5-5-5-5sec를 1 사이클로 해서 원하는 사이클수 반복하는 것이다.
이때의 Ru막(206)의 두께는, 용도에 따라 상이하지만, 예를 들어 3 내지 50nm의 범위가 바람직하다. 이 경우, Ru막(206)의 표면의 위치는 층간 절연막(202)의 표면의 높이 위치와 동일해도 낮아도 높아도 된다.
이어서, 웨이퍼(W)에 TMA(트리메틸알루미늄) 가스를 공급해서 층간 절연막(202)의 노출 표면인 제2 표면(212)에만 TMA를 흡착시키는 처리와, 이어서 실라놀기를 갖는 실리콘 원료 및 산화제를 사용해서 흡착된 TMA의 표면에만 SiO2막을 형성하는 처리를 1회 또는 복수회 행하여, 제2 표면(212)에만 선택적으로 소정 막 두께의 SiO2 함유 절연막(207)을 성막한다(스텝 7, 도 3(c)).
TMA는 OH기를 갖는 표면에 밖에는 흡착되지 않는 성질을 갖는다. 이 때문에, TMA는, OH기를 갖는 층간 절연막(202) 상에는 흡착되지만, OH기를 갖지 않는 Ru막(206) 상에는 흡착되지 않는다. 또한, 실라놀기를 갖는 실리콘 원료는, TMA에 흡착되고, Ru막(206)과 같은 금속막에는 흡착되지 않으므로, SiO2막은 TMA 상에만 형성된다. 이 반응은 1회당 최대 10nm 정도의 두께의 막을 형성하기 때문에, 이들 처리를 1회 또는 복수회 행함으로써, 층간 절연막(202)의 노출 표면인 제2 표면(212)에만 선택적으로, 소정 막 두께의, Al2O3과 SiO2로 이루어지는 SiO2 함유 절연막(207)이 성막된다. SiO2막을 형성하는 처리는, 실라놀기를 갖는 실리콘 원료 가스와, 산화제를 동시에 공급해서 CVD로 행해도 되고, 이들을 처리 용기 내의 퍼지를 개입시켜 교대로 공급하는 ALD로 행해도 된다. 산화제로서는, O2 가스, H2O 가스, NO 가스, O3 가스 등을 사용할 수 있다. 처리 용기의 밖에서 플라스마화한 O2를 도입해도 된다.
스텝 6 후에, 웨이퍼(W)를 대기 중에 내놓으면, Ru막(206) 표면에 OH기가 부착될 우려가 있으므로, 스텝 7은 스텝 6 후에, 대기 중에 내놓지 않고 행하는 것이 바람직하다.
층간 절연막(202) 표면에는 기본적으로 OH기가 존재한다. 단, 만일 상기 스텝 2 내지 5의 처리에 의해 OH기의 일부가 제거되었을 경우에는, O3 가스 처리를 행하면, OH기를 생성시킬 수 있다. 그 경우에도 Ru막(206)의 표면에는 OH기는 발생하지 않는다.
실라놀기를 갖는 실리콘 원료로서는, TPSOL(Tris(tert-pentoxy)silanol), TBSOL(Tris(tert-butoxy)silanol) 등을 적합하게 사용할 수 있다.
스텝 7의 성막 조건으로서는, 웨이퍼 온도: 200 내지 300℃, 처리 용기 내의 압력(전체압): 66.5 내지 1330Pa(0.5 내지 10Torr), TMA 가스 유량: 10 내지 50sccm, TPSOL 등의 실라놀기를 갖는 실리콘 원료 가스를 버블링으로 공급할 때의 캐리어 가스의 유량; 50 내지 500sccm, O2 가스 등의 산화제의 유량: 30 내지 500sccm이다.
이때의 SiO2 함유 절연막(207)의 두께는, 용도에 따라 상이하지만, 예를 들어 1 내지 10nm의 범위가 바람직하다. 이 경우, SiO2 함유 절연막(207)의 표면의 위치는 Ru막(206)의 표면의 높이 위치와 동일해도 낮아도 높아도 된다.
이상의 공정을 거침으로써, 표면에 소정 패턴의 오목부(203)가 형성된 층간 절연막(202)을 표면에 갖는 웨이퍼(W)에 있어서, 오목부(203)를 도전막(205)으로 메우고, 도전막(205)의 노출 표면인 제1 표면(211)과, 층간 절연막(202)의 노출 표면인 제2 표면(212)에, 각각 도전막(Ru막(206)) 및 절연막(SiO2 함유 절연막(207))을 충분한 선택성을 갖고 선택적으로 성막할 수 있다. 또한, 상기 스텝 6과 스텝 7은, 어느 쪽을 먼저 행해도 상관없다.
스텝 6에서, Ru막(206)을 도전막(205)의 표면으로부터 50nm 정도의 높이가 되도록 선택적으로 성막하고, 이어서 스텝 7에서 SiO2 함유 절연막(207)을 층간 절연막(202)의 표면에 선택적으로 성막하고, 필요에 따라 CMP 등에 의해 Ru막(206)을 연마함으로써, 제2층 배선으로서 Ru 배선이 형성된다. 이에 의해, 하층 배선과의 콘택트부의 맞춤부의 어긋남이 발생하지 않는다. 또한, Ru막(206)을 제거하고 대신에 Cu를 메우면, 제2층 배선으로서 Cu 배선으로 할 수 있다.
Ru를 배선으로서 사용하는 경우, 저저항화가 요망된다. Ru 배선을 저저항화하기 위해서는, 450 내지 550℃에서, 불활성 가스 중의 어닐을 행하는 것이 바람직하다. 이에 의해 결정립을 조대화시켜 저저항화하는 것이 가능하다. 또한, 층간 절연막(202)에 트렌치나 비아 홀 등의 오목부(203)를 개공한 후에, NiO, HfO 등, Ru에서 보아 높은 장벽이 되고, 전자 친화력이 작은 재료를 박막으로 전체면 성막해 두거나 함으로써, 계면 산란 효과가 억제되어, 저저항화할 수 있다.
도 4의 흐름도에 도시하는 바와 같이, 스텝 6에서 Ru막(206)을, 스텝 7에서 SiO2 함유 절연막(207)을 선택적으로 성막한 후, 또한 Ru막(206)의 표면에 스텝 6과 마찬가지의 방법으로 다음의 Ru막(208)을 성막하는 공정(스텝 8), 및 SiO2 함유 절연막(207)의 표면에 스텝 7과 마찬가지의 방법으로 다음의 SiO2 함유 절연막(209)을 성막하는 공정(스텝 9)을 1회 또는 교대로 복수회 행해도 된다.
이때, 스텝 8에서, Ru막(208)은 Ru막(206)의 표면에밖에 성막되지 않고, SiO2 함유 절연막(209)은 SiO2 함유 절연막(207)의 표면에 밖에는 성막되지 않으므로, 도 5에 도시한 바와 같이, Ru막(208) 및 SiO2 함유 절연막(209)을 서로 자기 정합적으로 원하는 두께로 성막할 수 있다.
이때, 스텝 6의 Ru막(206) 및 Ru막(208)을, 층간 절연막(202) 및 SiO2 함유 절연막(207, 209)의 표면으로부터 1 내지 30nm 정도의 높이로 성막하고, SiO2 함유 절연막(207) 및 SiO2 함유 절연막(209)을, Ru막(206) 및 Ru막(208)의 표면과 동일하거나 10nm 정도의 높이로 성막할 수 있다.
이상과 같이, 소정 막 두께의 Ru막(206, 208) 및 SiO2 함유 절연막(207, 209)이 형성된 후, 도 6의 (a), (b)에 도시하는 바와 같이, Ru막(208) 또는 SiO2 함유 절연막(209) 중 어느 것을 제거하고, 필요한 막을 남김으로써, 상층 배선의 커넥션 얼라인먼트 등으로서 사용하는 것이 가능하게 된다.
<성막 시스템>
이어서, 본 실시 형태의 반도체 장치의 제조 방법을 실시하기 위해서 사용되는 성막 시스템의 일례에 대해서 설명한다.
도 7은, 이러한 성막 시스템의 일례를 개략적으로 나타내는 평면도이다. 성막 시스템(100)은, 제1 처리부(1)와, 제2 처리부(2)와, 반출입부(3)와, 전체 제어부(4)를 갖고 있다.
제1 처리부(1)는, 제1 진공 반송실(10)과, 이 제1 진공 반송실(10)의 벽부에 접속된, 배리어막 성막 장치(11)와, 도전막 성막 장치(12)와, 에칭 장치(13)와, 산화 장치(14)를 갖고 있다.
제1 진공 반송실(10)의 다른 벽부에는, 웨이퍼(W)의 탈가스 처리를 행하는 탈가스실(15a, 15b)이 접속되어 있다. 또한, 탈가스실(15a와 15b)의 사이의 벽부에는, 제1 진공 반송실(10)과 후술하는 제2 진공 반송실(20)의 사이에서 웨이퍼(W)의 전달을 행하는 전달실(15)이 접속되어 있다.
배리어막 성막 장치(11), 도전막 성막 장치(12), 에칭 장치(13), 산화 장치(14), 탈가스실(15a, 15b), 및 전달실(15)은, 제1 진공 반송실(10)의 각 벽부에 게이트 밸브(G)를 통해서 접속되어 있다.
제1 진공 반송실(10) 내는 소정의 진공 분위기로 유지되도록 되어 있고, 그 안에는, 웨이퍼(W)를 반송하는 제1 반송 기구(16)가 설치되어 있다. 이 제1 반송 기구(16)는, 회전·신축부(17)와, 그 선단에 설치된 2개의 웨이퍼 반송 암(18a, 18b)을 갖는다. 제1 반송 기구(16)는, 웨이퍼(W)를 배리어막 성막 장치(11), 도전막 성막 장치(12), 에칭 장치(13), 산화 장치(14), 탈가스실(15a, 15b), 및 전달실(15)에 대하여 반출입한다.
제2 처리부(2)는, 제2 진공 반송실(20)과, 이 제2 진공 반송실(20)의 대향하는 벽부에 각각 접속된 Ru막 성막 장치(21) 및 SiO2 함유막 성막 장치(22)를 갖고 있다.
제2 진공 반송실(20)의 제1 처리부(1)측의 2개의 벽부에는, 각각 상기 탈가스실(15a, 15b)이 접속되고, 탈가스실(15a와 15b)의 사이의 벽부에는, 상기 전달실(15)이 접속되어 있다. 즉, 전달실(15) 및 탈가스실(15a 및 15b)은, 모두 제1 진공 반송실(10)과 제2 진공 반송실(20)의 사이에 설치되어 있다. 또한, 제2 진공 반송실(20)의 반출입부(3)측에 2개의 벽부에는, 각각 대기 반송 및 진공 반송 가능한 로드 로크실(23a, 23b)이 접속되어 있다.
Ru막 성막 장치(21), SiO2 함유막 성막 장치(22), 탈가스실(15a, 15b), 및 로드 로크실(23a, 23b)은, 제2 진공 반송실(20)의 각 벽부에 게이트 밸브(G)를 통해서 접속되어 있다. 또한, 전달실(15)은 게이트 밸브를 통하지 않고 제2 진공 반송실(20)에 접속되어 있다.
제2 진공 반송실(20) 내는 소정의 진공 분위기로 유지되도록 되어 있고, 그 안에는, 웨이퍼(W)를 반송하는 제2 반송 기구(26)가 설치되어 있다. 이 제2 반송 기구(26)는, 회전·신축부(27)와, 그 선단에 설치된 2개의 웨이퍼 반송 암(28a, 28b)을 갖는다. 제2 반송 기구(26)는, Ru막 성막 장치(21), SiO2 함유막 성막 장치(22), 탈가스실(15a, 15b), 로드 로크실(23a, 23b), 및 전달실(15)에 대하여 웨이퍼(W)의 반출입을 행한다.
반출입부(3)는, 상기 로드 로크실(23a, 23b)을 사이에 두고 제2 처리부(2)와 반대측에 설치되어 있고, 로드 로크실(23a, 23b)이 접속되는 대기 반송실(30)을 갖고 있다. 로드 로크실(23a, 23b)과 대기 반송실(30)의 사이의 벽부에는 게이트 밸브(G)가 설치되어 있다. 대기 반송실(30)의 로드 로크실(23a, 23b)이 접속된 벽부와 대향하는 벽부에는 웨이퍼(W)를 수용하는 캐리어(C)를 접속하는 2개의 접속 포트(31, 32)가 설치되어 있다. 또한, 대기 반송실(30)의 측면에는 웨이퍼(W)의 얼라인먼트를 행하는 얼라인먼트 챔버(34)가 설치되어 있다. 대기 반송실(30) 내에는, 캐리어(C)에 대한 웨이퍼(W)의 반출입 및 로드 로크실(23a, 23b)에 대한 웨이퍼(W)의 반출입을 행하는 대기 반송용 반송 기구(36)가 설치되어 있다. 이 대기 반송용 반송 기구(36)는, 2개의 다관절 암을 갖고 있으며, 캐리어(C)의 배열 방향을 따라서 레일(38) 상을 주행 가능하게 되어 있어, 각각의 선단의 핸드(37) 상에 웨이퍼(W)를 얹어서 그 반송을 행하도록 되어 있다.
전체 제어부(4)는, 배리어막 성막 장치(11), 도전막 성막 장치(12), 에칭 장치(13), 산화 장치(14), Ru막 성막 장치(21), SiO2 함유막 성막 장치(22)의 각 구성부, 진공 반송실(10, 20)의 배기 기구나 반송 기구(16, 26), 탈가스실(15a, 15b), 로드 로크실(23a, 23b)의 배기 기구나 가스 공급 기구, 대기 반송실(30)의 반송 기구(36), 게이트 밸브(G)의 구동계 등을 제어하는 CPU(컴퓨터)를 갖는 주 제어부와, 입력 장치(키보드, 마우스 등), 출력 장치(프린터 등), 표시 장치(디스플레이 등), 기억 장치(기억 매체)를 갖고 있다. 전체 제어부(4)의 주 제어부는, 예를 들어 기억 장치에 내장된 기억 매체, 또는 기억 장치에 세트된 기억 매체에 기억된 처리 레시피에 기초하여, 성막 시스템(100)에 소정의 동작을 실행시킨다.
이러한 성막 시스템(100)에 있어서는, 캐리어(C)로부터 대기 반송용 반송 기구(36)에 의해 웨이퍼(W)를 취출하여, 로드 로크실(23a 또는 23b)로 반송하고, 그 로드 로크실을 제2 진공 반송실(20)과 동일 정도의 진공도로 감압한 후, 제2 반송 기구(26)에 의해 로드 로크실의 웨이퍼(W)를 탈가스실(15a 또는 15b)로 반송하여, 웨이퍼(W)의 탈가스 처리를 행한다. 그 후, 제1 반송 기구(16)에 의해 탈가스실의 웨이퍼(W)를 취출하고, 배리어막 성막 장치(11)에 반입하여, TaN막, TiN막 등으로 이루어지는 배리어막을 성막한다. 배리어막은, ALD, CVD 또는 PVD 등으로 성막된다. 배리어막 성막 후, 제1 반송 기구(16)에 의해 웨이퍼(W)를 도전막 성막 장치(12)로 반송하고, CVD 등에 의해 Ru, RuO2, Pt, Pd, Cu, CuO 및 CuO2 중 어느 도전막을 성막하여, 웨이퍼(W)에 형성된 트렌치나 비아 홀 등의 오목부를 메운다.
도전막 성막 후, 제1 반송 기구(16)에 의해 웨이퍼(W)를 도전막 성막 장치(12)로부터 에칭 장치(13)로 반송하고, ClF3 등의 Cl을 포함하는 가스를 사용하여, 오목부 이외의 도전막 및 배리어막을 에칭 제거한다. 이어서, 도전막이 Cu인 경우에는, 제1 반송 기구(16)에 의해 웨이퍼(W)를 산화 장치(14)로 반송해서 도전막의 표면의 산화 처리를 행한다.
그 후, 제1 반송 기구(16)에 의해 웨이퍼(W)를 전달실(15)로 반송하고, 이어서 제2 반송 기구(26)에 의해 웨이퍼(W)를 취출하고, Ru막 성막 장치(21)에 반입하여, Ru(EtCp)2 가스와 O2 가스를 사용해서 Ru막을 도전막의 표면에 선택적으로 성막한다. Ru막 성막 후, 제2 반송 기구(26)에 의해 웨이퍼(W)를 취출하고, SiO2 함유막 성막 장치(22)에 반입하여, TMA 가스를 공급하고, 층간 절연막 표면에 선택적으로 TMA를 흡착시키는 처리, 및 실라놀기를 갖는 실리콘 원료 및 산화제를 사용해서 흡착된 TMA의 표면에만 SiO2막을 형성하는 처리를 1회 또는 복수회 행하여, 층간 절연막 표면에 선택적으로 SiO2 함유 절연막을 성막한다. Ru막 성막 장치(21)에서의 Ru막의 성막 처리와, SiO2 함유막 성막 장치(22)에서의 SiO2 함유 절연막의 성막 처리를 복수회 반복해도 된다.
그 후, 제2 반송 기구(26)에 의해 웨이퍼(W)를 로드 로크실(23a 또는 23b)로 반송하고, 그 로드 로크실을 대기압으로 복귀시킨 후, 대기 반송용 반송 기구(36)에 의해 웨이퍼(W)를 취출하여, 캐리어(C)로 되돌린다. 이러한 처리를 캐리어(C) 내의 웨이퍼(W)의 수만큼 반복한다.
<성막 장치>
이어서, 도 7의 성막 시스템에 있어서, Ru막 성막 장치(21) 또는 SiO2 함유막 성막 장치(22)로서 사용되는 성막 장치에 대해서 설명한다.
도 8은 Ru막 성막 장치(21) 또는 SiO2 함유막 성막 장치(22)로서 사용되는 성막 장치의 일례를 개략적으로 도시하는 단면도이다. 이 성막 장치(150)는, 기밀하게 구성된 대략 원통 형상의 처리 용기(101)를 갖고 있으며, 그 안에는 피처리 기판인 웨이퍼(W)를 수평으로 지지하기 위한 서셉터(102)가, 처리 용기(101)의 저벽 중앙에 설치된 원통형의 지지 부재(103)에 의해 지지되어 배치되어 있다. 서셉터(102)에는 히터(105)가 매립되어 있고, 이 히터(105)는 히터 전원(106)으로부터 급전됨으로써 피처리 기판인 웨이퍼(W)를 소정의 온도로 가열한다. 또한, 서셉터(102)에는, 웨이퍼(W)를 지지해서 승강시키기 위한 복수의 웨이퍼 승강 핀(도시하지 않음)이 서셉터(102)의 표면에 대하여 돌출 함몰 가능하게 설치되어 있다.
처리 용기(101)의 천장벽에는, 성막을 위한 처리 가스를 처리 용기(101) 내에 샤워 형상으로 도입하기 위한 샤워 헤드(110)가 서셉터(102)와 대향하도록 설치되어 있다. 샤워 헤드(110)는, 후술하는 가스 공급 기구(130)로부터 공급된 가스를 처리 용기(101) 내에 토출하기 위한 것으로, 그 상부에는 가스를 도입하기 위한 가스 도입구(111)가 형성되어 있다. 또한, 샤워 헤드(110)의 내부에는 가스 확산 공간(112)이 형성되어 있고, 샤워 헤드(110)의 저면에는 가스 확산 공간(112)에 연통된 다수의 가스 토출 구멍(113)이 형성되어 있다.
처리 용기(101)의 저벽에는, 하방을 향해서 돌출되는 배기실(121)이 설치되어 있다. 배기실(121)의 측면에는 배기 배관(122)이 접속되어 있고, 이 배기 배관(122)에는 진공 펌프나 압력 제어 밸브 등을 갖는 배기 장치(123)가 접속되어 있다. 그리고, 이 배기 장치(123)를 작동시킴으로써 처리 용기(101) 내를 소정의 감압(진공) 상태로 하는 것이 가능하게 되어 있다.
처리 용기(101)의 측벽에는, 진공 반송실과의 사이에서 웨이퍼(W)를 반출입하기 위한 반입출구(127)가 설치되어 있고, 반입출구(127)는 게이트 밸브(G)에 의해 개폐되도록 되어 있다.
가스 공급 기구(130)는, 성막에 필요한 가스의 공급원과, 각 공급원으로부터 가스를 공급하는 개별 배관, 개별 배관에 설치된 개폐 밸브 및 가스의 유량 제어를 행하는 매스 플로우 컨트롤러와 같은 유량 제어기 등을 갖고, 또한 개별 배관으로부터의 가스를 가스 도입구(111)를 통해서 샤워 헤드(110)에 유도하는 가스 공급 배관(135)을 갖고 있다.
가스 공급 기구(130)는, 성막 장치(150)가 Ru막 성막 장치인 경우, 액체의 Ru(EtCp)2를 저류하는 용기와, 용기를 가열하는 히터와, 용기에 캐리어 가스를 공급하는 공급원, O2 가스, 희석 가스, 퍼지 가스(불활성 가스) 등을 각각 샤워 헤드(110)에 공급하는 공급원 및 개별 배관을 갖고 있다. 또한, 성막 장치(150)가 SiO2 함유 절연막 성막 장치인 경우, TMA 가스, 실라놀기를 포함하는 Si 원료 가스, 산화제, 퍼지 가스(불활성 가스) 등을 각각 공급하는 공급원 및 개별 배관을 갖고 있다.
성막 장치(150)는, 그 각 구성부, 예를 들어 히터 전원(106), 배기 장치(123), 가스 공급 기구(130)의 밸브, 매스 플로우 컨트롤러 등의 각 구성부를 제어하기 위한 제어부(140)를 갖고 있다. 제어부(140)는 전체 제어부(4)의 명령에 의해 각 구성부를 제어한다.
이렇게 구성되는 성막 장치(150)에서는, 게이트 밸브(G)를 개방으로 해서 반입출구(127)로부터 웨이퍼(W)를 처리 용기(101) 내에 반입하여, 서셉터(102) 상에 적재한다. 서셉터(102)는 히터(105)에 의해 소정 온도로 가열되고 있어, 처리 용기(101) 내에 불활성 가스가 도입됨으로써 웨이퍼(W)가 가열된다. 그리고, 배기 장치(123)의 진공 펌프에 의해 처리 용기(101) 내를 배기하여, 처리 용기(101) 내의 압력을 소정 압력으로 조정한다.
이어서, 가스 공급 기구(130)로부터, Ru막을 성막하는 경우에는, Ru(EtCp)2 가스 및 O2 가스를 동시에, 또는 처리 용기(101) 내의 퍼지를 사이에 끼워 교대로 공급하고, SiO2 함유 절연막을 성막하는 경우에는, TMA를 공급한 후, 실란올을 포함하는 실리콘 원료 가스와 산화제를 동시에, 또는 처리 용기(101) 내의 퍼지를 사이에 끼워 교대로 공급한다. 이들 가스는 샤워 헤드(110)를 통해서 처리 용기(101) 내에 도입된다. 이에 의해, 웨이퍼(W) 표면에서는, Ru막 또는 SiO2 함유 절연막이 성막된다.
성막 처리 종료 후, 처리 용기(101) 내를 퍼지하고, 게이트 밸브(G)를 개방하여, 제2 반송 기구(26)에 의해, 반입출구(127)를 통해서 웨이퍼(W)를 반출한다.
그리고, 배리어막 성막 장치(11)의 게이트 밸브(G)를 개방하여, 제1 반송 기구(16)의 어느 반송 암(18a,18b)이 유지하는 웨이퍼(W)를 배리어막 성막 장치(11)에 반입하고, 게이트 밸브(G)를 폐쇄하고, 웨이퍼(W)에 대하여 배리어막의 성막을 행한다.
배리어막의 성막 처리가 종료된 후, 게이트 밸브(G)를 개방하여, 제1 반송 기구(16)의 어느 반송 암(18a,18b)에 의해, 웨이퍼(W)를 반출하고, 도전막 성막 장치(12)의 게이트 밸브(G)를 개방하여 그 안에 웨이퍼(W)를 반입하고, 게이트 밸브(G)를 폐쇄하고, 웨이퍼(W)에 대하여 상술한 바와 같은 도전막의 성막을 행한다.
또한, 배리어막이나 도전막을 CVD 또는 ALD로 성막하는 경우에는, 성막 장치(150)과 유사한 구조를 갖는 성막 장치에 의해 성막할 수 있다.
<다른 적용>
이상, 본 발명의 실시 형태에 대해서 설명했지만, 본 발명은 상기 실시 형태에 한정되지 않고, 그 취지를 일탈하지 않는 범위에서 다양하게 변형 가능하다.
예를 들어, 상기 실시 형태에서는, 오목부를 갖는 절연막으로서 층간 절연막의 예를 나타냈지만, 이에 한정하지 않고 다른 절연막이어도 된다. 또한, 층간 절연막의 오목부에 도전막을 메우는 경우를 나타냈지만, 이에 한정하지 않고, 표면에 도전막 및 절연막이 노출된 상태의 피처리 기판이라면 본 발명을 적용 가능하다. 또한, 상기 실시 형태에서는, 피처리 기판으로서 반도체 웨이퍼를 사용한 경우를 나타냈지만, 피처리 기판은 반도체 웨이퍼에 한정하는 것은 아니다.
10, 20; 진공 반송실 11; 배리어막 성막 장치
12; 도전막 성막 장치 13; 에칭 장치
14; 산화 장치 21; Ru막 성막 장치
22; SiO2 함유막 성막 장치 100; 성막 시스템
150; 성막 장치 201; 기체
202; 층간 절연막(절연막) 203; 오목부
204; 배리어막 205; 도전막
206, 208; Ru막 207, 209; SiO2 함유 절연막
W; 반도체 웨이퍼(웨이퍼)

Claims (8)

  1. 표면에 도전막 및 절연막이 노출된 상태의 피처리 기판 상에 박막을 선택적으로 성막시키는 선택 성막 방법이며,
    상기 도전막의 노출 표면인 제1 표면은, Ru, RuO2, Pt, Pd, CuO 및 CuO2 중 어느 것이며, 또한 상기 절연막의 노출 표면인 제2 표면은 OH기를 갖고,
    Ru(EtCp)2 가스와 O2 가스를 사용해서 상기 제1 표면에만 선택적으로 제1 막 두께의 제1 Ru막을 성막하는 제1 공정과,
    상기 피처리 기판에 TMA 가스를 공급하여, 상기 제2 표면에만 TMA를 흡착시키는 처리와, 이어서 실라놀기를 갖는 실리콘 원료 및 산화제를 사용해서 흡착된 TMA의 표면에만 SiO2막을 형성하는 처리를 1회 또는 복수회 행하여, 상기 제2 표면에만 선택적으로 제2 막 두께의 제1 SiO2 함유 절연막을 성막하는 제2 공정
    을 포함하는 선택 성막 방법.
  2. 제1항에 있어서,
    또한, 상기 Ru(EtCp)2 가스와 O2 가스를 사용해서 상기 제1 Ru막의 표면에만 선택적으로 제2 Ru막을 성막하는 제3 공정과, 상기 제1 SiO2 함유 절연막의 표면에만 TMA를 흡착시키는 처리와, 이어서 실라놀기를 갖는 상기 실리콘 원료 및 상기 산화제를 사용해서 흡착된 TMA의 표면에만 SiO2막을 형성하는 처리를 1회 또는 복수회 행하여, 상기 제1 SiO2 함유 절연막의 표면에만 선택적으로 제3 막 두께의 제2 SiO2 함유 절연막을 형성하는 제4 공정을 갖고, 이들을 1회 또는 교대로 복수회 행하는, 선택 성막 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 실라놀기를 갖는 실리콘 원료는, TPSOL(Tris(tert-pentoxy)silanol) 또는 TBSOL(Tris(tert-butoxy)silanol)인, 선택 성막 방법.
  4. 표면에 소정 패턴의 오목부가 형성된 층간 절연막을 표면에 갖는 피처리 기판을 준비하는 제1 공정과,
    상기 오목부에, Ru, RuO2, Pt, Pd, Cu, CuO 및 CuO2 중 어느 도전막을 메우는 제2 공정과,
    상기 오목부 내의 상기 도전막의 표면이 상기 층간 절연막의 표면과 동일한 높이, 또는 소정의 깊이 위치가 되도록 상기 도전막을 에칭하는 제3 공정과,
    상기 도전막이 Cu일 경우에, 그 표면을 산화해서 CuO 또는 CuO2로 하는 제4 공정과,
    Ru(EtCp)2 가스와 O2 가스를 사용해서 상기 도전막의 Ru, RuO2, Pt, Pd, CuO 및 CuO2 중 어느 것으로 이루어지는 노출 표면인 제1 표면에만 선택적으로 제1 막 두께의 제1 Ru막을 성막하는 제5 공정과,
    상기 피처리 기판에 TMA를 공급하여, 상기 층간 절연막의 OH기를 갖는 노출 표면인 제2 표면에만 TMA를 흡착시키는 처리와, 이어서 실라놀기를 갖는 실리콘 원료와 산화제에 의해 흡착된 TMA의 표면에만 SiO2막을 형성하는 처리를 1회 또는 복수회 행하여, 상기 제2 표면에만 선택적으로 제2 막 두께의 제1 SiO2 함유 절연막을 형성하는 제6 공정
    을 포함하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    또한, Ru(EtCp)2 가스와 O2 가스를 사용해서 상기 제1 Ru막의 표면에만 선택적으로 제2 Ru막을 성막하는 제7 공정과, 상기 제1 SiO2 함유 절연막의 표면에만 TMA를 흡착시키는 처리와, 이어서 실라놀기를 갖는 상기 실리콘 원료 및 상기 산화제를 사용해서 흡착된 TMA의 표면에만 SiO2막을 형성하는 처리를 1회 또는 복수회 행하여, 상기 제1 SiO2 함유 절연막의 표면에만 선택적으로 제3 막 두께의 제2 SiO2 함유 절연막을 형성하는 제8 공정을 갖고, 이들을 1회 또는 교대로 복수회 행하는, 반도체 장치의 제조 방법.
  6. 제4항 또는 제5항에 있어서,
    상기 제2 공정 전에, 상기 층간 절연막의 표면에, 표면에 배리어막을 형성하는 제9 공정을 더 갖고, 상기 제3 공정에서, 상기 오목부 이외의 상기 배리어막을 제거하는, 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 배리어막은, TiN, TaN, TiSiCN, TaSiCN, MnO, NiO, HfO에서 선택되는, 반도체 장치의 제조 방법.
  8. 제4항 또는 제5항에 있어서,
    상기 실라놀기를 갖는 실리콘 원료는, TPSOL(Tris(tert-pentoxy)silanol) 또는 TBSOL(Tris(tert-butoxy)silanol)인, 반도체 장치의 제조 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7154159B2 (ja) * 2019-03-15 2022-10-17 東京エレクトロン株式会社 成膜方法および成膜装置
JP7296806B2 (ja) * 2019-07-16 2023-06-23 東京エレクトロン株式会社 ＲｕＳｉ膜の形成方法及び基板処理システム
JPWO2021015030A1 (ko) * 2019-07-25 2021-01-28
JP7345787B2 (ja) 2020-04-30 2023-09-19 東京エレクトロン株式会社 選択成膜方法
US20240194456A1 (en) * 2021-03-31 2024-06-13 Tokyo Electron Limited Film forming method and substrate processing apparatus

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002083869A (ja) 2000-09-11 2002-03-22 Tokyo Electron Ltd 半導体装置及びその製造方法
US20040146655A1 (en) * 2002-10-21 2004-07-29 Harald Seidl Method for producing vertical patterned layers made of silicon dioxide
KR20120109902A (ko) * 2011-03-28 2012-10-09 삼성전자주식회사 반도체 장치의 금속 배선 형성 방법
US20150299848A1 (en) 2014-04-16 2015-10-22 Asm Ip Holding B.V. Dual selective deposition
JP2016086145A (ja) 2014-10-29 2016-05-19 東京エレクトロン株式会社 選択成長方法および基板処理装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2003228402A1 (en) * 2002-03-28 2003-10-13 President And Fellows Of Harvard College Vapor deposition of silicon dioxide nanolaminates
US7476618B2 (en) * 2004-10-26 2009-01-13 Asm Japan K.K. Selective formation of metal layers in an integrated circuit
US7351656B2 (en) * 2005-01-21 2008-04-01 Kabushiki Kaihsa Toshiba Semiconductor device having oxidized metal film and manufacture method of the same
US20070264816A1 (en) * 2006-05-12 2007-11-15 Lavoie Adrien R Copper alloy layer for integrated circuit interconnects
US20080032064A1 (en) * 2006-07-10 2008-02-07 President And Fellows Of Harvard College Selective sealing of porous dielectric materials
CN101883877A (zh) * 2007-11-06 2010-11-10 Hcf合伙人股份两合公司 原子层沉积法
JP5983162B2 (ja) * 2012-01-25 2016-08-31 東京エレクトロン株式会社 半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002083869A (ja) 2000-09-11 2002-03-22 Tokyo Electron Ltd 半導体装置及びその製造方法
US20040146655A1 (en) * 2002-10-21 2004-07-29 Harald Seidl Method for producing vertical patterned layers made of silicon dioxide
KR20120109902A (ko) * 2011-03-28 2012-10-09 삼성전자주식회사 반도체 장치의 금속 배선 형성 방법
US20150299848A1 (en) 2014-04-16 2015-10-22 Asm Ip Holding B.V. Dual selective deposition
JP2016086145A (ja) 2014-10-29 2016-05-19 東京エレクトロン株式会社 選択成長方法および基板処理装置

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