CN104795351A - 隔离结构的形成方法 - Google Patents
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Abstract
一种隔离结构的形成方法,包括:提供半导体衬底;在所述半导体衬底内形成沟槽;采用第一沉积工艺向所述沟槽内沉积绝缘材料,所述第一沉积工艺为从第一沉积速率开始随着沉积时间的增加不断增加沉积速率至第二沉积速率;采用第二沉积工艺继续向所述沟槽内沉积绝缘材料至填充满所述沟槽,所述第二沉积工艺为从第三沉积速率开始随着沉积时间的增加不断增加沉积速率至第四沉积速率。所述形成方法能够实现无孔隙和无损伤填充,形成高质量的隔离结构,并且同时提高生产效率。
Description
技术领域
本发明涉及半导体制造领域,尤其是涉及一种隔离结构的形成方法。
背景技术
随着集成电路尺寸的减小,构成电路的器件必须更密集地放置,以适应芯片上可用的有限空间。由于目前的研究致力于增大半导体衬底的单位面积上有源器件的密度,所以电路间的有效绝缘隔离变得更加重要。
浅沟槽隔离(STI)技术拥有多项的工艺及电性隔离优点,包括可减少占用晶圆表面的面积同时增加器件的集成度,保持表面平坦度及较少通道宽度侵蚀等。因此,目前大多数半导体元件(例如MOS电路的有源区隔离层)采用沟槽隔离结构进行隔离。
在器件特征尺寸不断减小的情况下,器件有源区更加密集,形成隔离结构的沟槽通常具有非常高的深宽比(例如深宽比为4:1以上),实现无孔隙(seam)和无损伤填充,形成高质量的隔离结构,仍然是本领域的一项巨大挑战。
发明内容
本发明解决的问题是提供一种隔离结构的形成方法,以在隔离结构形成过程中,实现无孔隙和无损伤填充,形成高质量的隔离结构,并且同时提高生产效率。
为解决上述问题,本发明提供一种隔离结构的形成方法,包括:
提供半导体衬底;
在所述半导体衬底内形成沟槽;
采用第一沉积工艺向所述沟槽内沉积绝缘材料,所述第一沉积工艺为从第一沉积速率开始随着沉积时间的增加不断增加沉积速率至第二沉积速率;
采用第二沉积工艺继续向所述沟槽内沉积绝缘材料至填充满所述沟槽,所述第二沉积工艺为从第三沉积速率开始随着沉积时间的增加不断增加沉积速率至第四沉积速率,并且,所述第三沉积速率大于所述第二沉积速率。
可选的,所述第一沉积工艺为从所述第一沉积速率开始随时间的增加沉积速率呈线性增加至第二沉积速率。
可选的,所述第一沉积工艺采用的反应气体包括TEOS(正硅酸乙酯,又称硅酸乙酯)和O3,O3的流量为25000sccm~27000sccm,所述第一沉积速率时TEOS的流量为1075mgs~1175mgs,所述第二沉积速率时TEOS的流量为1450mgs~1550mgs。
可选的,所述第一沉积工艺中,通过逐渐增加TEOS的流量使沉积速率随时间的增加呈线性增加,TEOS的流量增加速率为每秒0.8mgs~1.2mgs。
可选的,所述第二沉积工艺为从所述第三沉积速率开始随时间的增加沉积速率呈线性增加至第四沉积速率。
可选的,所述第二沉积工艺采用的反应气体包括TEOS和O3,O3的流量为25000sccm~27000sccm,所述第三沉积速率中TEOS的流量为2800mgs~2900mgs,所述第四沉积速率中TEOS的流量为5950mgs~6050mgs。
可选的,所述第二沉积工艺中,通过逐渐增加TEOS的流量使沉积速率随时间的增加呈线性增加,TEOS的流量增加速率为每秒9.8mgs~10.2mgs。
可选的,在进行所述第一沉积工艺之后,且在进行所述第二沉积工艺之前,所述形成方法还包括:进行辅助沉积工艺,所述辅助沉积工艺为从第一辅助沉积速率开始随着沉积时间的增加不断增加沉积速率至第二辅助沉积速率。
可选的,所述辅助沉积工艺采用的反应气体包括TEOS和O3,O3的流量为25000sccm~27000sccm,所述第一辅助沉积速率中TEOS的流量为1600mgs~1800mgs,所述第二辅助沉积速率中TEOS的流量为2650mgs~2750mgs。
可选的,所述辅助沉积工艺中,通过逐渐增加TEOS的流量使沉积速率随时间的增加呈线性增加,TEOS的流量增加速率为每秒3.4mgs~4.2mgs。
可选的,在进行所述第一沉积工艺之后,且在进行所述第二沉积工艺之前,所述形成方法还包括:进行抽真空处理。
可选的,所述抽真空处理的真空度为200mTorr~600mTorr,抽真空处理的处理时间为30s~60s。
与现有技术相比,本发明的技术方案具有以下优点:
本发明的技术方案中,在半导体衬底内形成沟槽,然后采用第一沉积工艺向沟槽内沉积绝缘材料,第一沉积工艺为从第一沉积速率开始随着沉积时间的增加不断增加沉积速率至第二沉积速率,采用第二沉积工艺继续向沟槽内沉积绝缘材料至填充满沟槽,第二沉积工艺为从第三沉积速率开始随着沉积时间的增加不断增加沉积速率至第四沉积速率。第一沉积工艺的沉积速率随沉积时间的增加而增加,这样保证越早沉积的绝缘材料的成膜质量越高,从而防止绝缘材料形成过程中产生孔隙。第二沉积工艺的沉积速率也随沉积时间的增加而增加,同时第三沉积速率大于第二沉积速率,相对第一沉积工艺而言,第二沉积工艺的沉积速率大幅提高,这样一方面继续保证绝缘材料的质量,另一方面提高沉积速率,兼顾生产量的需求。
进一步,第一沉积工艺为从第一沉积速率开始随时间的增加沉积速率呈线性增加至第二沉积速率。第一沉积工艺采用的反应气体包括TEOS和O3,第一沉积速率时TEOS的流量为1075mgs~1175mgs,第二沉积速率时TEOS的流量为1450mgs~1550mgs,O3的流量为25000sccm~27000sccm。通过固定O3的流量并缓慢地增加TEOS的流量,使O3/TEOS的(流量)比例控制在较高并缓慢减少,而各绝缘的沉积速度缓慢增加的,并且开始时沉积速度越慢,反应越充分的沉积,成膜质量高。
进一步,第二沉积工艺为从第三沉积速率开始随时间的增加沉积速率呈线性增加至第四沉积速率。第二沉积工艺采用的反应气体包括TEOS和O3,第三沉积速率时TEOS的流量为2800mgs~2900mgs,TEOS的流量随沉积时间的增加而增加,第四沉积速率时TEOS的流量为5950mgs~6050mgs,O3的流量为25000sccm~27000sccm,第二沉积工艺在第一沉积工艺的基础上,增加TEOS的流量,使各个步骤形成的绝缘层质量保持良好,同时大幅提高沉积速率。
进一步,在第一沉积工艺之后进行抽真空处理。由于第一沉积工艺的沉积速率较慢,因此,在绝缘材料表面易形成反应副产物,副产物主要是含碳的有机物,因此,可以通过抽真空的处理方法,依靠真空泵的强劲抽力,把副产物带出反应腔,再通过管道和尾气处理之后排到大气中。通过抽真空处理去除反应副产物,防止副产物对沉积工艺形成的绝缘材料造成不利影响,进一步降低出现孔隙的可能,从而进一步提高本实施例所形成的隔离结构的质量。
附图说明
图1为现有隔离结构的形成方法形成的隔离结构电镜图;
图2至图6为本发明实施例隔离结构的形成方法各步骤对应的结构示意图;
图7至图10为本发明又一实施例隔离结构的形成方法各步骤对应的结构示意图;
图11为图7至图10所示实施例具体所采用的TEOS的流量随沉积时间变化的曲线图;
图12为本发明实施例隔离结构的形成方法所形成的隔离结构电镜图。
具体实施方式
为了填充高深宽比的沟槽,业界提出了高深宽比沉积方法(high aspectratio process,HARP),然而,由于现有隔离结构的形成方法中,沉积工艺的沉积速率始终保持不变,如果选择较低的沉积速率,则生产周期长,生产效率低,并且期间会生成较多的反应副产物,反应副产物会导致隔离结构出现孔隙,影响隔离结构的质量。如果选择较高的沉积速率,沉积形成的绝缘层从沟槽侧壁向中间聚拢,导致隔离结构中部出现孔隙。
现有隔离结构的形成方法形成的隔离结构电镜图如图1所示,可以看到,隔离结构中间存在孔隙。
为此,本发明提供一种新的隔离结构的形成方法,所述形成方法通过进行第一沉积工艺和第二沉积工艺形成,其中所述第一沉积工艺的沉积速率较低,并且第一沉积工艺的沉积速率随沉积时间的增加而增加,这样保证越早沉积的绝缘材料的成膜质量越高,从而防止绝缘材料形成过程中产生孔隙,同时,第二沉积工艺的沉积速率也随沉积时间的增加而增加,但相对第一沉积工艺而言,第二沉积工艺的沉积速率大幅提高,这样一方面继续保证绝缘材料的质量,另一方面提高沉积速率,兼顾生产量的需求。
为使本发明的上述目的、特征和优点能够更为明显易懂,下面结合附图对本发明的具体实施例做详细的说明。
请结合参考图2至图6,示出了本发明实施例提供一种隔离结构的形成方法。
请参考图2,提供半导体衬底100。
本实施例中,半导体衬底100可以为单晶、多晶或非晶结构的硅或硅锗(SiGe),也可以是绝缘体上硅(SOI),或者还可以包括其它的材料,例如锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。
请参考图2,在半导体衬底100上形成垫氧化层110(pad oxide)。
本实施例中,垫氧化层110的材料可以为氧化硅,可以采用热氧化法,例如炉管(fumace)氧化,或原位蒸汽产生(ISSG)法形成,氧化的温度控制在900℃~1000℃之间,生长的厚度为
请参考图2,在垫氧化层110上形成刻蚀阻挡层120。
本实施例中,刻蚀阻挡层120的材料可以为氮化硅,可以利用热生长或化学气相淀积等方法形成,也可以采用等离子增强化学气相淀积(PECVD)工艺。当采用PECVD生成刻蚀阻挡层120时,反应室温度可以控制在700℃~800℃,淀积的厚度可以为经过PECVD形成的刻蚀阻挡层120具有较高的致密程度,同时可作为后续化学机械研磨(CMP)的研磨停止层。
请参考图3,蚀刻图2所示刻蚀阻挡层120、垫氧化层110和半导体衬底100,直至在半导体衬底100内形成沟槽101。
本实施例中,形成沟槽101的过程可以包括:在刻蚀阻挡层120表面利用旋涂(spin on)法涂布光刻胶(未示出),并通过曝光、显影等光刻工艺形成光刻胶图形,光刻胶图形定义出沟槽101的位置。以光刻胶图形为掩膜,刻蚀垫氧化层110和刻蚀阻挡层120以将光刻胶图形转移至刻蚀阻挡层120和垫氧化层110中。在刻蚀过程中,刻蚀气体可以为含氟(F)气体、氯气(Cl2)、氧气(O2)、氦气(He)等的混合气体,气体的流量可以为40sccm~80sccm,刻蚀反应室的等离子源输出功率可以为200w~2000w,半导体衬底100温度可以控制在20℃~80℃,腔体压力可以为5mTorr~50mTorr。刻蚀之后,可以采用有机溶剂(例如CLK-888)去除光刻胶图形,或利用氧气等离子灰化(ashing)工艺去除光刻胶图形。然后以刻蚀阻挡层120为掩膜,采用SiCoNi蚀刻法在半导体衬底100中蚀刻出沟槽101,SiCoNi蚀刻法采用的反应气体可以包括NF3和NH3。
请参考图4,在沟槽101内壁形成衬氧化层130(liner oxide)。
本实施例中,可以采用热氧化法或原位蒸汽产生法在沟槽101内壁和底部表面生长衬氧化层130。当采用热氧化法形成衬氧化层130时,氧化的温度可以控制在900℃~1100℃,衬氧化层130的厚度可以为衬氧化层130能够修复刻蚀过程中沟槽101表面出现的刻蚀损伤,从而提高后续隔离结构的质量。
在形成衬氧化层130之后,本实施例可以继续通过用相应的沉积方法在沟槽101中填充满绝缘材料以形成隔离结构,具体的,本实施例采用高深宽比沉积方法(High Aspect Ratio Process,HARP)以填充沟槽101,并且填充沟槽101的绝缘层的材料为氧化硅。但是,本实施例并不是直接采取现有的高深宽比沉积方法,而是进行了改进,形成一种新的隔离结构的形成方法,具体请参考本说明书下述内容。
请参考图5,采用第一沉积工艺向沟槽101内沉积绝缘材料形成第一绝缘层140,所述第一沉积工艺为从第一沉积速率开始随着沉积时间的增加不断增加沉积速率至第二沉积速率。
本实施例中,第一绝缘层140填充在沟槽101中,并覆盖衬氧化层130表面。第一绝缘层140厚度范围在
本实施例中,所述第一沉积工艺采用的反应气体包括TEOS和O3,图5中还可以看到TEOS蒸汽粒子11和O3粒子12。
本实施例中,第一沉积速率时TEOS的流量为1075mgs~1175mgs。如果第一沉积速率时TEOS的流量太大,会导致沟槽101上部过早封口,导致最终形成的隔离结构内部存在空洞或者孔隙,如果第一沉积速率时TEOS的流量太小,则难以稳定精确地对流量控制,并且,如果第一沉积速率时TEOS的流量太小,沉积反应时间太长,不仅不利于量产,而且还会导致(TEOS裂解)产生大量含碳有机副产物,含碳有机副产物沉积在绝缘材料层上同样导致最终生成的隔离结构内部存在缺陷(例如孔隙)等。
本实施例中,第一沉积工艺过程中,TEOS的流量随沉积时间的增加而增加,从而使第一沉积速率增加至第二沉积速率。通过这种逐渐增加TEOS流量的方式,第一绝缘层140的沉积速率逐渐增加,因此,越是靠近衬氧化层130的膜层密度越大,从而使第一绝缘层140结构致密。
具体的,TEOS的流量随沉积时间的增加呈线性增加,TEOS的流量增加速率为每秒0.8mgs~1.2mgs(milligram per second,mgs)。在所述第一沉积工艺过程中,O3流量保持不变,始终为25000sccm~27000sccm,TEOS流量呈线性增加,有助于提高第一绝缘层140的质量,但是,如果TEOS流量增加太快,会导致沉积速率过高,容易形成空洞,如果TEOS流量增加太慢,影响吞吐量(生产周期长),不利于量产。
本实施例中,所述第一沉积工艺中,第二沉积速率时TEOS的流量为1450mgs~1550mgs。第二沉积速率时TEOS的流量控制在1450mgs~1550mgs,一方面保证所形成的第一绝缘层140厚度范围在从而保证第一沉积工艺之后形成的第一绝缘层140完整覆盖整个沟槽101的内表面(包括底部和侧壁),另一方面,保证所形成的第一绝缘层140结构致密,质量良好。
本实施例中,O3的流量为25000sccm~27000sccm,O3流量太小,无法控制TEOS和O3的重量百分比稳定在设定值,O3流量太大,同样会会导致沟槽101上部过早封口,导致最终形成的隔离结构内部存在空洞或者孔隙。
请继续参考图5,对第一绝缘层140进行抽真空处理。
本实施例中,由于第一沉积工艺中,无论是第一沉积速率还是第二沉积速率都较慢(可以以TEOS的流量作为衡量),因此,在第一绝缘层140表面易形成反应副产物,副产物主要是含碳的有机物,因此,可以通过抽真空的处理方法,依靠真空泵的强劲抽力,把副产物带出反应腔,再通过管道和尾气处理之后排到大气中。
本实施例中,抽真空处理达到的真空度约为200mTorr~600mTorr,抽真空处理时间大约是30到60s,例如具体可以为45s。通过抽真空处理去除反应副产物,防止副产物对沉积工艺形成的绝缘层造成不利影响,进一步降低出现孔隙的可能,从而进一步提高本实施例所形成的隔离结构的质量。
需要说明的是,在本发明的其它实施例中,当反应副产物的含量较小(不至于引起孔隙出现)时,也可以不必进行抽真空处理,而直接进行下一步沉积工艺。
请参考图6,采用第二沉积工艺继续向沟槽201内沉积绝缘材料至填充满沟槽201,绝缘材料形成第二绝缘层150(图5中的第一绝缘层140转化为第二绝缘层150的一部分),第二绝缘层150填充满图5所示沟槽101,形成隔离结构。
本实施例中,所述第二沉积工艺为从第三沉积速率开始随着沉积时间的增加不断增加沉积速率至第四沉积速率,所述第三沉积速率大于所述第二沉积速率。
本实施例中,所述第二沉积工艺采用的反应气体包括TEOS和O3,第三沉积速率时TEOS的流量为2800mgs~2900mgs,TEOS的流量随沉积时间的增加而增加,从而使第二沉积工艺中,第三沉积速率随时间的增加至第四沉积速率。第四沉积速率时TEOS的流量为5950mgs~6050mgs,O3的流量始终为25000sccm~27000sccm。
具体的,所述第二沉积工艺过程中,TEOS的流量随沉积时间的增加呈线性增加,TEOS的流量增加速率为每秒9.8mgs~10.2mgs。
在进行第二沉积工艺之后,本实施例还可以采用化学机械研磨(CMP)工艺,对第二绝缘层150进行研磨,使表面平坦化。然后利用热磷酸湿法去除刻蚀阻挡层120,并利用氢氟酸去除垫氧化层110。
本实施例所提供的隔离结构的形成方法,通过进行第一沉积工艺和第二沉积工艺形成,并且在每个工艺过程中,通过固定O3的流量并缓慢地增加TEOS的流量,使O3/TEOS的比例控制在较高并缓慢减少,而各绝缘的沉积速率缓慢增加的,并且开始时第一沉积速率和第二沉积速率较慢,沉积反应充分进行,成膜质量高,这样就可以防止后续孔隙的产生,实现无孔隙和无损伤填充,而后续第二沉积工艺在第一沉积工艺的基础上,先提速至第三沉积速率,然后从第三沉积速率逐渐增加TEOS的流量直至达到第四沉积速率,使各个步骤形成的绝缘层质量保持良好,形成高质量的隔离结构,同时又兼顾生产量的需求。
本发明又一实施例提供一种隔离结构的形成方法,请结合参考图7至图10。
请参考图7,提供半导体衬底200。在半导体衬底200上形成垫氧化层210。在垫氧化层210上形成刻蚀阻挡层220。蚀刻刻蚀阻挡层220、垫氧化层210和半导体衬底200,直至在半导体衬底200内形成沟槽201。在沟槽201内壁形成衬氧化层230(liner oxide)。可参考上述实施例相应内容。
请参考图8,采用第一沉积工艺向沟槽201内沉积绝缘材料形成第一绝缘层240,所述第一沉积工艺为从第一沉积速率开始随着沉积时间的增加不断增加沉积速率至第二沉积速率。
本实施例中,第一绝缘层240填充在沟槽201中,并覆盖衬氧化层230表面。第一绝缘层240厚度范围在
本实施例中,所述第一沉积工艺采用的反应气体包括TEOS和O3,图5中还可以看到TEOS蒸汽粒子21和O3粒子22。
本实施例中,第一沉积速率时TEOS的流量为1075mgs~1175mgs。如果第一沉积速率时TEOS的流量太大,会导致沟槽201上部过早封口,导致最终形成的隔离结构内部存在空洞或者孔隙,如果第一沉积速率时TEOS的流量太小,则难以稳定精确地对流量控制,并且,如果第一沉积速率时TEOS的流量太小,沉积反应时间太长,不仅不利于量产,而且还会导致(TEOS裂解)产生大量含碳有机副产物,含碳有机副产物沉积在绝缘材料层上同样导致最终生成的隔离结构内部存在缺陷(例如孔隙)等。
本实施例中,第一沉积工艺过程中,第一沉积速率开始随着沉积时间的增加不断增加沉积速率至第二沉积速率,具体的,通过逐渐增加TEOS的流量,使第一沉积速率随着沉积时间增加,直至达到第二沉积速率,通过这种逐渐增加TEOS流量的方式,第一绝缘层240的沉积速率逐渐增加,因此,越是靠近衬氧化层230的膜层密度越大,从而使第一绝缘层240结构致密。
本实施例中,所述第一沉积工艺中,第二沉积速率时TEOS的流量为1450mgs~1550mgs。第二沉积速率时TEOS的流量控制在1450mgs~1550mgs,一方面保证所形成的第一绝缘层240厚度范围在从而保证生产效率,另一方面,保证所形成的第一绝缘层240结构致密,质量良好。
本实施例中,O3的流量始终为25000sccm~27000sccm,O3流量太小,无法控制TEOS和O3的重量百分比稳定在设定值,O3流量太大,同样会会导致沟槽201上部过早封口,导致最终形成的隔离结构内部存在空洞或者孔隙。
具体的,所述第一沉积工艺过程中,TEOS的流量随沉积时间的增加呈线性增加,TEOS的流量增加速率为每秒0.8mgs~1.2mgs。在所述第一沉积工艺过程中,O3流量保持不变,TEOS流量呈线性增加,有助于提高第一绝缘层240的质量,但是,如果TEOS流量增加太快,会导致沉积速率过高,容易形成空洞,如果TEOS流量增加太慢,影响吞吐量(生产周期长),不利于量产。
请继续参考图8,对第一绝缘层240进行抽真空处理。
本实施例中,由于第一沉积工艺的沉积速率较慢,因此,在第一绝缘层240表面易形成反应副产物,副产物主要是含碳的有机物,因此,可以通过抽真空的处理方法,依靠真空泵的强劲抽力,把副产物带出反应腔,再通过管道和尾气处理之后排到大气中。本实施例中,抽真空处理达到的真空度约为200mTorr~600mTorr,抽真空处理时间大约是30到60s,例如具体可以为45s。通过抽真空处理去除反应副产物,防止副产物对沉积工艺形成的绝缘层造成不利影响,进一步降低出现孔隙的可能,从而进一步提高本实施例所形成的隔离结构的质量。
需要说明的是,在本发明的其它实施例中,当反应副产物的含量较小(不至于引起孔隙出现)时,也可以不必进行抽真空处理,而直接进行下一步沉积工艺。
请参考图9,进行辅助沉积工艺以形成由绝缘材料构成的第二绝缘层250(图8中的第一绝缘层240转化为第二绝缘层250的一部分),第二绝缘层250继续填充在沟槽201中。
本实施例中,所述辅助沉积工艺采用的反应气体包括TEOS和O3,辅助沉积工艺开始时的沉积速率为第一辅助沉积速率,第一辅助沉积速率时TEOS的流量为1600mgs~1800mgs,TEOS的流量随沉积时间的增加而增加,直至第一辅助沉积速率增加至第二辅助沉积速率,第二辅助沉积速率时TEOS的流量2650mgs~2750mgs,而O3的流量始终为25000sccm~27000sccm。
本实施例中,同样的,所述辅助沉积工艺过程中TEOS的流量随沉积时间的增加呈线性增加,TEOS的流量增加速率为每秒3.4mgs~4.2mgs。
请参考图10,采用第二沉积工艺继续向沟槽201内沉积绝缘材料至填充满沟槽201,绝缘材料形成第三绝缘层260(图9中的第二绝缘层250转化为第三绝缘层260的一部分),第三绝缘层260填充满图9所示沟槽201,形成隔离结构。
本实施例中,所述第二沉积工艺采用的反应气体包括TEOS和O3,第三沉积速率时TEOS的流量为2800mgs~2900mgs,TEOS的流量随沉积时间的增加而增加,第四沉积速率时TEOS的流量为5950mgs~6050mgs,O3的流量始终为25000sccm~27000sccm。
本实施例中,所述第二沉积工艺过程中,TEOS的流量随沉积时间的增加呈线性增加,从而使第三沉积速率逐渐增加到第四沉积速率。具体的,TEOS的流量增加速率为每秒9.8mgs~10.2mgs。
在进行第二沉积工艺之后,本实施例还可以采用化学机械研磨(CMP)工艺,对第三绝缘层260进行研磨,使表面平坦化。然后利用热磷酸湿法去除刻蚀阻挡层220,并利用氢氟酸去除垫氧化层210。
需要说明的是,在本发明的其它实施例中,当第一沉积工艺就已经基本填充半导体衬底200中的沟槽201时,可以省略辅助沉积工艺而直接进行第二沉积工艺,因为此时第二沉积工艺形成的绝缘材料(即第三绝缘层260)基本都是在半导体衬底200表面以上位置的,这部分绝缘材料后续大部分是再通过平坦化去除掉,因此,可以采用沉积速率较快的第二沉积工艺直接形成。
本实施例各沉积工艺具体采用的TEOS流量随时间的变化如图11所示,图11中的坐标系中,横坐标为时间(单位:s),纵坐标为流量(单位:mgs)。在第一沉积工艺中,刚开始时的沉积速率为第一沉积速率,第一沉积速率时TEOS的流量具体选择为1125mgs,通过逐渐增加TEOS的流量使第一沉积速率呈线性增加到第二沉积速率,TEOS的流量增加速率为每秒1.0mgs,第二沉积速率时TEOS的流量具体选择为1500mgs,这样,整个第一沉积工艺的时间为375s。
请继续参考图11,在第一沉积工艺之后(并可在进行抽真空处理后),进行辅助沉积工艺,所述辅助沉积工艺开始时的沉积速率为第一辅助沉积速率,第一辅助沉积速率时TEOS的流量具体选择为1700mgs,并且通过逐渐增加TEOS的流量使辅助沉积速率呈线性增加,TEOS的流量增加速率为每秒3.5mgs,直至第一辅助沉积速率增加到第二辅助沉积速率,第二辅助沉积速率时TEOS的流量具体选择为2700mgs,这样,整个辅助沉积工艺的时间为285s,第一沉积工艺的时间和辅助沉积工艺的时间之和为660s。
请继续参考图11,在辅助沉积工艺之后,进行第二沉积工艺,第二沉积工艺开始时的沉积速率为第三沉积速率,第三沉积速率时TEOS的流量具体选择为2800mgs,并且通过逐渐增加TEOS的流量使第三沉积速率呈线性增加到第四沉积速率,所述第二沉积工艺中,TEOS的流量增加速率为每秒10mgs,第四沉积速率时TEOS的流量具体选择为6000mgs,这样,整个第二沉积工艺的时间为320s,而第一沉积工艺、辅助沉积工艺和第二沉积工艺的总时间为980s。
本实施例所提供的隔离结构的形成方法,通过进行第一沉积工艺、辅助沉积工艺和第二沉积工艺形成,并且在每个工艺过程中,通过固定O3的流量并缓慢地增加TEOS的流量,使O3/TEOS的比例控制在较高并缓慢减少,而各绝缘的沉积速率缓慢增加的,并且开始时沉积速率越慢,反应越充分的沉积,成膜质量高,这样就可以防止后续孔隙的产生,实现无孔隙和无损伤填充,而后续辅助沉积工艺和第二沉积工艺在前一沉积工艺的基础上,逐渐增加TEOS的流量,使各个步骤形成的绝缘层质量保持良好,形成高质量的隔离结构,同时又兼顾生产量的需求。
请参考图12,本实施例所提供的隔离结构的形成方法形成的隔离结构电镜图如图12所示,从中可以看到,隔离结构质量良好,不存在孔隙。
虽然本发明披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (12)
1.一种隔离结构的形成方法,其特征在于,包括:
提供半导体衬底;
在所述半导体衬底内形成沟槽;
采用第一沉积工艺向所述沟槽内沉积绝缘材料,所述第一沉积工艺为从第一沉积速率开始随着沉积时间的增加不断增加沉积速率至第二沉积速率;
采用第二沉积工艺继续向所述沟槽内沉积绝缘材料至填充满所述沟槽,所述第二沉积工艺为从第三沉积速率开始随着沉积时间的增加不断增加沉积速率至第四沉积速率,所述第三沉积速率大于所述第二沉积速率。
2.如权利要求1所述的隔离结构的形成方法,其特征在于,所述第一沉积工艺为从所述第一沉积速率开始随时间的增加沉积速率呈线性增加至第二沉积速率。
3.如权利要求2所述的隔离结构的形成方法,其特征在于,所述第一沉积工艺采用的反应气体包括TEOS和O3,O3的流量为25000sccm~27000sccm,所述第一沉积速率时TEOS的流量为1075mgs~1175mgs,所述第二沉积速率时TEOS的流量为1450mgs~1550mgs。
4.如权利要求3所述的隔离结构的形成方法,其特征在于,所述第一沉积工艺中,通过逐渐增加TEOS的流量使沉积速率随时间的增加呈线性增加,TEOS的流量增加速率为每秒0.8mgs~1.2mgs。
5.如权利要求1所述的隔离结构的形成方法,其特征在于,所述第二沉积工艺为从所述第三沉积速率开始随时间的增加沉积速率呈线性增加至第四沉积速率。
6.如权利要求5所述的隔离结构的形成方法,其特征在于,所述第二沉积工艺采用的反应气体包括TEOS和O3,O3的流量为25000sccm~27000sccm,所述第三沉积速率中TEOS的流量为2800mgs~2900mgs,所述第四沉积速率中TEOS的流量为5950mgs~6050mgs。
7.如权利要求6所述的隔离结构的形成方法,其特征在于,所述第二沉积工艺中,通过逐渐增加TEOS的流量使沉积速率随时间的增加呈线性增加,TEOS的流量增加速率为每秒9.8mgs~10.2mgs。
8.如权利要求1所述的隔离结构的形成方法,其特征在于,在进行所述第一沉积工艺之后,且在进行所述第二沉积工艺之前,所述形成方法还包括:进行辅助沉积工艺,所述辅助沉积工艺为从第一辅助沉积速率开始随着沉积时间的增加不断增加沉积速率至第二辅助沉积速率。
9.如权利要求8所述的隔离结构的形成方法,其特征在于,所述辅助沉积工艺采用的反应气体包括TEOS和O3,O3的流量为25000sccm~27000sccm,所述第一辅助沉积速率中TEOS的流量为1600mgs~1800mgs,所述第二辅助沉积速率中TEOS的流量为2650mgs~2750mgs。
10.如权利要求9所述的隔离结构的形成方法,其特征在于,所述辅助沉积工艺中,通过逐渐增加TEOS的流量使沉积速率随时间的增加呈线性增加,TEOS的流量增加速率为每秒3.4mgs~4.2mgs。
11.如权利要求1所述的隔离结构的形成方法,其特征在于,在进行所述第一沉积工艺之后,且在进行所述第二沉积工艺之前,所述形成方法还包括:进行抽真空处理。
12.如权利要求11所述的隔离结构的形成方法,其特征在于,所述抽真空处理的真空度为200mTorr~600mTorr,抽真空处理的处理时间为30s~60s。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201410025112.2A CN104795351B (zh) | 2014-01-20 | 2014-01-20 | 隔离结构的形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201410025112.2A CN104795351B (zh) | 2014-01-20 | 2014-01-20 | 隔离结构的形成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN104795351A true CN104795351A (zh) | 2015-07-22 |
CN104795351B CN104795351B (zh) | 2018-03-30 |
Family
ID=53560065
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
Country | Link |
---|---|
CN (1) | CN104795351B (zh) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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