JP2015135959A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2015135959A
JP2015135959A JP2014254918A JP2014254918A JP2015135959A JP 2015135959 A JP2015135959 A JP 2015135959A JP 2014254918 A JP2014254918 A JP 2014254918A JP 2014254918 A JP2014254918 A JP 2014254918A JP 2015135959 A JP2015135959 A JP 2015135959A
Authority
JP
Japan
Prior art keywords
semiconductor layer
oxide semiconductor
layer
transistor
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014254918A
Other languages
English (en)
Other versions
JP2015135959A5 (ja
JP6556446B2 (ja
Inventor
慎也 笹川
Shinya Sasagawa
慎也 笹川
求 倉田
Motomu Kurata
求 倉田
一哉 花岡
Kazuya Hanaoka
一哉 花岡
由幸 小林
Yoshiyuki Kobayashi
由幸 小林
大介 松林
Daisuke Matsubayashi
大介 松林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2014254918A priority Critical patent/JP6556446B2/ja
Publication of JP2015135959A publication Critical patent/JP2015135959A/ja
Publication of JP2015135959A5 publication Critical patent/JP2015135959A5/ja
Application granted granted Critical
Publication of JP6556446B2 publication Critical patent/JP6556446B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Landscapes

  • Microelectronics & Electronic Packaging (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Recrystallisation Techniques (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】良好な電気特性を有する半導体装置を提供する。【解決手段】絶縁層と、絶縁層上の半導体層と、半導体層と電気的に接続するソース電極層およびドレイン電極層と、半導体層、ソース電極層およびドレイン電極層上のゲート絶縁膜と、半導体層の一部、ソース電極層の一部およびドレイン電極層の一部とゲート絶縁膜を介して重なるゲート電極層と、を有し、半導体層のチャネル幅方向の断面形状を略三角形または略台形とし、断面形状を四角形としたときよりも実効チャネル幅を短くする。【選択図】図１

Description

本発明は、物、方法、または製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または組成物（コンポジション・オブ・マター）に関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、記憶装置、演算装置、撮像装置、それらの駆動方法、または、それらの作製方法に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、電子機器は、半導体装置を有する場合がある。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜として、シリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、酸化物半導体として酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いてトランジスタを作製する技術が開示されている（特許文献１および特許文献２参照）。
また、近年では電子機器の高性能化、小型化、または軽量化に伴い、微細化されたトランジスタなどの半導体素子を高密度に集積した集積回路の要求が高まっている。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
本発明の一態様は、半導体装置に良好な電気特性を付与することを課題の一つとする。または、微細化に適した半導体装置を提供することを課題の一つとする。または、集積度の高い半導体装置を提供することを目的の一つとする。または、低消費電力の半導体装置を提供することを目的の一つとする。または、信頼性の高い半導体装置を提供することを目的の一つとする。または、電源が遮断されてもデータが保持される半導体装置を提供することを目的の一つとする。または、新規な半導体装置を提供することを目的の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、酸化物半導体層をチャネル形成領域に有し、当該酸化物半導体層のチャネル幅（Ｗ）方向の断面形状に特徴を有するトランジスタに関する。
本発明の一態様は、絶縁層と、絶縁層上の半導体層と、半導体層と電気的に接続するソース電極層およびドレイン電極層と、半導体層、ソース電極層およびドレイン電極層上のゲート絶縁膜と、半導体層の一部、ソース電極層の一部およびドレイン電極層の一部とゲート絶縁膜を介して重なるゲート電極層と、を有し、チャネル幅方向の断面において、半導体層の絶縁層と接する辺の長さをａとし、半導体層の高さをｂとするとき、半導体層とゲート絶縁膜が接している領域の長さＤは、下記数式（１）の範囲であることを特徴とする半導体装置である。
上記半導体層の絶縁層と接する辺の長さａは、１０ｎｍより大きく１００ｎｍ以下であることが好ましい。
また、半導体層の高さｂは、１０ｎｍ以上２００ｎｍ以下であることが好ましい。
また、半導体層としては酸化物半導体層を用いることができる。
上記酸化物半導体層はｃ軸に配向する結晶を有することが好ましい。
また、上記構成において、絶縁層を介して半導体層と重なる導電層が形成されていてもよい。
また、本発明の他の一態様は、絶縁層と、絶縁層上に第１の半導体層、第２の半導体層および第３の半導体層の順で形成された積層と、積層と電気的に接続するソース電極層およびドレイン電極層と、積層、ソース電極層およびドレイン電極層上のゲート絶縁膜と、積層の一部、ソース電極層の一部およびドレイン電極層の一部とゲート絶縁膜を介して重なるゲート電極層と、を有し、チャネル幅方向の断面において、第２の半導体層の第１の半導体層と接する辺の長さをｆとし、第２の半導体層の高さをｇとするとき、第２の半導体層がゲート絶縁膜および第３の半導体層と接している領域の長さＪは、下記数式（２）の範囲であることを特徴とする半導体装置である。
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
上記第２の半導体層の第１の半導体層と接する辺の長さｆは、１０ｎｍより大きく１００ｎｍ以下であることが好ましい。
また、第２の半導体層の高さｇは、１０ｎｍ以上２００ｎｍ以下であることが好ましい。
また、上記構成において、絶縁層を介して積層と重なる導電層が形成されていてもよい。
また、本発明の他の一態様は、絶縁層と、絶縁層上の第１の半導体層、第２の半導体層の順で形成された積層と、積層の一部と電気的に接続するソース電極層およびドレイン電極層と、積層の一部、ソース電極層の一部、およびドレイン電極層の一部を覆う第３の半導体層と、積層の一部、ソース電極層の一部、ドレイン電極層の一部、第３の半導体層と重なるゲート絶縁膜およびゲート電極層と、を有し、チャネル幅方向の断面において、第２の半導体層の第１の半導体層と接する辺の長さをｍとし、第２の半導体層の高さをｎとするとき、第２の半導体層と第３の半導体層が接している領域の長さＱは、下記数式（３）の範囲であることを特徴とする半導体装置。
上記第２の半導体層の第１の半導体層と接する辺の長さｍは、１０ｎｍより大きく１００ｎｍ以下であることが好ましい。
また、第２の半導体層の高さｎは、１０ｎｍ以上２００ｎｍ以下であることが好ましい。
また、上記構成において、絶縁層を介して積層と重なる導電層が形成されていてもよい。
上記二つの態様における第１の半導体層乃至第３の半導体層のそれぞれは第１の酸化物半導体層乃至第３の酸化物半導体層とすることができる。
第１の酸化物半導体層乃至第３の酸化物半導体層は、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）であり、第１の酸化物半導体層および第３の酸化物半導体層は、Ｉｎに対するＭの原子数比が第２の酸化物半導体層よりも大きいことが好ましい。
また、第１の酸化物半導体層乃至第３の酸化物半導体層は、ｃ軸に配向する結晶を有することが好ましい。
本発明の一態様を用いることにより、半導体装置に良好な電気特性を付与することができる。または、微細化に適した半導体装置を提供することができる。または、集積度の高い半導体装置を提供することができる。または、低消費電力の半導体装置を提供することができる。または、信頼性の高い半導体装置を提供することができる。または、電源が遮断されてもデータが保持される半導体装置を提供することができる。または、新規な半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
トランジスタを説明する上面図および断面図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタを説明する断面図。 トランジスタを説明する上面図および断面図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタを説明する上面図および断面図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタを説明する断面図。 酸化物半導体の断面ＴＥＭ像および局所的なフーリエ変換像。 酸化物半導体膜のナノビーム電子回折パターンを示す図、および透過電子回折測定装置の一例を示す図。 透過電子回折測定による構造解析の一例を示す図、および平面ＴＥＭ像。 デバイスモデルを説明する上面図および断面図。 デバイスモデルを説明する断面図。 デバイスモデルのＩｄ−Ｖｇ特性。 デバイスモデルを説明する断面図。 デバイスモデルを説明する断面図。 デバイスモデルのＩｄ−Ｖｇ特性。 デバイスモデルのＩｄ−Ｖｇ特性。 オン電流およびＳ値のチャネル幅依存性の計算結果を説明する図。 半導体装置の断面図および回路図。 記憶装置の回路図および断面図。 ＲＦタグの構成例を説明する図。 ＣＰＵの構成例を説明する図。 記憶素子の回路図。 表示装置の構成例を説明する図および画素の回路図。 表示モジュールを説明する図。 電子機器を説明する図。 ＲＦタグの使用例を説明する図。 トランジスタの断面ＴＥＭ写真。 サンプルの断面ＴＥＭ写真。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、電気的接続機能のみを有する素子（例えば、接続配線など）を介して接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置について図面を用いて説明する。
本発明の一態様のトランジスタは、シリコン（単結晶シリコン、多結晶シリコン、非晶質シリコンなど）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体、または酸化物半導体などをチャネル形成領域に用いることができる。特に、シリコンよりもバンドギャップの大きい酸化物半導体を含んでチャネル形成領域を形成することが好ましい。
例えば、上記酸化物半導体として、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むことが好ましい。より好ましくはＩｎ−Ｍ−Ｚｎ系酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）で表記される酸化物を含む構成とする。
以下では、特に断りのない限り、一例として、チャネル形成領域に酸化物半導体を含む半導体装置について説明する。
図１（Ａ）、（Ｂ）、および図２（Ａ）、（Ｂ）は、本発明の一態様のトランジスタ１０１の上面図および断面図である。図１（Ａ）は上面図であり、図１（Ａ）に示す一点鎖線Ａ１−Ａ２方向の断面が図１（Ｂ）に相当する。また、図１（Ａ）に示す一点鎖線Ａ３−Ａ４方向の断面が図２（Ａ）または図２（Ｂ）に相当する。なお、図１（Ａ）、（Ｂ）、および図２（Ａ）、（Ｂ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ａ１−Ａ２方向をチャネル長方向、一点鎖線Ａ３−Ａ４方向をチャネル幅方向と呼称する場合がある。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
トランジスタ１０１は、基板１１０上の絶縁層１２０と、当該絶縁層１２０上の酸化物半導体層１３０と、当該酸化物半導体層１３０と電気的に接続するソース電極層１４０およびドレイン電極層１５０と、酸化物半導体層１３０、ソース電極層１４０およびドレイン電極層１５０上のゲート絶縁膜１６０と、酸化物半導体層１３０の一部、ソース電極層１４０の一部およびドレイン電極層１５０の一部とゲート絶縁膜１６０を介して重なるゲート電極層１７０と、を有する。また、ゲート絶縁膜１６０およびゲート電極層１７０上には絶縁層１８０が設けられていてもよい。また、絶縁層１８０上に酸化物で形成された絶縁層１８５が形成されていてもよい。絶縁層１８０および絶縁層１８５は必要に応じて設ければよく、さらにその上部に他の絶縁層を形成してもよい。
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
なお、ソース電極層１４０（および／または、ドレイン電極層１５０）の、少なくとも一部（または全部）は、酸化物半導体層１３０などの半導体層の、表面、側面、上面、および／または、下面の少なくとも一部（または全部）に設けられている。
または、ソース電極層１４０（および／または、ドレイン電極層１５０）の、少なくとも一部（または全部）は、酸化物半導体層１３０などの半導体層の、表面、側面、上面、および／または、下面の少なくとも一部（または全部）と、接触している。または、ソース電極層１４０（および／または、ドレイン電極層１５０）の、少なくとも一部（または全部）は、酸化物半導体層１３０などの半導体層の少なくとも一部（または全部）と、接触している。
または、ソース電極層１４０（および／または、ドレイン電極層１５０）の、少なくとも一部（または全部）は、酸化物半導体層１３０などの半導体層の、表面、側面、上面、および／または、下面の少なくとも一部（または全部）と、電気的に接続されている。または、ソース電極層１４０（および／または、ドレイン電極層１５０）の、少なくとも一部（または全部）は、酸化物半導体層１３０などの半導体層の少なくとも一部（または全部）と、電気的に接続されている。
または、ソース電極層１４０（および／または、ドレイン電極層１５０）の、少なくとも一部（または全部）は、酸化物半導体層１３０などの半導体層の、表面、側面、上面、および／または、下面の少なくとも一部（または全部）に、近接して配置されている。または、ソース電極層１４０（および／または、ドレイン電極層１５０）の、少なくとも一部（または全部）は、酸化物半導体層１３０などの半導体層の少なくとも一部（または全部）に、近接して配置されている。
または、ソース電極層１４０（および／または、ドレイン電極層１５０）の、少なくとも一部（または全部）は、酸化物半導体層１３０などの半導体層の、表面、側面、上面、および／または、下面の少なくとも一部（または全部）の横側に配置されている。または、ソース電極層１４０（および／または、ドレイン電極層１５０）の、少なくとも一部（または全部）は、酸化物半導体層１３０などの半導体層の少なくとも一部（または全部）の横側に配置されている。
または、ソース電極層１４０（および／または、ドレイン電極層１５０）の、少なくとも一部（または全部）は、酸化物半導体層１３０などの半導体層の、表面、側面、上面、および／または、下面の少なくとも一部（または全部）の斜め上側に配置されている。または、ソース電極層１４０（および／または、ドレイン電極層１５０）の、少なくとも一部（または全部）は、酸化物半導体層１３０などの半導体層の少なくとも一部（または全部）の斜め上側に配置されている。
または、ソース電極層１４０（および／または、ドレイン電極層１５０）の、少なくとも一部（または全部）は、酸化物半導体層１３０などの半導体層の、表面、側面、上面、および／または、下面の少なくとも一部（または全部）の上側に配置されている。または、ソース電極層１４０（および／または、ドレイン電極層１５０）の、少なくとも一部（または全部）は、酸化物半導体層１３０などの半導体層の少なくとも一部（または全部）の上側に配置されている。
本発明の一態様のトランジスタは、チャネル長が１０ｎｍ以上３００ｎｍ以下のトップゲート型構造である。また、ゲート電極層１７０とソース電極層１４０が重なる領域１９１（ＬｏｖＳ）およびゲート電極層１７０とドレイン電極層１５０が重なる領域１９２（ＬｏｖＤ）を有する。領域１９１および領域１９２のチャネル長方向の幅は、寄生容量を小さくするために３ｎｍ以上３００ｎｍ未満とすることが好ましい。または、領域１９１および領域１９２を有さない形状であってもよい。その場合の例を、図４３（Ａ）、図４３（Ｂ）に示す。または、ゲート電極層１７０とソース電極層１４０との間、およびゲート電極層１７０とドレイン電極層１５０との間にオフセット領域１３５を有する形状であってもよい。その場合の例を、図４４（Ａ）、図４４（Ｂ）に示す。
図２（Ａ）は、図１（Ａ）に示すトランジスタ１０１における一点鎖線Ａ３−Ａ４方向（チャネル幅方向）の断面の一態様である。チャネル幅方向の断面において酸化物半導体層１３０は略三角形である。なお、略三角形には、三角形のほかに一部の頂点またはすべての頂点が曲率を有する形状や、一部の辺またはすべての辺が曲線や折れ線状となっている形状を含むものとする。
また、チャネル幅方向における酸化物半導体層１３０の断面は、図２（Ｂ）に示すように略台形であってもよい。略台形には、台形のほかに一部の頂点またはすべての頂点が曲率を有する形状や、一部の辺またはすべての辺が曲線や折れ線状となっている形状を含むものとする。
図２（Ａ）、（Ｂ）に示すように、本発明の一態様のトランジスタでは酸化物半導体層１３０のチャネル幅方向の断面形状を略三角形または略台形とする。ここで、チャネル幅方向の断面における酸化物半導体層１３０の絶縁層１２０と接する辺の長さａおよび高さｂを同じとしたとき、酸化物半導体層１３０のゲート絶縁膜１６０と接する領域の長さは当該断面形状を四角形として形成した場合よりも短くなる。なお、高さｂは辺の長さａ以上にする（ｂ≧ａ）ことが好ましい。ｂ≧ａとすることで実効的なチャネル幅を大きくすることができ、トランジスタのオン電流を高めることができる。
トランジスタのチャネルが半導体層の表面に形成される場合、チャネルが形成される半導体層のチャネル幅方向の断面形状を略三角形または略台形とすることで当該断面形状を四角形とした場合よりも表面積が小さくなる。そのため、実効的なチャネル幅が短くなりオン電流は僅かに減少する。一方、ゲート電極層下における半導体層の体積が減少するため、ゲート電極層から印加される電界が半導体層の内部にかかりやすくなり、Ｓ値（サブスレッショルドスイング値）を小さくすることができる。したがって、Ｉｃｕｔ（ゲート電圧が０Ｖにおける電流）が極めて小さくなり、トランジスタの総合的な電気特性を向上させることができる。当該効果は、本明細書で説明する他のトランジスタの構造に対しても共通である。
また、半導体層のチャネル幅方向の断面形状を略三角形または略台形とすることで、半導体層に対するゲート絶縁膜の被覆性が向上するため、ゲート絶縁膜の薄膜化を容易とすることができる。また、ゲート絶縁膜の被覆性の向上によって、ゲート耐圧の高いトランジスタを形成することができる。
なお、ゲート電極から印加される電界が半導体層の内部にかかりやすくするという観点から、半導体層のチャネル幅方向の断面形状は略台形が好ましく、上底の短い略台形がより好ましく、略三角形がさらに好ましいといえる。当該断面形状の詳細について図３を用いて説明する。
図３（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）はトランジスタのチャネル幅方向の断面における一部の構成を示している。図３（Ａ）、（Ｂ）、（Ｃ）は本発明の一態様のトランジスタであり、断面形状が略三角形または略台形の酸化物半導体層１３０を有する。また、図３（Ｄ）は比較となるトランジスタの一態様であり、断面形状が四角形の酸化物半導体層１３０を有する。
図３（Ａ）は酸化物半導体層１３０のチャネル幅方向の断面形状が略三角形の場合であり、酸化物半導体層１３０の絶縁層１２０と接する辺の長さをａ、酸化物半導体層１３０の高さをｂとしたとき、酸化物半導体層１３０のゲート絶縁膜１６０と接する領域の長さＤ（図中に太線で表示）は下記数式（４）となる。
図３（Ｂ）は酸化物半導体層１３０のチャネル幅方向の断面形状が上底の短い略台形の場合であり、酸化物半導体層１３０の絶縁層１２０と接する辺（下底）の長さをａ、酸化物半導体層１３０の高さをｂ、酸化物半導体層１３０の上底をｃとしたとき、酸化物半導体層１３０のゲート絶縁膜１６０と接する領域の長さＤは下記数式（５）となる。
例えば、上底ｃ＝ａ／３のとき、酸化物半導体層１３０のゲート絶縁膜１６０と接する領域の長さＤは下記数式（６）となる。
また、図３（Ｃ）に示すように酸化物半導体層１３０のチャネル幅方向の断面形状が略台形で、例えば、上底ｃ＝ａ／２のとき、酸化物半導体層１３０のゲート絶縁膜１６０と接する領域の長さＤは下記数式（７）となる。
図３（Ｄ）は酸化物半導体層１３０のチャネル幅方向の断面形状が四角形の場合であり、酸化物半導体層１３０の絶縁層１２０と接する辺の長さをａ、酸化物半導体層１３０の高さをｂとしたとき、酸化物半導体層１３０のゲート絶縁膜１６０と接する領域の長さＤは下記数式（８）となる。
ここで、前述したように酸化物半導体層１３０のチャネル幅方向の断面形状は四角形より略三角形が好ましいことから、酸化物半導体層１３０のゲート絶縁膜１６０と接する領域の長さＤは数式（４）および数式（８）より下記数式（１）の範囲が好ましいといえる。
また、酸化物半導体層１３０のチャネル幅方向の断面形状は略台形より略三角形が好ましいことから、例えば、酸化物半導体層１３０のゲート絶縁膜１６０と接する領域の長さＤは数式（４）および数式（７）より下記数式（９）の範囲がより好ましいといえる。
また、酸化物半導体層１３０のチャネル幅方向の断面形状は上底の短い台形より略三角形が好ましいことから、例えば、酸化物半導体層１３０のゲート絶縁膜１６０と接する領域の長さＤは数式（４）および数式（６）より下記数式（１０）の範囲がさらに好ましいといえる。
以上により、本発明の一態様のトランジスタ１０１における酸化物半導体層１３０のチャネル幅方向の断面形状においては、酸化物半導体層１３０の絶縁層１２０と接する辺の長さをａ、酸化物半導体層１３０の高さをｂとしたとき、酸化物半導体層１３０のゲート絶縁膜１６０と接する領域の長さＤを数式（１）の範囲、好ましくは数式（９）の範囲、より好ましくは数式（１０）の範囲とする。
なお、酸化物半導体層１３０のゲート絶縁膜１６０と接する領域の長さＤは、各形状を理想的な三角形、台形、または四角形に近似させて算出することができるが、実際の形状は頂点や辺が曲率を有する場合があるため、若干の誤差を含む。したがって、酸化物半導体層１３０のゲート絶縁膜１６０と接する領域の長さＤの算出には酸化物半導体層１３０の外周を検出する画像処理を用いることが好ましい。当該方法は、本明細書で説明する他のトランジスタの構造における対象となる層の外周の算出にも用いることができる。
また、酸化物半導体層１３０の絶縁層１２０と接する辺の長さａは、１０ｎｍ以上１００ｎｍ以下であることが好ましい。当該辺の長さａを上記範囲とすることで、チャネル幅方向の断面形状が略三角形または上底の短い略台形の酸化物半導体層１３０を形成しやすくなる。また、辺の長さａが１００ｎｍより長くなるとチャネル幅方向の断面形状が四角形である場合とトランジスタの電気特性が同等となる場合がある。
また、酸化物半導体層１３０の高さｂは、１０ｎｍ以上２００ｎｍ以下であることが好ましい。高さｂが上記範囲から外れると、チャネル幅方向の断面形状が略三角形または上底の短い略台形となる酸化物半導体層１３０の形成が非常に困難となる。
また、本発明の一態様のトランジスタ１０１は、図４（Ａ）に示すように、酸化物半導体層１３０と基板１１０との間に導電膜１７２を備えていてもよい。当該導電膜を第２のゲート電極層（バックゲート）として用いることで、更なるオン電流の増加や、しきい値電圧の制御を行うことができる。オン電流を増加させるには、例えば、ゲート電極層１７０と導電膜１７２を同電位とし、デュアルゲートトランジスタとして駆動させればよい。その場合には、例えば、図４（Ｂ）に示すように、ゲート電極層１７０と導電膜１７２とを、コンタクトホールを介して接続させてもよい。また、しきい値電圧の制御を行うには、ゲート電極層１７０とは異なる定電位を導電膜１７２に供給すればよい。
また、本発明の一態様のトランジスタは、図５（Ａ）、（Ｂ）および図６（Ａ）、（Ｂ）に示す構成であってもよい。図５（Ａ）は上面図であり、図５（Ａ）に示す一点鎖線Ｂ１−Ｂ２方向の断面が図５（Ｂ）に相当する。また、図５（Ａ）に示す一点鎖線Ｂ３−Ｂ４方向の断面が図６（Ａ）または図６（Ｂ）に相当する。なお、図５（Ａ）、（Ｂ）、および図６（Ａ）、（Ｂ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ｂ１−Ｂ２方向をチャネル長方向、一点鎖線Ｂ３−Ｂ４方向をチャネル幅方向と呼称する場合がある。
図５（Ａ）、（Ｂ）および図６（Ａ）、（Ｂ）に示すトランジスタ１０２は、酸化物半導体層１３０が絶縁層１２０側から第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、および第３の酸化物半導体層１３３の順で形成された点がトランジスタ１０１とは異なる。
例えば、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、および第３の酸化物半導体層１３３には、それぞれ組成の異なる酸化物半導体層などを用いることができる。
また、図４（Ａ）、（Ｂ）に示す構成をトランジスタ１０２に適用することもできる。
図６（Ａ）は、図５（Ａ）に示す一点鎖線Ｂ３−Ｂ４方向（チャネル幅方向）の断面の一態様である。チャネル幅方向の断面において酸化物半導体層１３０は略三角形である。また、チャネルが形成される第２の酸化物半導体層１３２は上底の短い略台形である。
また、チャネル幅方向における酸化物半導体層１３０の断面は、図６（Ｂ）に示すように略台形であってもよい。このとき、チャネルが形成される第２の酸化物半導体層１３２も略台形となる。
図６（Ａ）、（Ｂ）に示すように、本発明の一態様のトランジスタでは酸化物半導体層１３０のチャネル幅方向の断面形状を略三角形または略台形とし、第２の酸化物半導体層１３２のチャネル幅方向の断面形状を略台形とする。このとき、第２の酸化物半導体層１３２のゲート絶縁膜１６０および第３の酸化物半導体層１３３と接する領域の長さは、第２の酸化物半導体層１３２のチャネル幅方向の断面形状を四角形として形成した場合よりも短くなる。
図７（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）はトランジスタのチャネル幅方向の断面における一部の構成を示している。図７（Ａ）、（Ｂ）、（Ｃ）は本発明の一態様のトランジスタであり、断面形状が略三角形または略台形の酸化物半導体層１３０を有する。また、図７（Ｄ）は比較となるトランジスタの一態様であり、四角形の酸化物半導体層１３０を有する。
図７（Ａ）は酸化物半導体層１３０のチャネル幅方向の断面形状が略三角形で、第２の酸化物半導体層１３２の断面形状が上底ｈが極めて短い略台形の場合であり、第２の酸化物半導体層１３２の第１の酸化物半導体層１３１と接する辺の長さをｆ、第２の酸化物半導体層１３２の高さをｇとしたとき、第２の酸化物半導体層１３２のゲート絶縁膜１６０および第３の酸化物半導体層１３３と接する領域の長さＪ（図中に太線で表示）は下記数式（１１）となる。例えば、上底ｈは、０＜ｈ≦ｆ／４（ｈは０より大きくｆ／４以下）などとすることができる。
なお、上底ｈの長さは０より大きいことから、第２の酸化物半導体層１３２のゲート絶縁膜１６０および第３の酸化物半導体層１３３と接する領域の長さＪに関しては下記数式（１２）の関係も成り立つ。
図７（Ｂ）は酸化物半導体層１３０のチャネル幅方向の断面形状が略台形で、第２の酸化物半導体層１３２の断面形状が上底ｈが短い略台形の場合であり、第２の酸化物半導体層１３２の第１の酸化物半導体層１３１と接する辺（下底）の長さをｆ、第２の酸化物半導体層１３２の高さをｇ、第２の酸化物半導体層１３２の第３の酸化物半導体層１３３と接する辺（上底）の長さをｈとしたとき、第２の酸化物半導体層１３２のゲート絶縁膜１６０および第３の酸化物半導体層１３３と接する領域の長さＪは図７（Ａ）と同じく数式（１１）となる。
例えば、上底ｈ＝ｆ／２のとき、第２の酸化物半導体層１３２のゲート絶縁膜１６０および第３の酸化物半導体層１３３と接する領域の長さＪは下記数式（１３）となる。
また、図７（Ｃ）に示すように酸化物半導体層１３０のチャネル幅方向の断面形状が略台形で、第２の酸化物半導体層１３２の断面形状が略台形であり、例えば、上底ｈ＝２ｆ／３のとき、第２の酸化物半導体層１３２のゲート絶縁膜１６０および第３の酸化物半導体層１３３と接する領域の長さＪは下記数式（１４）となる。
図７（Ｄ）は酸化物半導体層１３０のチャネル幅方向の断面形状が四角形の場合であり、第２の酸化物半導体層１３２の第１の酸化物半導体層１３１と接する辺の長さをｆ、第２の酸化物半導体層１３２の高さをｇとしたとき、第２の酸化物半導体層１３２のゲート絶縁膜１６０および第３の酸化物半導体層１３３と接する領域の長さＪは下記数式（１５）となる。
ここで、トランジスタ１０１と同様の理由により、酸化物半導体層１３０のチャネル幅方向の断面形状は四角形より略三角形が好ましいことから、第２の酸化物半導体層１３２のゲート絶縁膜１６０および第３の酸化物半導体層１３３と接する領域の長さＪは数式（１２）および数式（１５）より下記数式（２）の範囲が好ましいといえる。
また、酸化物半導体層１３０のチャネル幅方向の断面形状は略台形より略三角形が好ましいことから、例えば、第２の酸化物半導体層１３２のゲート絶縁膜１６０および第３の酸化物半導体層１３３と接する領域の長さＪは数式（１２）および数式（１４）より下記数式（１６）の範囲がより好ましいといえる。
また、酸化物半導体層１３０のチャネル幅方向の断面形状は上底が短い略台形より略三角形が好ましいことから、例えば、第２の酸化物半導体層１３２のゲート絶縁膜１６０および第３の酸化物半導体層１３３と接する領域の長さＪは数式（１２）および数式（１３）より下記数式（１７）の範囲がさらに好ましいといえる。
以上により、本発明の一態様のトランジスタ１０２における酸化物半導体層１３０のチャネル幅方向の断面形状においては、第２の酸化物半導体層１３２の第１の酸化物半導体層１３１と接する辺の長さをｆ、第２の酸化物半導体層１３２の高さをｇとしたとき、第２の酸化物半導体層１３２のゲート絶縁膜１６０および第３の酸化物半導体層１３３と接する領域の長さＪを数式（２）の範囲、好ましくは数式（１６）の範囲、より好ましくは数式（１７）の範囲とする。
なお、第２の酸化物半導体層１３２の第１の酸化物半導体層１３１と接する辺の長さｆは、１０ｎｍ以上１００ｎｍ以下であることが好ましい。当該辺の長さｆを上記範囲とすることで、チャネル幅方向の断面形状が上底の短い略台形の第２の酸化物半導体層１３２を形成しやすくなる。また、辺の長さｆが１００ｎｍより長くなるとチャネル幅方向の断面形状が四角形である場合とトランジスタの電気特性が同等となる場合がある。
また、第２の酸化物半導体層１３２の高さｇは、１０ｎｍ以上２００ｎｍ以下であることが好ましい。高さｇが上記範囲から外れると、チャネル幅方向の断面形状が上底の短い略台形となる第２の酸化物半導体層１３２の形成が非常に困難となる。
また、本発明の一態様のトランジスタは、図８（Ａ）、（Ｂ）および図９（Ａ）、（Ｂ）に示す構成であってもよい。図８（Ａ）は上面図であり、図８（Ａ）に示す一点鎖線Ｃ１−Ｃ２方向の断面が図８（Ｂ）に相当する。また、図８（Ａ）に示す一点鎖線Ｃ３−Ｃ４方向の断面が図９（Ａ）または図９（Ｂ）に相当する。なお、図８（Ａ）、（Ｂ）および図９（Ａ）、（Ｂ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ｃ１−Ｃ２方向をチャネル長方向、一点鎖線Ｃ３−Ｃ４方向をチャネル幅方向と呼称する場合がある。
図８（Ａ）、（Ｂ）および図９（Ａ）、（Ｂ）に示すトランジスタ１０３は、酸化物半導体層１３０が絶縁層１２０側から第１の酸化物半導体層１３１、第２の酸化物半導体層１３２の順で形成された積層と、当該積層の一部を覆う第３の酸化物半導体層１３３を有する点がトランジスタ１０１およびトランジスタ１０２とは異なる。
例えば、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、および第３の酸化物半導体層１３３には、それぞれ組成の異なる酸化物半導体層などを用いることができる。
なお、図８において、領域１９１および領域１９２を有さない形状であってもよい。その場合の例を、図４５（Ａ）、図４５（Ｂ）に示す。
なお、図３８（Ａ）および図３８（Ｂ）に示すように、第３の酸化物半導体層１３３が島状に形成され、第３の酸化物半導体層１３３を覆うようにゲート絶縁膜１６０が形成されていてもよい。この場合においても、領域１９１および領域１９２を有さない形状であってもよい。その場合の例を、図４６（Ａ）、図４６（Ｂ）に示す。または、ゲート電極層１７０とソース電極層１４０との間、およびゲート電極層１７０とドレイン電極層１５０との間にオフセット領域１３５を有する形状であってもよい。その場合の例を、図４７（Ａ）、図４７（Ｂ）に示す。
または、図３９（Ａ）および図３９（Ｂ）に示すように、第３の酸化物半導体層１３３とゲート絶縁膜１６０とが、島状に形成されていてもよい。この場合においても、領域１９１および領域１９２を有さない形状であってもよい。その場合の例を、図４８（Ａ）、図４８（Ｂ）に示す。または、ゲート電極層１７０とソース電極層１４０との間、およびゲート電極層１７０とドレイン電極層１５０との間にオフセット領域を有する形状であってもよい。その場合の例を、図４９（Ａ）、図４９（Ｂ）に示す。
または、図４０（Ａ）および図４０（Ｂ）に示すように、第１の酸化物半導体層１３１および第２の酸化物半導体層１３２を覆うように第３の酸化物半導体層１３３およびゲート絶縁膜１６０が形成されていてもよい。この場合においても、領域１９１および領域１９２を有さない形状であってもよいし、ゲート電極層１７０とソース電極層１４０との間、およびゲート電極層１７０とドレイン電極層１５０との間にオフセット領域を有する形状であってもよい。
また、図４（Ａ）、（Ｂ）に示す構成をトランジスタ１０３に適用することもできる。
具体的にトランジスタ１０３は、基板１１０上の絶縁層１２０と、当該絶縁層１２０上の第１の酸化物半導体層１３１、第２の酸化物半導体層１３２の順で形成された積層と、当該積層の一部と電気的に接続するソース電極層１４０およびドレイン電極層１５０と、当該積層の一部、ソース電極層１４０の一部、およびドレイン電極層１５０の一部を覆う第３の酸化物半導体層１３３と、当該積層の一部、ソース電極層１４０の一部、ドレイン電極層１５０の一部、第３の酸化物半導体層１３３と重なるゲート絶縁膜１６０およびゲート電極層１７０と、を有する。また、ソース電極層１４０およびドレイン電極層１５０、ならびにゲート電極層１７０上には絶縁層１８０が設けられていてもよい。また、絶縁層１８０上に酸化物で形成された絶縁層１８５が形成されていてもよい。なお、絶縁層１８０および絶縁層１８５は必要に応じて設ければよく、さらにその上部に他の絶縁層を形成してもよい。
図９（Ａ）は、図８（Ａ）に示す一点鎖線Ｃ３−Ｃ４方向（チャネル幅方向）の断面の一態様である。チャネル幅方向の断面において第２の酸化物半導体層１３２の単層、または第１の酸化物半導体層１３１と第２の酸化物半導体層１３２からなる積層は略三角形である。
また、チャネル幅方向における酸化物半導体層１３０の断面は、図９（Ｂ）に示すように略台形であってもよい。このとき、チャネルが形成される第２の酸化物半導体層１３２も略台形となる。
図９（Ａ）、（Ｂ）に示すように、本発明の一態様のトランジスタでは第２の酸化物半導体層１３２のチャネル幅方向の断面形状を略三角形または略台形とする。このとき、第２の酸化物半導体層１３２の第３の酸化物半導体層１３３と接する領域の長さは第２の酸化物半導体層１３２のチャネル幅方向の断面形状を四角形として形成した場合よりも短くなる。
図１０（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）はトランジスタのチャネル幅方向の断面における一部の構成を示している。図１０（Ａ）、（Ｂ）、（Ｃ）は本発明の一態様のトランジスタであり、断面形状が略三角形または略台形となる第１の酸化物半導体層１３１および第２の酸化物半導体層１３２からなる積層を有する。また、図１０（Ｄ）は比較となるトランジスタの一態様であり、第１の酸化物半導体層１３１および第２の酸化物半導体層１３２からなる積層の断面形状が四角形である構成を有する。
図１０（Ａ）は第１の酸化物半導体層１３１および第２の酸化物半導体層１３２からなる積層のチャネル幅方向の断面形状が略三角形の場合であり、第２の酸化物半導体層１３２の第１の酸化物半導体層１３１と接する辺の長さをｍ、第２の酸化物半導体層１３２の高さをｎとしたとき、第２の酸化物半導体層１３２の第３の酸化物半導体層１３３と接する領域の長さＱ（図中に太線で表示）は下記数式（１８）となる。
図１０（Ｂ）は第１の酸化物半導体層１３１および第２の酸化物半導体層１３２からなる積層のチャネル幅方向の断面形状が上底が短い略台形の場合であり、第２の酸化物半導体層１３２の第１の酸化物半導体層１３１と接する辺の長さをｍ、第２の酸化物半導体層１３２の高さをｎ、第２の酸化物半導体層１３２の上底をｐとしたとき、第２の酸化物半導体層１３２の第３の酸化物半導体層１３３と接する領域の長さＱは下記数式（１９）となる。
例えば、上底ｐ＝ｍ／３のとき、第２の酸化物半導体層１３２の第３の酸化物半導体層１３３と接する領域の長さＱは下記数式（２０）となる。
また、図１０（Ｃ）に示すように第１の酸化物半導体層１３１および第２の酸化物半導体層１３２からなる積層のチャネル幅方向の断面形状が略台形の場合であり、例えば、上底ｐ＝ｍ／２のとき、第２の酸化物半導体層１３２の第３の酸化物半導体層１３３と接する領域の長さＱは下記数式（２１）となる。
図１０（Ｄ）は第１の酸化物半導体層１３１および第２の酸化物半導体層１３２からなる積層のチャネル幅方向の断面形状が四角形の場合であり、第２の酸化物半導体層１３２の第１の酸化物半導体層１３１と接する辺の長さをｍ、第２の酸化物半導体層１３２の高さをｎとしたとき、第２の酸化物半導体層１３２の第３の酸化物半導体層１３３と接する領域の長さＱは下記数式（２２）となる。
ここで、トランジスタ１０１と同様の理由により、第１の酸化物半導体層１３１および第２の酸化物半導体層１３２からなる積層のチャネル幅方向の断面形状は四角形より略三角形が好ましいことから、第２の酸化物半導体層１３２の第３の酸化物半導体層１３３と接する領域の長さＱは数式（１８）および数式（２２）より下記数式（３）の範囲が好ましいといえる。
また、第１の酸化物半導体層１３１および第２の酸化物半導体層１３２からなる積層のチャネル幅方向の断面形状は略台形より略三角形が好ましいことから、例えば、第２の酸化物半導体層１３２の第３の酸化物半導体層１３３と接する領域の長さＱは数式（１８）および数式（２１）より下記数式（２３）の範囲がより好ましいといえる。
また、第１の酸化物半導体層１３１および第２の酸化物半導体層１３２からなる積層のチャネル幅方向の断面形状は上底の短い略台形より略三角形が好ましいことから、例えば、第２の酸化物半導体層１３２の第３の酸化物半導体層１３３と接する領域の長さＱは数式（１８）および数式（２０）より下記数式（２４）の範囲がさらに好ましいといえる。
以上により、本発明の一態様のトランジスタ１０３における酸化物半導体層１３０のチャネル幅方向の断面形状においては、第２の酸化物半導体層１３２の第１の酸化物半導体層１３１と接する辺の長さをｍ、第２の酸化物半導体層１３２の高さをｎとしたとき、第２の酸化物半導体層１３２の第３の酸化物半導体層１３３と接する領域の長さＱを数式（３）の範囲、好ましくは数式（２３）の範囲、より好ましくは数式（２４）の範囲とする。
なお、第２の酸化物半導体層１３２の第１の酸化物半導体層１３１と接する辺の長さｍは、１０ｎｍ以上１００ｎｍ以下であることが好ましい。当該辺の長さｍを上記範囲とすることで、チャネル幅方向の断面形状が上底の短い略台形の第２の酸化物半導体層１３２を形成しやすくなる。また、辺の長さｍが１００ｎｍより長くなるとチャネル幅方向の断面形状が四角形である場合とトランジスタの電気特性が同等となる場合がある。
また、第２の酸化物半導体層１３２の高さｎは、１０ｎｍ以上２００ｎｍ以下であることが好ましい。高さｎが上記範囲から外れると、チャネル幅方向の断面形状が上底の短い略台形となる第２の酸化物半導体層１３２の形成が非常に困難となる。
また、本発明の一態様のトランジスタは、図４１（Ａ）、（Ｂ）に示す構成であってもよい。図４１（Ａ）は上面図であり、図４１（Ａ）に示す一点鎖線Ｄ１−Ｄ２方向の断面が図４１（Ｂ）に相当する。なお、図４１（Ａ）、（Ｂ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ｄ１−Ｄ２方向をチャネル長方向、一点鎖線Ｄ３−Ｄ４方向をチャネル幅方向と呼称する場合がある。
図４１（Ａ）、（Ｂ）に示すトランジスタ１０４はセルフアライン型構造であり、一例として三層構造の酸化物半導体層１３０を図示しているが、単層構造などであってもよい。なお、チャネル幅方向の断面の説明は、トランジスタ１０１またはトランジスタ１０２の説明を参照することができる。
また、酸化物半導体層１３０の一部には、ｎ型の低抵抗領域であるソース領域１４１およびドレイン領域１５１が形成されている。当該低抵抗領域は、ゲート電極層１７０をマスクとして不純物を添加することで形成することができる。当該不純物の添加方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
酸化物半導体層１３０の導電率を高める不純物としては、例えば、リン（Ｐ）、砒素（Ａｓ）、およびアンチモン（Ｓｂ）、ホウ素（Ｂ）、アルミニウム（Ａｌ）、窒素（Ｎ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、インジウム（Ｉｎ）、フッ素（Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）、亜鉛（Ｚｎ）、および炭素（Ｃ）のいずれかから選択される一つ以上を用いることができる。
また、ソース領域１４１およびドレイン領域１５１には、配線１４２および配線１５２がそれぞれ接している。
なお、トランジスタ１０４は、図４２（Ａ）に示すようにソース領域１４１上およびドレイン領域１５１上のゲート絶縁膜１６０が除かれた構成であってもよい。また、図４２（Ｂ）に示すようにソース領域１４１およびドレイン領域１５１において、その一部が除かれた構成であってもよい。
また、図４（Ａ）、（Ｂ）に示す構成をトランジスタ１０４に適用することもできる。
図１および図２に示すトランジスタ１０１ではチャネルが形成される領域において酸化物半導体層１３０は一層であるが、図５および図６に示すトランジスタ１０２ではチャネルが形成される領域において酸化物半導体層１３０は基板１１０側から第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３が積層された三層構造を有している。また、図８および図９に示すトランジスタ１０３では、トランジスタ１０２と同様に三層構造の酸化物半導体層１３０を有しているが、チャネル形成領域において第２の酸化物半導体層１３２は第１の酸化物半導体層１３１および第３の酸化物半導体層１３３で取り囲まれている構造となっている。また、図４１に示すトランジスタ１０４のチャネル形成領域は、トランジスタ１０２と同様の構造を有している。
上記いずれの構成においても、ゲート電極層１７０は、酸化物半導体層１３０のチャネル幅方向を電気的に取り囲み、オン電流が高められる。このようなトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。なお、トランジスタ１０２およびトランジスタ１０３の構造において、酸化物半導体層１３０を構成する三層の材料を適切に選択することで電流を第２の酸化物半導体層１３２の全体に流すこともできる。酸化物半導体層１３０内部の第２の酸化物半導体層１３２に電流が流れることで、界面散乱の影響を受けにくく、高いオン電流を得ることができる。なお、第２の酸化物半導体層１３２を厚くすると、オン電流を向上させることができる。
以上の構成のトランジスタを用いることにより、半導体装置に良好な電気特性を付与することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、実施の形態１に示したトランジスタの構成要素について詳細を説明する。
基板１１０は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、トランジスタのゲート電極層１７０、ソース電極層１４０、およびドレイン電極層１５０の少なくとも一つは、上記の他のデバイスと電気的に接続されていてもよい。
絶縁層１２０は、基板１１０からの不純物の拡散を防止する役割を有するほか、酸化物半導体層１３０に酸素を供給する役割を担うことができる。したがって、絶縁層１２０は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。例えば、昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ））にて、酸素原子に換算しての酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上である膜とする。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。また、上述のように基板１１０が他のデバイスが形成された基板である場合、絶縁層１２０は、層間絶縁膜としての機能も有する。その場合は、表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。
なお、本実施の形態では、酸化物半導体層１３０が三層構造である場合を主として詳細を説明するが、積層数は問わない。トランジスタ１０１のように酸化物半導体層１３０が一層の場合は、本実施の形態で説明する第２の酸化物半導体層１３２に相当する層を用いればよい。また、酸化物半導体層１３０が二層の場合は、例えば、トランジスタ１０２またはトランジスタ１０３に示す酸化物半導体層１３０の構成において、第３の酸化物半導体層１３３を設けない構成とすればよい。この構成の場合、第２の酸化物半導体層１３２と第１の酸化物半導体層１３１を入れ替えることもできる。また、酸化物半導体層１３０が四層以上である場合は、例えば、本実施の形態で説明する三層構造の積層に対して他の酸化物半導体層を積む構成や当該三層構造におけるいずれかの界面に他の酸化物半導体層を挿入する構成とすることができる。
一例としては、第２の酸化物半導体層１３２には、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３よりも電子親和力（真空準位から伝導帯下端までのエネルギー）が大きい酸化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー差（イオン化ポテンシャル）から、伝導帯下端と価電子帯上端とのエネルギー差（エネルギーギャップ）を差し引いた値として求めることができる。
第１の酸化物半導体層１３１および第３の酸化物半導体層１３３は、第２の酸化物半導体層１３２を構成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが第２の酸化物半導体層１３２よりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上であって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近い酸化物半導体で形成することが好ましい。
このような構造において、ゲート電極層１７０に電界を印加すると、酸化物半導体層１３０のうち、伝導帯下端のエネルギーが最も小さい第２の酸化物半導体層１３２にチャネルが形成される。
また、第１の酸化物半導体層１３１は、第２の酸化物半導体層１３２を構成する金属元素を一種以上含んで構成されるため、第２の酸化物半導体層１３２と絶縁層１２０が接した場合の界面と比較して、第２の酸化物半導体層１３２と第１の酸化物半導体層１３１との界面には界面準位を形成されにくくなる。該界面準位はチャネルを形成することがあるため、トランジスタのしきい値電圧が変動することがある。したがって、第１の酸化物半導体層１３１を設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。また、当該トランジスタの信頼性を向上させることができる。
また、第３の酸化物半導体層１３３は、第２の酸化物半導体層１３２を構成する金属元素を一種以上含んで構成されるため、第２の酸化物半導体層１３２とゲート絶縁膜１６０が接した場合の界面と比較して、第２の酸化物半導体層１３２と第３の酸化物半導体層１３３との界面ではキャリアの散乱が起こりにくくなる。したがって、第３の酸化物半導体層１３３を設けることにより、トランジスタの電界効果移動度を高くすることができる。
第１の酸化物半導体層１３１および第３の酸化物半導体層１３３には、例えば、Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを第２の酸化物半導体層１３２よりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導体層に生じることを抑制する機能を有する。すなわち、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３は、第２の酸化物半導体層１３２よりも酸素欠損が生じにくいということができる。
なお、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３が、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、第１の酸化物半導体層１３１をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、第２の酸化物半導体層１３２をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、第３の酸化物半導体層１３３をＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１およびｙ３／ｘ３がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１／ｘ１およびｙ３／ｘ３はｙ２／ｘ２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、第２の酸化物半導体層１３２において、ｙ２がｘ２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であることが好ましい。
第１の酸化物半導体層１３１および第３の酸化物半導体層１３３のＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、第２の酸化物半導体層１３２のＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。
第１の酸化物半導体層１３１および第３の酸化物半導体層１３３の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の酸化物半導体層１３２の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上１５０ｎｍ以下、さらに好ましくは２０ｎｍ以上１００ｎｍ以下とする。また、第２の酸化物半導体層１３２は、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３より厚い方が好ましい。
なお、酸化物半導体層をチャネルとするトランジスタに安定した電気特性を付与するためには、酸化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性（ｉ型）または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体層のキャリア密度が、１×１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満であること、さらに好ましくは１×１０１３／ｃｍ３未満であることを指す。
また、酸化物半導体層において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体層中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２および第３の酸化物半導体層１３３の層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
酸化物半導体層を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析において、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。また、水素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、窒素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体層が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半導体層の結晶性を低下させることがある。酸化物半導体層の結晶性を低下させないためには、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していればよい。また、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していればよい。
また、上述のように高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を数ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。
なお、トランジスタのゲート絶縁膜としては、シリコンを含む絶縁膜が多く用いられるため、上記理由により酸化物半導体層のチャネルとなる領域は、本発明の一態様のトランジスタのようにゲート絶縁膜と接しない構造が好ましいということができる。また、ゲート絶縁膜と酸化物半導体層との界面にチャネルが形成される場合、該界面でキャリアの散乱が起こり、トランジスタの電界効果移動度が低くなることがある。このような観点からも、酸化物半導体層のチャネルとなる領域はゲート絶縁膜から離すことが好ましいといえる。
したがって、酸化物半導体層１３０を第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３の積層構造とすることで、第２の酸化物半導体層１３２にチャネルを形成することができ、高い電界効果移動度および安定した電気特性を有したトランジスタを形成することができる。
第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３のバンド構造においては、伝導帯下端のエネルギーが連続的に変化する。これは、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３の組成が近似することにより、酸素が相互に拡散しやすい点からも理解される。したがって、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３は組成が異なる層の積層体ではあるが、物性的に連続であるということもでき、本明細書の図面において、当該積層体のそれぞれの界面は点線で表している。
主成分を共通として積層された酸化物半導体層１３０は、各層を単に積層するのではなく連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構造（Ｕ Ｓｈａｐｅ Ｗｅｌｌ））が形成されるように作製する。すなわち、各層の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しないように積層構造を形成する。仮に、積層された酸化物半導体層の層間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまう。
例えば、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３にはＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４、１：３：６、１：６：４または１：９：６（原子数比）、第２の酸化物半導体層１３２にはＩｎ：Ｇａ：Ｚｎ＝１：１：１、５：５：６、または３：１：２（原子数比）などのＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。また、第１の酸化物半導体層１３１にＩｎ：Ｇａ：Ｚｎ＝１：６：４または１：９：６（原子数比）、第３の酸化物半導体層１３３にＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物などを用いてもよい。なお、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、および第３の酸化物半導体層１３３の原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。
酸化物半導体層１３０における第２の酸化物半導体層１３２はウェル（井戸）となり、酸化物半導体層１３０を用いたトランジスタにおいて、チャネルは第２の酸化物半導体層１３２に形成される。なお、酸化物半導体層１３０は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸とも呼ぶことができる。また、このような構成で形成されたチャネルを埋め込みチャネルということもできる。
また、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３と、酸化シリコン膜などの絶縁膜との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。第１の酸化物半導体層１３１および第３の酸化物半導体層１３３があることにより、第２の酸化物半導体層１３２と当該トラップ準位とを遠ざけることができる。
ただし、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３の伝導帯下端のエネルギーと、第２の酸化物半導体層１３２の伝導帯下端のエネルギーとの差が小さい場合、第２の酸化物半導体層１３２の電子が該エネルギー差を越えてトラップ準位に達することがある。マイナスの電荷となる電子がトラップ準位に捕獲されることで、絶縁膜界面にマイナスの固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
したがって、トランジスタのしきい値電圧の変動を低減するには、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３の伝導帯下端のエネルギーと、第２の酸化物半導体層１３２の伝導帯下端のエネルギーとの間に一定以上の差を設けることが必要となる。それぞれの当該エネルギー差は、０．１ｅＶ以上が好ましく、０．１５ｅＶ以上がより好ましい。
第１の酸化物半導体層１３１、第２の酸化物半導体層１３２および第３の酸化物半導体層１３３には、結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジスタに安定した電気特性を付与することができる。また、ｃ軸に配向した結晶は歪曲に強く、フレキシブル基板を用いた半導体装置の信頼性を向上させることができる。
ソース電極層１４０およびドレイン電極層１５０には、酸化物半導体膜から酸素を引き抜く性質を有する導電膜を用いると好ましい。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｍｎ、Ｎｄ、Ｓｃなどを用いることができる。また、上記材料の合金や上記材料の導電性窒化物を用いてもよい。また、上記材料、上記材料の合金、および上記材料の導電性窒化物から選ばれた複数の材料の積層であってもよい。代表的には、特に酸素と結合しやすいＴｉや、後のプロセス温度が比較的高くできることなどから、融点の高いＷを用いることがより好ましい。また、低抵抗のＣｕまたはＣｕ−Ｍｎなどの合金や上記材料とＣｕまたはＣｕ−Ｍｎなどの合金との積層を用いてもよい。
酸化物半導体膜から酸素を引き抜く性質を有する導電膜の作用により、酸化物半導体膜中の酸素が脱離し、酸化物半導体膜中に酸素欠損が形成される。膜中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域は顕著にｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソースまたはドレインとして作用させることができる。
ゲート絶縁膜１６０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、ゲート絶縁膜１６０は上記材料の積層であってもよい。なお、ゲート絶縁膜１６０に、ランタン（Ｌａ）、窒素、ジルコニウム（Ｚｒ）などを、不純物として含んでいてもよい。
また、ゲート絶縁膜１６０の積層構造の一例について説明する。ゲート絶縁膜１６０は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウムおよび酸化シリコン、または酸化ハフニウムおよび酸化窒化シリコンを含むと好ましい。
酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、等価酸化膜厚に対して物理的な膜厚を大きくできるため、等価酸化膜厚を１０ｎｍ以下または５ｎｍ以下とした場合でも、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。
ところで、結晶構造を有する酸化ハフニウム内に、欠陥に起因した界面準位を有する場合がある。該界面準位はトラップセンターとして機能する場合がある。そのため、酸化ハフニウムがトランジスタのチャネル領域に近接して配置されるとき、該界面準位によってトランジスタの電気特性が劣化する場合がある。そこで、該界面準位の影響を低減するために、トランジスタのチャネル領域と酸化ハフニウムとの間に、別の膜を配置することによって互いに離間させることが好ましい場合がある。この膜は、緩衝機能を有する。緩衝機能を有する膜は、ゲート絶縁膜１６０に含まれる膜であってもよいし、酸化物半導体膜に含まれる膜であってもよい。即ち、緩衝機能を有する膜としては、酸化シリコン、酸化窒化シリコン、酸化物半導体などを用いることができる。なお、緩衝機能を有する膜には、たとえば、チャネル領域となる半導体よりもエネルギーギャップの大きい半導体または絶縁体を用いる。または、緩衝機能を有する膜には、たとえば、チャネル領域となる半導体よりも電子親和力の小さい半導体または絶縁体を用いる。または、緩衝機能を有する膜には、たとえば、チャネル領域となる半導体よりもイオン化エネルギーの大きい半導体または絶縁体を用いる。
一方、上述した結晶構造を有する酸化ハフニウム内における界面準位（トラップセンター）に電荷をトラップさせることで、トランジスタのしきい値電圧を制御できる場合がある。該電荷を安定して存在させるためには、たとえば、チャネル領域と酸化ハフニウムとの間に、酸化ハフニウムよりもエネルギーギャップの大きい絶縁体を配置すればよい。または、酸化ハフニウムよりも電子親和力の小さい半導体または絶縁体を配置すればよい。または、緩衝機能を有する膜には、酸化ハフニウムよりもイオン化エネルギーの大きい半導体または絶縁体を配置すればよい。このような半導体または絶縁体を用いることで、界面準位にトラップされた電荷の放出が起こりにくくなり、長期間に渡って電荷を保持することができる。
そのような絶縁体として、例えば、酸化シリコン、酸化窒化シリコンが挙げられる。ゲート絶縁膜１６０内の界面準位に電荷を捕獲させるためには、酸化物半導体層１３０からゲート電極層１７０に向かって電子を移動させればよい。具体的な例としては、高い温度（例えば、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、ゲート電極層１７０の電位をソース電極やドレイン電極の電位より高い状態にて１秒以上、代表的には１分以上維持すればよい。
このようにゲート絶縁膜１６０などの界面準位に所望の量の電子を捕獲させたトランジスタは、しきい値電圧がプラス側にシフトする。ゲート電極層１７０の電圧や、電圧を印加する時間を調整することによって、電子を捕獲させる量（しきい値電圧の変動量）を制御することができる。なお、電荷を捕獲させることができれば、ゲート絶縁膜１６０内でなくても構わない。同様の構造を有する積層膜を、他の絶縁層に用いても構わない。
ゲート電極層１７０には、例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｍｎ、Ｎｄ、Ｓｃ、ＴａおよびＷなどの導電膜を用いることができる。また、上記材料の合金や上記材料の導電性窒化物を用いてもよい。また、上記材料、上記材料の合金、および上記材料の導電性窒化物から選ばれた複数の材料の積層であってもよい。代表的には、タングステン、タングステンと窒化チタンの積層、タングステンと窒化タンタルの積層などを用いることができる。また、低抵抗のＣｕまたはＣｕ−Ｍｎなどの合金や上記材料とＣｕまたはＣｕ−Ｍｎなどの合金との積層を用いてもよい。
ゲート絶縁膜１６０およびゲート電極層１７０上に形成する絶縁層１８０には、酸化アルミニウム膜を含むことが好ましい。酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウム膜は、トランジスタの作製工程中および作製後において、トランジスタの電気特性の変動要因となる水素、水分などの不純物の酸化物半導体層１３０への混入防止、酸化物半導体層１３０を構成する主成分材料である酸素の酸化物半導体層からの放出防止、絶縁層１２０からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体層中に拡散させることもできる。
また、絶縁層１８０上には絶縁層１８５が形成されていることが好ましい。当該絶縁層には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、当該絶縁層は上記材料の積層であってもよい。
ここで、絶縁層１８５は絶縁層１２０と同様に化学量論組成よりも多くの酸素を有することが好ましい。絶縁層１８５から放出される酸素はゲート絶縁膜１６０を経由して酸化物半導体層１３０のチャネル形成領域に拡散させることができることから、チャネル形成領域に形成された酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタの微細化によりトランジスタの電気特性が悪化することが知られており、チャネル幅が縮小するとオン電流は低下する。
例えば、図８および図９に示す本発明の一態様のトランジスタでは、前述したように、チャネルが形成される第２の酸化物半導体層１３２を覆うように第３の酸化物半導体層１３３が形成されており、チャネル形成層とゲート絶縁膜が接しない構成となっている。そのため、チャネル形成層とゲート絶縁膜との界面で生じるキャリアの散乱を抑えることができ、トランジスタのオン電流を大きくすることができる。
本発明の一態様のトランジスタでは、前述したように酸化物半導体層１３０のチャネル幅方向を電気的に取り囲むようにゲート電極層１７０が形成されているため、酸化物半導体層１３０に対しては垂直方向からのゲート電界に加えて、側面方向からのゲート電界が印加される。すなわち、酸化物半導体膜の全体的にゲート電界が印加させることとなり、電流はチャネルとなる第２の酸化物半導体層１３２全体に流れるようになり、さらにオン電流を高められる。
また、本発明の一態様のトランジスタは、第２の酸化物半導体層１３２を第１の酸化物半導体層１３１上に形成することで界面準位を形成しにくくする効果や、第２の酸化物半導体層１３２を三層構造の中間に位置する層とすることで上下からの不純物混入の影響を排除できる効果などを併せて有する。そのため、上述したトランジスタのオン電流の向上に加えて、しきい値電圧の安定化や、Ｓ値（サブスレッショルド値）を低下させることができる。したがって、Ｉｃｕｔ（ゲート電圧ＶＧが０Ｖ時の電流）を下げることができ、消費電力を低減させることができる。また、トランジスタのしきい値電圧が安定化することから、半導体装置の長期信頼性を向上させることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、実施の形態１で説明したトランジスタ１０１、トランジスタ１０２、およびトランジスタ１０３の作製方法を説明する。
始めに、図１１および図１２を用いてトランジスタ１０２の作製方法を説明する。また、酸化物半導体層１３０の構成のみが異なるトランジスタ１０１の作製方法を合わせて説明する。図１１および図１２において、図面の左側にはトランジスタのチャネル長方向の断面を示し、右側にはチャネル幅方向の断面を示す。なお、チャネル幅方向の図面は拡大図のため、各要素の見かけ上の膜厚は左右の図面で異なる。
基板１１０には、ガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどを材料とした化合物半導体基板、ＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いることも可能であり、これらの基板上に半導体素子が設けられたものを用いてもよい。
絶縁層１２０は、プラズマＣＶＤ法またはスパッタ法等により、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、またはこれらの混合材料を用いて形成することができる。また、上記材料の積層であってもよく、少なくとも酸化物半導体層１３０と接する上層は酸化物半導体層１３０への酸素の供給源となりえる過剰な酸素を含む材料で形成することが好ましい。
また、絶縁層１２０にイオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて酸素を添加してもよい。酸素を添加することによって、絶縁層１２０から酸化物半導体層１３０への酸素の供給をさらに容易にすることができる。
なお、基板１１０の表面が絶縁体であり、後に設ける酸化物半導体層１３０への不純物拡散の影響が無い場合は、絶縁層１２０を設けない構成とすることができる。
次に、絶縁層１２０上に第１の酸化物半導体層１３１となる第１の酸化物半導体膜１３１ａ、第２の酸化物半導体層１３２となる第２の酸化物半導体膜１３２ａ、および第３の酸化物半導体層１３３となる第３の酸化物半導体膜１３３ａをスパッタリング法、ＣＶＤ法、ＭＢＥ法などを用いて成膜する（図１１（Ａ）参照）。
なお、図１に示すトランジスタ１０１を形成する場合は、第２の酸化物半導体膜１３２ａの単膜を設ければよい。
酸化物半導体層１３０が積層構造である場合、酸化物半導体膜はロードロック室を備えたマルチチャンバー方式の成膜装置（例えばスパッタ装置）を用いて各層を大気に触れさせることなく連続して積層することが好ましい。スパッタ装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべく、クライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａ乃至１×１０−４Ｐａ程度まで）できること、かつ、成膜される基板を１００℃以上、好ましくは５００℃以上に加熱できることが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に炭素成分や水分等を含む気体が逆流しないようにしておくことが好ましい。また、ターボ分子ポンプとクライオポンプを組み合わせた排気系を用いてもよい。
高純度真性酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパッタガスの高純度化も必要である。スパッタガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで高純度化したガスを用いることで酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。
第１の酸化物半導体膜１３１ａ、第２の酸化物半導体膜１３２ａ、および第３の酸化物半導体膜１３３ａには、実施の形態２で説明した材料を用いることができる。例えば、第１の酸化物半導体膜１３１ａにＩｎ：Ｇａ：Ｚｎ＝１：３：６、１：３：４、１：３：３または１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、第２の酸化物半導体膜１３２ａにＩｎ：Ｇａ：Ｚｎ＝１：１：１、３：１：２または５：５：６［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、第３の酸化物半導体膜１３３ａにＩｎ：Ｇａ：Ｚｎ＝１：３：６、１：３：４、１：３：３または１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。なお、第１の酸化物半導体膜１３１ａ、第２の酸化物半導体膜１３２ａ、および第３の酸化物半導体膜１３３ａの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。また、成膜法にスパッタ法を用いる場合は、上記材料をターゲットとして成膜することができる。
また、第１の酸化物半導体膜１３１ａ、第２の酸化物半導体膜１３２ａ、および第３の酸化物半導体膜１３３ａとして用いることのできる酸化物半導体は、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味である。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。また、本明細書においては、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成した膜をＩＧＺＯ膜とも呼ぶ。
また、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄから選ばれた一つの金属元素または複数の金属元素を示す。また、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
ただし、実施の形態２に詳細を記したように、第１の酸化物半導体膜１３１ａおよび第３の酸化物半導体膜１３３ａは、第２の酸化物半導体膜１３２ａよりも電子親和力が小さくなるように材料を選択する。
なお、酸化物半導体膜の成膜には、スパッタ法を用いることが好ましい。スパッタ法としては、ＲＦスパッタ法、ＤＣスパッタ法、ＡＣスパッタ法等を用いることができる。
第１の酸化物半導体膜１３１ａ、第２の酸化物半導体膜１３２ａ、第３の酸化物半導体膜１３３ａをＩｎ−Ｇａ−Ｚｎ酸化物をターゲットとしてスパッタ法で形成する場合、当該ターゲットとしては、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝５：５：６、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：３、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：３：６、Ｉｎ：Ｇａ：Ｚｎ＝１：４：３、Ｉｎ：Ｇａ：Ｚｎ＝１：５：４、Ｉｎ：Ｇａ：Ｚｎ＝１：６：６、Ｉｎ：Ｇａ：Ｚｎ＝２：１：３、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４、Ｉｎ：Ｇａ：Ｚｎ＝１：９：６、Ｉｎ：Ｇａ：Ｚｎ＝１：１：４、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２の原子数比を有するいずれかの材料を用いることができる。
また、第２の酸化物半導体膜１３２ａは、第１の酸化物半導体膜１３１ａおよび第３の酸化物半導体膜１３３ａよりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌道が重なるため、ＩｎがＧａよりも多い組成となる酸化物はＩｎがＧａと同等または少ない組成となる酸化物と比較して移動度が高くなる。そのため、第２の酸化物半導体層１３２にインジウムの含有量が多い酸化物を用いることで、高い移動度のトランジスタを実現することができる。
第３の酸化物半導体膜１３３ａの形成後に、第１の加熱処理を行ってもよい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理によって、第１の酸化物半導体膜１３１ａ乃至第３の酸化物半導体膜１３３ａの結晶性を高め、さらに絶縁層１２０、および第１の酸化物半導体膜１３１ａ乃至第３の酸化物半導体膜１３３ａから水素や水などの不純物を除去することができる。なお、第１の加熱処理は、後述する第１の酸化物半導体層１３１乃至第３の酸化物半導体層１３３を形成するエッチングの後に行ってもよい。
次に、第１のレジストマスクを第３の酸化物半導体膜１３３ａ上に形成する。レジストマスクは、例えば、電子ビーム露光、液浸露光、ＥＵＶ露光などを用いたリソグラフィ法で形成することが好ましい。このとき、第１のレジストマスクの形成にネガ型のフォトレジスト材料を用いることで露光工程に要する時間を短くすることができる。また、ナノインプリントリソグラフィ法を用いて第１のレジストマスクを形成してもよい。当該レジストマスクを用いて、第３の酸化物半導体膜１３３ａ、第２の酸化物半導体膜１３２ａ、および第１の酸化物半導体膜１３１ａを選択的にエッチングし、第３の酸化物半導体層１３３、第２の酸化物半導体層１３２、第１の酸化物半導体層１３１の積層からなる酸化物半導体層１３０を形成する（図１１（Ｂ）参照）。また、第３の酸化物半導体膜１３３ａ上に金属膜や絶縁膜などを形成し、当該金属膜または絶縁膜を第１のレジストマスクを用いて選択的にエッチングした層をハードマスクとして酸化物半導体層１３０の形成に利用してもよい。このとき、適切な膜厚の金属膜または絶縁膜をハードマスクとすることで、酸化物半導体層１３０のチャネル幅方向の断面形状を略三角形や上底の極めて小さい略台形とすることができる。なお、図１に示すトランジスタ１０１を形成する場合は、形成した酸化物半導体膜の単膜を上記方法でエッチングし、酸化物半導体層１３０を形成すればよい。
このとき、図示するように絶縁層１２０の一部がエッチングされてもよい。絶縁層１２０の一部がエッチングされることで、後に形成するゲート電極層１７０がゲート絶縁膜１６０を介してチャネルが形成される第２の酸化物半導体層１３２を覆いやすくなる。
次に、酸化物半導体層１３０上に第１の導電膜を形成する。第１の導電膜としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｍｎ、Ｎｄ、Ｓｃなどを用いることができる。また、上記材料の合金や上記材料の導電性窒化物を用いてもよい。また、上記材料、上記材料の合金、および上記材料の導電性窒化物から選ばれた複数の材料の積層であってもよい。例えば、スパッタ法やＣＶＤ法などにより１００ｎｍのタングステン膜を形成する。
次に、第１の導電膜上に第２のレジストマスクを形成する。そして、第２のレジストマスクをマスクとして第１の導電膜を選択的にエッチングし、ソース電極層１４０、ドレイン電極層１５０を形成する（図１１（Ｃ）参照）。
なお、酸化物半導体層１３０のチャネル幅方向の断面形状を略台形とする場合は、ハードマスクとして用いた金属膜をソース電極層１４０、ドレイン電極層１５０としてもよい。このとき、領域１９１または領域１９２におけるチャネル幅方向の断面形状は図１５に示すようになる。当該構造では酸化物半導体層１３０の側面にソース電極層１４０またはドレイン電極層１５０が形成されないため、酸化物半導体層１３０にゲート電界がかかりやすく、Ｓ値を低下させることができる。
次に、酸化物半導体層１３０、ソース電極層１４０、およびドレイン電極層１５０上にゲート絶縁膜１６０を形成する（図１２（Ａ）参照）。ゲート絶縁膜１６０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。なお、ゲート絶縁膜１６０は、上記材料の積層であってもよい。ゲート絶縁膜１６０は、スパッタ法、ＣＶＤ法、ＭＢＥ法などを用いて形成することができる。
次に、ゲート絶縁膜１６０上にゲート電極層１７０となる第２の導電膜を形成する。第２の導電膜としては、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｍｎ、Ｎｄ、Ｓｃ、ＴａおよびＷなどの導電膜を用いることができる。また、上記材料の合金や上記材料の導電性窒化物を用いてもよい。また、上記材料、上記材料の合金、および上記材料の導電性窒化物から選ばれた複数の材料の積層であってもよい。例えば、スパッタ法やＣＶＤ法などによりタングステンと窒化チタンの積層膜を形成する。
次に、第２の導電膜上に第３のレジストマスクを形成し、当該レジストマスクを用いて、第２の導電膜を選択的にエッチングし、ゲート電極層１７０を形成する（図１２（Ｂ）参照）。
次に、ゲート絶縁膜１６０およびゲート電極層１７０上に絶縁層１８０および絶縁層１８５を形成する（図１２（Ｃ）参照）。絶縁層１８０および絶縁層１８５は、絶縁層１２０と同様の材料、方法を用いて形成することができる。なお、絶縁層１８０には酸化アルミニウムを用いることが特に好ましい。
また、絶縁層１８０および／または絶縁層１８５にイオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて酸素を添加してもよい。酸素を添加することによって、絶縁層１８０および／または絶縁層１８５から酸化物半導体層１３０への酸素の供給をさらに容易にすることができる。
次に、第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理と同様の条件で行うことができる。第２の加熱処理により、絶縁層１２０、絶縁層１８０、絶縁層１８５から過剰酸素が放出されやすくなり、酸化物半導体層１３０の酸素欠損を低減することができる。
以上の工程において、図５および図６に示したトランジスタ１０２を作製することができる。また、前述したように、酸化物半導体層１３０を単層とすることで図１および図２に示したトランジスタ１０１を作製することができる。
次に、図８および図９に示すトランジスタ１０３の作製方法について説明する。なお、トランジスタ１０１およびトランジスタ１０２の作製方法と重複する工程の説明は省略する。
基板１１０上に絶縁層１２０を形成し、当該絶縁層１２０上に第１の酸化物半導体層１３１となる第１の酸化物半導体膜１３１ａ、および第２の酸化物半導体層１３２となる第２の酸化物半導体膜１３２ａをスパッタリング法、ＣＶＤ法、ＭＢＥ法などを用いて成膜する（図１３（Ａ）参照）。
次に、第１のレジストマスクを第２の酸化物半導体膜１３２ａ上に形成する。当該レジストマスクを用いて、第２の酸化物半導体膜１３２ａ、および第１の酸化物半導体膜１３１ａを選択的にエッチングし、第２の酸化物半導体層１３２および第１の酸化物半導体層１３１の積層を形成する（図１３（Ｂ）参照）。このとき、前述したトランジスタ１０１およびトランジスタ１０２の場合と同様に、適切な膜厚の金属膜または絶縁膜をハードマスクとして用いることで、酸化物半導体層１３０のチャネル幅方向の断面形状を略三角形や上底の極めて小さい略台形とすることができる。なお、第２の酸化物半導体膜１３２ａおよび第１の酸化物半導体膜１３１ａのエッチング工程においては、図１３（Ｂ）に示すように、絶縁層１２０をオーバーエッチングすることが好ましい。また、図１３（Ｂ）の右図に示すように、第２の酸化物半導体層１３２、第１の酸化物半導体層１３１および絶縁層１２０のオーバーエッチング領域の側部は、それぞれの間で段差を有さない形状とすることが好ましい。このような形状とすることで、第２の酸化物半導体層１３２および第１の酸化物半導体層１３１の積層に対してゲート絶縁膜およびゲート電極層の被覆性を向上させることができる。
次に、第２の酸化物半導体層１３２および第１の酸化物半導体層１３１の積層上に第１の導電膜を形成する。当該工程は、前述したトランジスタ１０１およびトランジスタ１０２の第１の導電膜に関する説明を参照することができる。
次に、第１の導電膜上に第２のレジストマスクを形成する。そして、第２のレジストマスクをマスクとして第１の導電膜を選択的にエッチングし、ソース電極層１４０、ドレイン電極層１５０を形成する（図１３（Ｃ）参照）。
次に、第１の酸化物半導体層１３１および第２の酸化物半導体層１３２の積層上、ならびにソース電極層１４０およびドレイン電極層１５０上に第３の酸化物半導体層１３３となる第３の酸化物半導体膜１３３ａをスパッタリング法、ＣＶＤ法、ＭＢＥ法などを用いて成膜する。
次に、第３の酸化物半導体膜１３３ａ上にゲート絶縁膜１６０を形成する。当該工程は、前述したトランジスタ１０１およびトランジスタ１０２のゲート絶縁膜１６０に関する説明を参照することができる。
次に、ゲート絶縁膜１６０上にゲート電極層１７０となる第２の導電膜１７０ａを形成する。当該工程は、前述したトランジスタ１０１およびトランジスタ１０２の第２の導電膜に関する説明を参照することができる。
次に、第２の導電膜１７０ａ上に第４のレジストマスク１９０を形成する（図１４（Ａ）参照）。そして、当該レジストマスクを用いて、第２の導電膜１７０ａを選択的にエッチングし、ゲート電極層１７０を形成する。
続いて、ゲート電極層１７０をマスクとしてゲート絶縁膜１６０を選択的にエッチングする。
続いて、ゲート電極層１７０またはゲート絶縁膜１６０をマスクとして第３の酸化物半導体膜１３３ａをエッチングし、第３の酸化物半導体層１３３を形成する（図１４（Ｂ）参照）。
上記、第２の導電膜１７０ａ、ゲート絶縁膜１６０、および第３の酸化物半導体膜１３３ａのエッチングは各層毎に行ってもよいし、連続で行ってもよい。また、エッチング方法はドライエッチング、ウエットエッチングのどちらを用いてもよく、各層毎に適切なエッチング方法を選択してもよい。
次に、ソース電極層１４０、ドレイン電極層１５０、およびゲート電極層１７０上に絶縁層１８０および絶縁層１８５を形成する（図１４（Ｃ）参照）。当該工程は、前述したトランジスタ１０１およびトランジスタ１０２の絶縁層１８０および絶縁層１８５に関する説明を参照することができる。
以上の工程において、図８および図９に示したトランジスタ１０３を作製することができる。
なお、本実施の形態で説明した金属膜、半導体膜、無機絶縁膜など様々な膜は、代表的にはスパッタ法やプラズマＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成してもよい。熱ＣＶＤ法の例としては、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などがある。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
また、熱ＣＶＤ法では、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の層を成膜し、後から導入される第２の原料ガスと反応して、第２の層が第１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、およびジメチル亜鉛を用いることができる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である。また、トリメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛の化学式は、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシド溶液、代表的にはテトラキスジメチルアミドハフニウム（ＴＤＭＡＨ））を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハフニウムの化学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料液としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２とＯ３ガスを同時に導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、本発明の一態様であるトランジスタに使用することができる酸化物半導体膜について説明する。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
図１６（ａ）は、ＣＡＡＣ−ＯＳ膜の断面ＴＥＭ像である。また、図１６（ｂ）は、図１６（ａ）をさらに拡大した断面ＴＥＭ像であり、理解を容易にするために原子配列を強調表示している。
図１６（ｃ）は、図１６（ａ）のＡ−Ｏ−Ａ’間において、丸で囲んだ領域（直径約４ｎｍ）の局所的なフーリエ変換像である。図１６（ｃ）より、各領域においてｃ軸配向性が確認できる。また、Ａ−Ｏ間とＯ−Ａ’間とでは、ｃ軸の向きが異なるため、異なるグレインであることが示唆される。また、Ａ−Ｏ間では、ｃ軸の角度が１４．３°、１６．６°、２６．４°のように少しずつ連続的に変化していることがわかる。同様に、Ｏ−Ａ’間では、ｃ軸の角度が−１８．３°、−１７．６°、−１５．９°と少しずつ連続的に変化していることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に対し、電子回折を行うと、配向性を示すスポット（輝点）が観測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電子線を用いる電子回折（ナノビーム電子回折ともいう）を行うと、スポットが観測される（図１７（Ａ）参照）。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。したがって、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。したがって、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。したがって、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳ膜は、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある（図１７（Ｂ）参照）。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
酸化物半導体膜が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析が可能となる場合がある。
図１７（Ｃ）に、電子銃室１０と、電子銃室１０の下の光学系１２と、光学系１２の下の試料室１４と、試料室１４の下の光学系１６と、光学系１６の下の観察室２０と、観察室２０に設置されたカメラ１８と、観察室２０の下のフィルム室２２と、を有する透過電子回折測定装置を示す。カメラ１８は、観察室２０内部に向けて設置される。なお、フィルム室２２を有さなくても構わない。
また、図１７（Ｄ）に、図１７（Ｃ）で示した透過電子回折測定装置内部の構造を示す。透過電子回折測定装置内部では、電子銃室１０に設置された電子銃から放出された電子が、光学系１２を介して試料室１４に配置された物質２８に照射される。物質２８を通過した電子は、光学系１６を介して観察室２０内部に設置された蛍光板３２に入射する。蛍光板３２では、入射した電子の強度に応じたパターンが現れることで透過電子回折パターンを測定することができる。
カメラ１８は、蛍光板３２を向いて設置されており、蛍光板３２に現れたパターンを撮影することが可能である。カメラ１８のレンズの中央、および蛍光板３２の中央を通る直線と、蛍光板３２の上面と、の為す角度は、例えば、１５°以上８０°以下、３０°以上７５°以下、または４５°以上７０°以下とする。該角度が小さいほど、カメラ１８で撮影される透過電子回折パターンは歪みが大きくなる。ただし、あらかじめ該角度がわかっていれば、得られた透過電子回折パターンの歪みを補正することも可能である。なお、カメラ１８をフィルム室２２に設置しても構わない場合がある。例えば、カメラ１８をフィルム室２２に、電子２４の入射方向と対向するように設置してもよい。この場合、蛍光板３２の裏面から歪みの少ない透過電子回折パターンを撮影することができる。
試料室１４には、試料である物質２８を固定するためのホルダが設置されている。ホルダは、物質２８を通過する電子を透過するような構造をしている。ホルダは、例えば、物質２８をＸ軸、Ｙ軸、Ｚ軸などに移動させる機能を有していてもよい。ホルダの移動機能は、例えば、１ｎｍ以上１０ｎｍ以下、５ｎｍ以上５０ｎｍ以下、１０ｎｍ以上１００ｎｍ以下、５０ｎｍ以上５００ｎｍ以下、１００ｎｍ以上１μｍ以下などの範囲で移動させる精度を有すればよい。これらの範囲は、物質２８の構造によって最適な範囲を設定すればよい。
次に、上述した透過電子回折測定装置を用いて、物質の透過電子回折パターンを測定する方法について説明する。
例えば、図１７（Ｄ）に示すように物質におけるナノビームである電子２４の照射位置を変化させる（スキャンする）ことで、物質の構造が変化していく様子を確認することができる。このとき、物質２８がＣＡＡＣ−ＯＳ膜であれば、図１７（Ａ）に示したような回折パターンが観測される。または、物質２８がｎｃ−ＯＳ膜であれば、図１７（Ｂ）に示したような回折パターンが観測される。
ところで、物質２８がＣＡＡＣ−ＯＳ膜であったとしても、部分的にｎｃ−ＯＳ膜などと同様の回折パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳ膜の良否は、一定の範囲におけるＣＡＡＣ−ＯＳ膜の回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう）で表すことができる場合がある。例えば、良質なＣＡＡＣ−ＯＳ膜であれば、ＣＡＡＣ化率は、５０％以上、好ましくは８０％以上、さらに好ましくは９０％以上、より好ましくは９５％以上となる。なお、ＣＡＡＣ−ＯＳ膜と異なる回折パターンが観測される領域の割合を非ＣＡＡＣ化率と表記する。
一例として、成膜直後（ａｓ−ｓｐｕｔｔｅｒｅｄと表記）、または酸素を含む雰囲気における４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜を有する各試料の上面に対し、スキャンしながら透過電子回折パターンを取得した。ここでは、５ｎｍ／秒の速度で６０秒間スキャンしながら回折パターンを観測し、観測された回折パターンを０．５秒ごとに静止画に変換することで、ＣＡＡＣ化率を導出した。なお、電子線としては、プローブ径が１ｎｍのナノビーム電子線を用いた。なお、同様の測定は６試料に対して行った。そしてＣＡＡＣ化率の算出には、６試料における平均値を用いた。
各試料におけるＣＡＡＣ化率を図１８（Ａ）に示す。成膜直後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は７５．７％（非ＣＡＡＣ化率は２４．３％）であった。また、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は８５．３％（非ＣＡＡＣ化率は１４．７％）であった。成膜直後と比べて、４５０℃加熱処理後のＣＡＡＣ化率が高いことがわかる。即ち、高い温度（例えば４００℃以上）における加熱処理によって、非ＣＡＡＣ化率が低くなる（ＣＡＡＣ化率が高くなる）ことがわかる。また、５００℃未満の加熱処理においても高いＣＡＡＣ化率を有するＣＡＡＣ−ＯＳ膜が得られることがわかる。
ここで、ＣＡＡＣ−ＯＳ膜と異なる回折パターンのほとんどはｎｃ−ＯＳ膜と同様の回折パターンであった。また、測定領域において非晶質酸化物半導体膜は、確認することができなかった。したがって、加熱処理によって、ｎｃ−ＯＳ膜と同様の構造を有する領域が、隣接する領域の構造の影響を受けて再配列し、ＣＡＡＣ化していることが示唆される。
図１８（Ｂ）および図１８（Ｃ）は、成膜直後および４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜の平面ＴＥＭ像である。図１８（Ｂ）と図１８（Ｃ）とを比較することにより、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜は、膜質がより均質であることがわかる。即ち、高い温度における加熱処理によって、ＣＡＡＣ−ＯＳ膜の膜質が向上することがわかる。
このような測定方法を用いれば、複数の構造を有する酸化物半導体膜の構造解析が可能となる場合がある。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、本発明の一態様のトランジスタのチャネル幅方向の断面形状とその電気特性について計算を行った結果を説明する。
図１９（Ａ）、（Ｂ）および図２０（Ａ）、（Ｂ）、（Ｃ）は、計算に用いたデバイスモデルを説明する図である。図１９（Ａ）は上面図であり、図１９（Ａ）に示す一点鎖線Ｅ１−Ｅ２の断面が図１９（Ｂ）に相当する。また、図１９（Ａ）に示す一点鎖線Ｅ３−Ｅ４の断面が図２０（Ａ）、（Ｂ）、（Ｃ）に相当する。また、一点鎖線Ｅ１−Ｅ２方向をチャネル長方向、一点鎖線Ｅ３−Ｅ４方向をチャネル幅方向と呼称する場合がある。
図１９（Ａ）、（Ｂ）および図２０（Ａ）、（Ｂ）、（Ｃ）に示すデバイスモデルは、絶縁層５２０上に第１の酸化物半導体層５３１、第２の酸化物半導体層５３２の順で形成された積層と、当該積層の一部と電気的に接続するソース電極層５４０およびドレイン電極層５５０と、当該積層の一部、ソース電極層５４０の一部、およびドレイン電極層５５０の一部を覆う第３の酸化物半導体層５３３と、当該積層の一部、ソース電極層５４０の一部、ドレイン電極層５５０の一部、第３の酸化物半導体層５３３と重なるゲート絶縁膜５６０およびゲート電極層５７０と、を有する。
当該デバイスモデルは、先の実施の形態で説明したトランジスタ１０３の構成を想定しており、各々の構成材料はトランジスタ１０３の構成材料に準ずる。また、第２の酸化物半導体層５３２中には、ソース領域５４１およびドレイン領域５５１としてｎ＋領域を設けてある。
図２０（Ａ）は、第２の酸化物半導体層５３２のチャネル幅方向の断面形状が四角形のデバイスモデル（以下ＤＭ１）である。図２０（Ｂ）は、第２の酸化物半導体層５３２のチャネル幅方向の断面形状が台形のデバイスモデル（以下ＤＭ２）である。図２０（Ｃ）は、第２の酸化物半導体層５３２のチャネル幅方向の断面形状が三角形のデバイスモデル（以下ＤＭ３）である。当該３つのデバイスモデルでは、第２の酸化物半導体層５３２と第１の酸化物半導体層５３１が接する領域の幅（チャネル幅（Ｗ））と第２の酸化物半導体層５３２の高さＨを同じとしている。
そのほか、当該３つのデバイスモデルの計算に用いる共通の数値は、表１に示すとおりである。なお、計算には、シノプシス社製Ｓｅｎｔａｕｒｕｓを用いた。また、トラップ準位やゲートリークは仮定していない。
また、当該デバイスモデルでは、本発明の一態様のトランジスタと同様にチャネルとなる第２の酸化物半導体層５３２を覆うようにゲート電極層５７０を設ける。第２の酸化物半導体層５３２と第１の酸化物半導体層５３１が接する面の位置と、第１の酸化物半導体層５３１の側面近傍におけるゲート電極層５７０とゲート絶縁膜５６０が接する面の位置との高さの差Ｘは全て２０ｎｍとする。
なお、第１の酸化物半導体層５３１および第３の酸化物半導体層５３３にはＩｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）のＩＧＺＯ膜、第２の酸化物半導体層５３２にはＩｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）のＩＧＺＯ膜を想定している。
図２１に上記条件を用いた計算により得られた各デバイスモデルのＩｄ−Ｖｇ特性を示す。図２１より、オン電流（Ｖｇ＝Ｖｔｈ＋１．５Ｖ時の電流値）はＤＭ３＜ＤＭ２＜ＤＭ１となっていることがわかる。一方、Ｓ値およびしきい値電圧（Ｖｔｈ）はオン電流とは逆の順が良い傾向を示している。
ここで、表２にＤＭ１のチャネル断面積、実効チャネル幅、オン電流のそれぞれを１としたときのＤＭ２およびＤＭ３の相対値を示す。なお、チャネル断面積とは第２の酸化物半導体層５３２の断面積に相当し、実効チャネル幅とは、第２の酸化物半導体層５３２の第３の酸化物半導体層５３３と接する領域の長さに相当する。
表２より、オン電流の比率は実効チャネル幅の比率に近いことがわかる。これは、オン電流が定義されるゲート電圧では、第２の酸化物半導体層５３２の表面に流れる電流の割合が高まるためである。
さらに詳細を調べるために、チャネル幅方向の断面形状が四角形、台形、三角形のデバイスモデルにおいて、チャネル断面積が等しい場合と、実効チャネル幅が等しい場合の計算を行った。
図２２（Ａ）、（Ｂ）、（Ｃ）は、チャネル断面積が等しい場合のデバイスモデルである。図２２（Ａ）は第２の酸化物半導体層５３２のチャネル幅方向の断面形状が四角形のデバイスモデル（以下ＤＭ４）である。図２２（Ｂ）は、第２の酸化物半導体層５３２のチャネル幅方向の断面形状が台形のデバイスモデル（以下ＤＭ５）である。図２２（Ｃ）は、第２の酸化物半導体層５３２のチャネル幅方向の断面形状が三角形のデバイスモデル（以下ＤＭ６）である。ＤＭ４、ＤＭ５、ＤＭ６のそれぞれのチャネル断面積をＳ１、Ｓ２、Ｓ３とするとき、Ｓ１＝Ｓ２＝Ｓ３である。また、当該３つのデバイスモデルでは、第２の酸化物半導体層５３２と第１の酸化物半導体層５３１が接する領域の幅（チャネル幅（Ｗ））は同じであるが、第２の酸化物半導体層５３２の高さＨは、ＤＭ４＜ＤＭ５＜ＤＭ６となる。このとき、実効チャネル幅は、ＤＭ４＜ＤＭ５＜ＤＭ６となる。
図２３（Ａ）、（Ｂ）、（Ｃ）は、実効チャネル幅が等しい場合のデバイスモデルである。図２３（Ａ）は第２の酸化物半導体層５３２のチャネル幅方向の断面形状が四角形のデバイスモデル（以下ＤＭ７）である。図２３（Ｂ）は、第２の酸化物半導体層５３２のチャネル幅方向の断面形状が台形のデバイスモデル（以下ＤＭ８）である。図２３（Ｃ）は、第２の酸化物半導体層５３２のチャネル幅方向の断面形状が三角形のデバイスモデル（以下ＤＭ９）である。ＤＭ７、ＤＭ８、ＤＭ９のそれぞれの実効チャネル幅をＲ１、Ｒ２、Ｒ３とするとき、Ｒ１＝Ｒ２＝Ｒ３である。また、当該３つのデバイスモデルでは、第２の酸化物半導体層５３２と第１の酸化物半導体層５３１が接する領域の幅（チャネル幅（Ｗ））は同じであるが、第２の酸化物半導体層５３２の高さＨは、ＤＭ７＜ＤＭ８＜ＤＭ９となる。このとき、チャネル断面積は、ＤＭ９＜ＤＭ８＜ＤＭ７となる。
上記形状について、ＤＭ１、ＤＭ２、ＤＭ３と同じ数値条件（第２の酸化物半導体層５３２の膜厚の違いを除く）を用いて計算を行った。
図２４にチャネル断面積が等しい場合の計算により得られた各デバイスモデルのＩｄ−Ｖｇ特性を示す。また、表３にＤＭ４の実効チャネル幅、オン電流のそれぞれを１としたときのＤＭ５およびＤＭ６の相対値を示す。
図２４および表３より、Ｓ値はおよびＶｔｈは断面形状が三角形に近づくにつれて、より良好になることがわかる。また、オン電流は、チャネル断面積ではなく、実効チャネル幅に依存することがわかる。
また、図２５に実効チャネル幅が等しい場合の計算により得られた各デバイスモデルのＩｄ−Ｖｇ特性を示す。また、表４にＤＭ７のチャネル断面積、オン電流のそれぞれを１としたときのＤＭ８およびＤＭ９の相対値を示す。
図２５および表４より、Ｓ値はおよびＶｔｈは断面形状が三角形に近づくにつれて、より良好になることがわかる。また、オン電流は、チャネル断面積ではなく、実効チャネル幅に依存することがわかる。
以上の計算結果により、実効チャネル幅を長くし、チャネル断面積を小さくすることでトランジスタの電気特性（オン電流、Ｓ値、Ｖｔｈ）を向上させることがわかる。すなわち、チャネル幅方向の断面形状は四角形よりも台形が好ましく、台形よりも三角形が好ましいこということができる。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。
（実施の形態６）
本実施の形態では、本発明の一態様のトランジスタのチャネル幅が電気特性に与える影響について計算を行った結果を説明する。
本実施の形態における計算は実施の形態５で用いたＤＭ１（四角形）およびＤＭ３（三角形）を用い、表１におけるチャネル幅（Ｗ）の範囲を１０ｎｍ乃至１００ｎｍとして行った。そのほかの条件は実施の形態５におけるＤＭ１およびＤＭ３を用いた計算と同じである。
図２６（Ａ）、（Ｂ）に計算の結果により得られたオン電流（Ｖｇ＝Ｖｔｈ＋１．５Ｖ）およびＳ値のチャネル幅（Ｗ）依存性を示す。
ＤＭ１とＤＭ３のどちらにおいてもチャネル幅（Ｗ）が小さくなるほどトランジスタ特性は向上する傾向となるが、チャネル幅が１０ｎｍまで短くなるとオン電流は低下してしまう。
したがって、本発明の一態様のトランジスタでは、チャネル幅（Ｗ）は１０ｎｍより大きく１００ｎｍ以下が好ましいといえる。
なお、酸化物半導体層のチャネル幅方向の断面形状を略三角形または略台形とするにはマスクも同時にエッチングする必要がある。そのため、チャネル幅（Ｗ）が長い場合は、当該断面形状を略三角形または略台形とすることが困難となる。したがって、チャネル幅（Ｗ）は１０ｎｍより大きく６０ｎｍ以下がより好ましく、１０ｎｍより大きく４０ｎｍ以下がさらに好ましい。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。
（実施の形態７）
本実施の形態では、本発明の一態様のトランジスタを利用した回路の一例について図面を参照して説明する。
［断面構造］
図２７（Ａ）に本発明の一態様の半導体装置の断面図を示す。図２７（Ａ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ２２００を有し、上部に第２の半導体材料を用いたトランジスタ２１００を有している。図２７（Ａ）では、第２の半導体材料を用いたトランジスタ２１００として、先の実施の形態で例示したトランジスタ１０３を適用した例を示している。なお、一点鎖線より左側がトランジスタのチャネル長方向の断面、右側がチャネル幅方向の断面である。
第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが好ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン（歪シリコン含む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体など）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料として単結晶シリコンなどを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い。
トランジスタ２２００は、ｎチャネル型のトランジスタまたはｐチャネル型のトランジスタのいずれであってもよく、回路によって適切なトランジスタを用いればよい。また、酸化物半導体を用いた本発明の一態様のトランジスタを用いるほかは、用いる材料や構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図２７（Ａ）に示す構成では、トランジスタ２２００の上部に、絶縁膜２２０１、絶縁膜２２０７を介してトランジスタ２１００が設けられている。また、トランジスタ２２００とトランジスタ２１００の間には、複数の配線２２０２が設けられている。また、各種絶縁膜に埋め込まれた複数のプラグ２２０３により、上層と下層にそれぞれ設けられた配線や電極が電気的に接続されている。また、トランジスタ２１００を覆う絶縁膜２２０４と、絶縁膜２２０４上に配線２２０５と、トランジスタ２１００の一対の電極と同一の導電膜を加工して得られた配線２２０６と、が設けられている。
このように、２種類のトランジスタを積層することにより、回路の占有面積が低減され、より高密度に複数の回路を配置することができる。
ここで、下層に設けられるトランジスタ２２００にシリコン系半導体材料を用いた場合、トランジスタ２２００の半導体膜の近傍に設けられる絶縁膜中の水素はシリコンのダングリングボンドを終端し、トランジスタ２２００の信頼性を向上させる効果がある。一方、上層に設けられるトランジスタ２１００に酸化物半導体を用いた場合、トランジスタ２１００の半導体膜の近傍に設けられる絶縁膜中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなるため、トランジスタ２１００の信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体材料を用いたトランジスタ２２００の上層に酸化物半導体を用いたトランジスタ２１００を積層して設ける場合、これらの間に水素の拡散を防止する機能を有する絶縁膜２２０７を設けることは特に効果的である。絶縁膜２２０７により、下層に水素を閉じ込めることでトランジスタ２２００の信頼性が向上することに加え、下層から上層に水素が拡散することが抑制されることでトランジスタ２１００の信頼性も同時に向上させることができる。
絶縁膜２２０７としては、例えば酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
また、酸化物半導体膜を含んで構成されるトランジスタ２１００を覆うように、トランジスタ２１００上に水素の拡散を防止する機能を有するブロック膜２２０８（トランジスタ１０１乃至トランジスタ１０３では絶縁層１８０に相当）を形成することが好ましい。ブロック膜２２０８としては、絶縁膜２２０７と同様の材料を用いることができ、特に酸化アルミニウムを適用することが好ましい。酸化アルミニウム膜は、水素、水分などの不純物および酸素の双方に対して膜を透過させない遮断（ブロッキング）効果が高い。したがって、トランジスタ２１００を覆うブロック膜２２０８として酸化アルミニウム膜を用いることで、トランジスタ２１００に含まれる酸化物半導体膜からの酸素の脱離を防止するとともに、酸化物半導体膜への水および水素の混入を防止することができる。
なお、トランジスタ２２００は、プレーナ型のトランジスタだけでなく、様々なタイプのトランジスタとすることができる。例えば、ＦＩＮ（フィン）型、ＴＲＩ−ＧＡＴＥ（トライゲート）型などのトランジスタなどとすることができる。その場合の断面図の例を、図２７（Ｄ）に示す。半導体基板２２１１の上に、絶縁膜２２１２が設けられている。半導体基板２２１１は、先端の細い凸部（フィンともいう）を有する。なお、凸部の上には、絶縁膜が設けられていてもよい。その絶縁膜は、凸部を形成するときに、半導体基板２２１１がエッチングされないようにするためのマスクとして機能するものである。なお、凸部は、先端が細くなくてもよく、例えば、略直方体の凸部であってもよいし、先端が太い凸部であってもよい。半導体基板２２１１の凸部の上には、ゲート絶縁膜２２１４が設けられ、その上には、ゲート電極２２１３が設けられている。半導体基板２２１１には、ソース領域およびドレイン領域２２１５が形成されている。なお、ここでは、半導体基板２２１１が、凸部を有する例を示したが、本発明の一態様に係る半導体装置は、これに限定されない。例えば、ＳＯＩ基板を加工して、凸部を有する半導体領域を形成しても構わない。
［回路構成例］
上記構成において、トランジスタ２１００やトランジスタ２２００の電極の接続構成を異ならせることにより、様々な回路を構成することができる。以下では、本発明の一態様の半導体装置を用いることにより実現できる回路構成の例を説明する。
〔ＣＭＯＳ回路〕
図２７（Ｂ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のトランジスタ２１００を直列に接続し、且つそれぞれのゲートを接続した、いわゆるＣＭＯＳ回路の構成を示している。
〔アナログスイッチ〕
また、図２７（Ｃ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれぞれのソースとドレインを接続した構成を示している。このような構成とすることで、いわゆるアナログスイッチとして機能させることができる。
〔記憶装置の例〕
本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図２８に示す。
図２８（Ａ）に示す半導体装置は、第１の半導体材料を用いたトランジスタ３２００と第２の半導体材料を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、上記実施の形態で説明したトランジスタを用いることができる。
図２８（Ｂ）に図２８（Ａ）に示す半導体装置の断面図を示す。当該断面図の半導体装置では、トランジスタ３３００にバックゲートを設けた構成を示しているが、バックゲートを設けない構成であってもよい。
トランジスタ３３００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ３３００は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
図２８（Ａ）において、第１の配線３００１はトランジスタ３２００のソース電極と電気的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極と電気的に接続されている。また、第３の配線３００３はトランジスタ３３００のソース電極またはドレイン電極の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲート電極と電気的に接続されている。そして、トランジスタ３２００のゲート電極は、トランジスタ３３００のソース電極またはドレイン電極の他方、および容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。
図２８（Ａ）に示す半導体装置では、トランジスタ３２００のゲート電極の電位が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極、および容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電位にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００のゲートに与えられた電荷が保持される（保持）。
トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲートの電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジスタ３２００のゲートに保持された電荷量に応じて、第２の配線３００２は異なる電位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲートにＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ３２００のゲートにＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３２００を「オン状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ３２００のゲートに与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままである。このため、第２の配線３００２の電位を判別することで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲートの状態にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線３００５に与えればよい。または、ゲートの状態にかかわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線３００５に与えればよい。
図２８（Ｃ）に示す半導体装置は、トランジスタ３２００を設けていない点で図２８（Ａ）と相違している。この場合も上記と同様の動作により情報の書き込みおよび保持動作が可能である。
次に、情報の読み出しについて説明する。トランジスタ３３００がオン状態となると、浮遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量素子３４００の電極の一方の電位（あるいは容量素子３４００に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子３４００の電極の一方の電位をＶ、容量素子３４００の容量をＣ、第３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子３４００の電極の一方の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すことができる。
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体材料が適用されたトランジスタを用い、トランジスタ３３００として第２の半導体材料が適用されたトランジスタを駆動回路上に積層して設ける構成とすればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であると言える。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先が複数のケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一態様が明確であると言える。そして、機能が特定された発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能であるものとする。そのため、例えば、能動素子（トランジスタ、ダイオードなど）、配線、受動素子（容量素子、抵抗素子など）、導電層、絶縁層、半導体層、有機材料、無機材料、部品、装置、動作方法、製造方法などが単数または複数記載された図面または文章において、その一部分を取り出して、発明の一態様を構成することが可能であるものとする。例えば、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等）を有して構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等）を抜き出して、発明の一態様を構成することは可能である。別の例としては、Ｎ個（Ｎは整数）の層を有して構成される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、Ｎ個（Ｎは整数）の要素を有して構成されるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の要素を抜き出して、発明の一態様を構成することは可能である。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。
（実施の形態８）
本実施の形態では、先の実施の形態で説明したトランジスタ、または記憶装置を含むＲＦタグについて、図２９を参照して説明する。
本実施の形態におけるＲＦタグは、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、ＲＦタグは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには極めて高い信頼性が要求される。
ＲＦタグの構成について図２９を用いて説明する。図２９は、ＲＦタグの構成例を示すブロック図である。
図２９に示すようにＲＦタグ８００は、通信器８０１（質問器、リーダ／ライタなどともいう）に接続されたアンテナ８０２から送信される無線信号８０３を受信するアンテナ８０４を有する。またＲＦタグ８００は、整流回路８０５、定電圧回路８０６、復調回路８０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有している。なお、復調回路８０７に含まれる整流作用を示すトランジスタに逆方向電流を十分に抑制することが可能な材料、例えば、酸化物半導体、が用いられた構成としてもよい。これにより、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和することを防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることができる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別される。本実施の形態に示すＲＦタグ８００は、そのいずれの方式に用いることも可能である。
次に各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたアンテナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０９のリセット信号を生成するための回路である。
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応じて変調を行うための回路である。
論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は、入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行うための回路である。
なお、上述の各回路は、必要に応じて、適宜、取捨することができる。
ここで、先の実施の形態で説明した記憶回路を、記憶回路８１０に用いることができる。本発明の一態様の記憶回路は、電源が遮断された状態であっても情報を保持できるため、ＲＦタグに好適に用いることができる。さらに本発明の一態様の記憶回路は、データの書き込みに必要な電力（電圧）が従来の不揮発性メモリに比べて著しく小さいため、データの読み出し時と書込み時の最大通信距離の差を生じさせないことも可能である。さらに、データの書き込み時に電力が不足し、誤動作または誤書込みが生じることを抑制することができる。
また、本発明の一態様の記憶回路は、不揮発性のメモリとして用いることが可能であるため、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１にデータを書き込むためのコマンドを別途用意し、ユーザが自由に書き換えできないようにしておくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷することで、作製したＲＦタグすべてについて固有番号を付与するのではなく、出荷する良品にのみ固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になることがなく出荷後の製品に対応した顧客管理が容易となる。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。
（実施の形態９）
本実施の形態では、先の実施の形態で説明した記憶装置を含むＣＰＵについて説明する。
図３０は、先の実施の形態で説明したトランジスタを少なくとも一部に用いたＣＰＵの一例の構成を示すブロック図である。
図３０に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図３０に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図３０に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
図３０に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができる。
図３０に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
図３１は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していても良い。
ここで、回路１２０２には、先の実施の形態で説明した記憶装置を用いることができる。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートには接地電位（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１２０９の第１ゲートが抵抗等の負荷を介して接地される構成とする。
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１３のオン状態またはオフ状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１４のオン状態またはオフ状態）が選択される。
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のうちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
トランジスタ１２０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力される。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
なお、図３１におけるトランジスタ１２０９では第２ゲート（第２のゲート電極：バックゲート）を有する構成を図示している。第１ゲートには制御信号ＷＥを入力し、第２ゲートには制御信号ＷＥ２を入力することができる。制御信号ＷＥ２は、一定の電位の信号とすればよい。当該一定の電位には、例えば、接地電位ＧＮＤやトランジスタ１２０９のソース電位よりも小さい電位などが選ばれる。このとき、制御信号ＷＥ２は、トランジスタ１２０９のしきい値電圧を制御するための電位信号であり、トランジスタ１２０９のＩｃｕｔをより低減することができる。また、制御信号ＷＥ２は、制御信号ＷＥと同じ電位信号であってもよい。なお、トランジスタ１２０９としては、第２ゲートを有さないトランジスタを用いることもできる。
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータに対応する信号が入力される。図３１では、回路１２０１から出力された信号が、トランジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して回路１２０１に入力される。
なお、図３１では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
また、図３１において、記憶素子１２００に用いられるトランジスタのうち、トランジスタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるトランジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外にも、チャネルが酸化物半導体層で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。
図３１における回路１２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いることができる。
本発明の一態様における半導体装置では、記憶素子１２００に電源電圧が供給されない間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８によって保持することができる。
また、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が元のデータを保持しなおすまでの時間を短くすることができる。
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（オン状態、またはオフ状態）に変換して、回路１２０２から読み出すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
本実施の形態では、記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦタグ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｔａｇ）にも応用可能である。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。
（実施の形態１０）
本実施の形態では、本発明の一態様のトランジスタを利用した表示装置の構成例について説明する。
［構成例］
図３２（Ａ）は、本発明の一態様の表示装置の上面図であり、図３２（Ｂ）は、本発明の一態様の表示装置の画素に液晶素子を適用する場合に用いることができる画素回路を説明するための回路図である。また、図３２（Ｃ）は、本発明の一態様の表示装置の画素に有機ＥＬ素子を適用する場合に用いることができる画素回路を説明するための回路図である。
画素部に配置するトランジスタは、上記実施の形態に従って形成することができる。また、当該トランジスタはｎチャネル型とすることが容易なので、駆動回路のうち、ｎチャネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同一基板上に形成する。このように、画素部や駆動回路に上記実施の形態に示すトランジスタを用いることにより、信頼性の高い表示装置を提供することができる。
アクティブマトリクス型表示装置の上面図の一例を図３２（Ａ）に示す。表示装置の基板７００上には、画素部７０１、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４を有する。画素部７０１には、複数の信号線が信号線駆動回路７０４から延伸して配置され、複数の走査線が第１の走査線駆動回路７０２、および第２の走査線駆動回路７０３から延伸して配置されている。なお走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装置の基板７００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されている。
図３２（Ａ）では、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４は、画素部７０１と同じ基板７００上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板７００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板７００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、または歩留まりの向上を図ることができる。
〔液晶表示装置〕
また、画素の回路構成の一例を図３２（Ｂ）に示す。ここでは、一例としてＶＡ型液晶表示装置の画素に適用することができる画素回路を示す。
この画素回路は、一つの画素に複数の画素電極層を有する構成に適用できる。それぞれの画素電極層は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動できるように構成されている。これにより、マルチドメイン構造に設計された画素の個々の画素電極層に印加する信号を、独立して制御できる。
トランジスタ７１６のゲート配線７１２と、トランジスタ７１７のゲート配線７１３には、異なるゲート信号を与えることができるように分離されている。一方、データ線７１４は、トランジスタ７１６とトランジスタ７１７で共通に用いられている。トランジスタ７１６とトランジスタ７１７は上記実施の形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い液晶表示装置を提供することができる。
トランジスタ７１６と電気的に接続する第１の画素電極層と、トランジスタ７１７と電気的に接続する第２の画素電極層の形状について説明する。第１の画素電極層と第２の画素電極層の形状は、スリットによって分離されている。第１の画素電極層はＶ字型に広がる形状を有し、第２の画素電極層は第１の画素電極層の外側を囲むように形成される。
トランジスタ７１６のゲート電極はゲート配線７１２と接続され、トランジスタ７１７のゲート電極はゲート配線７１３と接続されている。ゲート配線７１２とゲート配線７１３に異なるゲート信号を与えてトランジスタ７１６とトランジスタ７１７の動作タイミングを異ならせ、液晶の配向を制御できる。
また、容量配線７１０と、誘電体として機能するゲート絶縁膜と、第１の画素電極層または第２の画素電極層と電気的に接続する容量電極とで保持容量を形成してもよい。
マルチドメイン構造は、一画素に第１の液晶素子７１８と第２の液晶素子７１９を備える。第１の液晶素子７１８は第１の画素電極層と対向電極層とその間の液晶層とで構成され、第２の液晶素子７１９は第２の画素電極層と対向電極層とその間の液晶層とで構成される。
なお、図３２（Ｂ）に示す画素回路は、これに限定されない。例えば、図３２（Ｂ）に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、または論理回路などを追加してもよい。
〔有機ＥＬ表示装置〕
画素の回路構成の他の一例を図３２（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示装置の画素構造を示す。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極の一方から電子が、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
図３２（Ｃ）は、適用可能な画素回路の一例を示す図である。ここではｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。なお、本発明の一態様の金属酸化物膜は、ｎチャネル型のトランジスタのチャネル形成領域に用いることができる。また、当該画素回路は、デジタル時間階調駆動を適用することができる。
適用可能な画素回路の構成およびデジタル時間階調駆動を適用した場合の画素の動作について説明する。
画素７２０は、スイッチング用トランジスタ７２１、駆動用トランジスタ７２２、発光素子７２４および容量素子７２３を有している。スイッチング用トランジスタ７２１は、ゲート電極層が走査線７２６に接続され、第１電極（ソース電極層およびドレイン電極層の一方）が信号線７２５に接続され、第２電極（ソース電極層およびドレイン電極層の他方）が駆動用トランジスタ７２２のゲート電極層に接続されている。駆動用トランジスタ７２２は、ゲート電極層が容量素子７２３を介して電源線７２７に接続され、第１電極が電源線７２７に接続され、第２電極が発光素子７２４の第１電極（画素電極）に接続されている。発光素子７２４の第２電極は共通電極７２８に相当する。共通電極７２８は、同一基板上に形成される共通電位線と電気的に接続される。
スイッチング用トランジスタ７２１および駆動用トランジスタ７２２には他の実施の形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い有機ＥＬ表示装置を提供することができる。
発光素子７２４の第２電極（共通電極７２８）の電位は低電源電位に設定する。なお、低電源電位とは、電源線７２７に供給される高電源電位より低い電位であり、例えばＧＮＤ、０Ｖなどを低電源電位として設定することができる。発光素子７２４の順方向のしきい値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子７２４に印加することにより、発光素子７２４に電流を流して発光させる。なお、発光素子７２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。
なお、容量素子７２３は駆動用トランジスタ７２２のゲート容量を代用することにより省略できる。駆動用トランジスタ７２２のゲート容量については、チャネル形成領域とゲート電極層との間で容量が形成されていてもよい。
次に、駆動用トランジスタ７２２に入力する信号について説明する。電圧入力電圧駆動方式の場合、駆動用トランジスタ７２２が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を、駆動用トランジスタ７２２に入力する。なお、駆動用トランジスタ７２２を線形領域で動作させるために、電源線７２７の電圧よりも高い電圧を駆動用トランジスタ７２２のゲート電極層にかける。また、信号線７２５には、電源線電圧に駆動用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。
アナログ階調駆動を行う場合、駆動用トランジスタ７２２のゲート電極層に発光素子７２４の順方向電圧に駆動用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。なお、駆動用トランジスタ７２２が飽和領域で動作するようにビデオ信号を入力し、発光素子７２４に電流を流す。また、駆動用トランジスタ７２２を飽和領域で動作させるために、電源線７２７の電位を、駆動用トランジスタ７２２のゲート電位より高くする。ビデオ信号をアナログとすることで、発光素子７２４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、画素回路の構成は、図３２（Ｃ）に示す画素構成に限定されない。例えば、図３２（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタまたは論理回路などを追加してもよい。
図３２で例示した回路に上記実施の形態で例示したトランジスタを適用する場合、低電位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構成とする。さらに、制御回路等により第１のゲート電極の電位を制御し、第２のゲート電極には図示しない配線によりソース電極に与える電位よりも低い電位など、上記で例示した電位を入力可能な構成とすればよい。
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様々な素子を有することができる。表示素子、表示装置、発光素子または発光装置は、例えば、ＥＬ（エレクトロルミネッセンス）素子（有機物および無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子などの少なくとも一つを有している。これらの他にも、電気または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していても良い。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）またはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、電子粉流体、または電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。
（実施の形態１１）
本実施の形態では、本発明の一態様の半導体装置を適用した表示モジュールについて、図３３を用いて説明を行う。
図３３に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２との間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続された表示パネル８００６、バックライトユニット８００７、フレーム８００９、プリント基板８０１０、バッテリー８０１１を有する。なお、バックライトユニット８００７、バッテリー８０１１、タッチパネル８００４などは、設けられない場合もある。
本発明の一態様の半導体装置は、例えば、表示パネル８００６に用いることができる。
上部カバー８００１および下部カバー８００２は、タッチパネル８００４および表示パネル８００６のサイズに合わせて、形状や寸法を適宜変更することができる。
タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル８００６に重畳して用いることができる。また、表示パネル８００６の対向基板（封止基板）に、タッチパネル機能を持たせるようにすることも可能である。または、表示パネル８００６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。または、表示パネル８００６の各画素内にタッチセンサ用電極を設け、静電容量方式のタッチパネルとすることも可能である。
バックライトユニット８００７は、光源８００８を有する。光源８００８をバックライトユニット８００７の端部に設け、光拡散板を用いる構成としてもよい。
フレーム８００９は、表示パネル８００６の保護機能の他、プリント基板８０１０の動作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレーム８００９は、放熱板としての機能を有していてもよい。
プリント基板８０１０は、電源回路、ビデオ信号およびクロック信号を出力するための信号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であっても良いし、別途設けたバッテリー８０１１であってもよい。なお、商用電源を用いる場合には、バッテリー８０１１を省略することができる。
また、表示モジュール８０００には、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。
（実施の形態１２）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図３４に示す。
図３４（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８等を有する。なお、図３４（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図３４（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられている。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９１２との間の角度に従って、切り替える構成としても良い。また、第１表示部９１３および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図３４（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。
図３４（Ｄ）は腕時計型の情報端末であり、筐体９３１、表示部９３２、リストバンド９３３等を有する。表示部９３２はタッチパネルとなっていてもよい。
図３４（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度に従って切り替える構成としても良い。
図３４（Ｆ）は普通自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。
なお、本実施の形態は、本明細書で示す他の実施の形態または実施例と適宜組み合わせることができる。
（実施の形態１３）
本実施の形態では、本発明の一態様に係るＲＦタグの使用例について図３５を用いながら説明する。ＲＦタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図３５（Ａ）参照）、記録媒体（ＤＶＤやビデオテープ等、図３５（Ｂ）参照）、乗り物類（自転車等、図３５（Ｃ）参照）、包装用容器類（包装紙やボトル等、図３５（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図３５（Ｅ）、図３５（Ｆ）参照）等に設けて使用することができる。
本発明の一態様に係るＲＦタグ４０００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の一態様に係るＲＦタグ４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様に係るＲＦタグを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
以上のように、本発明の一態様に係わるＲＦタグを本実施の形態に挙げた各用途に用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。
本実施例では、トランジスタおよび断面観察用のサンプルを作製し、その断面観察を行った結果を説明する。
［トランジスタおよびサンプルの作製］
トランジスタおよび断面観察用のサンプルは実施の形態１で説明したトランジスタ１０３に相当する構造とした。なお、断面観察用のサンプルは第２の酸化物半導体層１３２に相当する層の形状の明瞭な観察を行うため、第３の酸化物半導体層１３３を設けない構造とし、チャネル幅方向の断面形状の異なるサンプル１乃至４を作製した。
基板としては、シリコンウェハを用い、当該シリコンウェハを熱酸化することにより熱酸化膜を形成し、当該熱酸化膜上に酸化窒化シリコン膜をプラズマＣＶＤ法により成膜した。
次に、トランジスタにおいては厚さ約１０ｎｍの第１の酸化物半導体膜と、厚さ約４０ｎｍの第２の酸化物半導体膜をスパッタ法により順に成膜した。また、断面観察用のサンプルにおいては厚さ約２０ｎｍの第１の酸化物半導体膜と、厚さ約４０ｎｍ、６０ｎｍ、９０ｎｍの第２の酸化物半導体膜をスパッタ法により順に成膜した。なお、上記膜厚は狙い値である。
次に、第２の酸化物半導体膜上にタングステン膜および有機樹脂を形成し、ネガ型のレジスト膜を形成し、レジスト膜に対して電子ビームを走査して露光し、現像処理を行うことでレジスト膜のパターンを形成した。
そして、当該レジスト膜をマスクとして、有機樹脂およびタングステン膜を選択的にエッチングした。エッチング方法は誘導結合方式のドライエッチング装置を用いた。
次に、レジスト膜および有機樹脂をアッシング工程により除去した。そして、タングステン膜をマスクとして、第１の酸化物半導体膜および第２の酸化物半導体膜を選択的にエッチングし、第１の酸化物半導体層および第２の酸化物半導体層の積層を形成した。
次に、エッチング工程によりタングステン膜を除去した。
断面観察用のサンプルにおいては、上記エッチング工程を経て完成となり、観察用に炭素膜および白金膜を上記積層を覆うように形成した。
以下においてはトランジスタの作製方法のみを説明する。上記エッチング工程の後、第２の酸化物半導体膜上にタングステン膜をスパッタ法により成膜した。そして、タングステン膜上にレジスト膜のパターンを形成し、選択的にエッチングすることでソース電極層およびドレイン電極層を形成した。
次に、第１の酸化物半導体層および第２の酸化物半導体層の積層上に厚さ５ｎｍの第３の酸化物半導体膜をスパッタ法を用いて形成した。
次に、第３の酸化物半導体膜上にゲート絶縁膜となる酸化窒化シリコン膜をプラズマＣＶＤ法により成膜した。
続いて、窒化チタン膜とタングステン膜をスパッタ法により連続して成膜した。その後、タングステン膜上にレジスト膜のパターンを形成した。
次に、上記窒化チタン膜とタングステン膜をレジスト膜を用いて選択的にエッチングすることによりゲート電極層を形成し、当該ゲート電極層をマスクとしてゲート絶縁膜および第３の酸化物半導体膜をエッチングし、第３の酸化物半導体層を形成した。
次に、絶縁層として酸化アルミニウム膜および酸化窒化シリコン膜を成膜した。
以上の工程により、トランジスタおよび断面観察用のサンプル１乃至４を作製した。
［断面観察］
作製したトランジスタおよびサンプル１乃至４について、走査透過電子顕微鏡（ＳＴＥＭ：Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による断面観察を行った。
図３６にトランジスタ（トランジスタ１０３に相当）のチャネル長方向の断面写真を示す。当該断面写真は、図８（Ｂ）に相当する。
図３７（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）にサンプル１乃至４のチャネル幅方向の断面写真を示す。当該断面写真は、図９（Ａ）または図９（Ｂ）に示す断面図に相当する。また、断面形状の詳細な説明は図１０を参照することができる。
図３７（Ａ）に示すサンプル１の断面写真では、狙い値４０ｎｍで成膜した第２の酸化物半導体層を前述した方法でエッチングすることで略台形の断面形状が得られていることがわかる。当該断面形状は、図１０（Ｃ）に近い形状といえる。
また、断面写真から、第２の酸化物半導体層の第１の酸化物半導体層と接する領域の長さｍは３６ｎｍであり、第２の酸化物半導体層の高さｎは３６ｎｍであった。一方、サンプル１の断面写真を画像処理することにより算出した当該長さＱは９１ｎｍであった。数式（２２）より、８０．５ｎｍ≦Ｑ＜１０８ｎｍ、数式（２３）より、８０．５ｎｍ≦Ｑ≦９２．２ｎｍであることから、サンプル１は本発明の一態様のトランジスタに適した形状となっていることが確認できた。
図３７（Ｂ）に示すサンプル２の断面写真では、狙い値６０ｎｍで成膜した第２の酸化物半導体層を前述した方法でエッチングすることで略台形の断面形状が得られていることがわかる。当該断面形状は、図１０（Ｂ）に近い形状といえる。
また、断面写真から、第２の酸化物半導体層の第１の酸化物半導体層と接する領域の長さｍは５４ｎｍであり、第２の酸化物半導体層の高さｎは６０ｎｍであった。一方、サンプル２の断面写真を画像処理することにより算出した当該長さＱは１４２ｎｍであった。数式（２３）より、１３２ｎｍ≦Ｑ＜１５３ｎｍ、数式（２４）より、１３２ｎｍ≦Ｑ≦１４５ｎｍであることから、サンプル２は本発明の一態様のトランジスタに適した形状となっていることが確認できた。
図３７（Ｃ）に示すサンプル３の断面写真では、狙い値６０ｎｍで成膜した第２の酸化物半導体層を前述した方法でエッチングすることで略三角形の断面形状が得られていることがわかる。当該断面形状は、図１０（Ａ）に近い形状といえる。
また、断面写真から、第２の酸化物半導体層の第１の酸化物半導体層と接する領域の長さｍは４６ｎｍであり、第２の酸化物半導体層の高さｎは６２ｎｍであった。一方、サンプル３の断面写真を画像処理することにより算出した当該長さＱは１３９ｎｍであった。数式（２４）より、１３２ｎｍ≦Ｑ≦１４３ｎｍであることから、サンプル３は本発明の一態様のトランジスタに適した形状となっていることが確認できた。
図３７（Ｄ）に示すサンプル４の断面写真では、狙い値９０ｎｍで成膜した第２の酸化物半導体層を前述した方法でエッチングすることで略三角形の断面形状が得られていることがわかる。当該断面形状は、図１０（Ａ）に近い形状といえる。
また、断面写真から、第２の酸化物半導体層の第１の酸化物半導体層と接する領域の長さｍは５３ｎｍであり、第２の酸化物半導体層の高さｎは９１ｎｍであった。一方、サンプル４の断面写真を画像処理することにより算出した当該長さＱは１９７ｎｍであった。数式（２４）より、１８９ｎｍ≦Ｑ≦２０３ｎｍであることから、サンプル４は本発明の一態様のトランジスタに適した形状となっていることが確認できた。
以上の実施例の結果により、本発明の一態様のトランジスタを形成できることが確かめられた。
なお、本実施例は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
１０ 電子銃室
１２ 光学系
１４ 試料室
１６ 光学系
１８ カメラ
２０ 観察室
２２ フィルム室
２４ 電子
２８ 物質
３２ 蛍光板
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ トランジスタ
１１０ 基板
１２０ 絶縁層
１３０ 酸化物半導体層
１３１ 酸化物半導体層
１３１ａ 酸化物半導体膜
１３２ 酸化物半導体層
１３２ａ 酸化物半導体膜
１３３ 酸化物半導体層
１３３ａ 酸化物半導体膜
１３５ オフセット領域
１４０ ソース電極層
１５０ ドレイン電極層
１４１ ソース領域
１５１ ドレイン領域
１４２ 配線
１５２ 配線
１６０ ゲート絶縁膜
１７０ ゲート電極層
１７０ａ 導電膜
１７２ 導電膜
１８０ 絶縁層
１８５ 絶縁層
１９０ レジストマスク
１９１ 領域
１９２ 領域
５２０ 絶縁層
５３０ 酸化物半導体層
５３１ 酸化物半導体層
５３２ 酸化物半導体層
５３３ 酸化物半導体層
５４０ ソース電極層
５４１ ソース領域
５５０ ドレイン電極層
５５１ ドレイン領域
５６０ ゲート絶縁膜
５７０ ゲート電極層
７００ 基板
７０１ 画素部
７０２ 走査線駆動回路
７０３ 走査線駆動回路
７０４ 信号線駆動回路
７１０ 容量配線
７１２ ゲート配線
７１３ ゲート配線
７１４ データ線
７１６ トランジスタ
７１７ トランジスタ
７１８ 液晶素子
７１９ 液晶素子
７２０ 画素
７２１ スイッチング用トランジスタ
７２２ 駆動用トランジスタ
７２３ 容量素子
７２４ 発光素子
７２５ 信号線
７２６ 走査線
７２７ 電源線
７２８ 共通電極
８００ ＲＦタグ
８０１ 通信器
８０２ アンテナ
８０３ 無線信号
８０４ アンテナ
８０５ 整流回路
８０６ 定電圧回路
８０７ 復調回路
８０８ 変調回路
８０９ 論理回路
８１０ 記憶回路
８１１ ＲＯＭ
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 接続部
９１６ 操作キー
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 表示部
９３３ リストバンド
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶素子
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路
２１００ トランジスタ
２２００ トランジスタ
２２０１ 絶縁膜
２２０２ 配線
２２０３ プラグ
２２０４ 絶縁膜
２２０５ 配線
２２０６ 配線
２２０７ 絶縁膜
２２０８ ブロック膜
２２１１ 半導体基板
２２１２ 絶縁膜
２２１３ ゲート電極
２２１４ ゲート絶縁膜
２２１５ ドレイン領域
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３２００ トランジスタ
３３００ トランジスタ
３４００ 容量素子
４０００ ＲＦタグ
８０００ 表示モジュール
８００１ 上部カバー
８００２ 下部カバー
８００３ ＦＰＣ
８００４ タッチパネル
８００５ ＦＰＣ
８００６ 表示パネル
８００７ バックライトユニット
８００８ 光源
８００９ フレーム
８０１０ プリント基板
８０１１ バッテリー

Claims (17)

  1. 絶縁層と、
    前記絶縁層上の半導体層と、
    前記半導体層と電気的に接続するソース電極層およびドレイン電極層と、
    前記半導体層、前記ソース電極層および前記ドレイン電極層上のゲート絶縁膜と、
    前記半導体層の一部、前記ソース電極層の一部および前記ドレイン電極層の一部と前記ゲート絶縁膜を介して重なるゲート電極層と、
    を有し、
    チャネル幅方向の断面において、
    前記半導体層の前記絶縁層と接する辺の長さをａとし、
    前記半導体層の高さをｂとするとき、
    前記半導体層と前記ゲート絶縁膜が接している領域の長さＤは、下記数式（１）の範囲であることを特徴とする半導体装置。
  2. 請求項１において、前記半導体層の前記絶縁層と接する辺の長さａは、１０ｎｍより大きく１００ｎｍ以下であることを特徴とする半導体装置。
  3. 請求項１または２において、前記半導体層の高さｂは、１０ｎｍ以上２００ｎｍ以下であることを特徴とする半導体装置。
  4. 請求項１乃至３のいずれか一項において、前記半導体層は酸化物半導体層であることを特徴とする半導体装置。
  5. 請求項４において、前記酸化物半導体層はｃ軸に配向する結晶を有することを特徴とする半導体装置。
  6. 請求項１乃至５のいずれか一項において、前記絶縁層を介して前記半導体層と重なる導電層が形成されていることを特徴とする半導体装置。
  7. 絶縁層と、
    前記絶縁層上に第１の半導体層、第２の半導体層および第３の半導体層の順で形成された積層と、
    前記積層と電気的に接続するソース電極層およびドレイン電極層と、
    前記積層、前記ソース電極層および前記ドレイン電極層上のゲート絶縁膜と、
    前記積層の一部、前記ソース電極層の一部および前記ドレイン電極層の一部と前記ゲート絶縁膜を介して重なるゲート電極層と、
    を有し、
    チャネル幅方向の断面において、
    前記第２の半導体層の前記第１の半導体層と接する辺の長さをｆとし、
    前記第２の半導体層の高さをｇとするとき、
    前記第２の半導体層が前記ゲート絶縁膜および前記第３の半導体層と接している領域の長さＪは、下記数式（２）の範囲であることを特徴とする半導体装置。
  8. 請求項７において、前記第２の半導体層の前記第１の半導体層と接する辺の長さｆは、１０ｎｍより大きく１００ｎｍ以下であることを特徴とする半導体装置。
  9. 請求項７または８において、前記第２の半導体層の高さｇは、１０ｎｍ以上２００ｎｍ以下であることを特徴とする半導体装置。
  10. 請求項７乃至９のいずれか一項において、前記絶縁層を介して前記積層と重なる導電層が形成されていることを特徴とする半導体装置。
  11. 絶縁層と、
    前記絶縁層上の第１の半導体層、第２の半導体層の順で形成された積層と、
    前記積層の一部と電気的に接続するソース電極層およびドレイン電極層と、
    前記積層の一部、前記ソース電極層の一部、および前記ドレイン電極層の一部を覆う第３の半導体層と、
    前記積層の一部、前記ソース電極層の一部、前記ドレイン電極層の一部、前記第３の半導体層と重なるゲート絶縁膜およびゲート電極層と、
    を有し、
    チャネル幅方向の断面において、
    前記第２の半導体層の前記第１の半導体層と接する辺の長さをｍとし、
    前記第２の半導体層の高さをｎとするとき、
    前記第２の半導体層と前記第３の半導体層が接している領域の長さＱは、下記数式（３）の範囲であることを特徴とする半導体装置。
  12. 請求項１１において、前記第２の半導体層の前記第１の半導体層と接する辺の長さｍは、１０ｎｍより大きく１００ｎｍ以下であることを特徴とする半導体装置。
  13. 請求項１１または１２において、前記第２の半導体層の高さｎは、１０ｎｍ以上２００ｎｍ以下であることを特徴とする半導体装置。
  14. 請求項１１乃至１３のいずれか一項において、前記絶縁層を介して前記積層と重なる導電層が形成されていることを特徴とする半導体装置。
  15. 請求項７乃至１４のいずれか一項において、前記第１の半導体層乃至前記第３の半導体層のそれぞれは第１の酸化物半導体層乃至第３の酸化物半導体層であることを特徴とする半導体装置。
  16. 請求項１５において、前記第１の酸化物半導体層乃至前記第３の酸化物半導体層は、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）であり、前記第１の酸化物半導体層および前記第３の酸化物半導体層は、Ｉｎに対するＭの原子数比が前記第２の酸化物半導体層よりも大きいことを特徴とする半導体装置。
  17. 請求項１５または１６において、前記第１の酸化物半導体層乃至前記第３の酸化物半導体層は、ｃ軸に配向する結晶を有することを特徴とする半導体装置。
JP2014254918A 2013-12-18 2014-12-17 トランジスタ Active JP6556446B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014254918A JP6556446B2 (ja) 2013-12-18 2014-12-17 トランジスタ

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2013261600 2013-12-18
JP2013261600 2013-12-18
JP2014254918A JP6556446B2 (ja) 2013-12-18 2014-12-17 トランジスタ

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2019128664A Division JP6880115B2 (ja) 2013-12-18 2019-07-10 トランジスタ

Publications (3)

Publication Number Publication Date
JP2015135959A true JP2015135959A (ja) 2015-07-27
JP2015135959A5 JP2015135959A5 (ja) 2018-01-25
JP6556446B2 JP6556446B2 (ja) 2019-08-07

Family

ID=53192919

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2014254918A Active JP6556446B2 (ja) 2013-12-18 2014-12-17 トランジスタ
JP2019128664A Active JP6880115B2 (ja) 2013-12-18 2019-07-10 トランジスタ

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2019128664A Active JP6880115B2 (ja) 2013-12-18 2019-07-10 トランジスタ

Country Status (6)

Country Link
US (2) US9287410B2 (ja)
JP (2) JP6556446B2 (ja)
KR (1) KR102316284B1 (ja)
CN (2) CN111799335A (ja)
DE (1) DE102014225301A1 (ja)
TW (1) TWI642186B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017041536A (ja) * 2015-08-20 2017-02-23 株式会社ジャパンディスプレイ 半導体装置及び半導体装置の製造方法
JP2020198434A (ja) * 2015-08-21 2020-12-10 株式会社半導体エネルギー研究所 半導体装置

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101968855B1 (ko) 2009-06-30 2019-04-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
US9882014B2 (en) 2013-11-29 2018-01-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI642186B (zh) * 2013-12-18 2018-11-21 日商半導體能源研究所股份有限公司 半導體裝置
TWI721409B (zh) 2013-12-19 2021-03-11 日商半導體能源研究所股份有限公司 半導體裝置
JP6488124B2 (ja) 2013-12-27 2019-03-20 株式会社半導体エネルギー研究所 半導体装置
TWI663726B (zh) 2014-05-30 2019-06-21 Semiconductor Energy Laboratory Co., Ltd. 半導體裝置、模組及電子裝置
KR20160114511A (ko) 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
TWI695513B (zh) * 2015-03-27 2020-06-01 日商半導體能源研究所股份有限公司 半導體裝置及電子裝置
US9806200B2 (en) 2015-03-27 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN106158857B (zh) * 2015-04-21 2020-12-22 联华电子股份有限公司 半导体元件及其制作方法
KR102618850B1 (ko) * 2015-09-10 2023-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 촬상 장치, 모듈, 전자 기기, 및 촬상 장치의 동작 방법
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
KR20180123028A (ko) 2016-03-11 2018-11-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장비, 상기 반도체 장치의 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치
KR102308648B1 (ko) 2016-03-22 2021-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 상기 반도체 장치를 포함하는 표시 장치
JP6921780B2 (ja) 2018-04-13 2021-08-18 ルネサスエレクトロニクス株式会社 半導体装置
KR20210009000A (ko) * 2019-07-16 2021-01-26 삼성전자주식회사 반도체 장치
CN113838801B (zh) * 2020-06-24 2024-10-22 京东方科技集团股份有限公司 半导体基板的制造方法和半导体基板
CN114334828B (zh) * 2020-10-10 2024-10-15 长鑫存储技术有限公司 半导体器件制造方法、半导体器件及存储器
WO2023073404A1 (en) 2021-10-27 2023-05-04 Silanna UV Technologies Pte Ltd Methods and systems for heating a wide bandgap substrate
WO2023084274A1 (en) 2021-11-10 2023-05-19 Silanna UV Technologies Pte Ltd Epitaxial oxide materials, structures, and devices
CN118369767A (zh) 2021-11-10 2024-07-19 斯兰纳Uv科技有限公司 外延氧化物材料、结构和装置
WO2023084275A1 (en) * 2021-11-10 2023-05-19 Silanna UV Technologies Pte Ltd Ultrawide bandgap semiconductor devices including magnesium germanium oxides

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002151688A (ja) * 2000-08-28 2002-05-24 Mitsubishi Electric Corp Ｍｏｓ型半導体装置およびその製造方法
JP2005167163A (ja) * 2003-12-05 2005-06-23 National Institute Of Advanced Industrial & Technology 二重ゲート電界効果トランジスタ
JP2010067954A (ja) * 2008-08-14 2010-03-25 Fujifilm Corp 薄膜電界効果型トランジスタ
JP2011124360A (ja) * 2009-12-10 2011-06-23 Fujifilm Corp 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
JP2011228695A (ja) * 2010-04-02 2011-11-10 Semiconductor Energy Lab Co Ltd 半導体装置
US20120146713A1 (en) * 2010-12-10 2012-06-14 Samsung Electronics Co., Ltd. Transistors And Electronic Devices Including The Same
JP2013048216A (ja) * 2011-07-22 2013-03-07 Semiconductor Energy Lab Co Ltd 半導体装置
JP2013168646A (ja) * 2012-01-20 2013-08-29 Semiconductor Energy Lab Co Ltd 半導体装置

Family Cites Families (142)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
FR2648623B1 (fr) 1989-06-19 1994-07-08 France Etat Structure de transistor mos sur isolant avec prise de caisson reliee a la source et procede de fabrication
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US5821766A (en) * 1996-02-20 1998-10-13 Hyundai Electronics Industries Co., Ltd. Method and apparatus for measuring the metallurgical channel length of a semiconductor device
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP3492526B2 (ja) * 1998-08-14 2004-02-03 モトローラ株式会社 Ｍｏｓｆｅｔの電気的特性の特性化方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7358121B2 (en) 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US6821834B2 (en) 2002-12-04 2004-11-23 Yoshiyuki Ando Ion implantation methods and transistor cell layout for fin type transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
US6750673B1 (en) * 2003-04-10 2004-06-15 United Microelectronics Corp. Method for measuring an effective channel length of a MOSFET
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4865331B2 (ja) * 2003-10-20 2012-02-01 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US20070194379A1 (en) 2004-03-12 2007-08-23 Japan Science And Technology Agency Amorphous Oxide And Thin Film Transistor
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7872259B2 (en) 2004-11-10 2011-01-18 Canon Kabushiki Kaisha Light-emitting device
EP2453480A2 (en) 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI390735B (zh) 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
US20080277739A1 (en) 2005-10-25 2008-11-13 Nxp B.V. Finfet Transistors
KR101103374B1 (ko) 2005-11-15 2012-01-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP5111802B2 (ja) * 2006-07-20 2013-01-09 三菱電機株式会社 薄膜トランジスタ基板、及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
US20110147840A1 (en) 2009-12-23 2011-06-23 Cea Stephen M Wrap-around contacts for finfet and tri-gate devices
US8884282B2 (en) 2010-04-02 2014-11-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI562379B (en) 2010-11-30 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing semiconductor device
KR20240025046A (ko) 2010-12-03 2024-02-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
TWI570920B (zh) * 2011-01-26 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US8659015B2 (en) * 2011-03-04 2014-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI538215B (zh) 2011-03-25 2016-06-11 半導體能源研究所股份有限公司 場效電晶體及包含該場效電晶體之記憶體與半導體電路
US9012905B2 (en) * 2011-04-08 2015-04-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor comprising oxide semiconductor and method for manufacturing the same
JP6014362B2 (ja) * 2011-05-19 2016-10-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5936908B2 (ja) * 2011-05-20 2016-06-22 株式会社半導体エネルギー研究所 パリティビット出力回路およびパリティチェック回路
US8637359B2 (en) 2011-06-10 2014-01-28 International Business Machines Corporation Fin-last replacement metal gate FinFET process
US8952377B2 (en) 2011-07-08 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8847220B2 (en) * 2011-07-15 2014-09-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4982620B1 (ja) * 2011-07-29 2012-07-25 富士フイルム株式会社 電界効果型トランジスタの製造方法、並びに、電界効果型トランジスタ、表示装置、イメージセンサ及びｘ線センサ
US8426283B1 (en) 2011-11-10 2013-04-23 United Microelectronics Corp. Method of fabricating a double-gate transistor and a tri-gate transistor on a common substrate
CN103187445B (zh) * 2011-12-30 2016-06-29 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其形成方法
KR102103913B1 (ko) 2012-01-10 2020-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US8969867B2 (en) * 2012-01-18 2015-03-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5939812B2 (ja) * 2012-01-26 2016-06-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8492228B1 (en) 2012-07-12 2013-07-23 International Business Machines Corporation Field effect transistor devices having thick gate dielectric layers and thin gate dielectric layers
CN104823283B (zh) 2012-11-30 2018-04-27 株式会社半导体能源研究所 半导体装置
TWI644433B (zh) 2013-03-13 2018-12-11 半導體能源研究所股份有限公司 半導體裝置
JP6400336B2 (ja) 2013-06-05 2018-10-03 株式会社半導体エネルギー研究所 半導体装置
US9006736B2 (en) 2013-07-12 2015-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6322503B2 (ja) 2013-07-16 2018-05-09 株式会社半導体エネルギー研究所 半導体装置
US9590109B2 (en) 2013-08-30 2017-03-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6401977B2 (ja) 2013-09-06 2018-10-10 株式会社半導体エネルギー研究所 半導体装置
US9461126B2 (en) 2013-09-13 2016-10-04 Semiconductor Energy Laboratory Co., Ltd. Transistor, clocked inverter circuit, sequential circuit, and semiconductor device including sequential circuit
JP6438727B2 (ja) 2013-10-11 2018-12-19 株式会社半導体エネルギー研究所 半導体装置および半導体装置の作製方法
DE102014220672A1 (de) 2013-10-22 2015-05-07 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
TWI642186B (zh) * 2013-12-18 2018-11-21 日商半導體能源研究所股份有限公司 半導體裝置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002151688A (ja) * 2000-08-28 2002-05-24 Mitsubishi Electric Corp Ｍｏｓ型半導体装置およびその製造方法
JP2005167163A (ja) * 2003-12-05 2005-06-23 National Institute Of Advanced Industrial & Technology 二重ゲート電界効果トランジスタ
JP2010067954A (ja) * 2008-08-14 2010-03-25 Fujifilm Corp 薄膜電界効果型トランジスタ
JP2011124360A (ja) * 2009-12-10 2011-06-23 Fujifilm Corp 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
JP2011228695A (ja) * 2010-04-02 2011-11-10 Semiconductor Energy Lab Co Ltd 半導体装置
US20120146713A1 (en) * 2010-12-10 2012-06-14 Samsung Electronics Co., Ltd. Transistors And Electronic Devices Including The Same
JP2013048216A (ja) * 2011-07-22 2013-03-07 Semiconductor Energy Lab Co Ltd 半導体装置
JP2013168646A (ja) * 2012-01-20 2013-08-29 Semiconductor Energy Lab Co Ltd 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017041536A (ja) * 2015-08-20 2017-02-23 株式会社ジャパンディスプレイ 半導体装置及び半導体装置の製造方法
JP2020198434A (ja) * 2015-08-21 2020-12-10 株式会社半導体エネルギー研究所 半導体装置

Also Published As

Publication number Publication date
KR102316284B1 (ko) 2021-10-21
CN104733512A (zh) 2015-06-24
KR20150071664A (ko) 2015-06-26
CN111799335A (zh) 2020-10-20
US9287410B2 (en) 2016-03-15
TW201530762A (zh) 2015-08-01
JP6880115B2 (ja) 2021-06-02
TWI642186B (zh) 2018-11-21
US20160190347A1 (en) 2016-06-30
US20150171222A1 (en) 2015-06-18
JP6556446B2 (ja) 2019-08-07
JP2019212916A (ja) 2019-12-12
DE102014225301A1 (de) 2015-06-18
US9842940B2 (en) 2017-12-12

Similar Documents

Publication Publication Date Title
JP6556446B2 (ja) トランジスタ
JP6514512B2 (ja) 半導体装置
JP6517030B2 (ja) 半導体装置
JP6630497B2 (ja) 半導体装置
JP6440457B2 (ja) 半導体装置
JP2021036607A (ja) トランジスタ
JP6463117B2 (ja) 半導体装置
JP6480761B2 (ja) 半導体装置の作製方法
JP6457235B2 (ja) 半導体装置
JP2016001722A (ja) 半導体装置及び該半導体装置を含む電子機器
JP6537341B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171207

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20171207

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180808

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180821

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181016

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190402

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190528

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190611

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190710

R150 Certificate of patent or registration of utility model

Ref document number: 6556446

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250