CN111799335A - 半导体装置 - Google Patents
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Abstract
本发明提供一种具有良好的电特性的半导体装置。该半导体装置包括：绝缘层；绝缘层上的半导体层；与半导体层电连接的源电极层及漏电极层；半导体层、源电极层以及漏电极层上的栅极绝缘膜；以及隔着栅极绝缘膜与部分半导体层、部分源电极层以及部分漏电极层重叠的栅电极层，其中半导体层的沟道宽度方向上的截面为大致三角形或大致梯形，以使实效的沟道宽度短于截面为四边形的情况。
Description
本发明申请是申请号为201410800319.2，申请日为2014年12月18日，名称为“半导体装置”的发明专利申请的分案申请。
技术领域
本发明涉及一种物体、方法或者制造方法。另外，本发明涉及一种工序(process)、机器(machine)、产品(manufacture)或者组合物(composition of matter)。本发明的一个方式尤其涉及一种半导体装置、显示装置、发光装置、存储装置、运算装置、拍摄装置、上述装置的驱动方法或者上述装置的制造方法。
在本说明书等中，半导体装置是指能够通过利用半导体特性而工作的所有装置。晶体管、半导体电路为半导体装置的一个方式。另外,存储装置、显示装置、电子设备有时包含半导体装置。
背景技术
通过利用形成在具有绝缘表面的衬底上的半导体薄膜构成晶体管的技术受到关注。该晶体管被广泛地应用于如集成电路(IC)及图像显示装置(也简称为显示装置)等的电子器件。作为可以应用于晶体管的半导体薄膜，硅类半导体材料被周知。另外，作为其他材料，氧化物半导体受到注目。
例如，公开了作为氧化物半导体使用氧化锌或In-Ga-Zn类氧化物半导体制造晶体管的技术(参照专利文献1及专利文献2)。
近年来，随着电子设备的高性能化、小型化或轻量化，对高密度地集成有被微型化的晶体管等半导体元件的集成电路的要求得到提高。
[专利文献1]日本专利申请公开2007-123861号公报
[专利文献2]日本专利申请公开2007-96055号公报
发明内容
本发明的一个方式的目的之一是使半导体装置具有良好的电特性。本发明的一个方式的其他目的之一是提供一种适合于微型化的半导体装置。本发明的一个方式的其他目的之一是提供一种集成度高的半导体装置。本发明的一个方式的其他目的之一是提供一种低功耗的半导体装置。本发明的一个方式的其他目的之一是提供一种可靠性高的半导体装置。本发明的一个方式的其他目的之一是提供一种在关闭电源的状态下也能保持数据的半导体装置。本发明的一个方式的其他目的之一是提供一种新颖的半导体装置。
注意，这些目的的记载不妨碍其他目的的存在。另外，本发明的一个方式并不一定必须要得到所有上述目的。另外，可以从说明书、附图、权利要求书等的记载得知并推出上述以外的目的。
本发明的一个方式涉及一种在沟道形成区域中具有氧化物半导体层的晶体管，该晶体管的特征在于该氧化物半导体层的沟道宽度(W)方向上的截面形状。
本发明的一个方式是一种半导体装置，包括：绝缘层；绝缘层上的半导体层；与半导体层电连接的源电极层及漏电极层；半导体层、源电极层以及漏电极层上的栅极绝缘膜；以及隔着栅极绝缘膜与部分半导体层、部分源电极层以及部分漏电极层重叠的栅电极层，其中从沟道宽度方向上的截面来看，在以a和b分别表示半导体层接触于绝缘层的一边的长度和半导体层的高度时，半导体层与栅极绝缘膜相接触的区域的长度D在下述算式(1)的范围内。
上述半导体层接触于绝缘层的一边的长度a优选大于10nm且为100nm以下。
半导体层的高度b优选为10nm以上且200nm以下。
半导体层可以使用氧化物半导体层。
上述氧化物半导体层优选具有c轴取向的结晶。
在上述结构中，也可以形成有隔着绝缘层与半导体层重叠的导电层。
另外，本发明的一个方式是一种半导体装置，包括：绝缘层；绝缘层上依次形成的第一半导体层、第二半导体层以及第三半导体层的叠层；与叠层电连接的源电极层及漏电极层；叠层、源电极层以及漏电极层上的栅极绝缘膜；以及隔着栅极绝缘膜与部分叠层、部分源电极层以及部分漏电极层重叠的栅电极层，其中从沟道宽度方向上的截面来看，在以f和g分别表示第二半导体层接触于第一半导体层的一边的长度和第二半导体层的高度时，第二半导体层接触于栅极绝缘膜及第三半导体层的区域的长度J在下述算式(2)的范围内。
注意，在本说明书等中使用的“第一”、“第二”等序数词是为了方便识别构成要素而附的，而不是为了在数目上进行限定。
上述第二半导体层接触于第一半导体层的一边的长度f优选大于10nm且为100nm以下。
第二半导体层的高度g优选为10nm以上且200nm以下。
在上述结构中，也可以形成有隔着绝缘层与叠层重叠的导电层。
另外，本发明的一个方式是一种半导体装置，包括：绝缘层；绝缘层上依次形成的第一半导体层及第二半导体层的叠层；与叠层的一部分电连接的源电极层及漏电极层；覆盖部分叠层、部分源电极层以及部分漏电极层的第三半导体层；以及与部分叠层、部分源电极层、部分漏电极层及第三半导体层重叠的栅极绝缘膜及栅电极层，其中从沟道宽度方向上的截面来看，在以m和n分别表示第二半导体层接触于第一半导体层的一边的长度和第二半导体层的高度时，第二半导体层与第三半导体层相接触的区域的长度Q在下述算式(3)的范围内。
上述第二半导体层接触于第一半导体层的一边的长度m优选大于10nm且为100nm以下。
第二半导体层的高度n优选为10nm以上且200nm以下。
在上述结构中，也可以形成有隔着绝缘层与叠层重叠的导电层。
上述两种方式中的第一半导体层至第三半导体层也可以分别为第一氧化物半导体层至第三氧化物半导体层。
第一氧化物半导体层至第三氧化物半导体层优选为In-M-Zn氧化物(M为Al、Ti、Ga、Sn、Y、Zr、La、Ce、Nd或Hf)，第一氧化物半导体层及第三氧化物半导体层中的相对于In的M原子个数比高于第二氧化物半导体层。
上述第一氧化物半导体层至第三氧化物半导体层具有c轴取向的结晶。
通过使用本发明的一个方式，可以使半导体装置具有良好的电特性。另外，可以提供一种适合于微型化的半导体装置。另外，可以提供一种集成度高的半导体装置。另外，可以提供一种低功耗的半导体装置。可以提供一种可靠性高的半导体装置。可以提供一种在关闭电源的状态下也能保持数据的半导体装置。可以提供一种新颖的半导体装置。
注意，这些效果的记载不妨碍其他效果的存在。另外，本发明的一个方式并不一定必须要具有所有上述效果。另外，可以从说明书、附图、权利要求书等的记载得知并推出上述以外的效果。
附图说明
图1A和1B是说明晶体管的俯视图及截面图；
图2A和2B是说明晶体管的沟道宽度方向上的截面的图；
图3A至3D是说明晶体管的沟道宽度方向上的截面的图；
图4A和4B是说明晶体管的截面图；
图5A和5B是说明晶体管的俯视图及截面图；
图6A和6B是说明晶体管的沟道宽度方向上的截面的图；
图7A至7D是说明晶体管的沟道宽度方向上的截面的图；
图8A和8B是说明晶体管的俯视图及截面图；
图9A和9B是说明晶体管的沟道宽度方向上的截面的图；
图10A至10D是说明晶体管的沟道宽度方向上的截面的图；
图11A至11C是说明晶体管的制造方法的图；
图12A至12C是说明晶体管的制造方法的图；
图13A至13C是说明晶体管的制造方法的图；
图14A至14C是说明晶体管的制造方法的图；
图15是说明晶体管的截面图；
图16A至16C是氧化物半导体的截面TEM图像及局部的傅立叶变换图像；
图17A至17D是示出氧化物半导体膜的纳米束电子衍射图案的图及示出透射电子衍射测定装置的一个例子的图；
图18A至18C是示出利用透射电子衍射测定的结构分析的一个例子的图及平面TEM图像；
图19A和19B是说明器件模型的俯视图及截面图；
图20A至20C是说明器件模型的截面图；
图21是示出器件模型的Id-Vg特性的图；
图22A至22C是说明器件模型的截面图；
图23A至23C是说明器件模型的截面图；
图24是示出器件模型的Id-Vg特性的图；
图25是示出器件模型的Id-Vg特性的图；
图26A和26B是说明通态电流(on-state current)及S值的沟道宽度依赖性的计算结果的图；
图27A至27D是半导体装置的截面图及电路图；
图28A至28C是存储装置的电路图及截面图；
图29是说明RF标签的结构例的图；
图30是说明CPU的结构例的图；
图31是存储元件的电路图；
图32A至32C是说明显示装置的结构例的图及像素的电路图；
图33是说明显示模块的图；
图34A至34F是说明电子设备的图；
图35A至35F是说明RF标签的使用例子的图；
图36是晶体管的截面TEM照片；
图37A至37D是样品的截面TEM照片；
图38A和38B是说明晶体管的俯视图及截面图；
图39A和39B是说明晶体管的俯视图及截面图；
图40A和40B是说明晶体管的俯视图及截面图；
图41A和41B是说明晶体管的俯视图及截面图；
图42A和42B是说明晶体管的截面图；
图43A和43B是说明晶体管的俯视图及截面图；
图44A和44B是说明晶体管的俯视图及截面图；
图45A和45B是说明晶体管的俯视图及截面图；
图46A和46B是说明晶体管的俯视图及截面图；
图47A和47B是说明晶体管的俯视图及截面图；
图48A和48B是说明晶体管的俯视图及截面图；
图49A和49B是说明晶体管的俯视图及截面图。
具体实施方式
参照附图对实施方式进行详细说明。注意，本发明不局限于以下说明，所属技术领域的普通技术人员可以很容易地理解一个事实就是，本发明的方式及详细内容在不脱离本发明的宗旨及其范围的情况下可以被变换为各种各样的形式。因此，本发明不应该被解释为仅限定于以下所示的实施方式的记载内容中。注意，在以下说明的发明的结构中，有时在不同的附图中共同使用相同的附图标记来表示相同的部分或具有相同功能的部分，而省略其重复说明。注意，有时在不同的附图中适当地省略或改变相同构成要素的阴影。
例如，在本说明书等中，当明确地记载为“X与Y连接”时，即在本说明书等中公开了如下情况：X与Y电连接的情况；X与Y在功能上连接的情况；以及X与Y直接连接的情况。因此，不局限于诸如附图或文中所示的连接关系这样的规定的连接关系，附图或文中所示的连接关系以外的连接关系也在本说明书等中公开了。
这里，X和Y为对象物(例如，装置、元件、电路、布线、电极、端子、导电膜和层等)。
作为X与Y直接连接的情况的一个例子，可以举出在X与Y之间没有连接能够电连接X与Y的元件(例如开关、晶体管、电容元件、电感器、电阻元件、二极管、显示元件、发光元件和负载等)，并且X与Y没有通过能够电连接X与Y的元件(例如开关、晶体管、电容元件、电感器、电阻元件、二极管、显示元件、发光元件和负载等)而通过只有电连接功能的元件(例如连接布线等)连接的情况。
作为X与Y电连接的情况的一个例子，例如可以在X与Y之间连接一个以上的能够电连接X与Y的元件(例如开关、晶体管、电容元件、电感器、电阻元件、二极管、显示元件、发光元件和负载等)。另外，开关具有控制开启和关闭的功能。换言之，通过使开关处于导通状态(开启状态)或非导通状态(关闭状态)来控制是否使电流流过。或者，开关具有选择并切换电流路径的功能。另外，X与Y电连接的情况包括X与Y直接连接的情况。
作为X与Y在功能上连接的情况的一个例子，例如可以在X与Y之间连接一个以上的能够在功能上连接X与Y的电路(例如，逻辑电路(反相器、NAND电路、NOR电路等)、信号转换电路(DA转换电路、AD转换电路、伽马校正电路等)、电位电平转换电路(电源电路(升压电路、降压电路等)、改变信号的电位电平的电平转移电路等)、电压源、电流源、切换电路、放大电路(能够增大信号振幅或电流量等的电路、运算放大器、差分放大电路、源极跟随电路、缓冲电路等)、信号产生电路、存储电路、控制电路等)。注意，例如，即使在X与Y之间夹有其他电路，当从X输出的信号传送到Y时，也可以说X与Y在功能上是连接着的。另外，X与Y在功能上连接的情况包括X与Y直接连接的情况及X与Y电连接的情况。
另外，当明确地记载为“X与Y电连接”时，即在本说明书等中公开了如下情况：X与Y电连接的情况(换言之，以中间夹有其他元件或其他电路的方式连接X与Y的情况)；X与Y在功能上连接的情况(换言之，以中间夹有其他电路的方式在功能上连接X与Y的情况)；以及X与Y直接连接的情况(换言之，以中间不夹有其他元件或其他电路的方式连接X与Y的情况)。换言之，当明确记载为“电连接”时，在本说明书等中公开了与只明确记载为“连接”的情况相同的内容。
注意，例如，在晶体管的源极(或第一端子等)通过Z1(或没有通过Z1)与X电连接，晶体管的漏极(或第二端子等)通过Z2(或没有通过Z2)与Y电连接的情况下以及在晶体管的源极(或第一端子等)与Z1的一部分直接连接，Z1的另一部分与X直接连接，晶体管的漏极(或第二端子等)与Z2的一部分直接连接，Z2的另一部分与Y直接连接的情况下，可以表述为如下。
例如，可以表述为“X、Y、晶体管的源极(或第一端子等)、晶体管的漏极(或第二端子等)互相电连接，并以X、晶体管的源极(或第一端子等)、晶体管的漏极(或第二端子等)、Y的顺序依次电连接”。或者，可以表述为“晶体管的源极(或第一端子等)与X电连接，晶体管的漏极(或第二端子等)与Y电连接，并以X、晶体管的源极(或第一端子等)、晶体管的漏极(或第二端子等)、Y的顺序依次电连接”。或者，可以表述为“X通过晶体管的源极(或第一端子等)及漏极(或第二端子等)与Y电连接，并按照X、晶体管的源极(或第一端子等)、晶体管的漏极(或第二端子等)、Y的连接顺序进行设置”。通过使用与这些例子相同的表述方法规定电路结构中的连接顺序，可以区别晶体管的源极(或第一端子等)与漏极(或第二端子等)而确定技术范围。
另外，作为其他表述方法，例如可以表述为“晶体管的源极(或第一端子等)至少通过第一连接路径与X电连接，所述第一连接路径不具有第二连接路径，所述第二连接路径是通过晶体管的、晶体管的源极(或第一端子等)与晶体管的漏极(或第二端子等)之间的路径，所述第一连接路径是通过Z1的路径，晶体管的漏极(或第二端子等)至少通过第三连接路径与Y电连接，所述第三连接路径不具有所述第二连接路径，所述第三连接路径是通过Z2的路径”。或者，也可以表述为“晶体管的源极(或第一端子等)至少经过第一连接路径，通过Z1与X电连接，所述第一连接路径不具有第二连接路径，所述第二连接路径具有通过晶体管的连接路径，晶体管的漏极(或第二端子等)至少经过第三连接路径，通过Z2与Y电连接，所述第三连接路径不具有所述第二连接路径”。或者，也可以表述为“晶体管的源极(或第一端子等)至少经过第一电子路径，通过Z1与X电连接，所述第一电子路径不具有第二电子路径，所述第二电子路径是从晶体管的源极(或第一端子等)到晶体管的漏极(或第二端子等)的电子路径，晶体管的漏极(或第二端子等)至少经过第三电子路径，通过Z2与Y电连接，所述第三电子路径不具有第四电子路径，所述第四电子路径是从晶体管的漏极(或第二端子等)到晶体管的源极(或第一端子等)的电子路径”。通过使用与这些例子同样的表述方法规定电路结构中的连接路径，可以区别晶体管的源极(或第一端子等)和漏极(或第二端子等)来确定技术范围。
注意，这些表述方法只是一个例子而已，不局限于上述表述方法。在此，X、Y、Z1及Z2为对象物(例如，装置、元件、电路、布线、电极、端子、导电膜和层等)。
另外，即使附图示出在电路图上独立的构成要素彼此电连接，也有一个构成要素兼有多个构成要素的功能的情况。例如，在布线的一部分被用作电极时，一个导电膜兼有布线和电极这两个构成要素的功能。因此，本说明书中的“电连接”的范畴内还包括这种一个导电膜兼有多个构成要素的功能的情况。
另外，根据情况或状态，可以互相调换“膜”和“层”。例如，有时可以将“导电层”调换为“导电膜”。另外，有时可以将“绝缘膜”调换为“绝缘层”。
实施方式1
在本实施方式中，参照附图说明本发明的一个方式的半导体装置。
在本发明的一个方式的晶体管中，可以将硅(单晶硅、多晶硅、非晶硅等)、锗、硅锗、碳化硅、镓砷、砷化铝镓、磷化铟、氮化镓、有机半导体或氧化物半导体等用于沟道形成区域。尤其是，优选包含比硅的带隙大的氧化物半导体形成沟道形成区域。
例如，作为上述氧化物半导体，优选至少包含铟(In)或锌(Zn)。更优选的是，上述氧化物半导体采用包含以In-M-Zn类氧化物(M是Al、Ti、Ga、Ge、Y、Zr、Sn、La、Ce或Hf等金属)表示的氧化物的结构。
下面，在没有特别的说明的情况下，作为一个例子举出在沟道形成区域中包含氧化物半导体的半导体装置而进行说明。
图1A至2B是本发明的一个方式的晶体管101的俯视图及截面图。图1A为俯视图，并且图1A所示的点划线A1-A2方向上的截面相当于图1B。另外，图1A所示的点划线A3-A4方向上的截面相当于图2A或2B。在图1A至2B中，为了明确起见，放大、缩小或省略要素的一部分而进行图示。另外，有时将点划线A1-A2方向称为沟道长度方向，将点划线A3-A4方向称为沟道宽度方向。
“沟道长度”是指例如晶体管的俯视图中的半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅电极重叠的区域或者形成沟道的区域中的源极(源区域或源电极)和漏极(漏区域或漏电极)之间的距离。另外，在一个晶体管中，沟道长度不一定在所有的区域中成为相同的值。也就是说，一个晶体管的沟道长度有时不成为唯一的值。因此，在本说明书中，沟道长度是形成沟道的区域中的任一个值、最大值、最小值或平均值。
“沟道宽度”是指例如半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅电极重叠的区域或者形成沟道的区域中的源极和漏极相对的部分的长度。另外，在一个晶体管中，沟道宽度不一定在所有的区域中成为相同的值。也就是说，一个晶体管的沟道宽度有时不成为唯一的值。因此，在本说明书中，沟道宽度是形成沟道的区域中的任一个值、最大值、最小值或平均值。
另外，根据晶体管的结构，有时实际上形成沟道的区域中的沟道宽度(下面称为实效的沟道宽度)和晶体管的俯视图所示的沟道宽度(下面称为外观上的沟道宽度)不同。例如，在具有立体结构的晶体管中，有时因为实效的沟道宽度大于晶体管的俯视图所示的外观上的沟道宽度，所以不能忽略其影响。例如，在具有微型且立体的结构的晶体管中，有时形成在半导体的侧面上的沟道区域的比例大于形成在半导体的顶面上的沟道区域的比例。在此情况下，实际上形成沟道的实效的沟道宽度大于俯视图所示的外观上的沟道宽度。
在具有立体结构的晶体管中，有时难以通过实测估计实效的沟道宽度。例如，为了根据设计值估计实效的沟道宽度，需要预先知道半导体的形状作为前提。因此，当半导体的形状不清楚时，难以准确地测量实效的沟道宽度。
于是，在本说明书中，有时在晶体管的俯视图中将半导体和栅电极重叠的区域中的源极和漏极相对的部分的长度、即外观上的沟道宽度称为“围绕沟道宽度(SCW：Surrounded Channel Width)”。另外，在本说明书中，在简单地表记为“沟道宽度”时，有时是指围绕沟道宽度或外观上的沟道宽度。或者，在本说明书中，在简单地表记为“沟道宽度”时，有时表示实效的沟道宽度。注意，通过取得截面TEM图像等并对其图像进行分析等，可以决定沟道长度、沟道宽度、实效的沟道宽度、外观上的沟道宽度、围绕沟道宽度等的值。
另外，在通过计算求得晶体管的场效应迁移率或每个沟道宽度的电流值等时，有时使用围绕沟道宽度进行计算。在此情况下，有时成为与使用实效的沟道宽度进行计算时不同的值。
晶体管101包括：衬底110上的绝缘层120；绝缘层120上的氧化物半导体层130；与氧化物半导体层130电连接的源电极层140及漏电极层150；氧化物半导体层130、源电极层140及漏电极层150上的栅极绝缘膜160；以及隔着栅极绝缘膜160与部分氧化物半导体层130、部分源电极层140以及部分漏电极层150重叠的栅电极层170。另外，在栅极绝缘膜160及栅电极层170上也可以设置有绝缘层180。在绝缘层180上也可以设置有由氧化物形成的绝缘层185。绝缘层180及185根据需要设置即可，也可以在其上还设置其他绝缘层。
在使用极性不同的晶体管的情况或电路工作的电流方向变化的情况等下，晶体管的“源极”和“漏极”的功能有时互相调换。因此，在本说明书中，“源极”和“漏极”可以调换而使用。
源电极层140(或/及漏电极层150)的至少一部分(或者全部)设置在氧化物半导体层130等半导体层的表面、侧面、顶面或/及底面的至少一部分(或者全部)。
源电极层140(或/及漏电极层150)的至少一部分(或者全部)与氧化物半导体层130等半导体层的表面、侧面、顶面或/及底面的至少一部分(或者全部)接触。另外，源电极层140(或/及漏电极层150)的至少一部分(或者全部)与氧化物半导体层130等半导体层的至少一部分(或者全部)接触。
源电极层140(或/及漏电极层150)的至少一部分(或者全部)与氧化物半导体层130等半导体层的表面、侧面、顶面或/及底面的至少一部分(或者全部)电连接。另外，源电极层140(或/及漏电极层150)的至少一部分(或者全部)与氧化物半导体层130等半导体层的至少一部分(或者全部)电连接。
源电极层140(或/及漏电极层150)的至少一部分(或者全部)设置在氧化物半导体层130等半导体层的表面、侧面、顶面或/及底面的至少一部分(或者全部)的邻近。另外，源电极层140(或/及漏电极层150)的至少一部分(或者全部)设置在氧化物半导体层130等半导体层的至少一部分(或者全部)的邻近。
源电极层140(或/及漏电极层150)的至少一部分(或者全部)设置在氧化物半导体层130等半导体层的表面、侧面、顶面或/及底面的至少一部分(或者全部)的横方向上。另外，源电极层140(或/及漏电极层150)的至少一部分(或者全部)设置在氧化物半导体层130等半导体层的至少一部分(或者全部)的横方向上。
源电极层140(或/及漏电极层150)的至少一部分(或者全部)设置在氧化物半导体层130等半导体层的表面、侧面、顶面或/及底面的至少一部分(或者全部)的斜上方。另外，源电极层140(或/及漏电极层150)的至少一部分(或者全部)设置在氧化物半导体层130等半导体层的至少一部分(或者全部)的斜上方。
源电极层140(或/及漏电极层150)的至少一部分(或者全部)设置在氧化物半导体层130等半导体层的表面、侧面、顶面或/及底面的至少一部分(或者全部)的上方。另外，源电极层140(或/及漏电极层150)的至少一部分(或者全部)设置在氧化物半导体层130等半导体层的至少一部分(或者全部)的上方。
本发明的一个方式的晶体管采用沟道长度为10nm以上且300nm以下的顶栅型结构。该晶体管还包括栅电极层170与源电极层140重叠的区域191(LovS)及栅电极层170与漏电极层150重叠的区域192(LovD)。区域191及区域192的沟道长度方向上的宽度优选为3nm以上且小于300nm，以减小寄生电容。或者，也可以为不具有区域191及区域192的形状。图43A和43B示出这种情况的例子。或者，也可以为在栅电极层170与源电极层140之间及栅电极层170与漏电极层150之间具有偏置(offset)区域135的形状。图44A和44B示出这种情况的例子。
图2A示出图1A所示的晶体管101的点划线A3-A4方向(沟道宽度方向)上的截面的一个方式。从沟道宽度方向上的截面来看，氧化物半导体层130为大致三角形。注意，“大致三角形”除了包括三角形以外还包括如下形状：一部分顶点或全部顶点具有曲率的形状；一部分边或全部边为曲线或折线的形状。
另外，如图2B所示，氧化物半导体层130的沟道宽度方向上的截面也可以为大致梯形。注意，“大致梯形”除了包括梯形以外还包括如下形状：一部分顶点或全部顶点具有曲率的形状；一部分边或全部边为曲线或折线的形状。
如图2A和2B所示，在本发明的一个方式的晶体管中，氧化物半导体层130的沟道宽度方向上的截面为大致三角形或大致梯形。这里，从氧化物半导体层130的沟道宽度方向上的截面来看，假设为氧化物半导体层130接触于绝缘层120的一边的长度a与氧化物半导体层130的高度b相等，则氧化物半导体层130接触于栅极绝缘膜160的区域的长度比上述截面为四边形的情况短。注意，高度b优选为一边的长度a以上(b≥a)。通过满足b≥a，可以增大实效的沟道宽度并提高晶体管的通态电流。
在晶体管的沟道形成在半导体层表面的情况下，若被形成沟道的半导体层的沟道宽度方向上的截面为大致三角形或大致梯形，则其表面积比上述截面为四边形的情况小。由此，实效的沟道宽度变得更短，通态电流稍微减少。另一方面，因为栅电极层下的半导体层的体积减小，所以从栅电极层施加的电场容易被施加到半导体层的内部，由此S值(亚阈值摆幅值)变得更小。因此，Icut(栅极电压为0V时的电流)变得极小，使得晶体管的综合电特性得到提高。上述效果是与将在本说明书中说明的其他晶体管的结构共通的。
另外，通过使半导体层的沟道宽度方向上的截面成为大致三角形或大致梯形，栅极绝缘膜对半导体层的覆盖率得到提高，由此可以容易实现栅极绝缘膜的薄膜化。另外，通过提高栅极绝缘膜的覆盖率，可以形成栅极耐压性高的晶体管。
为了使得来自栅电极的电场容易被施加到半导体层的内部，半导体层的沟道宽度方向上的截面优选为大致梯形，更优选为上底短的大致梯形，进一步优选为大致三角形。以下参照图3A至3D说明上述截面形状的详细内容。
图3A至3D示出晶体管的沟道宽度方向上的截面的一部分的结构。图3A至3C示出本发明的一个方式的晶体管，该晶体管具有其截面为大致三角形或大致梯形的氧化物半导体层130，而图3D示出作为比较对象的晶体管的一个方式，该晶体管具有其截面为四边形的氧化物半导体层130。
在图3A中，氧化物半导体层130的沟道宽度方向上的截面为大致三角形，在以a和b分别表示氧化物半导体层130接触于绝缘层120的一边的长度和氧化物半导体层130的高度时，氧化物半导体层130接触于栅极绝缘膜160的区域的长度D(在附图中由粗线表示)由下述算式(4)表示。
在图3B中，氧化物半导体层130的沟道宽度方向上的截面为上底短的大致梯形，在以a、b和c分别表示氧化物半导体层130接触于绝缘层120的一边(下底)的长度、氧化物半导体层130的高度和氧化物半导体层130的上底时，氧化物半导体层130接触于栅极绝缘膜160的区域的长度D由下述算式(5)表示。
例如，在上底c＝a/3时，氧化物半导体层130接触于栅极绝缘膜160的区域的长度D由下述算式(6)表示。
另外，如图3C所示，在氧化物半导体层130的沟道宽度方向上的截面为大致梯形，例如，上底c＝a/2时，氧化物半导体层130接触于栅极绝缘膜160的区域的长度D由下述算式(7)表示。
在图3D中，氧化物半导体层130的沟道宽度方向上的截面为四边形，在以a和b分别表示氧化物半导体层130接触于绝缘层120的一边的长度和氧化物半导体层130的高度时，氧化物半导体层130接触于栅极绝缘膜160的区域的长度D由下述算式(8)表示。
D≈a+2b·····(8)
这里，如上所述，因为氧化物半导体层130的沟道宽度方向上的截面为大致三角形，与四边形相比更优选，所以根据算式(4)及(8)，氧化物半导体层130接触于栅极绝缘膜160的区域的长度D优选在下述算式(1)的范围内。
另外，因为氧化物半导体层130的沟道宽度方向上的截面为大致三角形，与大致梯形相比更优选，所以根据算式(4)及(7)，例如氧化物半导体层130接触于栅极绝缘膜160的区域的长度D更优选在下述算式(9)的范围内。
另外，因为氧化物半导体层130的沟道宽度方向上的截面为大致三角形，与上底短的梯形相比更优选，所以根据算式(4)及(6)，例如氧化物半导体层130接触于栅极绝缘膜160的区域的长度D进一步优选在下述算式(10)的范围内。
总之，关于本发明的一个方式的晶体管101中的氧化物半导体层130的沟道宽度方向上的截面形状，在以a和b分别表示氧化物半导体层130接触于绝缘层120的一边的长度和氧化物半导体层130的高度时，氧化物半导体层130接触于栅极绝缘膜160的区域的长度D在算式(1)的范围内，优选在算式(9)的范围内，更优选在算式(10)的范围内。
注意，氧化物半导体层130接触于栅极绝缘膜160的区域的长度D虽然通过使各形状与理想的三角形、梯形或四边形近似而算出，但是在实际的形状上顶点或边有可能具有曲率而包括若干的误差。因此，优选进行用来检测出氧化物半导体层130的外周的图像处理，以算出氧化物半导体层130接触于栅极绝缘膜160的区域的长度D。上述方法也可以用来算出将在本说明书中说明的其他晶体管的结构中的目的层的外周。
氧化物半导体层130接触于绝缘层120的一边的长度a优选为10nm以上且100nm以下。通过将该一边的长度a设定为上述范围内，容易形成其沟道宽度方向上的截面为大致三角形或上底短的大致梯形的氧化物半导体层130。若一边的长度a长于100nm，则晶体管的电特性有时会变得与沟道宽度方向上的截面为四边形的情况相等。
氧化物半导体层130的高度b优选为10nm以上且200nm以下。若高度b在上述范围外，则形成沟道宽度方向上的截面为大致三角形或上底短的大致梯形的氧化物半导体层130变得非常困难。
另外，如图4A所示，本发明的一个方式的晶体管101也可以包括氧化物半导体层130与衬底110之间的导电膜172。通过将该导电膜用作第二栅电极层(背栅极)，能够进一步增加通态电流或控制阈值电压。当想要增加通态电流时，例如，对栅电极层170和导电膜172供应相同的电位来实现双栅晶体管驱动即可。在此情况下，例如，如图4B所示那样可以使栅电极层170与导电膜172通过接触孔连接。另外，当想要控制阈值电压时，对导电膜172供应与栅电极层170不同的恒定电位即可。
本发明的一个方式的晶体管也可以采用图5A至6B所示的结构。图5A为俯视图，并且图5A所示的点划线B1-B2方向上的截面相当于图5B。另外，图5A所示的点划线B3-B4方向上的截面相当于图6A或6B。在图5A至6B中，为了明确起见，放大、缩小或省略要素的一部分而进行图示。另外，有时将点划线B1-B2方向称为沟道长度方向，将点划线B3-B4方向称为沟道宽度方向。
图5A至6B所示的晶体管102与晶体管101之间的不同之处在于从绝缘层120一侧依次形成有第一氧化物半导体层131、第二氧化物半导体层132及第三氧化物半导体层133而构成氧化物半导体层130。
例如，作为第一氧化物半导体层131、第二氧化物半导体层132及第三氧化物半导体层133，可以使用其组成彼此不同的氧化物半导体层等。
另外，也可以将图4A和4B所示的结构应用于晶体管102。
图6A是图5A所示的点划线B3-B4方向(沟道宽度方向)上的截面的一个方式。从沟道宽度方向上的截面来看，氧化物半导体层130为大致三角形，其中被形成沟道的第二氧化物半导体层132为上底短的大致梯形。
另外，如图6B所示，氧化物半导体层130的沟道宽度方向上的截面也可以为大致梯形。此时，被形成沟道的第二氧化物半导体层132也成为大致梯形。
如图6A和6B所示，在本发明的一个方式的晶体管中，氧化物半导体层130的沟道宽度方向上的截面为大致三角形或大致梯形，且第二氧化物半导体层132的沟道宽度方向上的截面为大致梯形。此时，第二氧化物半导体层132接触于栅极绝缘膜160及第三氧化物半导体层133的区域的长度比第二氧化物半导体层132的沟道宽度方向上的截面为四边形的情况短。
图7A至7D示出晶体管的沟道宽度方向上的截面的一部分的结构。图7A至7C示出本发明的一个方式的晶体管，该晶体管具有其截面为大致三角形或大致梯形的氧化物半导体层130，而图7D示出作为比较对象的晶体管的一个方式，该晶体管具有其截面为四边形的氧化物半导体层130。
在图7A中，氧化物半导体层130的沟道宽度方向上的截面为大致三角形，且第二氧化物半导体层132的截面为上底h极短的大致梯形，在以f和g分别表示第二氧化物半导体层132接触于第一氧化物半导体层131的一边的长度和第二氧化物半导体层132的高度时，第二氧化物半导体层132接触于栅极绝缘膜160及第三氧化物半导体层133的区域的长度J(在附图中由粗线表示)由下述算式(11)表示。例如，上底h可以为0<h≤f/4(h大于0且为f/4以下)等。
因为上底h的长度大于0，所以第二氧化物半导体层132接触于栅极绝缘膜160及第三氧化物半导体层133的区域的长度J也可以由下述算式(12)表示。
在图7B中，氧化物半导体层130的沟道宽度方向上的截面为大致梯形，且第二氧化物半导体层132的沟道宽度方向上的截面为上底h短的大致梯形，在以f、g和h分别表示第二氧化物半导体层132接触于第一氧化物半导体层131的一边(下底)的长度、第二氧化物半导体层132的高度和第二氧化物半导体层132接触于第三氧化物半导体层133的一边(上底)的长度时，第二氧化物半导体层132接触于栅极绝缘膜160及第三氧化物半导体层133的区域的长度J与图7A同样由算式(11)表示。
例如，在上底h＝f/2时，第二氧化物半导体层132接触于栅极绝缘膜160及第三氧化物半导体层133的区域的长度J由下述算式(13)表示。
另外，如图7C所示，在氧化物半导体层130的沟道宽度方向上的截面为大致梯形，且第二氧化物半导体层132的沟道宽度方向上的截面为大致梯形，例如，上底h＝2f/3时，第二氧化物半导体层132接触于栅极绝缘膜160及第三氧化物半导体层133的区域的长度J由下述算式(14)表示。
在图7D中，氧化物半导体层130的沟道宽度方向上的截面为四边形，在以f和g分别表示第二氧化物半导体层132接触于第一氧化物半导体层131的一边的长度和第二氧化物半导体层132的高度时，第二氧化物半导体层132接触于栅极绝缘膜160及第三氧化物半导体层133的区域的长度J由下述算式(15)表示。
J≈f+2g·····（15）
这里，基于与晶体管101同样的理由，因为氧化物半导体层130的沟道宽度方向上的截面为大致三角形，与四边形相比更优选，所以根据算式(12)及(15)，第二氧化物半导体层132接触于栅极绝缘膜160及第三氧化物半导体层133的区域的长度J优选在下述算式(2)的范围内。
另外，因为氧化物半导体层130的沟道宽度方向上的截面为大致三角形，与大致梯形相比更优选，所以根据算式(12)及(14)，例如第二氧化物半导体层132接触于栅极绝缘膜160及第三氧化物半导体层133的区域的长度J更优选在下述算式(16)的范围内。
另外，因为氧化物半导体层130的沟道宽度方向上的截面为大致三角形，与上底短的大致梯形相比更优选，所以根据算式(12)及(13)，例如第二氧化物半导体层132接触于栅极绝缘膜160及第三氧化物半导体层133的区域的长度J进一步优选在下述算式(17)的范围内。
总之，关于本发明的一个方式的晶体管102中的氧化物半导体层130的沟道宽度方向上的截面形状，在以f和g分别表示第二氧化物半导体层132接触于第一氧化物半导体层131的一边的长度和第二氧化物半导体层132的高度时，第二氧化物半导体层132接触于栅极绝缘膜160及第三氧化物半导体层133的区域的长度J在算式(2)的范围内，优选在算式(16)的范围内，更优选在算式(17)的范围内。
第二氧化物半导体层132接触于第一氧化物半导体层131的一边的长度f优选为10nm以上且100nm以下。通过将该一边的长度f设定为上述范围内，容易形成其沟道宽度方向上的截面为上底短的大致梯形的第二氧化物半导体层132。若一边的长度f长于100nm，则晶体管的电特性有时会变得与沟道宽度方向上的截面为四边形的情况相等。
第二氧化物半导体层132的高度g优选为10nm以上且200nm以下。若高度g在上述范围外，则形成沟道宽度方向上的截面为上底短的大致梯形的第二氧化物半导体层132变得非常困难。
本发明的一个方式的晶体管也可以采用图8A至9B所示的结构。图8A为俯视图，并且图8A所示的点划线C1-C2方向上的截面相当于图8B。另外，图8A所示的点划线C3-C4方向上的截面相当于图9A或9B。在图8A至9B中，为了明确起见，放大、缩小或省略要素的一部分而进行图示。另外，有时将点划线C1-C2方向称为沟道长度方向，将点划线C3-C4方向称为沟道宽度方向。
图8A至9B所示的晶体管103与晶体管101及晶体管102之间的不同之处在于氧化物半导体层130包括从绝缘层120一侧依次形成的第一氧化物半导体层131和第二氧化物半导体层132的叠层及覆盖该叠层的一部分的第三氧化物半导体层133。
例如，作为第一氧化物半导体层131、第二氧化物半导体层132及第三氧化物半导体层133，可以使用其组成彼此不同的氧化物半导体层等。
在图8A和8B中，也可以为不具有区域191及区域192的形状。图45A和45B示出这种情况的例子。
另外，如图38A和38B所示，也可以采用如下结构：第三氧化物半导体层133形成为岛状，而栅极绝缘膜160形成为覆盖第三氧化物半导体层133。在此情况下，也可以为不具有区域191及区域192的形状。图46A和46B示出这种情况的例子。或者，也可以为在栅电极层170与源电极层140之间及栅电极层170与漏电极层150之间具有偏置区域135的形状。图47A和47B示出这种情况的例子。
另外，如图39A和39B所示，也可以采用如下结构：第三氧化物半导体层133和栅极绝缘膜160都形成为岛状。在此情况下，也可以为不具有区域191及区域192的形状。图48A和48B示出这种情况的例子。或者，也可以为在栅电极层170与源电极层140之间及栅电极层170与漏电极层150之间具有偏置区域的形状。图49A和49B示出这种情况的例子。
另外，如图40A和40B所示，也可以采用如下结构：第三氧化物半导体层133和栅极绝缘膜160都形成为覆盖第一氧化物半导体层131及第二氧化物半导体层132。在此情况下，既可以为不具有区域191及区域192的形状又可为在栅电极层170与源电极层140之间及栅电极层170与漏电极层150之间具有偏置区域的形状。
另外，也可以将图4A和4B所示的结构应用于晶体管103。
具体而言，晶体管103包括：衬底110上的绝缘层120；绝缘层120上的依次形成的第一氧化物半导体层131及第二氧化物半导体层132的叠层；与叠层的一部分电连接的源电极层140及漏电极层150；覆盖部分叠层、部分源电极层140及部分漏电极层150的第三氧化物半导体层133；以及与部分叠层、部分源电极层140、部分漏电极层150以及第三氧化物半导体层133重叠的栅极绝缘膜160及栅电极层170。另外，也可以在源电极层140、漏电极层150及栅电极层170上设置有绝缘层180。在绝缘层180上也可以设置由氧化物形成的绝缘层185。该绝缘层180及绝缘层185根据需要设置即可，也可以在其上还设置其他绝缘层。
图9A是图8A所示的点划线C3-C4方向(沟道宽度方向)上的截面的一个方式。从沟道宽度方向上的截面来看，第二氧化物半导体层132的单层或由第一氧化物半导体层131及第二氧化物半导体层132构成的叠层为大致三角形。
另外，如图9B所示，氧化物半导体层130的沟道宽度方向上的截面也可以为大致梯形。此时，被形成沟道的第二氧化物半导体层132也成为大致梯形。
如图9A和9B所示，在本发明的一个方式的晶体管中，第二氧化物半导体层132的沟道宽度方向上的截面为大致三角形或大致梯形。此时，第二氧化物半导体层132接触于第三氧化物半导体层133的区域的长度比第二氧化物半导体层132的沟道宽度方向上的截面为四边形的情况短。
图10A至10D示出晶体管的沟道宽度方向上的截面的一部分的结构。图10A至10C示出本发明的一个方式的晶体管，该晶体管具有其截面为大致三角形或大致梯形的由第一氧化物半导体层131及第二氧化物半导体层132构成的叠层，而图10D示出作为比较对象的晶体管的一个方式，该晶体管具有其截面为四边形的由第一氧化物半导体层131及第二氧化物半导体层132构成的叠层。
在图10A中，由第一氧化物半导体层131及第二氧化物半导体层132构成的叠层的沟道宽度方向上的截面为大致三角形，在以m和n分别表示第二氧化物半导体层132接触于第一氧化物半导体层131的一边的长度和第二氧化物半导体层132的高度时，第二氧化物半导体层132接触于第三氧化物半导体层133的区域的长度Q(在附图中由粗线表示)由下述算式(18)表示。
在图10B中，由第一氧化物半导体层131及第二氧化物半导体层132构成的叠层的沟道宽度方向上的截面为上底短的大致梯形，在以m、n和p分别表示第二氧化物半导体层132接触于第一氧化物半导体层131的一边的长度、第二氧化物半导体层132的高度和第二氧化物半导体层132的上底的长度时，第二氧化物半导体层132接触于第三氧化物半导体层133的区域的长度Q由下述算式(19)表示。
例如，在上底p＝m/3时，第二氧化物半导体层132接触于第三氧化物半导体层133的区域的长度Q由下述算式(20)表示。
另外，如图10C所示，在由第一氧化物半导体层131及第二氧化物半导体层132构成的叠层的沟道宽度方向上的截面为大致梯形，例如，上底p＝m/2时，第二氧化物半导体层132接触于第三氧化物半导体层133的区域的长度Q由下述算式(21)表示。
在图10D中，由第一氧化物半导体层131及第二氧化物半导体层132构成的叠层的沟道宽度方向上的截面为四边形，在以m和n分别表示第二氧化物半导体层132接触于第一氧化物半导体层131的一边的长度和第二氧化物半导体层132的高度时，第二氧化物半导体层132接触于第三氧化物半导体层133的区域的长度Q由下述算式(22)表示。
Q≈m+2n·····(22)
这里，基于与晶体管101同样的理由，因为由第一氧化物半导体层131及第二氧化物半导体层132构成的叠层的沟道宽度方向上的截面为大致三角形，与四边形相比更优选，所以根据算式(18)及(22)，第二氧化物半导体层132接触于第三氧化物半导体层133的区域的长度Q优选在下述算式(3)的范围内。
另外，因为由第一氧化物半导体层131及第二氧化物半导体层132构成的叠层的沟道宽度方向上的截面为大致三角形，与大致梯形相比更优选，所以根据算式(18)及(21)，例如第二氧化物半导体层132接触于第三氧化物半导体层133的区域的长度Q更优选在下述算式(23)的范围内。
另外，因为由第一氧化物半导体层131及第二氧化物半导体层132构成的叠层的沟道宽度方向上的截面为大致三角形，与上底短的大致梯形相比更优选，所以根据算式(18)及(20)，例如第二氧化物半导体层132接触于第三氧化物半导体层133的区域的长度Q进一步优选在下述算式(24)的范围内。
总之，关于本发明的一个方式的晶体管103中的氧化物半导体层130的沟道宽度方向上的截面形状，在以m和n分别表示第二氧化物半导体层132接触于第一氧化物半导体层131的一边的长度和第二氧化物半导体层132的高度时，第二氧化物半导体层132接触于第三氧化物半导体层133的区域的长度Q在算式(3)的范围内，优选在算式(23)的范围内，更优选在算式(24)的范围内。
第二氧化物半导体层132接触于第一氧化物半导体层131的一边的长度m优选为10nm以上且100nm以下。通过将该一边的长度m设定为上述范围内，容易形成其沟道宽度方向上的截面为上底短的大致梯形的第二氧化物半导体层132。若一边的长度m长于100nm，则晶体管的电特性有时会变得与沟道宽度方向上的截面为四边形的情况相等。
第二氧化物半导体层132的高度n优选为10nm以上且200nm以下。若高度n在上述范围外，则形成沟道宽度方向上的截面为上底短的大致梯形的第二氧化物半导体层132变得非常困难。
本发明的一个方式的晶体管也可以采用图41A和41B所示的结构。图41A为俯视图，并且图41A所示的点划线D1-D2方向上的截面相当于图41B。在图41A和41B中，为了明确起见，放大、缩小或省略要素的一部分而进行图示。另外，有时将点划线D1-D2方向称为沟道长度方向，将点划线D3-D4方向称为沟道宽度方向。
图41A和41B所示的晶体管104是自对准型结构，作为一个例子示出三层结构的氧化物半导体层130，但是也可以为单层结构等。关于沟道宽度方向上的截面的说明，可以参照晶体管101或晶体管102的说明。
在氧化物半导体层130的一部分形成有n型低电阻区域的源区141及漏区151。该低电阻区域通过以栅电极层170为掩模添加杂质而形成。作为杂质的添加方法，可以使用离子注入法、离子掺杂法、等离子体浸没式离子注入法等。
作为用来提高氧化物半导体层130的导电率的杂质，例如，可以使用选自磷(P)、砷(As)、锑(Sb)、硼(B)、铝(Al)、氮(N)、氩(Ar)、氦(He)、氖(Ne)、铟(In)、氟(F)、氯(Cl)、钛(Ti)、锌(Zn)以及碳(C)中的任一种以上。
源区141及漏区151分别接触于布线142及布线152。
另外，如图42A所示，晶体管104也可以采用去除了源区141及漏区151上的栅极绝缘膜160的结构。另外，如图42B所示，晶体管104也可以采用去除了源区141及漏区151中的一部分的结构。
另外，也可以将图4A和4B所示的结构应用于晶体管104。
另外，在图1A至2B所示的晶体管101的形成沟道的区域中，氧化物半导体层130为单层，而在图5A至6B所示的晶体管102的形成沟道的区域中，氧化物半导体层130具有从衬底110一侧层叠有第一氧化物半导体层131、第二氧化物半导体层132及第三氧化物半导体层133的三层结构。另外，在图8A至9B所示的晶体管103中，氧化物半导体层130具有与晶体管102相同的三层结构，其中在沟道形成区域中第二氧化物半导体层132被第一氧化物半导体层131及第三氧化物半导体层133围绕。另外，图41A和41B所示的晶体管104的沟道形成区具有与晶体管102同样的结构。
在上述任何结构中，在沟道宽度方向上由栅电极层170电性上包围氧化物半导体层130，从而可以提高通态电流。将这种晶体管结构称为“包围沟道”(surrounded channel：s-channel)结构。在晶体管102及晶体管103中，通过适当地选择构成氧化物半导体层130的三层的材料，可以使电流流过第二氧化物半导体层132的整个部分。由于电流流过氧化物半导体层130内的第二氧化物半导体层132，因此不容易受到界面散射的影响，所以可以获得很大的通态电流。另外，通过增加第二氧化物半导体层132的厚度，可以增加通态电流。
通过使用具有上述结构的晶体管，可以使半导体装置具有良好的电特性。
本实施方式可以与本说明书所示的其他实施方式及实施例适当地组合。
实施方式2
在本实施方式中，对实施方式1所示的晶体管的构成要素进行详细的说明。
衬底110不局限于仅进行支撑的衬底，也可以是形成有晶体管等其他器件的衬底。此时，晶体管的栅电极层170、源电极层140和漏电极层150中的至少一个也可以与上述其他器件电连接。
绝缘层120除了防止杂质从衬底110扩散的功能以外，还可以具有对氧化物半导体层130供应氧的功能。因此，绝缘层120优选为包含氧的绝缘膜，更优选为包含超过化学计量组成的氧的绝缘膜。例如，该绝缘膜为如下：当在膜的表面温度为100℃以上且700℃以下或者100℃以上且500℃以下的温度范围中进行TDS(Thermal Desorption Spectroscopy：热脱附谱)分析时，换算为氧原子的氧的释放量为1.0×1019atoms/cm3以上的膜。另外，如上所述，当衬底110是形成有其他器件的衬底时，绝缘层120还被用作层间绝缘膜。在此情况下，优选利用CMP(Chemical Mechanical Polishing：化学机械抛光)法等进行平坦化处理，以使其表面平坦。
在本实施方式中，以氧化物半导体层130采用三层结构的情况为主而进行详细的说明，但是对叠层的个数没有特别限制。当如晶体管101那样氧化物半导体层130是单层时，可以使用相当于本实施方式所说明的第二氧化物半导体层132的层。另外，当氧化物半导体层130是两层时，例如也可以在晶体管102或晶体管103中所示的氧化物半导体层130中没有设置第三氧化物半导体层133。在该结构中，也可以调换第二氧化物半导体层132和第一氧化物半导体层131。当氧化物半导体层130为四层以上时，例如可以采用在本实施方式所说明的三层结构的叠层上层叠其他的氧化物半导体层的结构或者该三层结构的层间插入其他的氧化物半导体层的结构。
例如，第二氧化物半导体层132使用其电子亲和势(真空能级与导带底之间的能量差)大于第一氧化物半导体层131及第三氧化物半导体层133的氧化物半导体。电子亲和势是从真空能级与价带顶之间的能量差(电离电位)减去导带底与价带顶之间的能量差(能隙)的值。
第一氧化物半导体层131及第三氧化物半导体层133优选使用如下氧化物半导体形成，该氧化物半导体包含一种以上的构成第二氧化物半导体层132的金属元素，且例如其导带底能级与真空能级之间的距离比第二氧化物半导体层132近0.05eV、0.07eV、0.1eV或0.15eV以上且2eV、1eV、0.5eV或0.4eV以下。
在上述结构中，当对栅电极层170施加电场时，沟道形成在氧化物半导体层130中的导带底能级最低的第二氧化物半导体层132中。
另外，第一氧化物半导体层131包含一种以上的构成第二氧化物半导体层132的金属元素，因此，与第二氧化物半导体层132与绝缘层120接触时的两者之间的界面相比，在第二氧化物半导体层132与第一氧化物半导体层131之间的界面不容易形成界面能级。上述界面能级有时形成沟道，因此有时导致晶体管的阈值电压的变动。所以，通过设置第一氧化物半导体层131，能够抑制晶体管的阈值电压等电特性的偏差。另外，可以提高该晶体管的可靠性。
另外，第三氧化物半导体层133包含一种以上的构成第二氧化物半导体层132的金属元素，因此，与第二氧化物半导体层132与栅极绝缘膜160接触时的两者之间的界面相比，在第二氧化物半导体层132与第三氧化物半导体层133之间的界面不容易发生载流子散射。所以，通过设置第三氧化物半导体层133，能够提高晶体管的场效应迁移率。
例如，第一氧化物半导体层131及第三氧化物半导体层133可以使用如下材料：包含Al、Ti、Ga、Ge、Y、Zr、Sn、La、Ce或Hf且该元素的原子个数比高于第二氧化物半导体层132的材料。具体而言，上述元素的原子个数比为第二氧化物半导体层132的1.5倍以上，优选为2倍以上，更优选为3倍以上。上述元素与氧坚固地键合，所以具有抑制在氧化物半导体层中产生氧缺损的功能。由此可说，与第二氧化物半导体层132相比，在第一氧化物半导体层131及第三氧化物半导体层133中不容易产生氧缺损。
另外，在第一氧化物半导体层131、第二氧化物半导体层132及第三氧化物半导体层133为至少包含铟、锌及M(M为Al、Ti、Ga、Ge、Y、Zr、Sn、La、Ce或Hf等金属)的In-M-Zn氧化物，且第一氧化物半导体层131的原子个数比为In:M:Zn＝x1:y1:z1，第二氧化物半导体层132的原子个数比为In:M:Zn＝x2:y2:z2，第三氧化物半导体层133的原子个数比为In:M:Zn＝x3:y3:z3的情况下，y1/x1及y3/x3优选大于y2/x2。y1/x1及y3/x3为y2/x2的1.5倍以上，优选为2倍以上，更优选为3倍以上。此时，在第二氧化物半导体层132中，在y2为x2以上的情况下，能够使晶体管的电特性变得稳定。注意，在y2为x2的3倍以上的情况下，晶体管的场效应迁移率降低，因此y2优选低于x2的3倍。
第一氧化物半导体层131及第三氧化物半导体层133中的除了Zn及O之外的In与M的原子个数比优选为In的比例低于50atomic％且M的比例为50atomic％以上，更优选为In的比例低于25atomic％且M的比例为75atomic％以上。另外，第二氧化物半导体层132中的除了Zn及O之外的In与M的原子个数比优选为In的比例为25atomic％以上且M的比例低于75atomic％，更优选为In的比例为34atomic％以上且M的比例低于66atomic％。
第一氧化物半导体层131及第三氧化物半导体层133的厚度为3nm以上且100nm以下，优选为3nm以上且50nm以下。另外，第二氧化物半导体层132的厚度为3nm以上且200nm以下，优选为10nm以上且150nm以下，更优选为20nm以上且100nm以下。另外，第二氧化物半导体层132优选比第一氧化物半导体层131及第三氧化物半导体层133厚。
另外，为了对其沟道形成在氧化物半导体层中的晶体管赋予稳定电特性，通过降低氧化物半导体层中的杂质浓度，来使氧化物半导体层成为本征(i型)或实质上本征是有效的。在此，“实质上本征”是指氧化物半导体层的载流子密度低于1×1017/cm3，优选低于1×1015/cm3，更优选低于1×1013/cm3。
另外，对氧化物半导体层来说，氢、氮、碳、硅以及主要成分以外的金属元素是杂质。例如，氢和氮引起施主能级的形成，而增高载流子密度。另外，硅引起氧化物半导体层中的杂质能级的形成。该杂质能级成为陷阱，有可能使晶体管的电特性劣化。因此，优选降低第一氧化物半导体层131、第二氧化物半导体层132及第三氧化物半导体层133中或各层之间的界面的杂质浓度。
为了使氧化物半导体层成为本征或实质上本征，例如在氧化物半导体层的某个深度或氧化物半导体层的某个区域优选为如下：通过SIMS(Secondary Ion MassSpectrometry：二次离子质谱)分析测定出的硅浓度低于1×1019atoms/cm3，优选低于5×1018atoms/cm3，更优选低于1×1018atoms/cm3。另外，例如在氧化物半导体层的某个深度或氧化物半导体层的某个区域优选为如下：氢浓度为2×1020atoms/cm3以下，优选为5×1019atoms/cm3以下，更优选为1×1019atoms/cm3以下，进一步优选为5×1018atoms/cm3以下。另外，例如在氧化物半导体层的某个深度或氧化物半导体层的某个区域优选为如下：氮浓度低于5×1019atoms/cm3，优选为5×1018atoms/cm3以下，更优选为1×1018atoms/cm3以下，进一步优选为5×1017atoms/cm3以下。
另外，当氧化物半导体层包含结晶时，如果以高浓度包含硅或碳，氧化物半导体层的结晶性则有可能降低。为了防止氧化物半导体层的结晶性的降低，例如在氧化物半导体层的某个深度或氧化物半导体层的某个区域中为如下即可：硅浓度低于1×1019atoms/cm3，优选低于5×1018atoms/cm3，更优选低于1×1018atoms/cm3。另外，例如在氧化物半导体层的某个深度或氧化物半导体层的某个区域中为如下即可：碳浓度低于1×1019atoms/cm3，优选低于5×1018atoms/cm3，更优选低于1×1018atoms/cm3。
另外，将如上述那样的被高纯度化了的氧化物半导体层用于沟道形成区域的晶体管的关态电流(off-state current)极小。例如，可以使在源极与漏极之间的电压为0.1V、5V或10V左右时的、用晶体管的沟道宽度归一化的关态电流降低到几yA/μm至几zA/μm。
另外，作为晶体管的栅极绝缘膜，大多使用包含硅的绝缘膜，由于上述原因优选如本发明的一个方式的晶体管那样不使氧化物半导体层的用作沟道的区域与栅极绝缘膜接触。另外，当沟道形成在栅极绝缘膜与氧化物半导体层之间的界面时，有时在该界面产生载流子散射而使晶体管的场效应迁移率降低。从上述观点来看，也可以说优选使氧化物半导体层的用作沟道的区域远离栅极绝缘膜。
因此，通过使氧化物半导体层130具有第一氧化物半导体层131、第二氧化物半导体层132及第三氧化物半导体层133的叠层结构，能够将沟道形成在第二氧化物半导体层132中，由此能够形成具有高场效应迁移率及稳定的电特性的晶体管。
在第一氧化物半导体层131、第二氧化物半导体层132及第三氧化物半导体层133的能带图中，导带底能级连续地变化。这是可以理解的，因为：由于第一氧化物半导体层131、第二氧化物半导体层132及第三氧化物半导体层133的组成相似，氧容易互相扩散。由此可以说，第一氧化物半导体层131、第二氧化物半导体层132及第三氧化物半导体层133虽然是组成不相同的叠层体，但是在物性上是连续的。因此，在本说明书的附图中，被层叠的各氧化物半导体层之间的界面由虚线表示。
主要成分相同而层叠的氧化物半导体层130不是简单地将各层层叠，而以形成连续结合(在此，尤其是指各层之间的导带底能级连续地变化的U型井(U-shaped well)结构)的方式形成。换言之，以在各层的界面之间不存在会形成俘获中心或再结合中心等缺陷能级的杂质的方式形成叠层结构。如果，杂质混入被层叠的氧化物半导体层的层间，能带则失去连续性，因此载流子在界面被俘获或者再结合而消失。
例如，第一氧化物半导体层131及第三氧化物半导体层133，可以使用In:Ga:Zn＝1:3:2、1:3:3、1:3:4、1:3:6、1:6:4或1:9:6(原子个数比)的In-Ga-Zn氧化物等，第二氧化物半导体层132可以使用In:Ga:Zn＝1:1:1、5:5:6或3:1:2(原子个数比)等的In-Ga-Zn氧化物等。第一氧化物半导体层131可以使用In:Ga:Zn＝1:6:4或1:9:6(原子个数比)的In-Ga-Zn氧化物等，第三氧化物半导体层133可以使用In:Ga:Zn＝1:3:2、1:3:3或1:3:4(原子个数比)的In-Ga-Zn氧化物等。另外，第一氧化物半导体层131、第二氧化物半导体层132及第三氧化物半导体层133的原子个数比分别包括上述原子个数比的±20％的变动的误差。
氧化物半导体层130中的第二氧化物半导体层132用作井(well)，而在包括氧化物半导体层130的晶体管中，沟道形成在第二氧化物半导体层132中。另外，氧化物半导体层130的导带底能级连续地变化，因此，也可以将氧化物半导体层130称为U型井。另外，也可以将具有上述结构的沟道称为埋入沟道。
另外，虽然在第一氧化物半导体层131与氧化硅膜等绝缘膜之间以及第三氧化物半导体层133与氧化硅膜等绝缘膜之间的界面附近有可能形成起因于杂质或缺陷的陷阱能级，但是通过设置第一氧化物半导体层131及第三氧化物半导体层133，可以使第二氧化物半导体层132远离该陷阱能级。
注意，第一氧化物半导体层131及第三氧化物半导体层133的导带底能级与第二氧化物半导体层132的导带底能级之间的差异小时，有时第二氧化物半导体层132的电子越过该能量差到达陷阱能级。成为负电荷的电子被陷阱能级俘获，在绝缘膜界面产生负固定电荷，使得晶体管的阈值电压向正方向漂移。
因此，为了抑制晶体管的阈值电压的变动，需要使第一氧化物半导体层131及第三氧化物半导体层133的导带底能级与第二氧化物半导体层132的导带底能级之间产生一定以上的差异。该能量差都优选为0.1eV以上，更优选为0.15eV以上。
第一氧化物半导体层131、第二氧化物半导体层132及第三氧化物半导体层133优选包含结晶部。尤其是，通过使用c轴取向结晶，能够对晶体管赋予稳定的电特性。另外，c轴取向的结晶抗弯曲，由此可以提高使用柔性衬底的半导体装置的可靠性。
源电极层140及漏电极层150优选使用具有从氧化物半导体膜抽出氧的性质的导电膜。例如，可以使用Al、Cr、Cu、Ta、Ti、Mo、W、Ni、Mn、Nd和Sc等。另外，也可以使用上述材料的合金或上述材料的导电氮化物。另外，也可以使用选自上述材料、上述材料的合金及上述材料的导电氮化物中的多种材料的叠层。作为典型的材料，特别优选使用容易与氧键合的Ti或在后面能以较高的温度进行处理的熔点高的W。另外，也可以使用低电阻的Cu或Cu-Mn等合金或者上述材料与Cu或Cu-Mn等合金的叠层。
借助于具有从氧化物半导体膜抽出氧的性质的导电膜的作用，氧化物半导体膜中的氧被脱离，而在氧化物半导体膜中形成氧缺损。包含于膜中的微量的氢与该氧缺损键合而使该区域明显地n型化。因此，可以使该n型化的区域用作晶体管的源极或漏极。
作为栅极绝缘膜160，可以使用包含氧化铝、氧化镁、氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪和氧化钽中的一种以上的绝缘膜。另外，栅极绝缘膜160也可以是上述材料的叠层。另外，栅极绝缘膜160也可以包含镧(La)、氮、锆(Zr)等作为杂质。
另外，说明栅极绝缘膜160的叠层结构的一个例子。栅极绝缘膜160例如包含氧、氮、硅、铪等。具体地，优选包含氧化铪及氧化硅或者氧化铪及氧氮化硅。
氧化铪的相对介电常数比氧化硅或氧氮化硅高。因此，可以使物理厚度比等效氧化物厚度(equivalent oxide thickness)大，即使将等效氧化物厚度设定为10nm以下或5nm以下也可以减少隧道电流引起的泄漏电流。就是说，可以实现关态电流小的晶体管。再者，与包括非晶结构的氧化铪相比，包括结晶结构的氧化铪具有的相对介电常数高。因此，为了形成关态电流小的晶体管，优选使用包括结晶结构的氧化铪。作为结晶结构的一个例子，可以举出单斜晶结构或立方体晶结构。但是，本发明的一个方式不局限于此。
另外，在包括结晶结构的氧化铪中有时具有起因于缺陷的界面能级。该界面能级有时用作陷阱中心。由此，当氧化铪邻近地设置在晶体管的沟道区域时，有时该界面能级引起晶体管的电特性的劣化。于是，为了减少界面能级的影响，有时优选在晶体管的沟道区域与氧化铪之间设置其他膜而使它们互相分开。该膜具有缓冲功能。具有缓冲功能的膜可以为包含于栅极绝缘膜160的膜或者包含于氧化物半导体膜的膜。就是说，作为具有缓冲功能的膜，可以使用氧化硅、氧氮化硅、氧化物半导体等。另外，作为具有缓冲功能的膜，例如使用其能隙比成为沟道区域的半导体大的半导体或绝缘体。另外，作为具有缓冲功能的膜，例如使用其电子亲和势比成为沟道区域的半导体小的半导体或绝缘体。另外，作为具有缓冲功能的膜，例如使用其电离能比成为沟道区域的半导体大的半导体或绝缘体。
另一方面，通过使包括上述结晶结构的氧化铪中的界面能级(陷阱中心)俘获电荷，有时可以调整晶体管的阈值电压。为了使该电荷稳定地存在，例如在沟道区域与氧化铪之间可以设置其能隙比氧化铪大的绝缘体。或者，可以设置其电子亲和势比氧化铪小的半导体或绝缘体。另外，作为具有缓冲功能的膜，可以设置其电离能比氧化铪大的半导体或绝缘体。通过使用这种半导体或绝缘体，可以不容易释放被界面能级俘获的电荷，从而可以长期间保持电荷。
作为上述绝缘体，例如可以举出氧化硅、氧氮化硅。通过使电子从氧化物半导体层130移到栅电极层170，可以使栅极绝缘膜160的界面能级俘获电荷。作为具体例子，可以举出如下条件：以高温度(例如，125℃以上且450℃以下，典型的是150℃以上且300℃以下)在使栅电极层170的电位处于比源电极或漏电极高的状态下保持1秒以上，典型的是1分以上。
如此，在使栅极绝缘膜160等的界面能级俘获所希望的量的电子的晶体管中，阈值电压向正方向漂移。通过调整栅电极层170的电压或施加电压的时间，可以控制将俘获电子的量(阈值电压的变动量)。另外，只要能够俘获电荷，也可以不在栅极绝缘膜160中。也可以将具有相同的结构的叠层膜用于其他绝缘层。
作为栅电极层170，例如可以使用Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ru、Ag、Mn、Nd、Sc、Ta和W等的导电膜。另外，也可以使用上述材料的合金或上述材料的导电氮化物。另外，也可以使用选自上述材料、上述材料的合金及上述材料的导电氮化物中的多种材料的叠层。典型的是，可以使用钨、钨及氮化钛的叠层、钨及氮化钽的叠层等。另外，也可以使用低电阻的Cu或Cu-Mn等合金或者上述材料与Cu或Cu-Mn等合金的叠层。
形成在栅极绝缘膜160及栅电极层170上的绝缘层180优选包含氧化铝膜。氧化铝膜的不使氢、水分等杂质以及氧透过的阻挡效果高。因此，将氧化铝膜适合用作具有如下效果的保护膜：在晶体管的制造工序中及制造晶体管之后，防止导致晶体管的电特性的变动的氢、水分等杂质向氧化物半导体层130混入；防止从氧化物半导体层释放作为构成氧化物半导体层130的主要成分的材料的氧；防止从绝缘层120释放无用的氧。也可以将包含于氧化铝膜的氧扩散到氧化物半导体层中。
在绝缘层180上优选形成有绝缘层185。作为绝缘层185，可以使用包含氧化镁、氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪和氧化钽中的一种以上的绝缘膜。另外，该绝缘层也可以是上述材料的叠层。
在此，绝缘层185优选与绝缘层120同样地包含超过化学计量组成的氧。能够将从绝缘层185释放的氧经由栅极绝缘膜160扩散到氧化物半导体层130的沟道形成区域，因此能够对形成在沟道形成区域中的氧缺损填补氧。因此，可以获得晶体管的稳定的电特性。
为了实现半导体装置的高集成化，必须进行晶体管的微型化。另一方面，已知伴随着晶体管的微型化，晶体管的电特性劣化。沟道宽度的缩短导致通态电流的减少。
例如，在图8A至9B所示的本发明的一个方式的晶体管中，如上所述，以覆盖其中形成沟道的第二氧化物半导体层132的方式设置有第三氧化物半导体层133，由此，沟道形成层与栅极绝缘膜没有接触。因此，能够抑制在沟道形成层与栅极绝缘膜的界面产生的载流子散射，而可以增加晶体管的通态电流。
在本发明的一个方式的晶体管中，如上所述，以在沟道宽度方向上电性上包围氧化物半导体层130的方式形成有栅电极层170，由此除了垂直方向上的栅极电场之外，侧面方向上的栅极电场也被施加到氧化物半导体层130。换而言之，栅极电场施加到整个氧化物半导体膜，所以电流流过整个成为沟道的第二氧化物半导体层132，从而可以进一步提高通态电流。
另外，在本发明的一个方式的晶体管中，通过将第二氧化物半导体层132形成在第一氧化物半导体层131上，来使界面能级不容易产生。另外，通过使第二氧化物半导体层132位于三层结构中的中间层，来防止杂质从上下方混入第二氧化物半导体层132。因此，除了可以增加晶体管的通态电流之外，还可以实现阈值电压的稳定化及S值(亚阈值)的下降。因此，可以降低Icut(栅极电压VG为0V时的电流)，而可以降低功耗。另外，由于晶体管的阈值电压得到稳定，因此能够提高半导体装置的长期可靠性。
本实施方式可以与本说明书所示的其他实施方式及实施例适当地组合。
实施方式3
在本实施方式中，说明实施方式1所说明的晶体管101、晶体管102及晶体管103的制造方法。
首先，参照图11A至图12C说明晶体管102的制造方法。另外，在本实施方式中还说明仅氧化物半导体层130的结构不同的晶体管101的制造方法。在图11A至图12C中，左边的附图示出晶体管的沟道长度方向的截面，而右边的附图示出晶体管的沟道宽度方向的截面。注意，沟道宽度方向的附图为放大图，所以外观上的各要素的膜厚度在左边的附图与右边的附图之间不同。
衬底110可以使用玻璃衬底、陶瓷衬底、石英衬底、蓝宝石衬底等。另外，也可以采用以硅或碳化硅等为材料的单晶半导体衬底或多晶半导体衬底、以硅锗等为材料的化合物半导体衬底、SOI(Semiconductor On Insulator：绝缘体上半导体)衬底等，并且也可以在上述衬底上设置半导体元件并将其用作衬底110。
作为绝缘层120可以通过等离子体CVD法或溅射法等使用氧化铝、氧化镁、氧化硅、氧氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪和氧化钽等的氧化物绝缘膜、氮化硅、氮氧化硅、氮化铝、氮氧化铝等的氮化物绝缘膜或者混合上述材料的膜而形成。另外，绝缘层120也可以是上述材料的叠层，其中，优选至少与氧化物半导体层130接触的上层使用包含过剩氧的材料形成，以对氧化物半导体层130供应氧。
另外，也可以利用离子注入法、离子掺杂法、等离子体浸没离子注入法(Plasma-immersion ion implantation method)等对绝缘层120添加氧。通过添加氧，可以更容易地将氧从绝缘层120供应到氧化物半导体层130中。
注意，在衬底110的表面由绝缘体构成，并且，杂质不会扩散到后面形成的氧化物半导体层130中的情况下，也可以不设置绝缘层120。
接着，在绝缘层120上通过溅射法、CVD法及MBE法等形成成为第一氧化物半导体层131的第一氧化物半导体膜131a、成为第二氧化物半导体层132的第二氧化物半导体膜132a及成为第三氧化物半导体层133的第三氧化物半导体膜133a(参照图11A)。
另外，当形成图1A和1B所示的晶体管101时，也可以单独设置第二氧化物半导体膜132a。
当氧化物半导体层130采用叠层结构时，优选使用具备装载闭锁室的多腔室成膜装置(例如，溅射装置)以不暴露于大气的方式连续地层叠氧化物半导体膜。在溅射装置中的各腔室中，优选使用低温泵等吸附式真空泵进行高真空抽气(抽空到5×10-7Pa至1×10- 4Pa左右)且将被成膜的衬底加热到100℃以上，优选为500℃以上，来尽可能地去除对氧化物半导体来说是杂质的水等。或者，优选组合涡轮分子泵和冷阱来防止将包含碳成分或水分等的气体从排气系统倒流到腔室内。另外，也可以使用组合涡轮分子泵和低温泵的排气系统。
为了获得高纯度本征的氧化物半导体，不仅需要对腔室进行高真空抽气，而且需要进行溅射气体的高纯度化。通过作为用作溅射气体的氧气体或氩气体，使用露点为-40℃以下，优选为-80℃以下，更优选为-100℃以下的高纯度气体，能够尽可能地防止水分等混入氧化物半导体膜。
第一氧化物半导体膜131a、第二氧化物半导体膜132a及在第三氧化物半导体膜133a可以使用实施方式2所说明的材料。例如，第一氧化物半导体膜131a可以使用原子个数比为In:Ga:Zn＝1:3:6、1:3:4、1:3:3或1:3:2的In-Ga-Zn氧化物，第二氧化物半导体膜132a可以使用原子个数比为In:Ga:Zn＝1:1:1、3:1:2或5:5:6的In-Ga-Zn氧化物，第三氧化物半导体膜133a可以使用原子个数比为In:Ga:Zn＝1:3:6、1:3:4、1:3:3或1:3:2的In-Ga-Zn氧化物。另外，第一氧化物半导体膜131a、第二氧化物半导体膜132a及第三氧化物半导体膜133a的原子个数比分别包括上述原子个数比的±20％的变动的误差。另外，在作为成膜方法利用溅射法时，可以以上述材料为靶材进行成膜。
另外，能够用于第一氧化物半导体膜131a、第二氧化物半导体膜132a及第三氧化物半导体膜133a的氧化物半导体优选至少包含铟(In)或锌(Zn)。或者，优选包含In和Zn的两者。另外，为了减少使用该氧化物半导体的晶体管的电特性偏差，除了上述元素以外，优选还包含稳定剂(stabilizer)。
作为稳定剂，可以举出镓(Ga)、锡(Sn)、铪(Hf)、铝(Al)或锆(Zr)等。另外，作为其他稳定剂，可以举出镧系元素的镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)、镱(Yb)、镥(Lu)等。
例如，作为氧化物半导体，可以使用氧化铟、氧化锡、氧化锌、In-Zn氧化物、Sn-Zn氧化物、Al-Zn氧化物、Zn-Mg氧化物、Sn-Mg氧化物、In-Mg氧化物、In-Ga氧化物、In-Ga-Zn氧化物、In-Al-Zn氧化物、In-Sn-Zn氧化物、Sn-Ga-Zn氧化物、Al-Ga-Zn氧化物、Sn-Al-Zn氧化物、In-Hf-Zn氧化物、In-La-Zn氧化物、In-Ce-Zn氧化物、In-Pr-Zn氧化物、In-Nd-Zn氧化物、In-Sm-Zn氧化物、In-Eu-Zn氧化物、In-Gd-Zn氧化物、In-Tb-Zn氧化物、In-Dy-Zn氧化物、In-Ho-Zn氧化物、In-Er-Zn氧化物、In-Tm-Zn氧化物、In-Yb-Zn氧化物、In-Lu-Zn氧化物、In-Sn-Ga-Zn氧化物、In-Hf-Ga-Zn氧化物、In-Al-Ga-Zn氧化物、In-Sn-Al-Zn氧化物、In-Sn-Hf-Zn氧化物、In-Hf-Al-Zn氧化物。
注意，例如In-Ga-Zn氧化物是指作为主要成分包含In、Ga和Zn的氧化物。另外，也可以包含In、Ga、Zn以外的金属元素。注意，在本说明书中，将由In-Ga-Zn氧化物构成的膜称为IGZO膜。
另外，也可以使用以InMO3(ZnO)m(m>0，且m不是整数)表示的材料。注意，M表示选自Ga、Y、Zr、La、Ce或Nd中的一种金属元素或多种金属元素。另外，也可以使用以In2SnO5(ZnO)n(n>0，且n是整数)表示的材料。
注意，如在实施方式2中详细地说明那样，以使第一氧化物半导体膜131a及第三氧化物半导体膜133a的电子亲和势小于第二氧化物半导体膜132a的方式选择材料。
另外，当形成氧化物半导体膜时，优选利用溅射法。作为溅射法，可以使用RF溅射法、DC溅射法、AC溅射法等。
当第一氧化物半导体膜131a、第二氧化物半导体膜132a及第三氧化物半导体膜133a通过使用In-Ga-Zn氧化物作为靶材的溅射法形成时，作为该靶材例如可以使用In、Ga、Zn的原子个数比为In:Ga:Zn＝1:1:1、In:Ga:Zn＝2:2:1、In:Ga:Zn＝3:1:2、In:Ga:Zn＝5:5:6、In:Ga:Zn＝1:3:2、In:Ga:Zn＝1:3:3、In:Ga:Zn＝1:3:4、In:Ga:Zn＝1:3:6、In:Ga:Zn＝1:4:3、In:Ga:Zn＝1:5:4、In:Ga:Zn＝1:6:6、In:Ga:Zn＝2:1:3、In:Ga:Zn＝1:6:4、In:Ga:Zn＝1:9:6、In:Ga:Zn＝1:1:4、In:Ga:Zn＝1:1:2中的任一个的材料。
另外，优选的是，第二氧化物半导体膜132a的铟的含量多于第一氧化物半导体膜131a及第三氧化物半导体膜133a的铟的含量。在氧化物半导体中，重金属的s轨道主要有助于载流子传导，并且通过增加In的比例来增加s轨道的重叠，由此In的比例多于Ga的氧化物的迁移率比In的比例等于或少于Ga的氧化物高。因此，通过将铟的比例高的氧化物用于第二氧化物半导体层132，可以实现高迁移率的晶体管。
在形成第三氧化物半导体膜133a之后可以进行第一加热处理。第一加热处理在250℃以上且650℃以下，优选为300℃以上且500℃以下的温度下且在惰性气体气氛、包含10ppm以上的氧化气体的气氛或减压状态下进行即可。作为第一加热处理，也可以进行惰性气体气氛下的加热处理，然后为了补充脱离了的氧而进行包含10ppm以上的氧化气体的气氛下的加热处理。通过进行第一加热处理，可以提高第一氧化物半导体膜131a至第三氧化物半导体膜133a的结晶性，而且可以从绝缘层120、第一氧化物半导体膜131a至第三氧化物半导体膜133a中去除氢或水等杂质。另外，也可以在后面说明的用来形成第一氧化物半导体层131至第三氧化物半导体层133的蚀刻之后进行第一加热处理。
接着，在第三氧化物半导体膜133a上形成第一抗蚀剂掩模。抗蚀剂掩模优选例如通过利用电子束曝光、液浸曝光、EUV曝光等的光刻工序形成。此时，通过使用负性光致抗蚀剂形成第一抗蚀剂掩模，可以缩短曝光工序所需要的时间。另外，也可以利用纳米压印法形成第一抗蚀剂掩模。使用该抗蚀剂掩模对第三氧化物半导体膜133a、第二氧化物半导体膜132a及第一氧化物半导体膜131a选择性地进行蚀刻，来形成层叠第三氧化物半导体层133、第二氧化物半导体层132及第一氧化物半导体层131的氧化物半导体层130(参照图11B)。另外，也可以在第三氧化物半导体膜133a上形成金属膜或绝缘膜等，利用第一抗蚀剂掩模对该金属膜或绝缘膜选择性地进行蚀刻来形成层，将该层用于硬掩模以形成氧化物半导体层130。此时，通过以适当的膜厚度的金属膜或绝缘膜作为硬掩模，可以将氧化物半导体层130的沟道宽度方向上的截面形成为大致三角形或上底极小的大致梯形。另外，当形成图1A和1B所示的晶体管101时，通过上述方法对所形成的氧化物半导体膜的单膜进行蚀刻，形成氧化物半导体层130即可。
此时，如附图所示，也可以对绝缘层120的一部分进行了蚀刻。通过对绝缘层120的一部分进行蚀刻，可以容易使之后形成的栅电极层170隔着栅极绝缘膜160覆盖形成沟道的第二氧化物半导体层132。
接着，在氧化物半导体层130上形成第一导电膜。作为第一导电膜，可以使用Al、Cr、Cu、Ta、Ti、Mo、W、Ni、Mn、Nd和Sc等。另外，也可以使用上述材料的合金或上述材料的导电氮化物。另外，也可以使用选自上述材料、上述材料的合金及上述材料的导电氮化物中的多种材料的叠层。例如，通过溅射法或CVD法等，形成100nm厚的钨膜。
接着，在第一导电膜上形成第二抗蚀剂掩模。并且，将第二抗蚀剂掩模用于掩模对第一导电膜选择性地进行蚀刻，来形成源电极层140及漏电极层150(参照图11C)。
另外，在将氧化物半导体层130的沟道宽度方向上的截面形成为大致梯形的情况下，可以使用被用作硬掩模的金属膜形成源电极层140及漏电极层150。此时，区域191或区域192中的沟道宽度方向上的截面成为图15所示的形状。在该结构中，源电极层140及漏电极层150不形成在氧化物半导体层130的侧面，由此容易对氧化物半导体层130施加栅极电场，来降低S值。
接着，在氧化物半导体层130、源电极层140及漏电极层150上形成栅极绝缘膜160(参照图12A)。作为栅极绝缘膜160，可以使用氧化铝、氧化镁、氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪和氧化钽等。另外，栅极绝缘膜160也可以为上述材料的叠层。通过溅射法、CVD法、MBE法等可以形成栅极绝缘膜160。
接着，在栅极绝缘膜160上形成成为栅电极层170的第二导电膜。作为第二导电膜，可以使用Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ru、Ag、Mn、Nd、Sc、Ta和W等的导电膜。另外，也可以使用上述材料的合金或上述材料的导电氮化物。另外，也可以使用选自上述材料、上述材料的合金及上述材料的导电氮化物中的多种材料的叠层。例如，通过溅射法或CVD法等形成钨和氮化钛的叠层膜。
接着，在第二导电膜上形成第三抗蚀剂掩模，使用该抗蚀剂掩模对第二导电膜选择性地进行蚀刻，来形成栅电极层170(参照图12B)。
接着，在栅极绝缘膜160及栅电极层170上形成绝缘层180及绝缘层185(参照图12C)。绝缘层180及绝缘层185可以与绝缘层120同样的材料及方法形成。另外，绝缘层180特别优选使用氧化铝。
另外，也可以利用离子注入法、离子掺杂法、等离子体浸没离子注入法等对绝缘层180或/及绝缘层185添加氧。通过添加氧，可以更容易地将氧从绝缘层180或/及绝缘层185供应到氧化物半导体层130中。
接着，也可以进行第二加热处理。第二加热处理可以在与第一加热处理同样的条件下进行。通过进行第二加热处理，容易使绝缘层120、绝缘层180及绝缘层185释放过剩氧，因此可以降低氧化物半导体层130中的氧缺损。
经过上述步骤，可以制造图5A至6B所示的晶体管102。另外，如上所述，通过氧化物半导体层130为单层，可以制造图1A至2B所示的晶体管101。
接下来，说明图8A至9B所示的晶体管103的制造方法。注意，省略与晶体管101及晶体管102的制造方法相同的工序而进行说明。
在衬底110上形成绝缘层120，在绝缘层120上利用溅射法、CVD法、MBE法等形成成为第一氧化物半导体层131的第一氧化物半导体膜131a及成为第二氧化物半导体层132的第二氧化物半导体膜132a(参照图13A)。
接着，在第二氧化物半导体膜132a上形成第一抗蚀剂掩模。使用第一抗蚀剂掩模对第二氧化物半导体膜132a及第一氧化物半导体膜131a选择性地进行蚀刻，来形成第二氧化物半导体层132及第一氧化物半导体层131的叠层(参照图13B)。此时，与晶体管101及晶体管102同样，通过以适当的膜厚度的金属膜或绝缘膜作为硬掩模，可以将氧化物半导体层130的沟道宽度方向上的截面形成为大致三角形或上底极小的大致梯形。另外，在对第二氧化物半导体膜132a及第一氧化物半导体膜131a的蚀刻工序中，优选如图13B所示那样对绝缘层120进行过蚀刻。如图13B中的右边的附图所示，第二氧化物半导体层132、第一氧化物半导体层131以及绝缘层120在过蚀刻区域的侧部分别具有在它们之间没有水平差的形状。通过采用上述形状，可以提高对第二氧化物半导体层132及第一氧化物半导体层131的叠层的栅极绝缘膜及栅电极层的覆盖率。
接着，在第二氧化物半导体层132及第一氧化物半导体层131的叠层上形成第一导电膜。该工序可以参照如上所述的晶体管101及晶体管102的第一导电膜的说明。
接着，在第一导电膜上形成第二抗蚀剂掩模。并且，将第二抗蚀剂掩模用于掩模对第一导电膜选择性地进行蚀刻，来形成源电极层140及漏电极层150(参照图13C)。
接着，通过溅射法、CVD法、MBE法等在第二氧化物半导体层132及第一氧化物半导体层131的叠层以及在源电极层140及漏电极层150上形成成为第三氧化物半导体层133的第三氧化物半导体膜133a。
接着，在第三氧化物半导体膜133a上形成栅极绝缘膜160。该工序可以参照如上所述的晶体管101及晶体管102的栅极绝缘膜160的说明。
接着，在栅极绝缘膜160上形成成为栅电极层170的第二导电膜170a。该工序可以参照如上所述的晶体管101及晶体管102的第二导电膜的说明。
接着，在第二导电膜170a上形成第四抗蚀剂掩模190(参照图14A)。然后，利用该蚀剂掩模对第二导电膜170a选择性地进行蚀刻，形成栅电极层170。
然后，将栅电极层170用作掩模对栅极绝缘膜160选择性地进行蚀刻。
然后，将栅电极层170或栅极绝缘膜160用作掩模对第三氧化物半导体膜133a进行蚀刻，来形成第三氧化物半导体层133(参照图14B)。
既可以对上述第二导电膜170a、栅极绝缘膜160及第三氧化物半导体膜133a分别按每个层进行蚀刻，又可以连续地进行蚀刻。另外，作为蚀刻方法可以使用干蚀刻或湿蚀刻，也可以对每个层分别使用适当的蚀刻方法。
接着，在源电极层140、漏电极层150及栅电极层170上形成绝缘层180及绝缘层185(参照图14C)。该工序可以参照如上所述的晶体管101及晶体管102的绝缘层180及绝缘层185的说明。
经过上述步骤，可以制造图8A至9B所示的晶体管103。
虽然本实施方式所说明的金属膜、半导体膜及无机绝缘膜等各种膜可以典型地利用溅射法或等离子体CVD法形成，但是也可以利用热CVD法等其他方法形成。作为热CVD法的例子，可以举出MOCVD(Metal Organic Chemical Vapor Deposition：有机金属化学气相沉积)法或ALD(Atomic Layer Deposition：原子层沉积)法等。
由于热CVD法是不使用等离子体的成膜方法，因此具有不产生等离子体损伤所引起的缺陷的优点。
在热CVD法中，可以进行如下成膜：将源气体及氧化剂同时供应到腔室内，将腔室内的压力设定为大气压或负压，使其在衬底附近或在衬底上起反应以在衬底上沉积膜。
在ALD法中，可以进行如下成膜：将腔室内的压力设定为大气压或负压，将用于反应的源气体依次引入腔室，并且按该顺序反复地引入气体。例如，通过切换各开关阀(也称为高速阀)来将两种以上的源气体依次供应到腔室内。为了防止多种源气体混合，例如，在引入第一源气体的同时或之后引入惰性气体(氩或氮等)等，然后引入第二源气体。注意，当同时引入第一源气体及惰性气体时，惰性气体用作载流子气体，另外，可以在引入第二源气体的同时引入惰性气体。另外，也可以利用真空抽气将第一源气体排出来代替引入惰性气体，然后引入第二源气体。第一源气体附着到衬底表面形成第一层，之后引入的第二源气体与该第一层起反应，由此第二层层叠在第一层上而形成薄膜。通过按该顺序反复多次地引入气体直到获得所希望的厚度为止，可以形成台阶覆盖性良好的薄膜。由于薄膜的厚度可以根据按顺序反复引入气体的次数来进行调节，因此，ALD法可以准确地调节厚度而适用于制造微型FET。
利用MOCVD法或ALD法等热CVD法可以形成以上所示的实施方式所公开的金属膜、半导体膜、无机绝缘膜等各种膜，例如，当形成In-Ga-Zn-O膜时，可以使用三甲基铟、三甲基镓及二甲基锌。三甲基铟的化学式为In(CH3)3。三甲基镓的化学式为Ga(CH3)3。二甲基锌的化学式为Zn(CH3)2。但是，不局限于上述组合，也可以使用三乙基镓(化学式为Ga(C2H5)3)代替三甲基镓，并使用二乙基锌(化学式为Zn(C2H5)2)代替二甲基锌。
例如，在使用利用ALD法的成膜装置形成氧化铪膜时，使用如下两种气体：通过使包含溶剂和铪前体化合物的液体(铪醇盐溶液，典型为四二甲基酰胺铪(TDMAH))气化而得到的源气体；以及用作氧化剂的臭氧(O3)。另外，四二甲基酰胺铪的化学式为Hf[N(CH3)2]4。另外，作为其它材料液有四(乙基甲基酰胺)铪等。
例如，在使用利用ALD法的成膜装置形成氧化铝膜时，使用如下两种气体：通过使包含溶剂和铝前体化合物的液体(三甲基铝(TMA)等)气化而得到的源气体；以及用作氧化剂的H2O。另外，三甲基铝的化学式为Al(CH3)3。另外，作为其它材料液有三(二甲基酰胺)铝、三异丁基铝、铝三(2,2,6,6-四甲基-3,5-庚二酮)等。
例如，在使用利用ALD法的成膜装置形成氧化硅膜时，使六氯乙硅烷附着在被成膜面上，去除附着物所包含的氯，供应氧化性气体(O2，一氧化二氮)的自由基使其与附着物起反应。
例如，在使用利用ALD法的成膜装置形成钨膜时，依次反复引入WF6气体和B2H6气体形成初始钨膜，然后同时引入WF6气体和H2气体形成钨膜。注意，也可以使用SiH4气体代替B2H6气体。
例如，在使用利用ALD的成膜装置形成氧化物半导体膜如In-Ga-Zn-O膜时，依次反复引入In(CH3)3气体和O3气体形成In-O层，然后同时引入Ga(CH3)3气体和O3气体形成GaO层，之后同时引入Zn(CH3)2和O3气体形成ZnO层。注意，这些层的顺序不局限于上述例子。另外，也可以混合这些气体来形成混合化合物层如In-Ga-O层、In-Zn-O层、Ga-Zn-O层等。注意，虽然也可以使用利用Ar等惰性气体进行鼓泡而得到的H2O气体代替O3气体，但是优选使用不包含H的O3气体。另外，也可以使用In(C2H5)3气体代替In(CH3)3气体。也可以使用Ga(C2H5)3气体代替Ga(CH3)3气体。也可以使用Zn(CH3)2气体。
本实施方式可以与本说明书所示的其他实施方式及实施例适当地组合。
实施方式4
在本实施方式中，说明可以用于本发明的一个方式的晶体管的氧化物半导体膜。
在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态。因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态。因此，也包括该角度为85°以上且95°以下的状态。
在本说明书中，六方晶系包括三方晶系和菱方晶系。
氧化物半导体膜大致分为非单晶氧化物半导体膜和单晶氧化物半导体膜。非单晶氧化物半导体膜包括CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c轴取向结晶氧化物半导体)膜、多晶氧化物半导体膜、微晶氧化物半导体膜以及非晶氧化物半导体膜等。
首先，说明CAAC-OS膜。
CAAC-OS膜是包含呈c轴取向的多个结晶部的氧化物半导体膜之一。
在CAAC-OS膜的透射电子显微镜(TEM：Transmission Electron Microscope)图像中，观察不到结晶部与结晶部之间的明确的边界，即晶界(grain boundary)。因此，在CAAC-OS膜中，不容易发生由晶界引起的电子迁移率的下降。
根据从大致平行于样品面的方向观察的CAAC-OS膜的TEM图像(截面TEM图像)可知在结晶部中金属原子排列为层状。各金属原子层具有反映被形成CAAC-OS膜的面(也称为被形成面)或CAAC-OS膜的顶面的凸凹的形状并以平行于CAAC-OS膜的被形成面或顶面的方式排列。
另一方面，根据从大致垂直于样品面的方向观察的CAAC-OS膜的TEM图像(平面TEM图像)可知在结晶部中金属原子排列为三角形状或六角形状。但是，在不同的结晶部之间金属原子的排列没有规律性。
图16A是CAAC-OS膜的截面TEM图像。另外，图16B是进一步放大图16A的截面TEM图像，其中，为便于理解而突出显示原子排列。
图16C是图16A中的A-O-A’之间的由圆圈包围的区域(直径大致为4nm)的局部性的傅里叶变换图像。在图16C所示的各区域中可以确认到c轴取向性。另外，A-O间的c轴方向不同于O-A’间的c轴方向，由此可知A-O间的晶粒不同于O-A’间的晶粒。另外，可知在A-O之间，c轴的角度以14.3°、16.6°、26.4°等而逐渐地连续变化。同样地，可知在O-A’之间，c轴的角度以-18.3°、-17.6°、-15.9°等而逐渐地连续变化。
另外，在CAAC-OS膜的电子衍射图案中，观察到呈现取向性的斑点(亮点)。例如，在使用例如为1nm以上且30nm以下的电子束获得的CAAC-OS膜的顶面的电子衍射图案(也称为纳米束电子衍射图案)中，观察到斑点(参照图17A)。
由截面TEM图像及平面TEM图像可知，CAAC-OS膜的结晶部具有取向性。
注意，CAAC-OS膜所包含的结晶部几乎都可以容纳在一个边长小于100nm的立方体内。因此，有时包括在CAAC-OS膜中的结晶部能够容纳在一边短于10nm、短于5nm或短于3nm的立方体。但是，有时包含在CAAC-OS膜中的多个结晶部联结，从而形成一个大结晶区。例如，在平面TEM图像中有时会观察到2500nm2以上、5μm2以上或1000μm2以上的结晶区。
使用X射线衍射(XRD:X-Ray Diffraction)装置对CAAC-OS膜进行结构分析。例如，当利用out-of-plane法分析包括InGaZnO4结晶的CAAC-OS膜时，在衍射角(2θ)为31°附近时常出现峰值。由于该峰值来源于InGaZnO4结晶的(009)面，由此可知CAAC-OS膜中的结晶具有c轴取向性，并且c轴朝向大致垂直于CAAC-OS膜的被形成面或顶面的方向。
另一方面，当利用从大致垂直于c轴的方向使X射线入射到样品的in-plane法分析CAAC-OS膜时，在2θ为56°附近时常出现峰值。该峰值来源于InGaZnO4结晶的(110)面。在此，将2θ固定为56°附近并在以样品面的法线向量为轴(φ轴)旋转样品的条件下进行分析(φ扫描)。当该样品是InGaZnO4的单晶氧化物半导体膜时，出现六个峰值。该六个峰值来源于相等于(110)面的结晶面。另一方面，当该样品是CAAC-OS膜时，即使在将2θ固定为56°附近的状态下进行φ扫描也不能观察到明确的峰值。
由上述结果可知，在具有c轴取向的CAAC-OS膜中，虽然a轴及b轴的方向在结晶部之间不同，但是c轴都朝向平行于被形成面或顶面的法线向量的方向。因此，在上述截面TEM图像中观察到的排列为层状的各金属原子层相当于与结晶的ab面平行的面。
注意，结晶部在形成CAAC-OS膜或进行加热处理等晶化处理时形成。如上所述，结晶的c轴朝向平行于CAAC-OS膜的被形成面或顶面的法线向量的方向。由此，例如，当CAAC-OS膜的形状因蚀刻等而发生改变时，结晶的c轴不一定平行于CAAC-OS膜的被形成面或顶面的法线向量。
另外，在CAAC-OS膜中，c轴取向的晶化部的分布不一定要均匀。例如，当CAAC-OS膜的结晶部是由CAAC-OS膜的顶面附近的结晶成长而形成时，有时顶面附近的c轴取向的结晶部比例会高于被形成面附近的晶化度。另外，在添加有杂质的CAAC-OS膜中，添加有杂质的区域变质而有时CAAC-OS膜中的c轴取向结晶部所占的比例根据区域而不同。
注意，当利用out-of-plane法分析包括InGaZnO4结晶的CAAC-OS膜时，除了在2θ为31°附近的峰值之外，有时还在2θ为36°附近观察到峰值。2θ为36°附近的峰值意味着CAAC-OS膜的一部分中含有不具有c轴取向的结晶。优选的是，在CAAC-OS膜中在2θ为31°附近时出现峰值而在2θ为36°附近时不出现峰值。
CAAC-OS膜是杂质浓度低的氧化物半导体膜。杂质是指氢、碳、硅、过渡金属元素等氧化物半导体膜的主要成分以外的元素。尤其是，某一种元素如硅等与氧的键合力比构成氧化物半导体膜的金属元素与氧的键合力强，该元素会夺取氧化物半导体膜中的氧，从而打乱氧化物半导体膜的原子排列，导致结晶性下降。另外，由于铁或镍等的重金属、氩、二氧化碳等的原子半径(或分子半径)大，所以若包含在氧化物半导体膜内，则会打乱氧化物半导体膜的原子排列，导致结晶性下降。注意，包含在氧化物半导体膜中的杂质有时成为载流子陷阱或载流子发生源。
另外，CAAC-OS膜是缺陷态密度低的氧化物半导体膜。例如，氧化物半导体膜中的氧缺损有时成为载流子陷阱，或因俘获氢而成为载流子发生源。
将杂质浓度低且缺陷态密度低(氧缺损量少)的状态称为“高纯度本征”或“实质上高纯度本征”。在高纯度本征或实质上高纯度本征的氧化物半导体膜中载流子发生源少，所以可以降低载流子密度。因此，使用该氧化物半导体膜的晶体管很少具有负阈值电压的电特性(也称为常开启特性)。在高纯度本征或实质上高纯度本征的氧化物半导体膜中载流子陷阱少。因此，使用该氧化物半导体膜的晶体管的电特性变动小，于是成为高可靠性晶体管。另外，被氧化物半导体膜的载流子陷阱俘获的电荷的释放需要长时间，有时像固定电荷那样动作。因此，使用杂质浓度高且缺陷态密度高的氧化物半导体膜的晶体管的电特性有时不稳定。
另外，在使用CAAC-OS膜的晶体管中，起因于可见光或紫外光的照射的电特性的变动小。
接下来，说明微晶氧化物半导体膜。
在微晶氧化物半导体膜的TEM图像中，有时难以明确地确认到结晶部。微晶氧化物半导体膜中含有的结晶部的尺寸大多为1nm以上且100nm以下或1nm以上且10nm以下。尤其是，将具有尺寸为1nm以上且10nm以下或1nm以上且3nm以下的微晶的纳米晶(nc：nanocrystal)的氧化物半导体膜称为nc-OS(nanocrystalline Oxide Semiconductor：纳米晶氧化物半导体)膜。另外，例如在nc-OS膜的TEM图像中，有时难以明确地确认到晶界。
nc-OS膜在微小区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中其原子排列具有周期性。另外，nc-OS膜在不同的结晶部之间观察不到晶体取向的规律性。因此，在膜整体上观察不到取向性。所以，有时nc-OS膜在某些分析方法中与非晶氧化物半导体膜没有差别。例如，在通过利用使用其束径比结晶部大的X射线的XRD装置的out-of-plane法对nc-OS膜进行结构分析时，检测不出表示结晶面的峰值。另外，在对nc-OS膜进行使用其束径比结晶部大(例如，50nm以上)的电子射线的电子衍射(也称为选区电子衍射)时，观察到类似于光晕图案的衍射图案。另一方面，在对nc-OS膜进行使用其束径近于或小于结晶部的电子射线的纳米束电子衍射时，观察到斑点。另外，在nc-OS膜的纳米束电子衍射图案中，有时观察到如圆圈那样的(环状的)亮度高的区域。在nc-OS膜的纳米束电子衍射图案中，还有时观察到环状的区域内的多个斑点(参照图17B)。
nc-OS膜是其规律性比非晶氧化物半导体膜高的氧化物半导体膜。因此，nc-OS膜的缺陷态密度比非晶氧化物半导体膜低。但是，nc-OS膜在不同的结晶部之间观察不到晶体取向的规律性。所以，nc-OS膜的缺陷态密度比CAAC-OS膜高。
注意，氧化物半导体膜例如也可以是包括非晶氧化物半导体膜、微晶氧化物半导体膜和CAAC-OS膜中的两种以上的叠层膜。
在氧化物半导体膜具有多个结构时，有时通过利用纳米束电子衍射可以进行结构分析。
图17C示出一种透射电子衍射测量装置，包括：电子枪室10；电子枪室10下的光学系统12；光学系统12下的样品室14；样品室14下的光学系统16；光学系统16下的观察室20；设置于观察室20的拍摄装置18；以及观察室20下的胶片室22。以朝向观察室20内部的方式设置拍摄装置18。另外，该透射电子衍射测量装置也可以不包括胶片室22。
另外，图17D示出图17C所示的透射电子衍射测量装置内部的结构。在透射电子衍射测量装置内部中，从设置在电子枪室10的电子枪发射的电子通过光学系统12照射到配置在样品室14中的物质28。穿过物质28的电子通过光学系统16入射到设置在观察室20内部的荧光板32中。在荧光板32中，通过呈现对应于所入射的电子的强度的图案，可以测量透射电子衍射图案。
因为拍摄装置18朝向荧光板32地设置，所以可以拍摄呈现于荧光板32的图案。穿过拍摄装置18的透镜的中间部及荧光板32的中间部的直线和荧光板32的顶面所形成的角度例如为15°以上且80°以下，30°以上且75°以下或45°以上且70°以下。该角度越小，由拍摄装置18拍摄的透射电子衍射图案的应变越大。但若预先得知该角度，则能够校正所得到的透射电子衍射图案的应变。另外，有时也可以将拍摄装置18设置在胶片室22。例如，也可以以与电子24的入射方向相对的方式将拍摄装置18设置在胶片室22中。在此情况下，可以从荧光板32的背面拍摄应变少的透射电子衍射图案。
样品室14设置有用来固定样品的物质28的支架。支架具有使穿过物质28的电子透过的结构。例如，支架也可以具有在X轴、Y轴、Z轴等上移动物质28的功能。支架的移动功能例如具有在1nm以上且10nm以下、5nm以上且50nm以下、10nm以上且100nm以下、50nm以上且500nm以下、100nm以上且1μm以下等的范围内移动的精度即可。至于这些范围，根据物质28的结构设定最适合的范围即可。
接着，说明使用上述透射电子衍射测量装置测量物质的透射电子衍射图案的方法。
例如，如图17D所示，通过改变物质中的纳米束的电子24的照射位置(进行扫描)，可以确认到物质的结构逐渐地产生变化的状况。此时，若物质28是CAAC-OS膜，则可以观察到图17A所示的衍射图案。或者，若物质28是nc-OS膜，则可以观察到图17B所示的衍射图案。
即使物质28是CAAC-OS膜，有时也部分地观察到与nc-OS膜等同样的衍射图案。因此，有时可以以在一定范围内观察到CAAC-OS膜的衍射图案的区域的比例(也称为CAAC化率)表示CAAC-OS膜的优劣。例如，优良的CAAC-OS膜的CAAC化率为50％以上，优选为80％以上，更优选为90％以上，进一步优选为95％以上。另外，将观察到与CAAC-OS膜不同的衍射图案的区域的比率表示为非CAAC化率。
作为一个例子，对具有刚进行成膜之后(表示为as-sputtered)的CAAC-OS膜或在包含氧的气氛中以450℃进行加热处理之后的CAAC-OS膜的各样品的顶面一边进行扫描一边得到透射电子衍射图案。在此，一边以5nm/秒钟的速度进行扫描60秒钟一边观察衍射图案，且每隔0.5秒钟将观察到的衍射图案转换为静态图像，从而导出CAAC化率。注意，作为电子线使用束径为1nm的纳米束电子线。另外，对六个样品进行同样的测量。并且，利用六个样品的平均值算出CAAC化率。
图18A示出各样品的CAAC化率。刚进行成膜之后的CAAC-OS膜的CAAC化率为75.7％(非CAAC化率为24.3％)。另外，进行450℃的加热处理之后的CAAC-OS膜的CAAC化率为85.3％(非CAAC化率为14.7％)。由此可知，与刚进行成膜之后相比，450℃的加热处理之后的CAAC化率较高。也就是说，可知高温(例如400℃以上)下的加热处理降低非CAAC化率(提高CAAC化率)。另外，在进行低于500℃的加热处理时也可以得到具有高CAAC化率的CAAC-OS膜。
在此，与CAAC-OS膜不同的衍射图案的大部分是与nc-OS膜同样的衍射图案。另外，在测量区域中观察不到非晶氧化物半导体膜。由此可知，通过加热处理，具有与nc-OS膜同样的结构的区域受到相邻的区域的结构的影响而重新排列，并CAAC化。
图18B及图18C是刚进行成膜之后及450℃的加热处理之后的CAAC-OS膜的平面TEM图像。通过对图18B和图18C进行比较，可知450℃的加热处理之后的CAAC-OS膜的性质更均匀。也就是说，可知通过高温的加热处理提高CAAC-OS膜的性质。
通过采用这种测量方法，有时可以对具有多种结构的氧化物半导体膜进行结构分析。
本实施方式可以与本说明书所示的其他实施方式及实施例适当地组合。
实施方式5
在本实施方式中，说明对本发明的一个方式的晶体管的沟道宽度方向上的截面形状及其电特性进行了计算的结果。
图19A至20C是说明用于计算的器件模型的图。图19A为俯视图，并且图19A所示的点划线E1-E2方向上的截面相当于图19B。图19A所示的点划线E3-E4方向上的截面相当于图20A至20C。另外，有时将点划线E1-E2方向称为沟道长度方向，将点划线E3-E4方向称为沟道宽度方向。
具体而言，图19A至20C的器件模型包括：绝缘层520上的依次形成有第一氧化物半导体层531及第二氧化物半导体层532的叠层；与叠层的一部分电连接的源电极层540及漏电极层550；覆盖叠层的一部分、源电极层540的一部分及漏电极层550的一部分的第三氧化物半导体层533；以及与叠层的一部分、源电极层540的一部分、漏电极层550的一部分以及第三氧化物半导体层533重叠的栅极绝缘膜560及栅电极层570。
上述器件模型的结构根据上述实施方式所说明的晶体管103而设定，且各构成要素的材料与晶体管103相同。另外，在第二氧化物半导体层532中设置有作为源区541及漏区551的n+区域。
图20A示出第二氧化物半导体层532的沟道宽度方向上的截面为四边形的器件模型(以下称为DM1)。图20B示出第二氧化物半导体层532的沟道宽度方向上的截面为梯形的器件模型(以下称为DM2)。图20C示出第二氧化物半导体层532的沟道宽度方向上的截面为三角形的器件模型(以下称为DM3)。在上述三个器件模型中，第二氧化物半导体层532与第一氧化物半导体层531相接触的区域的宽度(沟道宽度(W))与第二氧化物半导体层532的高度H相等。
表1示出用于上述三个器件模型的计算的共同数值。使用由Synopsys公司制造的Sentaurus进行计算。注意，不考虑陷阱能级及栅极漏电流。
[表1]
在上述器件模型中，与本发明的一个方式的晶体管同样地以覆盖用作沟道的第二氧化物半导体层532的方式设置栅电极层570。第二氧化物半导体层532接触于第一氧化物半导体层531的一面的位置与第一氧化物半导体层531侧面附近的栅电极层570接触于栅极绝缘膜560的一面的位置之间的高度差X为20nm。
另外，以In：Ga：Zn＝1：3：2(原子个数比)的IGZO膜为第一氧化物半导体层531及第三氧化物半导体层533，且以In：Ga：Zn＝1：1：1(原子个数比)的IGZO膜为第二氧化物半导体层532。
图21示出在上述条件下进行计算而得到的各器件模型的Id-Vg特性。由图21可知，通态电流(Vg＝Vth+1.5V时的电流值)为DM3<DM2<DM1，而S值及阈值电压(Vth)按照其倒数的顺序趋向良好。
这里，表2示出DM1的沟道截面积、实效的沟道宽度、通态电流分别为1时的DM2及DM3的相对数值。注意，沟道截面积相当于第二氧化物半导体层532的截面积，而实效的沟道宽度相当于第二氧化物半导体层532接触于第三氧化物半导体层533的区域的长度。
[表2]
由表2可知，通态电流的比例接近于实效的沟道宽度的比例。这是因为在定义通态电流的栅极电压方面，在第二氧化物半导体层532的表面流动的电流的比例得到提高的缘故。
为了得知更详细的内容，对沟道宽度方向上的截面为四边形、梯形、三角形的器件模型在沟道截面积相等的条件下及在实效的沟道宽度相等的条件下进行计算。
图22A至22C示出沟道截面积相等的器件模型。图22A示出第二氧化物半导体层532的沟道宽度方向上的截面为四边形的器件模型(以下称为DM4)。图22B示出第二氧化物半导体层532的沟道宽度方向上的截面为梯形的器件模型(以下称为DM5)。图22C示出第二氧化物半导体层532的沟道宽度方向上的截面为三角形的器件模型(以下称为DM6)。在以S1、S2、S3分别表示DM4、DM5、DM6的沟道截面积时，S1＝S2＝S3。在上述三个器件模型中，第二氧化物半导体层532与第一氧化物半导体层531相接触的区域的宽度(沟道宽度(W))相等，但是第二氧化物半导体层532的高度H为DM4<DM5<DM6。此时，实效的沟道宽度为DM4<DM5<DM6。
图23A至23C示出实效的沟道宽度相等的器件模型。图23A示出第二氧化物半导体层532的沟道宽度方向上的截面为四边形的器件模型(以下称为DM7)。图23B示出第二氧化物半导体层532的沟道宽度方向上的截面为梯形的器件模型(以下称为DM8)。图23C示出第二氧化物半导体层532的沟道宽度方向上的截面为三角形的器件模型(以下称为DM9)。在以R1、R2、R3分别表示DM7、DM8、DM9的实效的沟道宽度时，R1＝R2＝R3。在上述三个器件模型中，第二氧化物半导体层532与第一氧化物半导体层531相接触的区域的宽度(沟道宽度(W))相等，但是第二氧化物半导体层532的高度H为DM7<DM8<DM9。此时，沟道截面积为DM9<DM8<DM7。
对于具有上述形状的器件模型，在与DM1、DM2、DM3相等的数值条件(第二氧化物半导体层532的厚度差异除外)下进行计算。
图24示出在沟道截面积相等的条件下进行计算而得到的各器件模型的Id-Vg特性。表3示出DM4的实效的沟道宽度、通态电流分别为1时的DM5及DM6的相对数值。
[表3]
由图24及表3可知，截面形状越接近三角形，S值及Vth越良好，且通态电流不依赖于沟道截面积而依赖于实效的沟道宽度。
图25示出在实效的沟道宽度相等的条件下进行计算而得到的各器件模型的Id-Vg特性。表4示出DM7的沟道截面积、通态电流分别为1时的DM8及DM9的相对数值。
[表4]
由图25及表4可知，截面形状越接近三角形，S值及Vth越良好，且通态电流不依赖于沟道截面积而依赖于实效的沟道宽度。
根据上述计算结果可知，通过增大实效的沟道宽度并减小沟道截面积，可以提高晶体管的电特性(通态电流、S值、Vth)。就是说，沟道宽度方向上的截面为梯形比四边形优选，且为三角形比梯形更优选。
本实施方式可以与本说明书所示的其他实施方式及实施例适当地组合。
实施方式6
在本实施方式中，说明对本发明的一个方式的晶体管的沟道宽度给其电特性带来的影响进行了计算的结果。
在本实施方式中，使用在实施方式5中使用的DM1(四边形)及DM3(三角形)在表1中的沟道宽度(W)为10nm至100nm的条件下进行计算。除此以外的条件与实施方式5中的DM1及DM3的计算相同。
图26A和26B示出根据计算结果得到的通态电流(Vg＝Vth+1.5V)及S值的沟道宽度(W)依赖性。
DM1也好，DM3也好，都有沟道宽度(W)越小晶体管特性越好的倾向，但是在沟道宽度减小到10nm时通态电流下降。
因此，本发明的一个方式的晶体管的沟道宽度(W)优选大于10nm且为100nm以下。
为了将氧化物半导体层的沟道宽度方向上的截面形成为大致三角形或大致梯形，需要同时蚀刻掩模。由此，在沟道宽度(W)较大时，难以将上述截面形成为大致三角形或大致梯形。因此，沟道宽度(W)更优选大于10nm且为60nm以下，进一步优选大于10nm且为40nm以下。
本实施方式可以与本说明书所示的其他实施方式及实施例适当地组合。
实施方式7
在本实施方式中，参照附图说明利用本发明的一个方式的晶体管的电路的一个例子。
[截面结构]
图27A示出本发明的一个方式的半导体装置的截面图。图27A所示的半导体装置在下部包括使用第一半导体材料的晶体管2200，而在上部包括使用第二半导体材料的晶体管2100。图27A示出作为使用第二半导体材料的晶体管2100应用上述实施方式所示的晶体管103的例子。注意，点划线的左侧表示晶体管的沟道长度方向的截面，而点划线的右侧表示晶体管的沟道宽度方向的截面。
第一半导体材料和第二半导体材料优选为具有彼此不同的禁带宽度的材料。例如，可以将氧化物半导体以外的半导体材料(硅(包含应变硅)、锗、硅锗、碳化硅、镓砷、砷化铝镓、磷化铟、氮化镓、有机半导体等)用于第一半导体材料，并且将氧化物半导体用于第二半导体材料。作为氧化物半导体以外的材料使用单晶硅等的晶体管容易进行高速工作。另一方面，使用氧化物半导体的晶体管的关态电流小。
晶体管2200可以是n沟道晶体管和p沟道晶体管中的任一个，根据电路使用适合的晶体管即可。另外，除了使用包含氧化物半导体的根据本发明的一个方式的晶体管之外，半导体装置的材料及构造等具体结构不局限于在此所示的结构。
在图27A所示的结构中，在晶体管2200上隔着绝缘膜2201及绝缘膜2207设置有晶体管2100。晶体管2200与晶体管2100之间设置有多个布线2202。另外，通过埋入各种绝缘膜中的多个插头2203电连接设置在该绝缘层上及下的布线或电极。另外，还设置有覆盖晶体管2100的绝缘膜2204、绝缘膜2204上的布线2205以及通过对与晶体管2100的一对电极相同的导电膜进行加工来获得的布线2206。
如此，通过层叠两种晶体管，可以减少电路的占有面积，而可以高密度地设置多个电路。
在此，在将硅类半导体材料用于设置在下层的晶体管2200时，设置在晶体管2200的半导体膜的附近的绝缘膜中的氢具有使硅的悬空键终结而提高晶体管2200的可靠性的效果。另一方面，在将氧化物半导体用于设置在上层的晶体管2100时，设置在晶体管2100的半导体膜的附近的绝缘膜中的氢有可能成为在氧化物半导体中生成载流子的原因之一，所以有时引起晶体管2100的可靠性的下降。因此，当在使用硅类半导体材料的晶体管2200上层叠使用氧化物半导体的晶体管2100时，在它们之间设置具有阻挡氢的扩散的功能的绝缘膜2207是有效的。通过利用绝缘膜2207将氢封闭在下层，可以提高晶体管2200的可靠性，另外，由于从下层到上层的氢的扩散得到抑制，所以同时可以提高晶体管2100的可靠性。
绝缘膜2207例如可以使用氧化铝、氧氮化铝、氧化镓、氧氮化镓、氧化钇、氧氮化钇、氧化铪、氧氮化铪、氧化钇稳定氧化锆(YSZ)等。
另外，优选在晶体管2100上以覆盖包括氧化物半导体膜的晶体管2100的方式形成具有阻挡氢的扩散的功能的阻挡膜2208(在晶体管101至晶体管103中相当于绝缘层180)。阻挡膜2208可以使用与绝缘膜2207相同的材料，特别优选使用氧化铝。氧化铝膜的不使氢、水分等杂质和氧透过膜的遮断(阻挡)效果高。因此，通过作为覆盖晶体管2100的阻挡膜2208使用氧化铝膜，可以防止氧从晶体管2100中的氧化物半导体膜脱离，还可以防止水及氢混入氧化物半导体膜。
另外，晶体管2200不仅是平面型晶体管，而且还可以是各种类型的晶体管。例如，可以是FIN(鳍)型、TRI-GATE(三栅极)型晶体管等。图27D示出此时的截面图的例子。在半导体衬底2211上设置有绝缘膜2212。半导体衬底2211具有先端细的凸部(也称为鳍)。在该凸部上可以设置有绝缘膜。该绝缘膜是当形成凸部时起到不让半导体衬底2211受到蚀刻的掩模的作用。另外，凸部可以是先端不细的形状，例如该凸部也可以是大致长方体或先端粗的形状。在半导体衬底2211的凸部上设置有栅极绝缘膜2214，且在该栅极绝缘膜2214上设置有栅电极2213。在半导体衬底2211中形成有源区域及漏区域2215。另外，虽然在此示出了半导体衬底2211具有凸部的例子，但是根据本发明的一个方式的半导体装置不局限于此。例如，也可以加工SOI衬底形成具有凸部的半导体区域。
[电路结构例]
在上述结构中，通过改变晶体管2100及晶体管2200的电极的连接结构，可以构成各种电路。下面说明通过使用本发明的一个方式的半导体装置来可以实现的电路结构例。
[CMOS电路]
图27B所示的电路图示出所谓的CMOS电路的结构，其中将p沟道晶体管2200和n沟道晶体管2100串联连接且将各自的栅极连接。
[模拟开关]
图27C所示的电路图示出将晶体管2100和晶体管2200各自的源极和漏极连接的结构。通过采用该结构，可以将其用作所谓的模拟开关。
[存储装置的例子]
图28A至28C示出半导体装置(存储装置)的一个例子，该半导体装置(存储装置)使用本发明的一个方式的晶体管，即使在没有电力供应的情况下也能够保持存储内容，并且，对写入次数也没有限制。
在图28A所示的半导体装置包括：使用第一半导体材料的晶体管3200；使用第二半导体材料的晶体管3300；以及电容元件3400。作为晶体管3300，可以使用在上述实施方式中所说明的晶体管。
图28B示出图28A所示的半导体装置的截面图。该截面图的半导体装置采用在晶体管3300中设置有背栅极的结构，但是也可以是不设置背栅极的结构。
晶体管3300是其沟道形成在包含氧化物半导体的半导体层中的晶体管。因为晶体管3300的关态电流小，所以通过使用该晶体管，可以长期保持存储内容。换言之，因为可以形成不需要刷新工作或刷新工作的频率极低的半导体存储装置，所以可以充分降低功耗。
在图28A中，第一布线3001与晶体管3200的源电极电连接，第二布线3002与晶体管3200的漏电极电连接。另外，第三布线3003与晶体管3300的源电极和漏电极中的一个电连接，第四布线3004与晶体管3300的栅电极电连接。再者，晶体管3200的栅电极与晶体管3300的源电极和漏电极中的另一个及电容元件3400的电极中的一个电连接，第五布线3005与电容元件3400的电极中的另一个电连接。
在图28A所示的半导体装置中，通过有效地利用能够保持晶体管3200的栅电极的电位的特征，可以如下所示那样进行数据的写入、保持以及读出。
对数据的写入及保持进行说明。首先，将第四布线3004的电位设定为使晶体管3300成为开启状态的电位，使晶体管3300成为开启状态。由此，第三布线3003的电位施加到晶体管3200的栅电极及电容元件3400。换言之，对晶体管3200的栅极施加规定的电荷(写入)。这里，施加赋予两种不同电位电平的电荷(以下，称为低电平电荷、高电平电荷)中的任一种。然后，通过将第四布线3004的电位设定为使晶体管3300成为关闭状态的电位，来使晶体管3300成为关闭状态，而保持施加到晶体管3200的栅极的电荷(保持)。
因为晶体管3300的关态电流极小，所以晶体管3200的栅电极的电荷被长时间地保持。
接着，对数据的读出进行说明。当在对第一布线3001施加规定的电位(恒定电位)的状态下对第五布线3005施加适当的电位(读出电位)时，根据保持在晶体管3200的栅极中的电荷量，第二布线3002具有不同的电位。这是因为如下缘故：一般而言，在晶体管3200为n沟道晶体管的情况下，对晶体管3200的栅极施加高电平电荷时的外观上的阈值电压Vth_H低于对晶体管3200的栅极施加低电平电荷时的外观上的阈值电压Vth_L。在此，外观上的阈值电压是指为了使晶体管3200成为“开启状态”所需要的第五布线3005的电位。因此，通过将第五布线3005的电位设定为Vth_L与Vth_H之间的电位V0，可以辨别施加到晶体管3200的栅极的电荷。例如，在写入时被供应高电平电荷的情况下，如果第五布线3005的电位为V0(>Vth_H)，晶体管3200则成为“开启状态”。当被供应低电平电荷时，即使第五布线3005的电位为V0(<Vth_L)，晶体管3200还保持“关闭状态”。因此，通过辨别第二布线3002的电位，可以读出所保持的数据。
注意，当将存储单元配置为阵列状时，需要仅读出所希望的存储单元的数据。如此，当不读出数据时，对第五布线3005施加不管栅极的状态如何都使晶体管3200成为“关闭状态”的电位，即小于Vth_H的电位，即可。或者，对第五布线3005施加不管栅极的状态如何都使晶体管3200成为“开启状态”的电位，即大于Vth_L的电位，即可。
图28C所示的半导体装置与图28A所示的半导体装置不同点是图28C所示的半导体装置没有设置晶体管3200。在此情况下也可以通过与上述相同的工作进行数据的写入及保持工作。
接着，对数据的读出进行说明。在晶体管3300成为开启状态时，处于浮动状态的第三布线3003和电容元件3400导通，且在第三布线3003和电容元件3400之间再次分配电荷。其结果是，第三布线3003的电位产生变化。第三布线3003的电位的变化量根据电容元件3400的电极中的一个的电位(或积累在电容元件3400中的电荷)而具有不同的值。
例如，在电容元件3400的电极中的一个的电位为V，电容元件3400的电容为C，第三布线3003所具有的电容成分为CB，再次分配电荷之前的第三布线3003的电位为VB0时，再次分配电荷之后的第三布线3003的电位为(CB×VB0+C×V)/(CB+C)。因此，在假定作为存储单元的状态，电容元件3400的电极中的一个的电位成为两种状态，即V1和V0(V1>V0)时，可以知道保持电位V1时的第三布线3003的电位(＝(CB×VB0+C×V1)/(CB+C))高于保持电位V0时的第三布线3003的电位(＝(CB×VB0+C×V0)/(CB+C))。
通过对第三布线3003的电位和规定的电位进行比较，可以读出数据。
在此情况下，可以将使用上述第一半导体材料的晶体管用于用来驱动存储单元的驱动电路，并在该驱动电路上作为晶体管3300层叠使用第二半导体材料的晶体管。
在本实施方式所示的半导体装置中，通过使用其沟道形成区域包含氧化物半导体的关态电流极小的晶体管，可以极长期地保持存储内容。换言之，因为不需要进行刷新工作，或者，可以使刷新工作的频率变得极低，所以可以充分降低功耗。另外，即使在没有电力供给的情况下(注意，优选固定电位)，也可以长期保持存储内容。
另外，在本实施方式所示的半导体装置中，数据的写入不需要高电压，而且也没有元件劣化的问题。由于例如不需要如现有的非易失性存储器那样地对浮动栅极注入电子或从浮动栅极抽出电子，因此不发生如栅极绝缘膜的劣化等的问题。换言之，在根据所公开的发明的半导体装置中，对重写的次数没有限制，这限制是现有的非易失性存储器所具有的问题，所以可靠性得到极大提高。再者，根据晶体管的开启状态或关闭状态而进行数据写入，而可以容易实现高速工作。
另外，在本说明书等中，有时即使不指定有源元件(晶体管、二极管等)、无源元件(电容元件、电阻元件等)等所具有的所有端子的连接位置，所属技术领域的普通技术人员也能够构成发明的一个方式。也就是说，即使未指定连接位置，也可以说发明的一个方式是明确的。并且，当在本说明书等中记载有指定了连接位置的内容时，有时可以判断为本说明书等中还记载有未指定连接位置的发明的一个方式。尤其是，在作为端子的连接位置有可能有多个位置的情况下，该端子的连接位置不限于指定的位置。因此，有时通过仅指定有源元件(晶体管、二极管等)、无源元件(电容元件、电阻元件等)等所具有的一部分的端子的连接位置，就能够构成发明的一个方式。
另外，在本说明书等中，只要至少指定某个电路的连接位置，有时所属技术领域的普通技术人员就能够确定发明。或者，只要至少指定某个电路的功能，有时所属技术领域的普通技术人员就能够确定发明。也就是说，只要指定功能，有时就可以说发明的一个方式是明确的，并且可以判断为具备指定功能的发明的一个方式在本说明书等中有记载。因此，即使未指定某一个电路的功能，只要指定其连接位置，该电路就是可作为发明的一个方式被公开的电路，而可以构成发明的一个方式。或者，即使不指定某个电路的连接位置，只要指定其功能，该电路就是可以作为发明的一个方式被公开的电路，而可以构成发明的一个方式。
另外，在本说明书等中，可以在某一个实施方式中所述的附图或文章中取出其一部分而构成发明的一个方式。因此，在记载有说明某一部分的附图或文章的情况下，被取出的其一部分的附图或文章的内容也是作为发明的一个方式被公开的内容，而能够构成发明的一个方式。因此，例如，可以在记载有一个或多个有源元件(晶体管、二极管等)、布线、无源元件(电容元件、电阻元件等)、导电层、绝缘层、半导体层、有机材料、无机材料、构件、装置、工作方法、制造方法等的附图或文章中，取出其一部分而构成发明的一个方式。例如，可以从包括N个(N是整数)电路元件(晶体管、电容元件等)的电路图中取出M个(M是整数，M<N)电路元件(晶体管、电容元件等)来构成发明的一个方式。作为其他例子，可以从包括N个(N是整数)层而构成的截面图中取出M个(M是整数，M<N)层来构成发明的一个方式。再者，作为其他例子，可以从包括N个(N是整数)要素而构成的流程图中取出M个(M是整数，M<N)要素来构成本发明的一个方式。
本实施方式可以与本说明书中所记载的其他实施方式及实施例适当地组合。
实施方式8
在本实施方式中，参照图29说明包括上述实施方式所说明的晶体管或存储装置的RF标签。
根据本发明的一个方式的RF标签在其内部包括存储电路，在该存储电路中储存所需要的数据，并使用非接触方式诸如无线通信向外部发送数据和/或从外部接受数据。由于具有这种特征，RF标签可以被用于通过读取物品等的个体信息来识别物品的个体识别系统等。注意，这些用途要求极高的可靠性。
参照图29说明RF标签的结构。图29是示出RF标签的结构例的方框图。
如图29所示，RF标签800包括接收从与通信器801(也称为询问器、读出器/写入器等)连接的天线802发送的无线信号803的天线804。RF标签800还包括整流电路805、恒压电路806、解调电路807、调制电路808、逻辑电路809、存储电路810、ROM811。另外，在包括在解调电路807中的具有整流作用的晶体管中，也可以使用充分地抑制反向电流的材料，诸如氧化物半导体。由此，可以抑制起因于反向电流的整流作用的降低并防止解调电路的输出饱和，也就是说，可以使解调电路的输入和解调电路的输出之间的关系接近于线性关系。注意，数据传输方法大致分成如下三种方法：将一对线圈相对地设置并利用互感进行通信的电磁耦合方法；利用感应电磁场进行通信的电磁感应方法；以及利用电波进行通信的电波方法。在本实施方式所示的RF标签800中可以使用上述任何方法。
接着，说明各电路的结构。天线804与连接于通信器801的天线802之间进行无线信号803的发送及接受。在整流电路805中，对通过由天线804接收无线信号来生成的输入交流信号进行整流，例如进行半波倍压整流，并由设置在后级的电容元件使被整流的信号平滑化，由此生成输入电位。另外，整流电路805的输入一侧或输出一侧也可以设置限幅电路。限幅电路是在输入交流信号的振幅大且内部生成电压大时进行控制以不使一定以上的电力输入到后级的电路中的电路。
恒压电路806是由输入电位生成稳定的电源电压而供应到各电路的电路。恒压电路806也可以在其内部包括复位信号生成电路。复位信号生成电路是利用稳定的电源电压的上升沿而生成逻辑电路809的复位信号的电路。
解调电路807是通过包络检测对输入交流信号进行解调并生成解调信号的电路。另外，调制电路808是根据从天线804输出的数据进行调制的电路。
逻辑电路809是分析解调信号并进行处理的电路。存储电路810是保持被输入的数据的电路，并包括行译码器、列译码器、存储区域等。另外，ROM811是保持识别号码(ID)等并根据处理进行输出的电路。
注意，根据需要可以适当地取舍上述各电路。
在此，可以将上述实施方式所示的存储电路用于存储电路810。因为本发明的一个方式的存储电路即使在关闭电源的状态下也可以保持数据，所以适用于RF标签。再者，因为根据本发明的一个方式的存储电路的数据写入所需要的电力(电压)比现有的非易失性存储器低得多，所以数据读出时和写入时最大通信距离也不会产生差异。再者，本发明的一个方式的存储电路可以抑制由于数据写入时的电力不足引起误动作或误写入的情况。
另外，因为本发明的一个方式的存储电路可以用作非易失性存储器，所以还可以应用于ROM811。在此情况下，优选生产者另外准备用来对ROM811写入数据的指令，防止使用者任意地重写。由于生产者在预先写入识别号码后出厂，并不是所制造的所有RF标签、而是只有出厂的合格品可以具有识别号码，由此不发生出厂后的产品的识别号码不连续的情况而可以容易根据出厂后的产品进行顾客管理。
本实施方式可以与本说明书所记载的其他实施方式及实施例适当地组合。
实施方式9
在本实施方式中，说明包含上述实施方式所说明的存储装置的CPU。
图30是示出将在上述实施方式中说明的晶体管用于至少其一部分的CPU的结构的一个例子的方框图。
图30所示的CPU在衬底1190上具有：ALU1191(ALU：Arithmetic logic unit：算术逻辑单元)、ALU控制器1192、指令译码器1193、中断控制器1194、时序控制器1195、寄存器1196、寄存器控制器1197、总线接口1198(Bus I/F)、能够重写的ROM1199以及ROM接口1189(ROM I/F)。作为衬底1190使用半导体衬底、SOI衬底、玻璃衬底等。ROM1199及ROM接口1189也可以设置在不同的芯片上。当然，图30所示的CPU只不过是简化其结构而表示的一个例子，所以实际上的CPU根据其用途具有各种各样的结构。例如，也可以以包括图30所示的CPU或运算电路的结构为核心，设置多个该核心并使其同时工作。另外，在CPU的内部运算电路或数据总线中能够处理的位数例如可以为8位、16位、32位、64位等。
通过总线接口1198输入到CPU的指令在输入到指令译码器1193并被译码之后，输入到ALU控制器1192、中断控制器1194、寄存器控制器1197、时序控制器1195。
ALU控制器1192、中断控制器1194、寄存器控制器1197、时序控制器1195根据被译码的指令进行各种控制。具体而言，ALU控制器1192生成用来控制ALU1191的工作的信号。另外，中断控制器1194在CPU的程序执行过程中，根据其优先度或掩码的状态来判断来自外部的输入/输出装置或外围电路的中断要求而对该要求进行处理。寄存器控制器1197生成寄存器1196的地址，并根据CPU的状态来进行寄存器1196的读出或写入。
另外，时序控制器1195生成用来控制ALU1191、ALU控制器1192、指令译码器1193、中断控制器1194以及寄存器控制器1197的工作时序的信号。例如，时序控制器1195具有根据参考时钟信号CLK1生成内部时钟信号CLK2的内部时钟发生器，并将内部时钟信号CLK2供应到上述各种电路。
在图30所示的CPU中，在寄存器1196中设置有存储单元。作为寄存器1196的存储单元，可以使用上述实施方式所示的晶体管。
在图30所示的CPU中，寄存器控制器1197根据ALU1191的指令进行寄存器1196中的保持工作的选择。换言之，寄存器控制器1197在寄存器1196所具有的存储单元中选择由触发器保持数据还是由电容元件保持数据。在选择由触发器保持数据的情况下，对寄存器1196中的存储单元供应电源电压。在选择由电容元件保持数据的情况下，可以对电容元件进行数据的重写，停止对寄存器1196中的存储单元供应电源电压。
图31是可以用作寄存器1196的存储元件的电路图的一个例子。存储元件1200包括当关闭电源时丢失存储数据的电路1201、当关闭电源时不丢失存储数据的电路1202、开关1203、开关1204、逻辑元件1206、电容元件1207以及具有选择功能的电路1220。电路1202包括电容元件1208、晶体管1209及晶体管1210。另外，存储元件1200根据需要还可以包括其他元件诸如二极管、电阻元件或电感器等。
在此，电路1202可以使用上述实施方式所示的存储装置。在停止对存储元件1200供应电源电压时，接地电位(0V)或使晶体管1209关闭的电位继续输入到电路1202中的晶体管1209的栅极。例如，晶体管1209的第一栅极通过电阻器等负载接地。
在此示出开关1203为具有一导电型(例如，n沟道型)的晶体管1213，而开关1204为具有与此相反的导电型(例如，p沟道型)的晶体管1214的例子。这里，开关1203的第一端子对应于晶体管1213的源极和漏极中的一个，开关1203的第二端子对应于晶体管1213的源极和漏极中的另一个，并且开关1203的第一端子与第二端子之间的导通或非导通(即，晶体管1213的开启状态或关闭状态)由输入到晶体管1213的栅极的控制信号RD选择。开关1204的第一端子对应于晶体管1214的源极和漏极中的一个，开关1204的第二端子对应于晶体管1214的源极和漏极中的另一个，并且开关1204的第一端子与第二端子之间的导通或非导通(即，晶体管1214的开启状态或关闭状态)由输入到晶体管1214的栅极的控制信号RD选择。
晶体管1209的源极和漏极中的一个电连接到电容元件1208的一对电极中的一个及晶体管1210的栅极。在此，将连接部分称为节点M2。晶体管1210的源极和漏极中的一个电连接到能够供应低电源电位的布线(例如，GND线)，而另一个电连接到开关1203的第一端子(晶体管1213的源极和漏极中的一个)。开关1203的第二端子(晶体管1213的源极和漏极中的另一个)电连接到开关1204的第一端子(晶体管1214的源极和漏极中的一个)。开关1204的第二端子(晶体管1214的源极和漏极中的另一个)电连接到能够供应电源电位VDD的布线。开关1203的第二端子(晶体管1213的源极和漏极中的另一个)、开关1204的第一端子(晶体管1214的源极和漏极中的一个)、逻辑元件1206的输入端子和电容元件1207的一对电极中的一个电连接。在此，将连接部分称为节点M1。可以对电容元件1207的一对电极中的另一个输入固定电位。例如，可以输入低电源电位(GND等)或高电源电位(VDD等)。电容元件1207的一对电极中的另一个电连接到能够供应低电源电位的布线(例如，GND线)。对电容元件1208的一对电极中的另一个可以输入固定电位。例如，可以输入低电源电位(GND等)或高电源电位(VDD等)。电容元件1208的一对电极中的另一个电连接到能够供应低电源电位的布线(例如，GND线)。
当积极地利用晶体管或布线的寄生电容等时，可以不设置电容元件1207及电容元件1208。
控制信号WE输入到晶体管1209的第一栅极(第一栅电极)。开关1203及开关1204的第一端子与第二端子之间的导通状态或非导通状态由与控制信号WE不同的控制信号RD选择，当一个开关的第一端子与第二端子之间处于导通状态时，另一个开关的第一端子与第二端子之间处于非导通状态。
在图31所示的晶体管1209中示出具有第二栅极(第二栅电极：背栅极)的结构。可以对第一栅极输入控制信号WE并对第二栅极输入控制信号WE2。控制信号WE2可以是具有固定电位的信号。作为该固定电位例如可以选择接地电位GND或低于晶体管1209的源电位的电位等。此时，控制信号WE2为具有用来控制晶体管1209的阈值电压的电位的信号，能够降低晶体管1209的Icut。控制信号WE2也可以是与控制信号WE相同的电位信号。另外，晶体管1209也可以使用不具有第二栅极的晶体管。
对应于保持在电路1201中的数据的信号被输入到晶体管1209的源极和漏极中的另一个。图31示出从电路1201输出的信号输入到晶体管1209的源极和漏极中的另一个的例子。由逻辑元件1206使从开关1203的第二端子(晶体管1213的源极和漏极中的另一个)输出的信号的逻辑值反转而成为反转信号，将其经由电路1220输入到电路1201。
另外，虽然图31示出从开关1203的第二端子(晶体管1213的源极和漏极中的另一个)输出的信号经由逻辑元件1206及电路1220输入到电路1201的例子，但是不局限于此。也可以不使从开关1203的第二端子(晶体管1213的源极和漏极中的另一个)输出的信号的逻辑值反转而输入到电路1201。例如，当在电路1201内存在其中保持使从输入端子输入的信号的逻辑值反转的信号的节点时，可以将从开关1203的第二端子(晶体管1213的源极和漏极中的另一个)输出的信号输入到该节点。
在图31所示的用于存储元件1200的晶体管中，晶体管1209以外的晶体管也可以使用其沟道形成在由氧化物半导体以外的半导体构成的层或衬底1190中的晶体管。例如，可以使用其沟道形成在硅层或硅衬底中的晶体管。另外，也可以作为用于存储元件1200的所有的晶体管使用其沟道形成在氧化物半导体层中的晶体管。或者，存储元件1200还可以包括晶体管1209以外的其沟道由氧化物半导体层形成的晶体管，并且作为剩下的晶体管可以使用其沟道形成在由氧化物半导体以外的半导体构成的层或衬底1190中的晶体管。
图31所示的电路1201例如可以使用触发器电路。另外，作为逻辑元件1206例如可以使用反相器或时钟反相器等。
在本发明的一个方式的半导体装置中，在不向存储元件1200供应电源电压的期间，可以由设置在电路1202中的电容元件1208保持储存在电路1201中的数据。
另外，其沟道形成在氧化物半导体层中的晶体管的关态电流极小。例如，其沟道形成在氧化物半导体层中的晶体管的关态电流比其沟道形成在具有结晶性的硅中的晶体管的关态电流低得多。因此，通过将该晶体管用作晶体管1209，即使在不向存储元件1200供应电源电压的期间也可以长期间地保持电容元件1208所保持的信号。因此，存储元件1200在停止供应电源电压的期间也可以保持存储内容(数据)。
另外，由于该存储元件是以通过设置开关1203及开关1204进行预充电工作为特征的存储元件，因此它可以缩短在再次开始供应电源电压之后直到电路1201再次保持原来的数据为止的时间。
另外，在电路1202中，由电容元件1208保持的信号被输入到晶体管1210的栅极。因此，在再次开始向存储元件1200供应电源电压之后，可以将由电容元件1208保持的信号转换为晶体管1210的状态(开启状态或关闭状态)，并从电路1202读出。因此，即使对应于保持在电容元件1208中的信号的电位有些变动，也可以准确地读出原来的信号。
通过将这种存储元件1200用于处理器所具有的寄存器或高速缓冲存储器等存储装置，可以防止存储装置内的数据因停止电源电压的供应而消失。另外，可以在再次开始供应电源电压之后在短时间内恢复到停止供应电源之前的状态。因此，在整个处理器或构成处理器的一个或多个逻辑电路中在短时间内也可以停止电源，从而可以抑制功耗。
在本实施方式中，虽然对将存储元件1200用于CPU的例子进行说明，但是也可以将存储元件1200应用于LSI诸如DSP(Digital Signal Processor：数字信号处理器)、定制LSI、PLD(Programmable Logic Device：可编程逻辑器件)等、RF标签(Radio FrequencyTag：射频标签)。
本实施方式可以与本说明书中所记载的其他实施方式及实施例适当地组合。
实施方式10
在本实施方式中，说明利用本发明的一个方式的晶体管的显示装置的结构例。
[结构例]
图32A是本发明的一个方式的显示装置的俯视图，图32B是在将液晶元件用于本发明的一个方式的显示装置的像素时可以使用的像素电路的电路图。图32C是在将有机EL元件用于本发明的一个方式的显示装置的像素时可以使用的像素电路的电路图。
可以根据上述实施方式形成配置在像素部中的晶体管。另外，因为该晶体管容易形成为n沟道晶体管，所以将驱动电路中的可以由n沟道晶体管构成的驱动电路的一部分与像素部的晶体管形成在同一衬底上。如上所述，通过将上述实施方式所示的晶体管用于像素部或驱动电路，可以提供可靠性高的显示装置。
图32A示出有源矩阵型显示装置的俯视图的一个例子。在显示装置的衬底700上设置有：像素部701；第一扫描线驱动电路702；第二扫描线驱动电路703；以及信号线驱动电路704。在像素部701中配置有从信号线驱动电路704延伸的多个信号线以及从第一扫描线驱动电路702及第二扫描线驱动电路703延伸的多个扫描线。另外，在扫描线与信号线的交叉区中，具有显示元件的像素配置为矩阵状。另外，显示装置的衬底700通过FPC(FlexiblePrinted Circuit：柔性印刷电路)等的连接部连接到时序控制电路(也称为控制器、控制IC)。
在图32A中，在设置有像素部701的衬底700上形成有第一扫描线驱动电路702、第二扫描线驱动电路703、信号线驱动电路704。由此，设置在外部的驱动电路等的元器件的数量减少，从而能够实现成本的降低。另外，当在衬底700的外部设置驱动电路时，需要使布线延伸，布线之间的连接数增加。当在衬底700上设置驱动电路时，可以减少该布线之间的连接数，从而可以实现可靠性或成品率的提高。
[液晶显示装置]
图32B示出像素的电路结构的一个例子。在此，作为一个例子示出可以用于VA方式的液晶显示装置的像素的像素电路。
可以将该像素电路应用于一个像素具有多个像素电极层的结构。各像素电极层分别与不同的晶体管连接，且通过不同栅极信号驱动各晶体管。由此，可以独立地控制施加到多畴像素中的各像素电极层的信号。
晶体管716的栅极布线712和晶体管717的栅极布线713彼此分离，以便能够被提供不同的栅极信号。另一方面，晶体管716和晶体管717共同使用数据线714。作为晶体管716及晶体管717，可以适当地利用上述实施方式所示的晶体管。由此可以提供可靠性高的液晶显示装置。
以下说明与晶体管716电连接的第一像素电极层及与晶体管717电连接的第二像素电极层的形状。第一像素电极层和第二像素电极层的形状被狭缝彼此分离。第一像素电极层呈扩展为V字型的形状，第二像素电极层以围绕在第一像素电极层外侧的方式形成。
晶体管716的栅电极连接到栅极布线712，而晶体管717的栅电极连接到栅极布线713。通过对栅极布线712和栅极布线713施加不同的栅极信号，可以使晶体管716及晶体管717的工作时序互不相同来控制液晶取向。
另外，也可以由电容布线710、用作电介质的栅极绝缘膜以及与第一像素电极层或第二像素电极层电连接的电容电极形成存储电容器。
多畴结构在一个像素中设置有第一液晶元件718和第二液晶元件719。第一液晶元件718由第一像素电极层、对置电极层以及它们之间的液晶层构成，而第二液晶元件719由第二像素电极层、对置电极层以及它们之间的液晶层构成。
另外，图32B所示的像素电路不局限于此。例如，也可以还对图32B所示的像素追加开关、电阻元件、电容元件、晶体管、传感器或逻辑电路等。
[有机EL显示装置]
图32C示出像素的电路结构的其他例子。在此，示出使用有机EL元件的显示装置的像素结构。
在有机EL元件中，通过对发光元件施加电压，电子和空穴从一对电极分别注入到包含发光有机化合物的层，而产生电流。然后，通过使电子和空穴重新结合，发光有机化合物达到激发态，并且当该激发态恢复到基态时，获得发光。根据这种机理，该发光元件被称为电流激发型发光元件。
图32C是示出可以应用的像素电路的一个例子的图。这里示出一个像素包括两个n沟道晶体管的例子。本发明的一个方式的金属氧化物膜可以用于n沟道晶体管的沟道形成区域。另外，该像素电路可以采用数字时间灰度级驱动。
以下说明可以应用的像素电路的结构及采用数字时间灰度级驱动时的像素的工作。
像素720包括开关晶体管721、驱动晶体管722、发光元件724以及电容元件723。在开关晶体管721中，栅电极层与扫描线726连接，第一电极(源电极层和漏电极层中的一个)与信号线725连接，并且第二电极(源电极层和漏电极层中的另一个)与驱动晶体管722的栅电极层连接。在驱动晶体管722中，栅电极层通过电容元件723与电源线727连接，第一电极与电源线727连接，第二电极与发光元件724的第一电极(像素电极)连接。发光元件724的第二电极相当于共同电极728。共同电极728与形成在同一衬底上的共同电位线电连接。
作为开关晶体管721及驱动晶体管722，可以适当地利用其他实施方式所示的晶体管。由此可以提供可靠性高的有机EL显示装置。
将发光元件724的第二电极(共同电极728)的电位设定为低电源电位。注意，低电源电位是指低于供应到电源线727的高电源电位的电位，例如，低电源电位可以为GND、0V等。将高电源电位与低电源电位设定为发光元件724的正向阈值电压以上，将它们的电位差施加到发光元件724来使电流流过发光元件724，以获得发光。发光元件724的正向电压是指获得所希望的亮度的电压，至少包含正向阈值电压。
另外，还可以使用驱动晶体管722的栅极电容代替电容元件723。作为驱动晶体管722的栅极电容，也可以利用在沟道形成区域和栅电极层之间的电容。
接着，说明输入到驱动晶体管722的信号。当采用电压输入电压驱动方式时，对驱动晶体管722输入使驱动晶体管722充分处于开启状态或关闭状态的两个状态的视频信号。为了使驱动晶体管722在线性区域中工作，将比电源线727的电压高的电压施加到驱动晶体管722的栅电极层。另外，对信号线725施加电源线电压加驱动晶体管722的阈值电压Vth的值以上的电压。
当进行模拟灰度级驱动时，对驱动晶体管722的栅电极层施加发光元件724的正向电压加驱动晶体管722阈值电压Vth的值以上的电压。另外，通过输入使驱动晶体管722在饱和区域中工作的视频信号，使电流流过发光元件724。为了使驱动晶体管722在饱和区域中工作，使电源线727的电位高于驱动晶体管722的栅极电位。通过采用模拟方式的视频信号，可以使与视频信号对应的电流流过发光元件724，而进行模拟灰度级驱动。
注意，像素电路的结构不局限于图32C所示的像素结构。例如，还可以对图32C所示的像素电路追加开关、电阻元件、电容元件、传感器、晶体管或逻辑电路等。
当对图32A至32C所示的电路应用上述实施方式所示的晶体管时，使源电极(第一电极)及漏电极(第二电极)分别电连接到低电位一侧及高电位一侧。再者，可以由控制电路等控制第一栅电极的电位，且由未图示的布线将比源电极低的电位等如上所示的电位输入第二栅电极。
例如，在本说明书等中，显示元件、作为具有显示元件的装置的显示装置、发光元件以及作为具有发光元件的装置的发光装置可以采用各种方式或各种元件。显示元件、显示装置、发光元件或发光装置例如具有EL(电致发光)元件(包含有机物及无机物的EL元件、有机EL元件、无机EL元件)、LED(白色LED、红色LED、绿色LED、蓝色LED等)、晶体管(根据电流发光的晶体管)、电子发射元件、液晶元件、电子墨水、电泳元件、光栅光阀(GLV)、等离子体显示器(PDP)、利用MEMS(微电子机械系统)的显示元件、数字微镜设备(DMD)、DMS(数码微快门)、MIRASOL(注册商标)、IMOD(干涉调制)元件、快门方式的MEMS显示元件、光干涉方式的MEMS显示元件、电湿润(electrowetting)元件、压电陶瓷显示器、具有碳纳米管的显示元件等中的至少一种。除了上述以外，还可以具有对比度、亮度、反射率、透射率等因电作用或者电磁作用而产生变化的显示媒体。作为使用EL元件的显示装置的一个例子，有EL显示器等。作为使用电子发射元件的显示装置的一个例子，有场致发射显示器(FED)或SED方式平面型显示器(SED：Surface-conduction Electron-emitter Display：表面传导电子发射显示器)等。作为使用液晶元件的显示装置的一个例子，有液晶显示器(透过型液晶显示器、透反型液晶显示器、反射型液晶显示器、直观型液晶显示器、投射型液晶显示器)等。作为使用电子墨水、电子粉流体或电泳元件的显示装置的一个例子，有电子纸等。注意，当实现透反型液晶显示器或反射型液晶显示器时，使像素电极的一部分或全部具有反射电极的功能，即可。例如，像素电极的一部分或全部包含铝、银等即可。并且，此时也可以将SRAM等存储电路设置在反射电极下。由此可以进一步降低功耗。
本实施方式可以与本说明书中所记载的其他实施方式及实施例适当地组合。
实施方式11
另外，在本实施方式中，参照图33对应用本发明的一个方式的半导体装置的显示模块进行说明。
在图33所示的显示模块8000中，在上盖8001与下盖8002之间包括与FPC8003连接的触摸屏8004、与FPC8005连接的显示面板8006、背光灯单元8007、框架8009、印刷电路板8010和电池8011。另外，有时不设置背光灯单元8007、电池8011、触摸屏8004等。
例如，可以将本发明的一个方式的半导体装置用于显示面板8006。
上盖8001及下盖8002根据触摸屏8004及显示面板8006的尺寸可以适当地改变形状或尺寸。
触摸屏8004是能够将电阻膜式或静电电容式触摸屏重叠在显示面板8006而使用的。另外，也可以使显示面板8006的对置衬底(密封衬底)具有触摸屏功能。或者，也可以在显示面板8006的每个像素中设置光传感器，以制成光触摸屏。或者，也可以在显示面板8006的每个像素中设置触摸传感器用电极，以制成静电容量型触摸屏。
背光灯单元8007包括光源8008。也可以采用将光源8008设置于背光灯单元8007的端部，且使用光扩散板的结构。
除了显示面板8006的保护功能之外，框架8009还具有用来阻挡因印刷电路板8010的工作而产生的电磁波的电磁屏蔽的功能。另外，框架8009也可以具有散热板的功能。
印刷电路板8010包括电源电路以及用来输出视频信号和时钟信号的信号处理电路。作为用来给电源电路供应电力的电源，既可以使用外部的商用电源，又可以使用另外设置的电池8011。注意，当使用商用电源时可以省略电池8011。
另外，在显示模块8000中还可以设置偏振片、相位差板、棱镜片等构件。
本实施方式可以与本说明书中所记载的其他实施方式及实施例适当地组合。
实施方式12
根据本发明的一个方式的半导体装置可以用于显示设备、个人计算机或具备记录媒体的图像再现装置(典型的是，能够再现记录媒体如数字通用磁盘(DVD：Digital VersatileDisc)等并具有可以显示其图像的显示器的装置)中。另外，作为可以使用根据本发明的一个方式的半导体装置的电子设备，可以举出移动电话、包括便携式的游戏机、便携式数据终端、电子书阅读器、拍摄装置诸如视频摄像机或数码相机等、护目镜型显示器(头部安装显示器)、导航系统、音频再现装置(汽车音响系统、数字音频播放器等)、复印机、传真机、打印机、多功能打印机、自动柜员机(ATM)以及自动售货机等。图34A至34F示出这些电子设备的具体例子。
图34A是便携式游戏机，该便携式游戏机包括外壳901、外壳902、显示部903、显示部904、麦克风905、扬声器906、操作键907以及触屏笔908等。注意，虽然图34A所示的便携式游戏机包括两个显示部903和显示部904，但是便携式游戏机所包括的显示部的个数不限于此。
图34B是便携式数据终端，该便携式数据终端包括第一外壳911、第二外壳912、第一显示部913、第二显示部914、连接部915、操作键916等。第一显示部913设置在第一外壳911中，第二显示部914设置在第二外壳912中。而且，第一外壳911和第二外壳912由连接部915连接，由连接部915可以改变第一外壳911和第二外壳912之间的角度。第一显示部913的影像也可以根据连接部915所形成的第一外壳911和第二外壳912之间的角度切换。另外，也可以对第一显示部913和第二显示部914中的至少一个使用附加有位置输入功能的显示装置。另外，可以通过在显示装置中设置触摸屏来附加位置输入功能。或者，也可以通过在显示装置的像素部中设置被称为光电传感器的光电转换元件来附加位置输入功能。
图34C是笔记本型个人计算机，该笔记本型个人计算机包括外壳921、显示部922、键盘923以及指向装置924等。
图34D是手表型信息终端，该手表型信息终端包括外壳931、显示部932及腕带933等。显示部932也可以是触摸屏。
图34E是视频摄像机，该视频摄像机包括第一外壳941、第二外壳942、显示部943、操作键944、透镜945、连接部946等。操作键944及透镜945设置在第一外壳941中，显示部943设置在第二外壳942中。而且，第一外壳941和第二外壳942由连接部946连接，由连接部946可以改变第一外壳941和第二外壳942之间的角度。显示部943的影像也可以根据连接部946所形成的第一外壳941和第二外壳942之间的角度切换。
图34F是一般的汽车，该汽车包括车体951、车轮952、仪表盘953及灯954等。
本实施方式可以与本说明书中所记载的其他实施方式及实施例适当地组合。
实施方式13
在本实施方式中，参照图35A至35F说明根据本发明的一个方式的RF标签的使用例子。RF标签的用途广泛，例如可以设置于物品诸如钞票、硬币、有价证券类、不记名证券类、证书类(驾驶证、居民卡等，参照图35A)、记录媒体(DVD软件、录像带等，参照图35B)、车辆类(自行车等，参照图35C)、包装用容器类(包装纸、瓶子等，参照图35D)、个人物品(包、眼镜等)、食物类、植物类、动物类、人体、衣服、生活用品类、包括药品或药剂的医疗品、电子设备(液晶显示装置、EL显示装置、电视装置或移动电话)等或者各物品的装运标签(参照图35E和35F)等。
当将根据本发明的一个方式的RF标签4000固定到物品时，将其附着到物品的表面上或者填埋于物品中。例如，当固定到书本时，将RF标签嵌入在书本的纸张里，而当固定到有机树脂的包装时，将RF标签填埋于有机树脂内部。根据本发明的一个方式的RF标签4000实现了小型、薄型以及轻量，所以即使在固定到物品中也不会影响到该物品的设计性。另外，通过将根据本发明的一个方式的RF标签4000设置于钞票、硬币、有价证券类、不记名证券类或证书类等，可以赋予验证功能。通过利用该验证功能可以防止伪造。另外，可以通过在包装用容器类、记录媒体、个人物品、食物类、衣服、生活用品类或电子设备等中设置根据本发明的一个方式的RF标签，可以提高物品分检系统等系统的运行效率。另外，通过在车辆类中安装根据本发明的一个方式的RF标签，可以防止盗窃等而提高安全性。
如上所述，通过将根据本发明的一个方式的RF标签应用于在本实施方式中列举的各用途，可以降低包括数据的写入或读出等的工作的功耗，因此能够使最大通信距离长。另外，即使在关闭电力供应的状态下，也可以在极长的期间保持数据，所以上述RF标签适用于写入或读出的频率低的用途。
本实施方式可以与本说明书中所记载的其他实施方式及实施例适当地组合。
实施例
在本实施例中，说明制造晶体管及用来观察截面的样品来对该截面进行观察而得到的结果。
[晶体管及样品的制造]
晶体管及用来观察截面的样品采用相当于实施方式1所说明的晶体管103的结构。在用来观察截面的样品中，为了明确地观察相当于第二氧化物半导体层132的层的形状而不设置有第三氧化物半导体层133，并制造沟道宽度方向上的截面形状不同的样品1至4。
作为衬底使用硅晶圆，通过使该硅晶圆热氧化形成热氧化膜，利用等离子体CVD法在该热氧化膜上形成氧氮化硅膜。
接着，在晶体管中，通过溅射法依次形成厚度大约为10nm的第一氧化物半导体膜及厚度大约为40nm的第二氧化物半导体膜。另外，在用来观察截面的样品中，通过溅射法依次形成厚度大约为20nm的第一氧化物半导体膜及厚度大约为40nm、60nm、90nm的第二氧化物半导体膜。上述膜厚度为目标值。
接着，在第二氧化物半导体膜上形成钨膜及有机树脂，并形成负性抗蚀剂膜，通过扫描电子束等对该抗蚀剂膜进行曝光而进行显影处理，来形成抗蚀剂膜的图案。
将上述抗蚀剂膜用作掩模，对钨膜及有机树脂选择性地进行蚀刻。作为蚀刻方法，利用感应耦合方式的干蚀刻装置。
接着，利用灰化工序去除抗蚀剂膜及有机树脂。并且，以钨膜为掩模对第一氧化物半导体膜及第二氧化物半导体膜选择性地进行蚀刻，来形成第一氧化物半导体层、第二氧化物半导体层的叠层。
接着，通过蚀刻工序去除钨膜。
用来观察截面的样品经上述蚀刻工序而完成，为了观察而形成覆盖上述叠层的碳膜及铂膜。
以下只说明晶体管的制造方法。在进行上述蚀刻工序之后，在第二氧化物半导体膜上通过溅射法形成钨膜。并且，在钨膜上形成抗蚀剂膜的图案，对钨膜选择性地进行蚀刻来形成源电极层及漏电极层。
接着，通过溅射法在第一氧化物半导体层及第二氧化物半导体层的叠层上形成厚度为5nm的第三氧化物半导体膜。
接着，通过等离子体CVD法在第三氧化物半导体膜上形成成为栅极绝缘膜的氧氮化硅膜。
接下来，通过溅射法连续地形成氮化钛膜及钨膜。然后，在钨膜上形成抗蚀剂膜的图案。
接着，通过利用抗蚀剂膜对该氮化钛膜及该钨膜选择性地进行蚀刻来形成栅电极层，将该栅电极层用作掩模对栅极绝缘膜及第三氧化物半导体膜进行蚀刻，以形成第三氧化物半导体层。
接着，作为绝缘层形成氧化铝膜及氧氮化硅膜。
经过上述步骤，制造晶体管及用来观察截面的样品1至4。
[截面观察]
利用STEM(Scanning Transmission Electron Microscopy：扫描透射电子显微镜)观察制造的晶体管及用来观察截面的样品1至4的截面。
图36示出晶体管(相当于晶体管103)的沟道长度方向上的截面照片。该截面照片相当于图8B。
图37A至37D示出样品1至4的沟道宽度方向上的截面照片。该截面照片相当于图9A或9B所示的截面图。关于截面形状的详细说明可以参照图10A至10D。
由图37A所示的样品1的截面照片可知，通过使用上述方法对以40nm的目标值形成的第二氧化物半导体层进行蚀刻，得到大致梯形的截面形状。该截面形状近于图10C。
由截面照片还可知，第二氧化物半导体层接触于第一氧化物半导体层的区域的长度m为36nm，而第二氧化物半导体层的高度n为36nm。另外，对样品1的截面照片进行图像处理而算出的长度Q为91nm。根据算式(22)得出80.5nm≤Q<108nm，根据算式(23)得出80.5nm≤Q≤92.2nm，由此可知样品1的形状合适于本发明的一个方式的晶体管。
由图37B所示的样品2的截面照片可知，通过使用上述方法对以60nm的目标值形成的第二氧化物半导体层进行蚀刻，得到大致梯形的截面形状。该截面形状近于图10B。
由截面照片还可知，第二氧化物半导体层接触于第一氧化物半导体层的区域的长度m为54nm，而第二氧化物半导体层的高度n为60nm。另外，对样品2的截面照片进行图像处理而算出的长度Q为142nm。根据算式(23)得出132nm≤Q<153nm，根据算式(24)得出132nm≤Q≤145nm，由此可知样品2的形状合适于本发明的一个方式的晶体管。
由图37C所示的样品3的截面照片可知，通过使用上述方法对以60nm的目标值形成的第二氧化物半导体层进行蚀刻，得到大致三角形的截面形状。该截面形状近于图10A。
由截面照片还可知，第二氧化物半导体层接触于第一氧化物半导体层的区域的长度m为46nm，而第二氧化物半导体层的高度n为62nm。另外，对样品3的截面照片进行图像处理而算出的长度Q为139nm。根据算式(24)得出132nm≤Q≤143nm，由此可知样品3的形状合适于本发明的一个方式的晶体管。
由图37D所示的样品4的截面照片可知，通过使用上述方法对以90nm的目标值形成的第二氧化物半导体层进行蚀刻，得到大致三角形的截面形状。该截面形状近于图10A。
由截面照片还可知，第二氧化物半导体层接触于第一氧化物半导体层的区域的长度m为53nm，而第二氧化物半导体层的高度n为91nm。另外，对样品4的截面照片进行图像处理而算出的长度Q为197nm。根据算式(24)得出189nm≤Q≤203nm，由此可知样品4的形状合适于本发明的一个方式的晶体管。
由上述实施例的结果可知，可以形成本发明的一个方式的晶体管。
本实施例可以与本说明书中所记载的其他实施方式适当地组合。
符号说明
10 电子枪室
12 光学系统
14 样品室
16 光学系统
18 拍摄装置
20 观察室
22 胶片室
24 电子
28 物质
32 荧光板
101 晶体管
102 晶体管
103 晶体管
104 晶体管
110 衬底
120 绝缘层
130 氧化物半导体层
131 氧化物半导体层
131a 氧化物半导体膜
132 氧化物半导体层
132a 氧化物半导体膜
133 氧化物半导体层
133a 氧化物半导体膜
135 偏置区域
140 源电极层
150 漏电极层
141 源区
151 漏区
142 布线
152 布线
160 栅极绝缘膜
170 栅电极层
170a 导电膜
172 导电膜
180 绝缘层
185 绝缘层
190 抗蚀剂掩模
191 区域
192 区域
520 绝缘层
530 氧化物半导体层
531 氧化物半导体层
532 氧化物半导体层
533 氧化物半导体层
540 源电极层
541 源区
550 漏电极层
551 漏区
560 栅极绝缘膜
570 栅电极层
700 衬底
701 像素部
702 扫描线驱动电路
703 扫描线驱动电路
704 信号线驱动电路
710 电容布线
712 栅极布线
713 栅极布线
714 数据线
716 晶体管
717 晶体管
718 液晶元件
719 液晶元件
720 像素
721 开关晶体管
722 驱动晶体管
723 电容元件
724 发光元件
725 信号线
726 扫描线
727 电源线
728 共同电极
800 RF标签
801 通信器
802 天线
803 无线信号
804 天线
805 整流电路
806 恒压电路
807 解调电路
808 调制电路
809 逻辑电路
810 存储电路
811 ROM
901 外壳
902 外壳
903 显示部
904 显示部
905 麦克风
906 扬声器
907 操作键
908 触屏笔
911 外壳
912 外壳
913 显示部
914 显示部
915 连接部
916 操作键
921 外壳
922 显示部
923 键盘
924 指向装置
931 外壳
932 显示部
933 腕带
941 外壳
942 外壳
943 显示部
944 操作键
945 透镜
946 连接部
951 车体
952 车轮
953 仪表盘
954 灯
1189 ROM接口
1190 衬底
1191 ALU
1192 ALU控制器
1193 指令译码器
1194 中断控制器
1195 时序控制器
1196 寄存器
1197 寄存器控制器
1198 总线接口
1199 ROM
1200 存储元件
1201 电路
1202 电路
1203 开关
1204 开关
1206 逻辑元件
1207 电容元件
1208 电容元件
1209 晶体管
1210 晶体管
1213 晶体管
1214 晶体管
1220 电路
2100 晶体管
2200 晶体管
2201 绝缘膜
2202 布线
2203 插头
2204 绝缘膜
2205 布线
2206 布线
2207 绝缘膜
2208 阻挡膜
2211 半导体衬底
2212 绝缘膜
2213 栅电极
2214 栅极绝缘膜
2215 漏区
3001 布线
3002 布线
3003 布线
3004 布线
3005 布线
3200 晶体管
3300 晶体管
3400 电容元件
4000 RF标签
8000 显示模块
8001 上盖
8002 下盖
8003 FPC
8004 触摸屏
8005 FPC
8006 显示面板
8007 背光灯单元
8008 光源
8009 框架
8010 印刷电路板
8011 电池
Claims (22)
1.一种半导体装置，包括：
包括突起的绝缘层；以及
所述突起上的半导体层，
其中，在所述半导体层的沟道形成区中，长度Z，即所述半导体层的第一侧边的长度、顶边的长度以及第二侧边的长度的总和，在由下述算式表示的范围内，
X是指从所述半导体层的沟道宽度方向上的截面来看时的所述半导体层的底边的长度，
Y是指从所述半导体层的沟道宽度方向上的截面来看时的所述半导体层的高度，
Y等于或大于X，
并且，在所述半导体层的沟道形成区中，从所述半导体层的沟道宽度方向上的截面来看时的所述半导体层的周长为(X+Z)。
2.根据权利要求1所述的半导体装置，其中所述半导体层为氧化物半导体层。
3.根据权利要求1所述的半导体装置，还包括被夹在所述绝缘层与所述半导体层之间的第一另加半导体层，其中所述半导体层的底边接触于所述第一另加半导体层。
4.根据权利要求1所述的半导体装置，还包括被夹在栅极绝缘膜与所述半导体层之间的第二另加半导体层，其中所述半导体层的顶边接触于所述第二另加半导体层。
5.根据权利要求1所述的半导体装置，还包括被夹在栅极绝缘膜与所述半导体层之间的第二另加半导体层，其中所述半导体层的第一侧边、顶边以及第二侧边接触于所述第二另加半导体层。
6.一种半导体装置，包括：
包括突起的绝缘层；以及
所述突起上的半导体层，
其中，在所述半导体层的与栅电极层重叠的部分中，在从所述半导体层的沟道宽度方向上的截面来看时，所述半导体层与栅极绝缘膜相接触的区域的长度D在由下述算式表示的范围内，
a是指从所述半导体层的沟道宽度方向上的截面来看时的所述半导体层接触于所述绝缘层的一边的长度，
b是指从所述半导体层的沟道宽度方向上的截面来看时的所述半导体层的高度，
并且，b等于或大于a。
7.根据权利要求6所述的半导体装置，其中所述半导体层接触于所述绝缘层的一边的长度a大于10nm且为100nm以下。
8.根据权利要求6所述的半导体装置，其中所述半导体层的高度b为10nm以上且200nm以下。
9.根据权利要求6所述的半导体装置，其中所述半导体层为氧化物半导体层。
10.根据权利要求6所述的半导体装置，其中所述半导体层为c轴取向结晶氧化物半导体膜。
11.一种半导体装置，包括：
包括突起的绝缘层；以及
所述突起上的包括依次形成的第一半导体层、第二半导体层以及第三半导体层的叠层，所述第三半导体层接触于所述第二半导体层，
其中，在所述叠层的与栅电极层重叠的部分中，在从所述叠层的沟道宽度方向上的截面来看时，所述第二半导体层接触于栅极绝缘膜和所述第三半导体层的区域的长度J在由下述算式表示的范围内，
f是指从所述叠层的沟道宽度方向上的截面来看时的所述第二半导体层接触于所述第一半导体层的一边的长度，
g是指从所述叠层的沟道宽度方向上的截面来看时的所述第二半导体层的高度，
并且，g等于或大于f。
12.根据权利要求11所述的半导体装置，其中所述第二半导体层接触于所述第一半导体层的一边的长度f大于10nm且为100nm以下。
13.根据权利要求11所述的半导体装置，其中所述第二半导体层的高度g为10nm以上且200nm以下。
14.根据权利要求11所述的半导体装置，其中所述第一至第三半导体层分别为第一至第三氧化物半导体层。
15.根据权利要求11所述的半导体装置，
其中，所述第一至第三半导体层均包括In-M-Zn氧化物，
M为Al、Ti、Ga、Sn、Y、Zr、La、Ce、Nd或Hf，
并且，所述第一半导体层及所述第三半导体层中的相对于In的M原子个数比高于所述第二半导体层。
16.根据权利要求11所述的半导体装置，其中所述第一至第三半导体层均为c轴取向结晶氧化物半导体膜。
17.一种半导体装置，包括：
包括突起的绝缘层；
所述突起上的包括依次形成的第一半导体层及第二半导体层的叠层；以及
所述叠层上的第三半导体层，
其中，在所述叠层的与栅电极层重叠的部分中，在从所述叠层的沟道宽度方向上的截面来看时，所述第二半导体层与所述第三半导体层相接触的区域的长度Q在由下述算式表示的范围内，
m是指从所述叠层的沟道宽度方向上的截面来看时的所述第二半导体层接触于所述第一半导体层的一边的长度，
n是指从所述叠层的沟道宽度方向上的截面来看时的所述第二半导体层的高度，
并且，n等于或大于m。
18.根据权利要求17所述的半导体装置，其中所述第二半导体层接触于所述第一半导体层的一边的长度m大于10nm且为100nm以下。
19.根据权利要求17所述的半导体装置，其中所述第二半导体层的高度n为10nm以上且200nm以下。
20.根据权利要求17所述的半导体装置，其中所述第一至第三半导体层分别为第一至第三氧化物半导体层。
21.根据权利要求17所述的半导体装置，
其中，所述第一至第三半导体层均包括In-M-Zn氧化物，
M为Al、Ti、Ga、Sn、Y、Zr、La、Ce、Nd或Hf，
并且，所述第一半导体层及所述第三半导体层中的相对于In的M原子个数比高于所述第二半导体层。
22.根据权利要求17所述的半导体装置，其中所述第一至第三半导体层均为c轴取向结晶氧化物半导体膜。
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