CN103930977A - 纳米线场效应晶体管器件 - Google Patents

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Abstract

一种形成场效应晶体管器件的方法包括在衬底之上形成悬置的纳米线，在所述衬底的一部分上并围绕所述纳米线的一部分形成虚设栅极叠层；去除所述纳米线的暴露部分，从所述纳米线的暴露部分外延生长纳米线扩展部分，在所述衬底的暴露部分、所述虚设栅极叠层以及所述纳米线扩展部分之上沉积半导体材料层，以及去除所述半导体材料的部分以形成邻近所述虚设栅极叠层设置并接触所述纳米线扩展部分的侧壁接触区域。

Description

纳米线场效应晶体管器件
技术领域
本发明通常涉及纳米线场效应晶体管器件，更具体的，涉及在纳米线场效应晶体管器件中的有源接触区域。
背景技术
纳米线场效应晶体管(FET)器件通常包括限定沟道区域的纳米线部分。该沟道区域由包括介电层和导电层的栅极叠层部分围绕。注入或掺杂施主或受主杂质到所述纳米线的部分或者连接到该沟道区域的扩展区域以形成有源区域。该有源区域通常由硅化物材料覆盖，并形成接触硅化物材料的导电接触。
发明内容
根据本发明的一个实施例，一种形成场效应晶体管器件的方法包括：在衬底之上形成悬置的纳米线，在所述衬底的一部分上并围绕所述纳米线的一部分形成虚设栅极叠层，去除所述纳米线的暴露部分，从所述纳米线的暴露部分外延生长纳米线扩展部分，在所述衬底的暴露部分、所述虚设栅极叠层以及所述纳米线扩展部分上沉积半导体材料层，以及去除所述半导体材料的部分以形成邻近所述虚设栅极叠层设置并接触所述纳米线扩展部分的侧壁接触区域。
根据本发明的又一个实施例，一种形成场效应晶体管器件的方法包括：在衬底之上形成悬置的纳米线，在所述衬底的一部分上并围绕所述纳米线的一部分形成虚设栅极叠层，去除所述纳米线的暴露部分，去除所述虚设栅极叠层的一部分以进一步暴露所述纳米线的部分，在所述衬底的暴露部分、所述虚设栅极叠层以及所述纳米线的暴露部分上沉积半导体材料层，以及去除所述半导体材料的部分以形成邻近所述虚设栅极叠层设置并接触所述纳米线的侧壁接触区域。
根据本发明的又一个实施例，一种形成场效应晶体管器件的方法包括：在衬底之上形成悬置的纳米线，在所述纳米线之上设置介电层，在所述介电层和所述衬底的暴露部分之上沉积导电层，在所述导电层的一部分上构图硬掩模层，去除所述导电层的暴露部分以形成栅极叠层，去除所述介电层的暴露部分以暴露所述纳米线的部分，去除纳米线的暴露部分，从所述纳米线的暴露部分外延生长纳米线扩展部分，在所述衬底的暴露部分、所述栅极叠层以及所述纳米线扩展部分上沉积半导体材料层，以及去除所述半导体材料的部分以形成邻近所述栅极叠层设置并接触所述纳米线扩展部分的侧壁接触区域。
根据本发明的又一个实施例，一种场效应晶体管器件包括纳米线、包括设置在所述纳米线上的栅极介电层及设置在所述介电层和衬底上的栅极导体层构成的栅极叠层，以及包括邻近所述栅极叠层设置在所述衬底上的侧壁接触部分的有源区域，所述侧壁接触部分与所述纳米线电接触。
通过本发明的技术实现附加的特性和优势。在本文中详细描述了本发明的其他实施例和方面并且认为是所要求保护发明的一部分。为了对本发明优势与特征的更好理解，参考说明书和附图。
附图说明
被视为本发明的主题在说明书的结尾处的权利要求中特别指出和明确要求保护。结合附图并通过下文的详细说明，本发明的前述和其它特征以及优点是显而易见的，各图中：
图1A-图17B示出用于制造FET器件的示例性方法，对于这一点：
图1A示出纳米线的截面图。
图1B示出图1A的顶视图。
图2A示出在纳米线体的平滑和细化之后的纳米线的截面图。
图2B示出图2A的顶视图。
图3A示出光刻构图介电层的沉积的截面图。
图3B示出图3A的顶视图。
图4A示出光刻可构图介电层的构图与显影的截面图。
图4B示出图4A的顶视图。
图5A示出去除纳米线的暴露部分的截面图。
图5B示出图5A的顶视图。
图6A示出选择性外延生长的截面图。
图6B示出图6A的顶视图。
图7A示出沉积非晶层的截面图。
图7B示出图7A的顶视图。
图8A示出去除非晶层的部分的截面图。
图8B示出图8A的顶视图。
图8C示出细纳米线的例子的截面图。
图8D示出粗纳米线的例子的截面图。
图9A示出去除非晶层的残留区域的截面图。
图9B示出图9A的顶视图。
图10A示出通过离子注入掺杂的截面图。
图10B示出图10A的顶视图。
图11A示出形成硅化物的截面图。
图11B示出图11A的顶视图。
图12A示出沉积覆盖层的截面图。
图12B示出图12A的顶视图。
图13A示出覆盖层平面化的截面图。
图13B示出图13A的顶视图。
图14A示出去除虚设栅极的部分的截面图。
图14B示出图14A的顶视图。
图15A示出形成栅极介电层和栅极导体层的截面图。
图15B示出图15A的顶视图。
图16A示出形成栅极覆盖层的截面图。
图16B示出图16A的顶视图。
图17A示出形成导电过孔的截面图。
图17B示出图17A的顶视图。
图18A-20B示出用于制造纳米线FET器件的替代实施例的又一示例性方法，对于这一点：
图18A示出设置在绝缘体层上的虚设栅极的截面图。该虚设栅极包围纳米线。
图18B示出图18A的顶视图。
图19A示出去除虚设栅极的部分以暴露纳米线的端部的截面图。
图19B示出图19A的顶视图。
图20A示出形成侧壁区域的截面图。
图20B示出图20A的顶视图。
图21A-28B示出用于制造纳米线FET器件的替代实施例的又一示例性方法，对于这一点：
图21A示出形成栅极导体层的截面图。
图21B示出图21A的顶视图。
图22A示出沿栅极导体层的图刻的栅极线的截面图。
图22B示出图22A的顶视图。
图23A示出形成隔离物的形成和去除在选通(gated)区域外的纳米线部分的截面图。
图23B示出图23A的顶视图。
图24A示出通过外延形成纳米线扩展的截面图。
图24B示出图24A的顶视图。
图25A示出一个形成侧壁区的形成的截面图。
图25B示出图25A的顶视图。
图26A示出通过离子注入掺杂的截面图。
图26B示出图26A的顶视图。
图27A示出形成硅化物的截面图。
图27B示出图27A的顶视图。
图28A示出形成覆盖层和接触纳米线扩展的过孔的截面图。
图28B示出图28A的顶视图。
具体实施方式
可使用各种方法制造纳米线场效应晶体管(FET)。在FET阵列中的纳米线通过设计或由于工艺变化可有不同的尺寸。纳米线尺寸(例如纳米线直径)的不同可导致不同的源极和漏极区域尺寸。这样的可用于接触器件的接触区域也会不同。下面描述的方法提供了在纳米线FET阵列中的基本均匀的源极和漏极区域，因此每个器件制造的接触独立于纳米线的尺寸。
图1A示出了沿图1B的线1A的形成纳米线FET器件的示例性方法。图1B示出了相应的顶视图。就这一点而言，衬底100包括硅层102和例如掩埋氧化物(BOX)层的绝缘体层104。设置在绝缘体层104上的硅层106已经通过例如光刻构图和例如反应离子蚀刻(RIE)的蚀刻工艺构图以形成衬垫区域108和纳米线部分(纳米线)109。
一旦构图区域108和纳米线109，通过去除BOX层104的一部分以形成在纳米线109下方并与纳米线109邻近的凹陷区域101，各向同性蚀刻工艺使纳米线109悬置在BOX层104的上面。图2A和图2B示出平滑和细化纳米线部分109之后的产生结构。纳米线109通过使用例如退火工艺被平滑，以形成通过衬垫区域108悬置在BOX层104之上的椭圆形状的(和在一些情况下，圆柱形状的)纳米线109。执行氧化工艺以减小纳米线109的直径到预期的尺寸。
图3A和图3B分别示出经光刻可构图的介电层302的沉积的截面图和顶视图。该光刻可构图介电层302可包括任何适于的材料，例如氢倍半硅氧烷(HSQ)。使用例如旋涂涂覆沉积工艺在绝缘体层104、纳米线109以及衬垫区域108上沉积光刻可构图的介电层302。
图4A和图4B分别示出在光刻可构图介电层302构图和显影之后的产生结构的截面图和顶视图，该构图和显影去除光刻构图介电层302的部分以及在绝缘体层104的一部分上并围绕纳米线109的一部分形成虚设栅极402。在形成虚设栅极402之后，执行退火工艺(例如，在大约900℃下氮气中的退火)以硬化该虚设栅极402。
图5A和图5B分别示出在执行选择性RIE工艺或干式蚀刻工艺去除纳米线109的暴露部分和衬垫区域108(图4A和图4B)之后的产生结构的截面图和顶视图。选择性RIE工艺的实例包括基于蚀刻硅而选择性减小例如氧化硅和氮化硅的介电层的蚀刻的HBr化学的RIE。由虚设栅极402围绕的纳米线108的部分由于RIE工艺的定向性而蚀刻不明显，并且暴露由虚设栅极402限定的横截面。
图6A和图6B分别示出在执行选择性外延生长以形成纳米线扩展602之后的产生结构的截面图和顶视图。从由虚设栅极402围绕的纳米线109的暴露的横截面部分外延生长纳米线扩展602。通过外延生长例如硅(Si)或锗化硅(SiGe)形成纳米线扩展602。在图示实施例中，纳米线扩展602使本征在或无掺杂材料生长。在另一个实施例中，纳米线扩展可使用n型或p型原位掺杂生长。原位掺杂外延工艺形成纳米线FET的源极区域和漏极区域。作为一个示例，化学气相沉积(CVD)反应器可用于进行外延生长。硅外延前体包括SiH4、结合HCl的SiH4。使用氯气允许仅在暴露的硅表面选择性沉积硅。锗化硅前体可为SiH4和GeH4的混合物，这获得沉积选择性而没有HCl。掺杂剂的前体可包括用于n型掺杂的PH3或AsH3和用于p型掺杂的B2H6。在大约550℃到1000℃的沉积温度下沉积纯硅，及低至300℃沉积温度下沉积纯锗。
图7A和图7B分别示出在绝缘体层104的暴露部分、纳米线扩展602以及虚设栅极402上设置非晶层702的截面图和顶视图。非晶层702可包括硅材料或者锗材料。非晶硅层702可包括未掺杂或本征材料，或在备选实施例中，原位掺杂材料。在与用于外延生长纳米线扩展602的腔相同的腔中形成非晶层702。就这一点而言，在形成纳米线的扩展602之后，可改变腔中的化学以导致非晶层702的形成。使用相同的腔外延生长纳米线的扩展602和非晶层702以防止在纳米线的扩展602与非晶层702之间的干扰(例如，氧化物材料)的形成。通过执行非选择性硅沉积，例如通过没有HCL的SiH4的流动形成非晶层702。
图8A和图8B分别示出在去除非晶层702(图7A)的部分导致侧壁区域(侧壁接触)802的形成之后的产生结构的截面图和顶视图。在凹陷区域101中的绝缘体层104的上邻近虚设栅极404设置侧壁区域802。侧壁区域802接触纳米线扩展602。使用蚀刻工艺例如RIE去除非晶层702的部分。蚀刻工艺可导致非晶层702材料的残留区域801。
图8C和图8D示出纳米线109c和109d、纳米线扩展602c和602d以及形成的侧壁区域802的横截面示例。就这一点而言，图8c示出与图6A和图8A相似的设置，其中纳米线109c具有第一尺寸以及纳米线扩展602c具有最终尺寸。图8D示出与图6A和图8A相似的设置，其中纳米线109d具有第二尺寸(大于图8C中的纳米线109c的第一尺寸)以及纳米线扩展602d具有大于纳米线扩展602c(图8C)的尺寸的最终尺寸。不管纳米线109c和109d、纳米线扩展602c和602d的尺寸如何，侧壁802的尺寸在图8C和图8D中基本相似。因此，即使纳米线109的尺寸(和最终的纳米线扩展602)在器件中有变化，也可形成基本上均匀的侧壁区域802。
图9A和图9B分别示出在去除非晶层702(图7A)的残余区域801(图8A)之后的产生结构的截面图和顶视图。例如通过使用HBr化学的RIE去除非晶层702的残余区域801。当隔离物802形成时，通常通过蚀刻实现残留物801的去除。
图10A和图10B分别示出执行离子1002的注入以在侧壁区域802和纳米线扩展602中包括掺杂剂的截面图和顶视图。例如，在纳米线扩展602的外延生长或非晶层702(图7A)的沉积期间不原位添加掺杂剂的示例性实施例中，进行离子注入。因此，根据设计规范，在侧壁区域802的形成之后可进行或不进行离子注入。
图11A和图11B分别示出在侧壁区域802上以及在一些实施例中在纳米线扩展602的暴露部分上形成的硅化物1102的形成之后的截面图和顶视图。形成硅化物的金属的实例包括Ni、Pt、Co及例如NiPt的合金。由于镍(Ni)的低电阻率，在使用Ni时形成NiSi相。例如，使用在350℃到700℃温度范围内的快速热退火(RTA)形成硅化物。一个更具体的示例，在形成NiSi时，RTA条件为在大约420℃的N2气氛中大约5秒。可使用适合的蚀刻工艺从绝缘体层104和虚设栅极402去除残留的未反应金属。例如，当使用NiSi时，可以使用王水溶液(硝酸和盐酸的混合物)选择性蚀刻未反应的Ni。
图12A和图12B分别示出可包括例如氧化物材料或低k介电(LKD)材料的覆盖层1202的沉积之后的截面图和顶视图。在绝缘体层104、虚设栅极402以及硅化物1102的暴露部分(或暴露的侧壁区域802和纳米线602)上形成覆盖层1202。
图13A和图13B分别示出去除覆盖层1202的部分和在一些实施例中虚设栅极402的部分以暴露虚设栅极402的覆盖层1202的平面化之后的截面图和顶视图。例如，可使用化学机械抛光(CMP)工艺进行平面化。
图14A和图14B分别示出去除虚设栅极402的部分或在一些实施例中去除全部以暴露纳米线109之后的截面图和顶视图。例如，通过使用对硅和覆盖层1202材料具有选择性的化学蚀刻工艺去除虚设栅极402材料。例如，当虚设栅极402包括HSQ，以及覆盖层1202材料包括LKD-1037时，可使用稀释的氢氟酸选择性地蚀刻掉虚设栅极402。
图15A和图15B分别示出围绕暴露的纳米线109形成栅极介电层1502和栅极导体层1504之后的截面图和顶视图。栅极介电层1502可包括单层介电材料或多于一层的介电材料，例如围绕纳米线109的二氧化硅(SiO2)和围绕SiO2形成的氧化铪(HfO2)。在形成栅极介电层1502之后，围绕栅极介电层1502(即，围绕纳米线109)形成栅极导体层1504。例如，栅极导体可包括氮化钛(TiN)、氮化钽(TaN)、铝(Al)以及钨(W)。例如TiN/Al或TaN/掺杂的多晶Si的膜叠层也是典型的。就这一点而言，在介电层1502和覆盖层1202的暴露部分上形成栅极导体层1504。可执行例如CMP的平面化工艺从覆盖层1202去除残留栅极导体1504材料以暴露覆盖层1202。
图16A和图16B分别示出在栅极导体层1504的暴露部分上形成栅极覆盖层1602之后的截面图和顶视图。栅极覆盖层1602可包括例如沉积在栅极导体层1504和覆盖层1202的部分之上的介电材料。执行例如CMP的平面化工艺从覆盖层1202去除残留栅极覆盖层1602材料以暴露覆盖层1202。
图17A和图17B分别示出接触硅化物1102(或通过侧壁区域802、纳米线扩展602以及硅化物1102限定的有源区)的导电过孔1702和产生的纳米线FET器件1720的示例性实施例的的形成之后的截面图和顶视图。纳米线109限定器件的沟道区域1704。通过下文所述形成导电过孔1702。使用光刻构图工艺和蚀刻工艺形成暴露硅化物1102的部分的腔。执行例如钨或铜的导电材料的沉积来填充此腔。使用例如CMP的平面化工艺可从覆盖层1202去除残留导电材料。在图示性实施例中，以减小通过过孔1702制造的到源极的接触和到漏极的接触之间的短路的发生的构图来设置导电过孔1702。替代实施例可包括任意适于导电过孔1702的设置。
图18A-图20B示出制造纳米线FET器件的替代实施例的替代示例性方法。图18A和图18B分别示出与在上文图5A和图5B描述的结构相似的结构的截面图和顶视图。执行上文图1A-图5B描述的方法产生在图18A和图18B中示出的包括设置在绝缘体层104上的虚设栅极402的图示性结构。虚设栅极402围绕纳米线109，并暴露了纳米线109的截面部分。
图19A和图19B分别示出去除虚设栅极402的部分以进一步暴露纳米线109的部分之后的产生结构的截面图和顶视图。就这一点而言，执行例如稀释氟化氢(HF)浸泡的化学浸泡工艺去除虚设栅极402的暴露部分。在替代实施例中，可使用另一适合工艺去除虚设栅极402的部分和进一步暴露纳米线109的部分。去除虚设栅极402的部分暴露了纳米线109的远端端部1902。
图20A和图20B分别示出与在上文图7A-图8B的描述类似的方法形成侧壁区域802之后的产生结构的截面图和顶视图。就这一点而言，在纳米线109的暴露部分、虚设栅极402以及绝缘体层104之上形成例如硅或锗材料的非晶层。可使用例如RIE去除非晶层的部分以形成侧壁区域802。在图20A和图20B的侧壁区域802形成之后，执行与图10A-图17B所示的方法类似的随后制造方法以形成替代示例性实施例的纳米线FET器件。
图21A-图28B示出制造替代实施例的纳米线FET器件的替代示例性方法。图21A和图21B分别示出在绝缘体层104的暴露部分、纳米线109以及衬垫区域108上沉积栅极介电层2102之后的与在上文图2A和图2B描述的结构类似的结构的截面图和顶视图。栅极介电层2102可包括单层的介电材料或多于一层的介电材料，例如围绕纳米线109的二氧化硅(SiO2)和围绕SiO2形成的氧化铪(HfO2)。在栅极介电层2102形成之后，围绕介电层2102(即，围绕纳米线109)和在衬垫区域108的部分与绝缘体层104的上面形成栅极导体层2104。就这一点而言，在介电层2102的暴露部分上形成栅极导体层2104。在栅极导体层2104上执行例如CMP的平面化工艺。在栅极导体层2104形成之后，使用之后是例如RIE的蚀刻工艺的光刻沉积和构图硬掩模层2106。
图22A和图22B分别示出使用例如RIE的蚀刻工艺去除栅极导体层2104的暴露部分之后的产生结构的截面图和顶视图。产生的结构包括限定纳米线109的沟道区域2204的栅极叠层部分2202。蚀刻工艺应对栅极介电2102具有选择性，因此纳米线109不会从衬垫108切断。
图23A和图23B分别示出形成隔离物2302和去除栅极介电层2102的暴露部分、纳米线109的暴露部分以及衬垫区域108(图22A)之后的产生的结构的截面图和顶视图。隔离物2302可包括氮化物或氧化物材料。作为隔离物形成的一部分或在隔离物形成之后，执行例如干式蚀刻或RIE工艺的蚀刻工艺去除栅极介电层2102的暴露部分、纳米线109的暴露部分、衬垫区域108、以及绝缘体层104的暴露部分。
图24A和图24B分别示出纳米线扩展2402的形成之后的产生结构的截面图和顶视图。纳米线扩展2402从由隔离物2303限定的纳米线109的暴露的横截面部分外延生长，并且以与上文关于形成纳米线扩展602(图6A)的类似方式形成。该实施例中使用的选择性外延工艺应该对隔离物2302材料具有选择性，隔离物2302可化学上不同于虚设栅极材料402(图6A)。
图25A和图25B分别示出与上文图7A-图8B描述的类似方式形成侧壁区域2502之后的产生结构的截面图和顶视图。就这一点而言，在纳米线扩展2402的暴露部分、隔离物2302、硬掩模层2016以及绝缘体层104上形成例如硅或锗材料的非晶层。可使用例如RIE去除非晶层的部分以形成侧壁区域2502。
图26A和图26B分别示出执行注入杂质2602以掺杂侧壁区域2502和纳米线扩展2402的截面图和顶视图。例如在纳米线扩展2402的外延生长或非晶层的沉积期间不原位添加掺杂剂的示例性实施例中，执行离子注入。因此，依赖于设计规范，在形成侧壁区域2502之后可执行或不执行离子注入。
图27A和图27B分别示出在侧壁区域2502和在一些实施例中纳米线扩展2402的暴露部分上以与上文图11A描述的类似方式形成硅化物2702之后的截面图和顶视图。
图28A和图28B分别示出形成覆盖层2802和导电过孔2804之后的截面图和顶视图。从例如氧化物材料形成覆盖层2802和使用与上文图17A描述的类似方法形成导电过孔2804。
本文使用的术语仅用于描述特别的实施例并且不是限制本发明。如本文所使用的单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文另有明确说明。将会进一步理解，在本说明书中使用术语“包括”和/或“包含”时，指定所陈述的特征、整数、步骤、操作、元件和/或组件的存在，但不排除存在或添加一个或多个其它特征、整数、步骤、操作、元件部件和/或它们的组合。
在下文的权利要求书中的相应的结构、材料、行为以及所有方法或步骤加功能元件的等同物旨在包括任何结构、材料或行为与特别要求的其他要求保护的元件组合时执行功能。提出本发明的说明书旨在图示和说明，并不旨在以公开的方式穷举或限制本发明。不脱离本发明的范围和精神的许多修改和变化相对于本领域的普通技术人员是显而易见的。选择和描述实施例为了最好的解释本发明原理和实践应用，以及使其它本领域的普通技术人员能够理解本发明的具有各种修改的各种实施例以适合于预期的特定用途。
本文的描述的图仅作为一个示例。本文描述中存在不脱离本发明精神的对图或步骤(或操作)的许多各种变化。例如，以不同的顺序或步骤添加、删除或修改执行步骤。认为所有的这些变化为所要求保护的发明的一部分。
本领域技术人员将理解，本发明已经描述了优选的实施例，但是现在和将来，可以进行落入下面的权利要求的范围内的各种改进和增强仍。这些权利要求应当被解释以维护首次描述的发明的适当的保护。

Claims (24)

1.一种形成场效应晶体管器件的方法，所述方法包括：
在衬底之上形成悬置的纳米线；
在所述衬底的一部分上并围绕所述纳米线的一部分形成虚设栅极叠层；
去除所述纳米线的暴露部分；
从所述纳米线的暴露部分外延生长纳米线扩展部分；
在所述衬底的暴露部分、所述虚设栅极叠层以及所述纳米线扩展部分之上沉积半导体材料层；以及
去除所述半导体材料的部分以形成邻近所述虚设栅极叠层设置并接触所述纳米线扩展部分的侧壁接触区域。
2.根据权利要求1所述的方法，其中所述半导体材料层包括非晶半导体材料。
3.根据权利要求1所述的方法，其中去除所述半导体材料的部分通过反应离子蚀刻工艺执行。
4.根据权利要求1所述的方法，其中所述纳米线包括半导体材料。
5.根据权利要求1所述的方法，其中由以下步骤形成所述虚设栅极：
在所述衬底的暴露部分和所述纳米线之上沉积光刻可构图介电层；
通过之后是显影的电子束曝光构图所述光刻可构图介电层以限定所述虚设栅极区域。
6.根据权利要求1所述的方法，进一步包括注入掺杂剂到所述纳米线扩展部分和所述侧壁接触区域中。
7.根据权利要求1所述的方法，进一步包括：
在所述侧壁接触区域的暴露部分上面形成硅化物；
在所述硅化物、和所述虚设栅极叠层以及所述衬底的暴露部分之上沉积覆盖层；
去除所述覆盖层的部分以暴露所述虚设栅极的一部分；
去除所述虚设栅极的一部分以暴露所述纳米线；
在所述纳米线的暴露部分之上沉积介电层；
在所述介电层之上沉积导电层；以及
在所述导电层的暴露部分之上形成覆盖层。
8.一种形成场效应晶体管器件的方法，所述方法包括：
在衬底之上形成悬置的纳米线；
在所述衬底的一部分上并围绕所述纳米线的一部分形成虚设栅极叠层；
去除所述纳米线的暴露部分；
去除所述虚设栅极叠层的一部分以进一步暴露所述纳米线的部分；
在所述衬底的暴露部分、所述栅极叠层以及所述纳米线的所述暴露部分之上沉积半导体材料层；以及
去除所述半导体材料的部分以形成邻近所述虚设栅极叠层设置并接触所述纳米线的侧壁接触区域。
9.根据权利要求8所述的方法，其中所述半导体材料层包括非晶半导体材料。
10.根据权利要求8所述的方法，其中通过反应离子蚀刻工艺执行去除所述半导体材料的部分。
11.根据权利要求8所述的方法，其中所述纳米线包括半导体材料。
12.根据权利要求8所述的方法，其中通过以下步骤形成所述虚设栅极：
在所述衬底的暴露部分和所述纳米线之上沉积光刻可构图介电层；
通过之后是显影的电子束曝光构图所述光刻可构图介电层以限定所述虚设栅极区域；
13.根据权利要求8所述的方法，进一步包括注入掺杂剂到所述纳米线的部分和所述侧壁接触区域中。
14.根据权利要求8所述的方法，进一步包括：
在所述侧壁接触区域的暴露部分上形成硅化物；
在所述硅化物、和所述虚设栅极叠层以及所述衬底的暴露部分之上沉积覆盖层；
去除所述覆盖层的部分以暴露所述虚设栅极的一部分；
去除所述虚设栅极的一部分以暴露所述纳米线；
在所述纳米线的暴露部分之上沉积介电层；
在所述介电层之上沉积导电层；以及
在所述导电层的暴露部分之上形成覆盖层。
15.一种形成场效应晶体管器件的方法，所述方法包括：
在衬底之上形成悬置的纳米线；
在所述纳米线之上沉积介电层；
在所述介电层和所述衬底的暴露部分之上沉积导电层；
在所述导电层的一部分上面构图硬掩模层；
去除所述导电层的暴露部分以形成栅极叠层；
去除所述介电层的暴露部分以暴露所述纳米线的部分；
去除所述纳米线的暴露部分；
从所述纳米线的暴露部分外延生长纳米线扩展部分；
在所述衬底的暴露部分、所述栅极叠层以及所述纳米线扩展部分之上沉积半导体材料层；以及
去除所述半导体材料的部分以形成邻近所述栅极叠层设置并接触所述纳米线扩展部分的侧壁接触区域。
16.根据权利要求15所述的方法，其中所述半导体材料层包括非晶半导体材料。
17.根据权利要求15所述的方法，其中通过反应离子蚀刻工艺执行去除所述半导体材料的部分。
18.根据权利要求15所述的方法，其中所述纳米线包括半导体材料。
19.根据权利要求15所述的方法，进一步包括注入掺杂剂到所述纳米线扩展部分和所述侧壁接触区域中。
20.根据权利要求15所述的方法，进一步包括：
在所述侧壁接触区域的暴露部分的上形成硅化物；
在所述硅化物、以及所述栅极叠层和所述衬底的暴露部分之上设置覆盖层；以及
去除所述覆盖层的部分以暴露所述栅极叠层的一部分。
21.根据权利要求15所述的方法，进一步包括在去除所述纳米线的所述暴露部分之前形成与所述栅极叠层邻近的隔离物。
22.一种场效应晶体管器件，包括：
纳米线；
栅极叠层，包括：
设置在所述纳米线上的栅极介电层；
设置在所述介电层和衬底上的栅极导体层；以及
包括设置在所述衬底上邻近所述栅极叠层的侧壁接触部分的有源区域，所述侧壁接触部分与所述纳米线电接触。
23.根据权利要求22所述的器件，其中所述侧壁接触部分围绕所述纳米线的远端端部。
24.根据权利要求22所述的器件，进一步包括包含连接到所述纳米线的远端端部的外延材料的纳米线扩展部分，其中所述侧壁接触部分围绕所述纳米线扩展部分。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109411539A (zh) * 2018-10-26 2019-03-01 中国科学院微电子研究所 半导体器件及其制造方法及包括该半导体器件的电子设备

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8492208B1 (en) * 2012-01-05 2013-07-23 International Business Machines Corporation Compressive (PFET) and tensile (NFET) channel strain in nanowire FETs fabricated with a replacement gate process
CN103367428B (zh) * 2013-07-04 2015-10-28 西安电子科技大学 基于刻蚀的一维电子气GaN基HEMT器件及制备方法
CN103367429B (zh) * 2013-07-04 2015-10-28 西安电子科技大学 二次生长的一维电子气GaN基HEMT器件及制备方法
CN103400856B (zh) * 2013-07-04 2016-03-02 西安电子科技大学 选区外延的一维电子气GaN基HEMT器件及制备方法
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
CN106328520A (zh) * 2015-07-02 2017-01-11 中芯国际集成电路制造(上海)有限公司 纳米线场效应晶体管及其形成方法
US9608099B1 (en) * 2015-09-22 2017-03-28 International Business Machines Corporation Nanowire semiconductor device
FR3043837B1 (fr) * 2015-11-17 2017-12-15 Commissariat Energie Atomique Procede de realisation de transistor a nanofil semi-conducteur et comprenant une grille et des espaceurs auto-alignes
US11004985B2 (en) 2016-05-30 2021-05-11 Samsung Electronics Co., Ltd. Semiconductor device having multi-thickness nanowire
KR20170135115A (ko) * 2016-05-30 2017-12-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9627258B1 (en) * 2016-06-15 2017-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a contact
KR102527382B1 (ko) 2016-06-21 2023-04-28 삼성전자주식회사 반도체 소자
US9728543B1 (en) * 2016-08-15 2017-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and fabricating method thereof
WO2018182655A1 (en) * 2017-03-30 2018-10-04 Intel Corporation Removal of a bottom-most nanowire from a nanowire device stack
US10170308B1 (en) 2017-10-11 2019-01-01 International Business Machines Corporation Fabricating semiconductor devices by cross-linking and removing portions of deposited HSQ
KR102537527B1 (ko) 2018-09-10 2023-05-26 삼성전자 주식회사 집적회로 소자
US11251280B2 (en) 2019-12-17 2022-02-15 International Business Machines Corporation Strained nanowire transistor with embedded epi
CN112786774A (zh) * 2021-01-07 2021-05-11 南京大学 一种转移贴片式超导纳米线单光子探测器的制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002016255A (ja) * 2000-05-15 2002-01-18 Internatl Business Mach Corp <Ibm> ゲートが分離した自己整合ダブル・ゲートｍｏｓｆｅｔ
US6365465B1 (en) * 1999-03-19 2002-04-02 International Business Machines Corporation Self-aligned double-gate MOSFET by selective epitaxy and silicon wafer bonding techniques
CN1745468A (zh) * 2002-09-30 2006-03-08 纳米系统公司 大面积纳米启动宏电子衬底及其用途
US20110133165A1 (en) * 2009-12-04 2011-06-09 International Business Machines Corporation Self-aligned contacts for nanowire field effect transistors

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6982460B1 (en) * 2000-07-07 2006-01-03 International Business Machines Corporation Self-aligned gate MOSFET with separate gates
US7135728B2 (en) 2002-09-30 2006-11-14 Nanosys, Inc. Large-area nanoenabled macroelectronic substrates and uses therefor
KR100625177B1 (ko) * 2004-05-25 2006-09-20 삼성전자주식회사 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법
US20060249784A1 (en) 2005-05-06 2006-11-09 International Business Machines Corporation Field effect transistor device including an array of channel elements and methods for forming
JP5177954B2 (ja) 2006-01-30 2013-04-10 キヤノン株式会社 電界効果型トランジスタ
US7488660B2 (en) 2006-02-21 2009-02-10 International Business Machines Corporation Extended raised source/drain structure for enhanced contact area and method for forming extended raised source/drain structure
US7999251B2 (en) 2006-09-11 2011-08-16 International Business Machines Corporation Nanowire MOSFET with doped epitaxial contacts for source and drain
US7534675B2 (en) 2007-09-05 2009-05-19 International Business Machiens Corporation Techniques for fabricating nanowire field-effect transistors
US7795677B2 (en) 2007-09-05 2010-09-14 International Business Machines Corporation Nanowire field-effect transistors
US7776732B2 (en) 2007-09-10 2010-08-17 International Business Machines Corporation Metal high-K transistor having silicon sidewall for reduced parasitic capacitance, and process to fabricate same
US8198706B2 (en) 2008-07-25 2012-06-12 Hewlett-Packard Development Company, L.P. Multi-level nanowire structure and method of making the same
US8212336B2 (en) 2008-09-15 2012-07-03 Acorn Technologies, Inc. Field effect transistor source or drain with a multi-facet surface
KR100980738B1 (ko) 2008-10-10 2010-09-08 한국전자통신연구원 반도체 나노와이어 센서 소자의 제조 방법 및 이에 따라 제조된 반도체 나노와이어 센서 소자
US7884004B2 (en) 2009-02-04 2011-02-08 International Business Machines Corporation Maskless process for suspending and thinning nanowires
US8080456B2 (en) 2009-05-20 2011-12-20 International Business Machines Corporation Robust top-down silicon nanowire structure using a conformal nitride
US8384065B2 (en) 2009-12-04 2013-02-26 International Business Machines Corporation Gate-all-around nanowire field effect transistors
US8173993B2 (en) 2009-12-04 2012-05-08 International Business Machines Corporation Gate-all-around nanowire tunnel field effect transistors
US8399314B2 (en) 2010-03-25 2013-03-19 International Business Machines Corporation p-FET with a strained nanowire channel and embedded SiGe source and drain stressors
DE102010003555B4 (de) * 2010-03-31 2019-12-24 Globalfoundries Dresden Module One Llc & Co. Kg Aluminiumsicherungen in einem Halbleiterbauelement, das Metallgateelektrodenstrukturen aufweist
EP2378557B1 (en) 2010-04-19 2015-12-23 Imec Method of manufacturing a vertical TFET
US9029834B2 (en) 2010-07-06 2015-05-12 International Business Machines Corporation Process for forming a surrounding gate for a nanowire using a sacrificial patternable dielectric
US8536563B2 (en) * 2010-09-17 2013-09-17 International Business Machines Corporation Nanowire field effect transistors

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6365465B1 (en) * 1999-03-19 2002-04-02 International Business Machines Corporation Self-aligned double-gate MOSFET by selective epitaxy and silicon wafer bonding techniques
JP2002016255A (ja) * 2000-05-15 2002-01-18 Internatl Business Mach Corp <Ibm> ゲートが分離した自己整合ダブル・ゲートｍｏｓｆｅｔ
CN1745468A (zh) * 2002-09-30 2006-03-08 纳米系统公司 大面积纳米启动宏电子衬底及其用途
US20110133165A1 (en) * 2009-12-04 2011-06-09 International Business Machines Corporation Self-aligned contacts for nanowire field effect transistors

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109411539A (zh) * 2018-10-26 2019-03-01 中国科学院微电子研究所 半导体器件及其制造方法及包括该半导体器件的电子设备

Also Published As

Publication number Publication date
US8685823B2 (en) 2014-04-01
GB2510768B (en) 2016-01-06
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