JP2002043581A - デュアル/ラップ−アラウンド・ゲート電界効果トランジスタおよびその製造方法 - Google Patents
デュアル/ラップ−アラウンド・ゲート電界効果トランジスタおよびその製造方法Info
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Abstract
効果トランジスタおよびその製造方法を提供する。 【解決手段】 ゲート長さが100nm以下で、導電チ
ャネルの幅をゲート長さの1/2〜1/4に維持し、ゲ
ートを導電チャネルの少なくとも2つの側部の上に配置
した電界効果トランジスタにおいて、オフ電流を考慮す
ることなく完全な空乏層を含むデバイスを形成する。上
述した狭い導電チャネルは、最小のリソグラフィー的な
寸法で溝を形成し、この溝内部に側壁を形成し、この側
壁と自己整合的にゲート構造をエッチングすることによ
り得られる。導電チャネルは、その後溝内部においてソ
ース構造からエピタキシャル成長されて、ソースと、導
電チャネルと、ドレイン領域とが一体となった単結晶構
造とされる。
Description
ンジスタ(TFTs)を含む集積回路の構造およびその
製造方法に関し、より詳細には高い集積密度で形成され
た集積回路に好適な高性能FETsに関する。
増加が性能および機能の向上ばかりではなく、同様に製
造経済の向上を与えることが認識されてきた。デバイス
・サイズの減少と、所定サイズの単一のチップ上におけ
るデバイス数の増加は、より小さく、かつ薄い双方の構
造のブレークダウン電圧に適合させるため、低電圧で動
作可能な設計を要求し、クロック周波数がより高くなる
につれて、チップ全体での熱消散がより多くのデバイス
において用いられている。不都合なことには、デバイス
がより小さなサイズとされ、より低電圧で駆動されるに
つれて、デバイス特性に対する有害ないくつかの電気的
な影響が発生する。
わちゲート幅が減少する(および駆動電圧が減少する)
ことによる1つの影響は、ゲートにより制御されるFE
Tチャネルが有限の深さを有することにある。導電チャ
ネルの全深さにわたり導電性が制御できない場合には、
いわゆるオフ電流が増加し、低電圧での駆動によりすで
に制限されている駆動マージンを低減させ、かつチップ
上に集積される回路のノイズ感受性を増加させることに
なる。電力消費は、トランジスタが完全にオフされない
ため、実質的に増加することになる。
を配置すること(本質的にはきわめて初期段階のFET
sの基板バイアスの変形である。)が知られており、理
論的および実験的な検討により、導電チャネルの一部ま
たは全部を取り囲むゲート構造を用いることでFET性
能の実質的な向上が可能であることが確認されている。
しかしながら、上述した検討は同時に、関心のある短い
ゲート長さについて、ゲート長さを拡散厚さの約2〜4
倍に維持する必要があることから、きわめて薄い拡散領
域が必要とされることを示している。
に対しては、チャネルを形成する拡散厚さを、5〜50
nmに維持する必要がある。このような薄い拡散領域
は、ゲートが部分的にチャネルにより取り囲まれていな
い場合でさえあっても、FETsの他のプロセス要求に
適合させることは可能ではなかった。したがって、ショ
ート・ゲート長において発生するこの影響は、特性と最
小トランジスタ寸法との間のトレード・オフを明らかに
課すこととなり、このためデバイス・サイズおよび集積
密度に対して厳しい制約を与えることとなる。
は、特に短いゲート長さを有し、かつオフ電流の低い良
好な性能の電界効果トランジスタの構造を提供すること
にある。
減少したFETsについて、高い集積密度に適合する実
際的な製造方法を提供することを目的とする。
よび他の目的を達成するため、導電チャネルと、この導
電チャネルの少なくとも2つの側部の上に配置され、か
つソース領域から分離されたゲートとを含む、電界効果
トランジスタおよび集積回路が提供される。ソースから
のゲートの分離は、ゲート−ソース容量を減少させ、か
つまた、トランジスタのソース領域からのチャネルのエ
ピタキシャル成長によりトランジスタのドレインを形成
することを可能とする。
ルと、この導電チャネルの少なくとも2つの側部の上に
配置され、かつソース領域から分離されたゲートとを含
む電界トランジスタを含む集積回路の製造方法が提供さ
れる。この方法は、ドープされたシリコン層をパターニ
ングして分離したゲート構造とソース構造とを形成する
ステップと、ゲート構造とソース構造との間に溝を形成
するステップと、このゲート構造内の溝内部に酸化物膜
を形成するステップと、ゲート構造を通してソース構造
から導電チャネルとドレイン領域とを成長させるステッ
プとを含んでいる。
成および効果については、図面を参照して後述する、本
発明の好適な実施の形態の詳細な説明により、より理解
されよう。
を参照すると、本発明を実施するために好適な、シリコ
ン−オン−絶縁体(silicon-on-insulator:SOI)ウエ
ハの部分が示されている。SOIウエハの部分は、他の
図面において示されているものと同一ではないが、相補
型(すなわち、CMOS)トランジスタの形成の不純物
ウエルの形成のためのブロック−アウト・マスキングに
よる、不純物注入を例示するように選択されている。そ
れ以外にも、ウエハまたはチップ上にPMOSトランジ
スタまたはNMOSトランジスタのみが形成される場合
には、ブランケット不純物注入を行うこともできる。
層を構造的に支持するバルク・シリコン層10を挙げる
ことができる。例えば熱除去構造、ウエハ間コネクタと
いった構造などは、概ねバルク・シリコン層には形成さ
れないが、所望により本発明と組み合わせて与えること
ができる。例えば、二酸化ケイ素(SiO2)といった
約200nmの埋め込まれた酸化物(BOX)絶縁層1
2が、バルク・シリコン層10上に与えられていて、バ
ルク・シリコン層10から活性シリコン層14を絶縁さ
せている。この活性シリコン層14は、厚さを約10n
m〜約1000nm、好ましくは約200nmとするこ
とができる。しかしながら、BOX層12の厚さも、活
性シリコン層14の厚さも、本発明の実施においては重
要なものではない。
得られるように、その後所望されるゲート不純物レベ
ル、またはウエル不純物レベルにまでドープされる。領
域18、18’は、これらの領域のそれぞれの1つにお
いて、CMOSトランジスタを製造するため不純物タイ
プが互いに異なるものとして示されている。上述したよ
うに、別の図は、領域18,18’のうちの一方のみに
おいて単一のトランジスタを製造するステップを示すも
のであるが、いずれの領域についても図示したステップ
は、同様に表され、かつ適用することができることが理
解されるべきである。同様に、単一のトランジスタの製
造を説明し、図示しているが、図はウエハのいかなる、
またはすべての所望する領域において、同時的に形成さ
れる同様のトランジスタを代表するものであることが理
解されるべきである。
ド層16は、いかなる既知の、または適切な技術により
ウエハ上に堆積される。窒化物パッド層16の厚さは、
約10nm〜約50nmとされることが好ましいが、本
発明の実施にあたっては、特に重要なものではない。薄
い熱酸化物層17(約6nm)を、活性シリコン層14
と窒化物層16との間に成長させて、応力を低減させる
ことが好ましい。
タのソース領域とゲート領域とは、その後、BOX層1
2をエッチング・ストップ層として使用して、窒化物層
16、酸化物層17、活性シリコン層14を通して逆の
順序でパターニングされる。これは、ソース領域と、ゲ
ート領域とを、分離された段差のあるペデスタルとして
残留させる。この分離は、本発明の実施においては特に
重要ではないものの、分離が大きくなるにつれて減少す
るゲート・キャパシタンスの所望する値と、分離が大き
くなると増加するチャネル抵抗の所望する値との間のト
レード・オフ、および当然のことながらトランジスタの
全体のサイズ、リソグラフィー構造の最小サイズ、レジ
ストレーション能力に応じて選択することが好ましい。
化物の厚い層30が堆積される。この酸化物層30の厚
さは、元の活性シリコン層14および窒化物パッド層1
6の厚さを超え、100nm〜1500nmとすること
ができる。この酸化物層30の厚さは、上述した点以外
では本発明においては重要ではない。また、迅速な熱窒
化(窒素ガスを酸化物の堆積中に通じるRTN)により
成長される薄い、例えば約1nm〜5nmの窒化物マー
カ層32を、元の活性シリコン層14の厚さの約1/2
(または、より特定すればゲート24の上側面以下のト
ランジスタ・チャンネルの垂直方向に延びた部分)とし
て与えることも好ましい。厚い酸化物層30は、図11
〜図14に示されるように、その後窒化物パッド層16
を研磨ストップとして使用して化学/機械的研磨法(C
MP)により、その後窒化物パッド層16まで平坦化さ
れる。
い、例えば約200nmの酸化物またはリンケイ酸ガラ
スのマンドレル・フィルム層50が、トランジスタのド
レインおよび導電チャネルを形成させるために堆積され
る。図15の破線は、参照のため、前掲の図におけるペ
デスタルの位置を示す。)レジストをその後適用して、
図18〜図21に示すように、ゲート24および少なく
ともソース22の一部の上側を横切って鍵様にパターニ
ングし、酸化物またはリンケイ酸ガラス層50をその後
同様にしてパターニングする。このパターニングは、図
20の破線62に示すように、窒化物マーカ層へとエッ
チングして、活性シリコン層および取り囲む酸化物層1
2に至るまで続けられる。しかしながら、この段階で上
述のようにすることは、少なくとも設計の最小リソグラ
フィー構造のサイズと同程度の構造を製造するようにさ
れる。
において相対的に大きな電流容量を与えることになるの
で(しかしながら、ゲートが短い場合にはオフ電流が高
まる可能性がある。)、トランジスタのチャネル領域
は、トランジスタの性能を向上させるため、サブリソグ
ラフィー的な寸法とすることが好ましい。このサブリソ
グラフィー的な寸法は、図22〜図24に示すように非
等方的にエッチングした場合に、活性シリコン層14の
表面64で停止させ、所望する厚さの窒化物層を堆積さ
せて、トレンチ66内に側壁70を形成することにより
行われることが好ましい。
ートの活性シリコン層14の領域と、ソース領域とをエ
ッチングして、サブリソグラフィー的な寸法(例えば、
50nm幅以下)の溝をゲートおよびソース内に形成す
る。深さは、窒化物マーカ層17で(例えばそこで)エ
ッチングを停止させることにより容易に達成することが
できる同程度の寸法へと制限することが好ましい。この
プロセスのための窒化物マーカは、シリコンが選択的に
窒化物マーカにまでエッチングすることができ、かつ窒
化物が幾分かプロセス・マージンを増加させるので好ま
しいが、例えば、堆積プロセスが概ね停止される場合
に、最適な発光分光法によりトレース・ガスの検出を行
うといった、いかなる別のマーカ構成を使用することが
できる。ゲートは、その後エピタキシャル成長されたシ
リコンが溝82内に成長した場合に導電チャネルの3つ
の側部の周りを取り囲むことになる。
ようにBOX層12に向かってシリコン層14に通じる
ようにエッチングして、ゲートを溝/導電チャネルの2
つの側部の上に残しておくこともできる。トランジスタ
の電流搬送能力は、この方法において本発明の好ましい
形態のトランジスタのオフ電流性能の改善を著しく阻害
すること無く、向上させることができる。本発明のこの
別の形態はまた、ゲート領域とソース22領域とドレイ
ン68領域との間の間隔を増加することと組み合わせ
て、チャンネル導電性を著しく阻害すること無く、ゲー
ト・キャパシタンスを低減させるために用いることがで
きる。
酸化物またはリンケイ酸ガラス層50を、好ましくは化
学/機械的研磨(CMP)により、溝66の側部に残さ
れた窒化物パッド層16まで除去する。その後、図32
〜図34に示されるように、ゲート膜1022を好まし
くは酸素雰囲気中で熱処理により成長させ、エピタキシ
ャル・シリコン1024を溝66内にわたって成長させ
る。ソース領域上に形成する「ゲート酸化物」は、リソ
グラフィー的にパターン付けされたレジストでエッチン
グすることにより除去されて、そこからのエピタキシャ
ル成長が可能とされる。ソース領域上での酸化物の成長
はまた、例えば窒素などの注入により防止することがで
きる。ソース領域には、このようにしてシリコンが露出
したエピタキシャル成長のための源を与え、図35〜図
38に示されるようにソースと、チャネルと、ドレイン
とが単一、かつ一体化した単結晶とされる。単結晶構造
は、均一の導電率およびバンド・ギャップを与えること
で特性の改善に寄与する。
的なバックエンド・ライン(BEOL)プロセスを使用
して、パッシベーション層1210を与え、パッシベー
ション層1210を平坦化し、コンタクト1220およ
び金属インタコネクト1230を形成して、デバイスを
完成する。好適なプロセスは、当業界において良く知ら
れており、少なくとも本発明の実施においては重要なも
のではない。
うにゲート構造がきわめて短い場合であってもFETの
オフ電流性能を維持するFETにおけるデュアル、また
はラップ−アラウンド・ゲート構造を提供する。このト
ランジスタは、導電チャネルがサブリソグラフィー的な
寸法とされているにもかかわらず容易、かつ高い製造収
率で製造することができる。
説明してきたが、当業者によれば本発明は、請求項の趣
旨および範囲内において変更して実施することができる
ことは理解できよう。すなわち本発明は、ゲート長さが
100nm以下で、導電チャネルの幅をゲート長さの1
/2〜1/4に維持し、ゲートを導電チャネルの少なく
とも2つの側部の上に配置した電界効果トランジスタに
おいて、オフ電流を考慮することなく完全な空乏層を含
むデバイスを形成することができる。上述した狭い導電
チャネルは、最小のリソグラフィー的な寸法で溝を形成
し、この溝内部に側壁を形成し、この側壁と自己整合的
にゲート構造をエッチングすることにより得られる。導
電チャネルは、その後溝内部においてソース構造からエ
ピタキシャル成長されて、ソースと、導電チャネルと、
ドレイン領域とが一体となった単結晶構造とされる。
つの側部の上に配置され、ソース領域から分離されたゲ
ートとを含む電界効果トランジスタ。 (2)一体となった単結晶構造が前記電界効果トランジ
スタの前記ソース領域と、前記導電チャネルと、ドレイ
ン領域とを形成する上記(1)に記載の電界効果トラン
ジスタ。 (3)前記一体となった単結晶構造は、エピタキシャル
成長される上記(2)に記載の電界効果トランジスタ。 (4)前記導電チャネルを横切る寸法は、50nm以下
である上記(1)に記載の電界効果トランジスタ。 (5)前記導電チャネルの方向における前記ゲートの長
さは、50nm以下である上記(1)に記載の電界効果
トランジスタ。 (6)前記ゲートは、前記導電チャネルの下側に延びる
上記(1)に記載の電界効果トランジスタ。 (7)前記ゲートは、前記導電チャネルの3つの側部を
取り囲む上記(6)に記載の電界効果トランジスタ。 (8)電界効果トランジスタを含む集積回路であって、
該電界効果トランジスタは、導電チャネルと、該導電チ
ャネルの少なくとも2つの側部の上に配置され、ソース
領域から分離されたゲートとを含む集積回路。 (9)一体となった単結晶構造が前記電界効果トランジ
スタの前記ソース領域と、前記導電チャネルと、ドレイ
ン領域とを形成する上記(8)に記載の集積回路。 (10)前記一体となった単結晶構造は、エピタキシャ
ル成長される上記(9)に記載の集積回路。 (11)前記導電チャネルを横切る寸法は、50nm以
下である上記(8)に記載の集積回路。 (12)前記導電チャネル方向における前記ゲートの幅
は、100nm以下である上記(8)に記載の集積回
路。 (13)前記ゲートは、前記導電チャネルの下側に延び
る上記(8)に記載の集積回路。 (14)前記ゲートは、前記導電チャネルの3つの側部
を取り囲む上記(13)に記載の集積回路。 (15)導電チャネルと、該導電チャネルの少なくとの
2つの側部に配置され、ソース領域から分離されたゲー
トとを含む電界効果トランジスタの製造方法であって、
該方法は、ドープされたシリコン層をパターニングして
分離されたゲート構造とソース構造とを形成するステッ
プと、前記ゲート構造と前記ソース構造とに溝を形成す
るステップと、前記ゲート構造内の前記トラフに酸化物
膜を形成するステップと、前記ゲート構造を通して前記
ソース構造から導電チャネルとドレイン領域とをエピタ
キシャル成長させるステップとを含む集積回路の製造方
法。 (16)前記酸化物膜は、パターン付けされたレジスト
を使用してエッチングにより前記ソース構造から除去さ
れる上記(15)に記載の集積回路の製造方法。 (17)さらに、前記ソース領域上における前記酸化物
膜の形成を抑制するため前記ソース領域に材料を注入す
るステップを含む上記(15)に記載の集積回路の製造
方法。 (18)前記材料は、窒素である上記(17)に記載の
集積回路の製造方法。
平面図。
側面断面図。
縦方向面図。
平面図。
側面断面図。
縦方向断面図。
斜視図。
平面図。
側面断面図。
の縦方向断面図。
の平面図。
の側面断面図。
の縦方向断面図。
の斜視図。
の平面図。
の側面断面図。
の縦方向断面図。
の平面図。
の側面断面図。
の縦方向断面図。
の斜視図。
の平面図。
の側面断面図。
の縦方向断面図。
の平面図。
の側面断面図。
の縦方向断面図。
の平面図。
の側面断面図。
の縦方向断面図。
の斜視図。
タの平面図。
タの側面断面図。
タの縦方向断面図。
タの平面図。
タの側面断面図。
タの縦方向断面図。
タの斜視図。
のトランジスタの平面図。
のトランジスタの側面断面図。
のトランジスタの縦方向断面図。
Claims (18)
- 【請求項1】 導電チャネルと、 該導電チャネルの少なくとも2つの側部の上に配置さ
れ、ソース領域から分離されたゲートとを含む電界効果
トランジスタ。 - 【請求項2】 一体となった単結晶構造が前記電界効果
トランジスタの前記ソース領域と、前記導電チャネル
と、ドレイン領域とを形成する請求項1に記載の電界効
果トランジスタ。 - 【請求項3】 前記一体となった単結晶構造は、エピタ
キシャル成長される請求項2に記載の電界効果トランジ
スタ。 - 【請求項4】 前記導電チャネルを横切る寸法は、50
nm以下である請求項1に記載の電界効果トランジス
タ。 - 【請求項5】 前記導電チャネルの方向における前記ゲ
ートの長さは、50nm以下である請求項1に記載の電
界効果トランジスタ。 - 【請求項6】 前記ゲートは、前記導電チャネルの下側
に延びる請求項1に記載の電界効果トランジスタ。 - 【請求項7】 前記ゲートは、前記導電チャネルの3つ
の側部を取り囲む請求項6に記載の電界効果トランジス
タ。 - 【請求項8】 電界効果トランジスタを含む集積回路で
あって、該電界効果トランジスタは、 導電チャネルと、 該導電チャネルの少なくとも2つの側部の上に配置さ
れ、ソース領域から分離されたゲートとを含む集積回
路。 - 【請求項9】 一体となった単結晶構造が前記電界効果
トランジスタの前記ソース領域と、前記導電チャネル
と、ドレイン領域とを形成する請求項8に記載の集積回
路。 - 【請求項10】 前記一体となった単結晶構造は、エピ
タキシャル成長される請求項9に記載の集積回路。 - 【請求項11】 前記導電チャネルを横切る寸法は、5
0nm以下である請求項8に記載の集積回路。 - 【請求項12】 前記導電チャネル方向における前記ゲ
ートの幅は、100nm以下である請求項8に記載の集
積回路。 - 【請求項13】 前記ゲートは、前記導電チャネルの下
側に延びる請求項8に記載の集積回路。 - 【請求項14】 前記ゲートは、前記導電チャネルの3
つの側部を取り囲む請求項13に記載の集積回路。 - 【請求項15】 導電チャネルと、該導電チャネルの少
なくとの2つの側部に配置され、ソース領域から分離さ
れたゲートとを含む電界効果トランジスタの製造方法で
あって、該方法は、 ドープされたシリコン層をパターニングして分離された
ゲート構造とソース構造とを形成するステップと、 前記ゲート構造と前記ソース構造とに溝を形成するステ
ップと、 前記ゲート構造内の前記トラフに酸化物膜を形成するス
テップと、 前記ゲート構造を通して前記ソース構造から導電チャネ
ルとドレイン領域とをエピタキシャル成長させるステッ
プとを含む集積回路の製造方法。 - 【請求項16】 前記酸化物膜は、パターン付けされた
レジストを使用してエッチングにより前記ソース構造か
ら除去される請求項15に記載の集積回路の製造方法。 - 【請求項17】 さらに、前記ソース領域上における前
記酸化物膜の形成を抑制するため前記ソース領域に材料
を注入するステップを含む請求項15に記載の集積回路
の製造方法。 - 【請求項18】 前記材料は、窒素である請求項17に
記載の集積回路の製造方法。
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