JPH03198365A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH03198365A JPH03198365A JP33965089A JP33965089A JPH03198365A JP H03198365 A JPH03198365 A JP H03198365A JP 33965089 A JP33965089 A JP 33965089A JP 33965089 A JP33965089 A JP 33965089A JP H03198365 A JPH03198365 A JP H03198365A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- temperature
- contact hole
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 238000010438 heat treatment Methods 0.000 claims abstract description 11
- 238000001312 dry etching Methods 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 238000000206 photolithography Methods 0.000 claims abstract description 5
- 238000001039 wet etching Methods 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims description 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 239000005380 borophosphosilicate glass Substances 0.000 abstract description 10
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 10
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 9
- 229910052796 boron Inorganic materials 0.000 abstract description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052710 silicon Inorganic materials 0.000 abstract description 5
- 239000010703 silicon Substances 0.000 abstract description 5
- 239000010410 layer Substances 0.000 abstract 4
- 239000011229 interlayer Substances 0.000 abstract 1
- 239000000463 material Substances 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 239000011521 glass Substances 0.000 description 3
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910000041 hydrogen chloride Inorganic materials 0.000 description 2
- IXCSERBJSXMMFS-UHFFFAOYSA-N hydrogen chloride Substances Cl.Cl IXCSERBJSXMMFS-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 210000004709 eyebrow Anatomy 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 238000011158 quantitative evaluation Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に眉間絶縁膜
及びコンタクトホールの形成方法に関する。
及びコンタクトホールの形成方法に関する。
従来の技術を第２図（Ａ）、（Ｂ）を参照して説明する
。
。
第２図（Ａ）に示すように、フィールド酸化膜２２によ
り能動領域と非能動領域を区分し、トランジスタのゲー
ト電極２５及びソース・ドレイン領域となるｎ＋層２３
、ｎ−層２４を形成したシリコン基板２１にＣＶＤ法に
より５ｉ０２を１０００人堆積し、下層絶縁膜２６を形
成する。このとき、ゲート電極下のゲート絶縁層及びゲ
ート電極側壁の５ｉ０２はすでに形成されているものと
し、図中では下層絶縁膜２６として一括して示しである
。
り能動領域と非能動領域を区分し、トランジスタのゲー
ト電極２５及びソース・ドレイン領域となるｎ＋層２３
、ｎ−層２４を形成したシリコン基板２１にＣＶＤ法に
より５ｉ０２を１０００人堆積し、下層絶縁膜２６を形
成する。このとき、ゲート電極下のゲート絶縁層及びゲ
ート電極側壁の５ｉ０２はすでに形成されているものと
し、図中では下層絶縁膜２６として一括して示しである
。
続いて、ＣＶＤ法によりＢＰＳＧ （例えば、ボロン濃
度ＩＱｍｏ１％、リン濃度５ｍｏ１％の５ｉ０２系ガラ
ス）を堆積し、９００℃、Ｎ２中で１０分間熱処理し、
フォトレジストをスピンナーにより塗布する。ＢＰＳＧ
膜とフォトレジストのエツチングレートが同等になる条
件でウェハ全面を工・ノチバックし、表面の平坦な上層
絶縁膜２７を得る。
度ＩＱｍｏ１％、リン濃度５ｍｏ１％の５ｉ０２系ガラ
ス）を堆積し、９００℃、Ｎ２中で１０分間熱処理し、
フォトレジストをスピンナーにより塗布する。ＢＰＳＧ
膜とフォトレジストのエツチングレートが同等になる条
件でウェハ全面を工・ノチバックし、表面の平坦な上層
絶縁膜２７を得る。
フォトリソグラフィ技術により、コンタクトホール開口
部分のフォトレジストを除去し、希釈ぶつ酸溶液に浸漬
し、上層絶縁膜２７の一部を除去し、残りの上層を絶縁
膜を異方性ドライエツチングにより除去した後、フォト
レジストを剥離する。
部分のフォトレジストを除去し、希釈ぶつ酸溶液に浸漬
し、上層絶縁膜２７の一部を除去し、残りの上層を絶縁
膜を異方性ドライエツチングにより除去した後、フォト
レジストを剥離する。
ウェットエツチングと異方性ドライエツチングでパター
ニングしたコンタクトホールには、開口部に角が残り（
第２図（Ａ）の０部）、配線層形成時にコンタクトホー
ル部での配線材料のステップカバレッジを悪化させ信頼
性低下の要因となるので、第２図（Ｂ）に示すように、
例えば８５０℃、Ｎ２中で１０分間熱処理を行なって、
コンタクトホールのリフローを行なう。
ニングしたコンタクトホールには、開口部に角が残り（
第２図（Ａ）の０部）、配線層形成時にコンタクトホー
ル部での配線材料のステップカバレッジを悪化させ信頼
性低下の要因となるので、第２図（Ｂ）に示すように、
例えば８５０℃、Ｎ２中で１０分間熱処理を行なって、
コンタクトホールのリフローを行なう。
しかしながら、単一材料で上層絶縁膜２７を形成してい
るため、浅いコンタクトホール２９のｅ部では良好な形
状が得られるが、深いコンタクトホール２８のｄ部では
オーバーハング形状となる。
るため、浅いコンタクトホール２９のｅ部では良好な形
状が得られるが、深いコンタクトホール２８のｄ部では
オーバーハング形状となる。
一般にＢＰＳＧ等のリフロー形状は、ボロン濃度、リン
濃度などの膜中の不純物濃度とリフロー時の熱処理条件
（温度、ガス、時間等）により物理的に決まってしまう
が、第２図（Ｂ）のようにコンタクトホールの開口位置
の下地形状（例えば、凹凸や下地パターンの形状）にも
大きく左右され、実際のデバイスでは、定量的な評価が
困難である。
濃度などの膜中の不純物濃度とリフロー時の熱処理条件
（温度、ガス、時間等）により物理的に決まってしまう
が、第２図（Ｂ）のようにコンタクトホールの開口位置
の下地形状（例えば、凹凸や下地パターンの形状）にも
大きく左右され、実際のデバイスでは、定量的な評価が
困難である。
上述したように、従来は、単一材料の上層絶縁層を用い
て表面が平坦な眉間絶縁膜を形成しているため、コンタ
クトホールを開口してリフローを行なう際に、コンタク
ト開口部の下地パターンの形状、例えば、コンタクトホ
ールが凸部にあるか、四部にあるか、あるいは、下地の
パターンの形状等、の影響を大きく受けるため、ウェハ
全面に亘って、同等なコンタクト形状を得ることが困難
であるという欠点がある。
て表面が平坦な眉間絶縁膜を形成しているため、コンタ
クトホールを開口してリフローを行なう際に、コンタク
ト開口部の下地パターンの形状、例えば、コンタクトホ
ールが凸部にあるか、四部にあるか、あるいは、下地の
パターンの形状等、の影響を大きく受けるため、ウェハ
全面に亘って、同等なコンタクト形状を得ることが困難
であるという欠点がある。
コンタクト形状を一様に形成できなければ、オーバーハ
ング形状になるコンタクトホールが生じる、あるいは逆
に熱処理を行なっても、充分にフローされないコンタク
トホールが生じ、配線材料のコンタクトホール部での段
差被覆性を悪化させ、半導体装置の信頼性低下の原因と
なる。
ング形状になるコンタクトホールが生じる、あるいは逆
に熱処理を行なっても、充分にフローされないコンタク
トホールが生じ、配線材料のコンタクトホール部での段
差被覆性を悪化させ、半導体装置の信頼性低下の原因と
なる。
本発明の半導体装置の製造方法は、厚いシリコン酸化膜
で互いに分離された能動領域に機能素子が形成された半
導体基板の一主表面上に、第１の絶縁膜を堆積する工程
と、第１の絶縁膜のフロー温度より高い温度で熱処理す
る工程と、前記第１の絶縁膜よリフロー温度の低い第２
の絶縁膜を堆積する工程と、第２の絶縁膜のフロー温度
より高い温度で熱処理する工程と、フォトリソグラフィ
技術を用いて前記第２の絶縁膜の一部をウェットエツチ
ングにより除去する工程、前記第２の絶縁膜の残膜及び
第１の絶縁膜を異方性ドライエツチングにより除去する
工程及び前記第１の絶縁膜のフロー温度より低くかつ前
記第２の絶縁膜のフロー温度より高い温度で熱処理する
工程によりコンタクトホールを開口する工程とを含むと
いうものである。
で互いに分離された能動領域に機能素子が形成された半
導体基板の一主表面上に、第１の絶縁膜を堆積する工程
と、第１の絶縁膜のフロー温度より高い温度で熱処理す
る工程と、前記第１の絶縁膜よリフロー温度の低い第２
の絶縁膜を堆積する工程と、第２の絶縁膜のフロー温度
より高い温度で熱処理する工程と、フォトリソグラフィ
技術を用いて前記第２の絶縁膜の一部をウェットエツチ
ングにより除去する工程、前記第２の絶縁膜の残膜及び
第１の絶縁膜を異方性ドライエツチングにより除去する
工程及び前記第１の絶縁膜のフロー温度より低くかつ前
記第２の絶縁膜のフロー温度より高い温度で熱処理する
工程によりコンタクトホールを開口する工程とを含むと
いうものである。
本発明について図面を参照して説明する。
第１、図（Ａ）〜（Ｆ）は本発明の一実施例を説明する
ため工程順に示す縦断面図である。
ため工程順に示す縦断面図である。
第１図（Ａ）に示すように、フィールド酸化膜２により
能動領域と非能動領域が区別され、トランジスタのゲー
ト電極５及びソース、ドレイン領域となるｎ＋層３．ｎ
−層４が形成されたシリコン基板１上にＣＶＤ法により
厚さ１１００ｎの５ｉ０２を堆積する。ここで、シリコ
ン基板１にウェル層が形成されていても本質的な差異は
ない。
能動領域と非能動領域が区別され、トランジスタのゲー
ト電極５及びソース、ドレイン領域となるｎ＋層３．ｎ
−層４が形成されたシリコン基板１上にＣＶＤ法により
厚さ１１００ｎの５ｉ０２を堆積する。ここで、シリコ
ン基板１にウェル層が形成されていても本質的な差異は
ない。
次に、第１図（Ｂ）に示すように、ＣＶＤ法により例え
ばボロン濃度ＩＱｍｏ１％、リン濃度５ｍｏ１％の５ｉ
０２系ガラスであるＢＰＳＧを１μｍの厚さに堆積し、
９００℃、Ｎ２中１０分間の熱処理によりリフローを行
ない第１の絶縁膜７を形成した。さらにフォトレジスト
（例えば粘度３０ｃｐ程度）をスピンナーで塗布する。
ばボロン濃度ＩＱｍｏ１％、リン濃度５ｍｏ１％の５ｉ
０２系ガラスであるＢＰＳＧを１μｍの厚さに堆積し、
９００℃、Ｎ２中１０分間の熱処理によりリフローを行
ない第１の絶縁膜７を形成した。さらにフォトレジスト
（例えば粘度３０ｃｐ程度）をスピンナーで塗布する。
次に、第１図（Ｃ）に示すように、フォトレジスト膜１
０と第１の絶縁膜７のエッチレートがほぼ等しくなる条
件の異方性ドライエツチングにより、エッチバックを行
なう。エッチバックは、ゲート電ｆ！５上の下層絶縁膜
６が露出するところまで行なう。ここで、フォトレジス
ト膜８の代わりに、ＳＯＧ （スピンオンガラス）膜あ
るいは、ポリイミド樹脂等を用いても、全く同様であり
、本質的に差はない。
０と第１の絶縁膜７のエッチレートがほぼ等しくなる条
件の異方性ドライエツチングにより、エッチバックを行
なう。エッチバックは、ゲート電ｆ！５上の下層絶縁膜
６が露出するところまで行なう。ここで、フォトレジス
ト膜８の代わりに、ＳＯＧ （スピンオンガラス）膜あ
るいは、ポリイミド樹脂等を用いても、全く同様であり
、本質的に差はない。
次に、第１図（Ｄ）に示すように、ＣＶＤ法により例え
ばボロン濃度１３ｍｏ１％、リン濃度５ｍｏ１％のＢＰ
ＳＧを０．４μｍ堆積し、９００”Ｃ１Ｎ２中１０分間
の熱処理によりリフローを行ない第２の絶縁膜１１を形
成する。
ばボロン濃度１３ｍｏ１％、リン濃度５ｍｏ１％のＢＰ
ＳＧを０．４μｍ堆積し、９００”Ｃ１Ｎ２中１０分間
の熱処理によりリフローを行ない第２の絶縁膜１１を形
成する。
フォトリソグラフィ技術により、フォトレジスト膜を塗
布しコンタクトホール開口部のみ除去し、希釈ぶつ酸に
浸漬して第２の絶縁膜１１の一部をエツチングし、さら
に異方性ドライエツチングにより第２の絶縁膜１１、第
１の絶縁膜７及び下層絶縁膜６をエツチングしコンタク
トホール８．９を開口する。
布しコンタクトホール開口部のみ除去し、希釈ぶつ酸に
浸漬して第２の絶縁膜１１の一部をエツチングし、さら
に異方性ドライエツチングにより第２の絶縁膜１１、第
１の絶縁膜７及び下層絶縁膜６をエツチングしコンタク
トホール８．９を開口する。
次に第１図（Ｅ）に示すように、８５０’Ｃ１Ｎ２中で
５分間の熱処理を行ない、コンタクトホールの形状に丸
味をつける。１０ｍｏ１％のボロン濃度のＢＰＳＧであ
る第１の絶縁膜７は、８５０’Ｃ（７）温度ではフロー
性が小さく、一方ボロン濃度１３ｍｏ１％のＢＰＳＧで
ある第２の絶縁膜１１は、８５０℃でもフロー性が良い
ので、第１図（Ｅ）のａ部分、ｂ部分の双方で下地のパ
ターン形状に影響されることなく−様にコンタクトホー
ル形状が改善できる。
５分間の熱処理を行ない、コンタクトホールの形状に丸
味をつける。１０ｍｏ１％のボロン濃度のＢＰＳＧであ
る第１の絶縁膜７は、８５０’Ｃ（７）温度ではフロー
性が小さく、一方ボロン濃度１３ｍｏ１％のＢＰＳＧで
ある第２の絶縁膜１１は、８５０℃でもフロー性が良い
ので、第１図（Ｅ）のａ部分、ｂ部分の双方で下地のパ
ターン形状に影響されることなく−様にコンタクトホー
ル形状が改善できる。
本実施例では、第１の絶縁膜６及び第２の絶縁膜１の双
方ともＢＰＳＧを用い、ボロン濃度を変えることにより
、膜の特性温度（軟化温度やフロー温度など）を調整し
たが、絶縁膜としてＢＰＳＧを使用しなければならない
必然性はなく、ＰＳＧの２層構造あるいはＰＳＧとＢＰ
ＳＧの組み合わせでも同様な効果が得られる。重要なの
は、第２の絶縁膜のフロー温度を第１の絶縁膜のフロー
温度より充分に低く設定し、コンタクトホールのリフロ
ー条件を第２の絶縁膜だけが最適にリフローし、第１の
絶縁膜のリフローは無視できる温度で熱処理を行なう点
である。
方ともＢＰＳＧを用い、ボロン濃度を変えることにより
、膜の特性温度（軟化温度やフロー温度など）を調整し
たが、絶縁膜としてＢＰＳＧを使用しなければならない
必然性はなく、ＰＳＧの２層構造あるいはＰＳＧとＢＰ
ＳＧの組み合わせでも同様な効果が得られる。重要なの
は、第２の絶縁膜のフロー温度を第１の絶縁膜のフロー
温度より充分に低く設定し、コンタクトホールのリフロ
ー条件を第２の絶縁膜だけが最適にリフローし、第１の
絶縁膜のリフローは無視できる温度で熱処理を行なう点
である。
次に、第１図（Ｆ）に示すように、配線層１２を形成す
る。コンタクトホールがオーバーハング形状を有せず、
上方に滑らかに開いた形状をもっているので、段差被覆
性が良好となる。
る。コンタクトホールがオーバーハング形状を有せず、
上方に滑らかに開いた形状をもっているので、段差被覆
性が良好となる。
以上説明したように本発明は、眉間絶縁層の形成におい
て、フロー温度の異なる２種類の材料を用い、下層の第
１の絶縁膜のフロー温度より上層の第２の絶縁膜のフロ
ー温度を低くし、コンタクトホールを開口するエツチン
グの際に、上層の第１の絶縁膜の一部をウェットエツチ
ングにより除去し、残膜を異方性ドライエツチングによ
り除去し、さらに、下層の第２の絶縁膜のフロー温度よ
り低く、かつ上層の第１の絶縁膜のフロー温度より高い
温度でコンタクトホールのリフロー（コンタクトリフロ
ー）を行なうものであるが、下層の第１の絶縁層のフロ
ーにより、すでに平滑化されているため、上層の第２の
絶縁膜の膜厚が−様であり、かつ、コンタクトリフロー
の熱処理の際には、上層の絶縁膜だけリフローされるた
め、コンタクトホールの深さや下地のパターン形状と無
関係に−様な形状のコンタクトホールが得られ、配線層
の段差被覆性が良好となり半導体装置の信頼性が改善さ
れる効果がある。
て、フロー温度の異なる２種類の材料を用い、下層の第
１の絶縁膜のフロー温度より上層の第２の絶縁膜のフロ
ー温度を低くし、コンタクトホールを開口するエツチン
グの際に、上層の第１の絶縁膜の一部をウェットエツチ
ングにより除去し、残膜を異方性ドライエツチングによ
り除去し、さらに、下層の第２の絶縁膜のフロー温度よ
り低く、かつ上層の第１の絶縁膜のフロー温度より高い
温度でコンタクトホールのリフロー（コンタクトリフロ
ー）を行なうものであるが、下層の第１の絶縁層のフロ
ーにより、すでに平滑化されているため、上層の第２の
絶縁膜の膜厚が−様であり、かつ、コンタクトリフロー
の熱処理の際には、上層の絶縁膜だけリフローされるた
め、コンタクトホールの深さや下地のパターン形状と無
関係に−様な形状のコンタクトホールが得られ、配線層
の段差被覆性が良好となり半導体装置の信頼性が改善さ
れる効果がある。
第１図（Ａ）〜（Ｆ）は、本発明の一実施例を説明する
ための工程順に示す縦断面図、第２図（Ａ）、（Ｂ）は
従来技術を説明するための工程順に示す縦断面図である
。 １．２１・・・シリコン基板、２．２２・・・フィール
ド酸化膜、３，２３・・・ｎ層層、４，２４・・・ｎ層
、５，２５・・・ゲート電極、６，２６・・・下層絶縁
膜、７・・・第１の絶縁膜、８，２８・・・深いコンタ
クトホール、９，２９・・・浅いコンタクトホール、１
０・・・フォトレジスト膜、１１・・・第２の絶縁膜、
１２・・・配線層、２７・・・下層絶縁膜。
ための工程順に示す縦断面図、第２図（Ａ）、（Ｂ）は
従来技術を説明するための工程順に示す縦断面図である
。 １．２１・・・シリコン基板、２．２２・・・フィール
ド酸化膜、３，２３・・・ｎ層層、４，２４・・・ｎ層
、５，２５・・・ゲート電極、６，２６・・・下層絶縁
膜、７・・・第１の絶縁膜、８，２８・・・深いコンタ
クトホール、９，２９・・・浅いコンタクトホール、１
０・・・フォトレジスト膜、１１・・・第２の絶縁膜、
１２・・・配線層、２７・・・下層絶縁膜。
Claims (1)
- 【特許請求の範囲】 １、厚いシリコン酸化膜で互いに分離された能動領域に
機能素子が形成された半導体基板の一主表面上に、第１
の絶縁膜を堆積する工程と、第１の絶縁膜のフロー温度
より高い温度で熱処理する工程と、前記第１の絶縁膜よ
リフロー温度の低い第２の絶縁膜を堆積する工程と、第
２の絶縁膜のフロー温度より高い温度で熱処理する工程
と、フォトリソグラフィ技術を用いて前記第２の絶縁膜
の一部をウェットエッチングにより除去する工程、前記
第２の絶縁膜の残膜及び第１の絶縁膜を異方性ドライエ
ッチングにより除去する工程及び前記第１の絶縁膜のフ
ロー温度より低くかつ前記第２の絶縁膜のフロー温度よ
り高い温度で熱処理する工程によりコンタクトホールを
開口する工程とを含むことを特徴とする半導体装置の製
造方法。 ２、第１の絶縁膜及び第２の絶縁膜は、ＰＳＧ膜又はＢ
ＰＳＧ膜である請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33965089A JPH03198365A (ja) | 1989-12-26 | 1989-12-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33965089A JPH03198365A (ja) | 1989-12-26 | 1989-12-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03198365A true JPH03198365A (ja) | 1991-08-29 |
Family
ID=18329507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33965089A Pending JPH03198365A (ja) | 1989-12-26 | 1989-12-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03198365A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100333545B1 (ko) * | 1998-12-30 | 2002-06-20 | 박종섭 | 반도체장치의 테스트패턴 구조 형성방법 |
-
1989
- 1989-12-26 JP JP33965089A patent/JPH03198365A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100333545B1 (ko) * | 1998-12-30 | 2002-06-20 | 박종섭 | 반도체장치의 테스트패턴 구조 형성방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH03198365A (ja) | 半導体装置の製造方法 | |
| JP3094909B2 (ja) | 半導体装置の製造方法 | |
| JPS63157443A (ja) | 半導体装置の製造方法 | |
| JPH0586653B2 (ja) | ||
| JPS6059737A (ja) | 半導体装置の製造方法 | |
| KR960002077B1 (ko) | 반도체 소자 제조방법 | |
| JPS63269535A (ja) | 半導体素子表面の平坦化法 | |
| JPS60217644A (ja) | 半導体装置の製造方法 | |
| JPH08195438A (ja) | 半導体装置の製造方法 | |
| KR0147648B1 (ko) | 반도체 장치의 층간절연층 평탄화방법 | |
| JPH0482222A (ja) | 半導体装置及びその製造方法 | |
| KR950013791B1 (ko) | 매립 형태의 콘택 위에 게이트전극 형성방법 | |
| JP2877151B2 (ja) | 半導体装置の製造方法 | |
| JPH0456222A (ja) | 半導体装置の製造方法 | |
| JPH06124944A (ja) | 半導体装置 | |
| JPS6059738A (ja) | 半導体装置の製造方法 | |
| JPH04280455A (ja) | 半導体装置の製造方法 | |
| JPH04219932A (ja) | 半導体装置の製造方法 | |
| JPH04164368A (ja) | 半導体記憶装置の製造方法 | |
| JPS6010642A (ja) | 半導体装置の製造方法 | |
| JPH02310927A (ja) | 半導体装置の多層配線における層間絶縁膜の形成方法 | |
| JPS60226128A (ja) | 半導体装置の製造方法 | |
| JPH01253254A (ja) | 半導体装置の製造方法 | |
| JPS6367747A (ja) | 半導体装置の素子分離方法 | |
| JPH1022233A (ja) | 半導体装置の製造方法 |