JPS6010642A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6010642A JPS6010642A JP11960583A JP11960583A JPS6010642A JP S6010642 A JPS6010642 A JP S6010642A JP 11960583 A JP11960583 A JP 11960583A JP 11960583 A JP11960583 A JP 11960583A JP S6010642 A JPS6010642 A JP S6010642A
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- JP
- Japan
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- conductive type
- photoresist
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- type region
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体装置の製造方法に係り、荷に酸化膜
分離を有する半導体装置における改良されたエミンタ接
合の形成方法に関するものである。
分離を有する半導体装置における改良されたエミンタ接
合の形成方法に関するものである。
ｆＡ ｌ 図（ａ）〜（ｄ）はノ・イポーラ型半導体集
積回路を、従来の酸化膜分離法により製造する場合の工
程の部分断面図を示しており、特に、いわゆるウオール
ドエミンタと呼ばれるエミンタ接合なコンタクトの開口
に対して自己整合的に形成する場合を示している。
積回路を、従来の酸化膜分離法により製造する場合の工
程の部分断面図を示しており、特に、いわゆるウオール
ドエミンタと呼ばれるエミンタ接合なコンタクトの開口
に対して自己整合的に形成する場合を示している。
第１図（ａ）において、１はＰ形シリコン基板、２はＮ
フローティングコレクタ、３はＮ形エピタキシアル層
で、コレクタとなる部分である。酸化膜分離においては
、薄い酸化膜５を介してシリコン窒化膜６をマスクにし
てＰ形シリコン基板１およびＮ形エピタキシャル層３を
酸化させて分離酸化膜４に変換する。
フローティングコレクタ、３はＮ形エピタキシアル層
で、コレクタとなる部分である。酸化膜分離においては
、薄い酸化膜５を介してシリコン窒化膜６をマスクにし
てＰ形シリコン基板１およびＮ形エピタキシャル層３を
酸化させて分離酸化膜４に変換する。
この際、シリコン窒化膜６０周辺部は横（平面）方向の
酸化膜より、いわゆるバードビークと呼ばれる領域（以
下バードビークという）７と、酸化による体積膨張によ
りバードビークと呼ばれる領域（以下バードヘッドとい
う）８が形成されることはよく知られた事実である。さ
て、シリコン窒化膜６を除去した後、第１図（ｂ）に示
すようにフォトレジスト９で、ベース領域となるべき部
分以外の領域を覆った後、イオン注入法によりポロンイ
オン１０を注入してＰ形ベース領域１１を形成する。こ
の場合、ベースとコレクタとの境界となるコレクタ接合
１１′のバードビーク７近傍におけル形状ハ、バードビ
ーク１における酸化膜５−の膜厚が漸近的に増大してい
ることに対応して同図に示すように接合深さが浅くなる
。
酸化膜より、いわゆるバードビークと呼ばれる領域（以
下バードビークという）７と、酸化による体積膨張によ
りバードビークと呼ばれる領域（以下バードヘッドとい
う）８が形成されることはよく知られた事実である。さ
て、シリコン窒化膜６を除去した後、第１図（ｂ）に示
すようにフォトレジスト９で、ベース領域となるべき部
分以外の領域を覆った後、イオン注入法によりポロンイ
オン１０を注入してＰ形ベース領域１１を形成する。こ
の場合、ベースとコレクタとの境界となるコレクタ接合
１１′のバードビーク７近傍におけル形状ハ、バードビ
ーク１における酸化膜５−の膜厚が漸近的に増大してい
ることに対応して同図に示すように接合深さが浅くなる
。
次いで、フォトレジスト９を除去し、（４Ｄ（Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ：化学
気相成長）法により、いわゆるＣＶＤ酸化膜１２で全面
を覆った後、第１図（ｃ）に示すように、フォトレジス
ト９′で所望のパターンを形成した後、ＣＶＤ酸化膜１
２およびその下の酸化膜５をエツチングして、コレクタ
・コンタクト１３．ベース・コンタクト１４、エミツタ
・コンタクト１５を開口する。
ｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ：化学
気相成長）法により、いわゆるＣＶＤ酸化膜１２で全面
を覆った後、第１図（ｃ）に示すように、フォトレジス
ト９′で所望のパターンを形成した後、ＣＶＤ酸化膜１
２およびその下の酸化膜５をエツチングして、コレクタ
・コンタクト１３．ベース・コンタクト１４、エミツタ
・コンタクト１５を開口する。
次いで、第１図（ｄ）に示すように、フォトレジスト９
′を除去し、ベース・コンタクト１４をフォトレジスト
ｆで覆い、ヒ素イオン１６を注入してＮ 形エミツタ領
域１Ｔを形成する。また、コレクタ・コンタクト１３に
もＮ 形コレクタ領域１７’を同時に形成してオーム性
電極となるようにする。
′を除去し、ベース・コンタクト１４をフォトレジスト
ｆで覆い、ヒ素イオン１６を注入してＮ 形エミツタ領
域１Ｔを形成する。また、コレクタ・コンタクト１３に
もＮ 形コレクタ領域１７’を同時に形成してオーム性
電極となるようにする。
さて、この時形成されるエミツタ接合１７′のバードビ
ーク７の近傍の形状は、酸化膜５が除去されているので
、ベースの場合と異なり第１図（ｄ）に示すようになり
、バードビーク７の近傍でベース接合と交差する場合が
あり、エミツタとコレクタが短絡するという不具合が生
じる。
ーク７の近傍の形状は、酸化膜５が除去されているので
、ベースの場合と異なり第１図（ｄ）に示すようになり
、バードビーク７の近傍でベース接合と交差する場合が
あり、エミツタとコレクタが短絡するという不具合が生
じる。
上述の不具合は、トランジスタの高速化のためコレクタ
とエミツタ接合を近付けようとすればするほど著しくな
るであろうことは容易に理解しうる。また、コンタクト
ホールのエツチングに際し、酸化膜５のエンチングが過
剰に行われても発生しやすくなる。
とエミツタ接合を近付けようとすればするほど著しくな
るであろうことは容易に理解しうる。また、コンタクト
ホールのエツチングに際し、酸化膜５のエンチングが過
剰に行われても発生しやすくなる。
この発明は、上記の不具合を解決するためになされたも
のである。以下この発明の一実施例を第２図＜ａ＞〜（
Ｃ）を用いて説明する。
のである。以下この発明の一実施例を第２図＜ａ＞〜（
Ｃ）を用いて説明する。
第２図（ａ）は第１図（ｃ）の形状を得た後、フォトレ
ジスト９′を除去し、流動性物質、例えばＯＣＤレジス
ト（０ｈｋａ Ｃｏａｔ Ｄｉｆｆｕｓｉｏｎ ＊東京
応化工業株式会社製）を塗布し、熱処理により乾燥、硬
化させる。このＯＣＤレジストは、シリカを有機 ］溶
剤に溶解したもので、熱処理により酸化膜１８になる。
ジスト９′を除去し、流動性物質、例えばＯＣＤレジス
ト（０ｈｋａ Ｃｏａｔ Ｄｉｆｆｕｓｉｏｎ ＊東京
応化工業株式会社製）を塗布し、熱処理により乾燥、硬
化させる。このＯＣＤレジストは、シリカを有機 ］溶
剤に溶解したもので、熱処理により酸化膜１８になる。
ＯＣＤは液状で塗布できるので、シリコン基板表面の凹
凸を比較的平坦に覆うことができ、硬化後もその平坦性
は保持される。
凸を比較的平坦に覆うことができ、硬化後もその平坦性
は保持される。
次いで、例えばＣ，Ｆ８のようなガスを用いてりアクテ
ィブイオンエンチングのような異方性エツチングにより
全面をエツチングしてエミツタのシリコン表面が露出す
るまでＯＣＤによる酸化膜１８を選択的に除去する。
ィブイオンエンチングのような異方性エツチングにより
全面をエツチングしてエミツタのシリコン表面が露出す
るまでＯＣＤによる酸化膜１８を選択的に除去する。
異方性エツチングの特性として横方向へのエンチング速
度が低いので、エンチング後の０ＣＤＶＣよる酸化膜１
８の形状は、第２図（ｂ）に示すように凹部の平坦化が
実現される。次いで、第１図（ｄ）で行ったと同様に、
第２図（Ｃ）に示すようにベース・コンタクト１４をフ
ォトレジスト９′で覆い、ヒ素イオン１６を全面に注入
する。バードビーク１の凹部はＯＣＤによる酸化膜１８
で覆われているので、従来法と異なりエミツタ接合１７
′の形状はコレクタ接合１１′の形状に似た形となり、
両者の接合の交差を防止しうる。
度が低いので、エンチング後の０ＣＤＶＣよる酸化膜１
８の形状は、第２図（ｂ）に示すように凹部の平坦化が
実現される。次いで、第１図（ｄ）で行ったと同様に、
第２図（Ｃ）に示すようにベース・コンタクト１４をフ
ォトレジスト９′で覆い、ヒ素イオン１６を全面に注入
する。バードビーク１の凹部はＯＣＤによる酸化膜１８
で覆われているので、従来法と異なりエミツタ接合１７
′の形状はコレクタ接合１１′の形状に似た形となり、
両者の接合の交差を防止しうる。
この後、各コンタクトへのＸ極金属の形成を行うが、Ｏ
ＣＤによる酸化膜１８は残したままで、通常の異方性エ
ツチングにより除去した後行ってもいずれでもよい。
ＣＤによる酸化膜１８は残したままで、通常の異方性エ
ツチングにより除去した後行ってもいずれでもよい。
なお、上述の説明では、ＯＣＤを例に述べたが、塗布時
に流動性を有し、熱、赤外線、マイクロ波等により硬化
する性質を有しているものであれば他の材料でもよく、
例えはフォトレジスト、ポリイミド系樹脂等でもよい。
に流動性を有し、熱、赤外線、マイクロ波等により硬化
する性質を有しているものであれば他の材料でもよく、
例えはフォトレジスト、ポリイミド系樹脂等でもよい。
また、不純物を導入する方法としてイオン注入法の例で
述べたが、熱拡散法のような他の方法であってもよい。
述べたが、熱拡散法のような他の方法であってもよい。
さらに、この発明ではシリコンを用いたバイポーラ型半
導体集積回路の例について述べたが、シリコン以外の材
料、例えばＧ ａ Ａ Ｓでもよく、バイポーラ以外の
素子、□例えばサイリスタでも構わな℃１゜ 以上説明したように１この発明は、バードビークができ
る一導電形の領域の少なくとも周辺部の凹部を流動性物
質を塗布し乾燥することで満たしてから、この−導電形
の領域内に異なる導電形の領域を形成するようにしたの
で、両領域が周辺部において交叉することがない利点が
ある。
導体集積回路の例について述べたが、シリコン以外の材
料、例えばＧ ａ Ａ Ｓでもよく、バイポーラ以外の
素子、□例えばサイリスタでも構わな℃１゜ 以上説明したように１この発明は、バードビークができ
る一導電形の領域の少なくとも周辺部の凹部を流動性物
質を塗布し乾燥することで満たしてから、この−導電形
の領域内に異なる導電形の領域を形成するようにしたの
で、両領域が周辺部において交叉することがない利点が
ある。
第１図＜ａ）〜（ｄ）は従来法におけるバイポーラ型半
導体集積回路の製造工程の一部を示す部分断面図、第２
図（ａ）〜＜ｃ＞はこの発明の一実施例の製造工程を示
す部分断面図である。 図中、１はＰ形シリコン基板、２はＮ フローティング
コレクタ、３はＮ形エピタキシフル層、５は酸化膜、１
１はＰ形ベース領域、１１′はコレクタ接合、１７ばＮ
＋形エミンタ領域、１１′はエミンタ接合、１８は酸化
膜である。なお、図中の同一符号は同一または相当部分
を示す。 代理人 大岩増雄 （ほか１名） 第１図 手続補正書（自発） １．事件の表示 特願昭５８−１１９１３０５号２、発
明の名称 半導体装置の製造方法３、補正をする者 代表者片山仁へ部 ５、補正の対象 ″−細書の発明の詳細な説明の欄 補正の内容 （ｉ） 明細書第４頁１６行、および１８行のｒＯｃＤ
レジスト」を、それぞれｒＯｃＤＪと補正する。 （２）同じく第５頁２０行の「残したままで、」を、「
残したままでも、」と補正する。 以上
導体集積回路の製造工程の一部を示す部分断面図、第２
図（ａ）〜＜ｃ＞はこの発明の一実施例の製造工程を示
す部分断面図である。 図中、１はＰ形シリコン基板、２はＮ フローティング
コレクタ、３はＮ形エピタキシフル層、５は酸化膜、１
１はＰ形ベース領域、１１′はコレクタ接合、１７ばＮ
＋形エミンタ領域、１１′はエミンタ接合、１８は酸化
膜である。なお、図中の同一符号は同一または相当部分
を示す。 代理人 大岩増雄 （ほか１名） 第１図 手続補正書（自発） １．事件の表示 特願昭５８−１１９１３０５号２、発
明の名称 半導体装置の製造方法３、補正をする者 代表者片山仁へ部 ５、補正の対象 ″−細書の発明の詳細な説明の欄 補正の内容 （ｉ） 明細書第４頁１６行、および１８行のｒＯｃＤ
レジスト」を、それぞれｒＯｃＤＪと補正する。 （２）同じく第５頁２０行の「残したままで、」を、「
残したままでも、」と補正する。 以上
Claims (1)
- 半導体基板主面に不純物を導入し、−導電形の領域を形
成した後、前記半導体基板主面全面に流動性物質を塗布
し、前記流動性物質を乾燥、硬化させた後、前記硬化さ
せた流動性物質を少なくとも前記−導電形の領域の周辺
部に形成した後前記−導電形の領域内にこの導電形と異
なる導電形の領域を形成する工程を含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11960583A JPS6010642A (ja) | 1983-06-29 | 1983-06-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11960583A JPS6010642A (ja) | 1983-06-29 | 1983-06-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6010642A true JPS6010642A (ja) | 1985-01-19 |
Family
ID=14765531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11960583A Pending JPS6010642A (ja) | 1983-06-29 | 1983-06-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010642A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61168259A (ja) * | 1985-01-21 | 1986-07-29 | Nec Corp | 半導体装置の製造方法 |
| JPH04229648A (ja) * | 1990-07-30 | 1992-08-19 | Nippon Motoroola Kk | 所定のエミッタ領域を有するトランジスタおよびその製作方法 |
-
1983
- 1983-06-29 JP JP11960583A patent/JPS6010642A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61168259A (ja) * | 1985-01-21 | 1986-07-29 | Nec Corp | 半導体装置の製造方法 |
| JPH04229648A (ja) * | 1990-07-30 | 1992-08-19 | Nippon Motoroola Kk | 所定のエミッタ領域を有するトランジスタおよびその製作方法 |
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